JP2011040471A - Semiconductor device and electronic device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which makes the height variation of bumps small, reduces connection failures when mounting to a substrate, and at the same time, can attain thinning without deteriorating reliability after mounting to the substrate. <P>SOLUTION: A semiconductor device 1A(1) includes a semiconductor substrate 2 in which an electrode 3 is formed in one plane, a first insulating resin layer 4 having an opening which exposes at least a part of the electrode, being arranged in the one plane side of the semiconductor substrate, a protruded buffer portion 5A(5) arranged on the first insulating resin layer, an conductive portion 6A(6) of which the one end is electrically connected to the electrode through the opening, and of which the another end is extended on the upper face of the buffer portion, and a bump 8 arranged so as to cover the upper face portion and the side face portion of the buffer portion, wherein the bump comprises a first bump portion 8a covering the side face portion 5a of the buffer portion, and a second bump portion 8b covering the upper face portion 5b of the buffer portion, and wherein the first bump portion has a locally thicker portion than the second bump portion. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、小型化・薄型化の図れる半導体装置及び電子装置に関し、より詳細には、基板との接続信頼性を向上させた半導体装置及び電子装置に関する。   The present invention relates to a semiconductor device and an electronic device that can be reduced in size and thickness, and more particularly to a semiconductor device and an electronic device that have improved connection reliability with a substrate.

近年広く普及している半導体パッケージ構造にＢＧＡ（ボールグリッドアレイ）がある。これは、パッケージの平坦な表面にはんだバンプと呼ばれる電極を二次元的に配置した構造を有しているため、従来のＤＩＰ（Dual lnline Package）やＱＦＰ（Quad Flat Package）に比べて高密度な実装が可能となる。このため、ＢＧＡはコンピュータのＣＰＵやメモリなどのパッケージとして使われている。従来のＢＧＡタイプの半導体パッケージは、パッケージサイズがチップサイズよりも大きいが、なかでもパッケージをほとんどチップサイズに近い大きさにまで小型化したパッケージはＣＳＰ（チップサイズパッケージ）と呼ばれ、電子機器の小型軽量化に大きく貢献している。   BGA (Ball Grid Array) is a widely used semiconductor package structure in recent years. This has a structure in which electrodes called solder bumps are two-dimensionally arranged on the flat surface of the package, so it has a higher density than conventional DIP (Dual lnline Package) and QFP (Quad Flat Package). Implementation is possible. For this reason, the BGA is used as a package for a computer CPU and memory. A conventional BGA type semiconductor package has a package size larger than the chip size. Among them, a package that is downsized to a size almost close to the chip size is called a CSP (chip size package). Contributes greatly to the reduction in size and weight.

これらＢＧＡタイプのパッケージは、回路を形成したシリコンウエハを切断して形成される半導体チップをインターポーザと呼ばれる実装基板に搭載してパッケージを完成させるものであり、パターニングされたインターポーザが必要である上に、個々に半導体チップを個別にインターポーザに実装する工程が必要である。このため、専用の材料や製造装置を用いなければならず、コストが高くなるという欠点があった。   In these BGA type packages, a semiconductor chip formed by cutting a silicon wafer on which a circuit is formed is mounted on a mounting substrate called an interposer to complete the package, and a patterned interposer is required. A process for individually mounting the semiconductor chip on the interposer is necessary. For this reason, a dedicated material or manufacturing apparatus has to be used, and there is a drawback that the cost is increased.

これに対し、一般的に「ウエハレベルＣＳＰ」と呼ばれる製法においては、例えば図８に示すように、このシリコンウエハ１０１上に、絶縁層１０２、再配線層１０３、封止層１０４、はんだバンプ１０５等を形成し、最終工程においてウエハを所定のチップ寸法に切断することでパッケージ構造を具備した半導体チップ１００を得ることができる。パッケージ構造をウエハ上に一括形成するため、従来のようにインターポーザを必要とせず、またウエハ状態で加工するので専用の装置を必要としない。このため製造効率が高く、コスト面の不利は低減している。しかもウエハ全面にパッケージ加工を施した後にダイシングして個片化することから、個片化したチップそのものの大きさが、パッケージの施された半導体チップとなり、実装基板に対して最小投影面積を有する半導体チップを得ることが可能となる。また配線距離が従来のパッケージよりも短く、配線の寄生容量も小さい。これら優れた特徴は、現在急速に進んでいる実装の高密度化や情報処理速度の高速化が実現できるという点において非常に優位である（非特許文献１参照）。   On the other hand, in a manufacturing method generally called “wafer level CSP”, for example, as shown in FIG. 8, an insulating layer 102, a rewiring layer 103, a sealing layer 104, and solder bumps 105 are formed on the silicon wafer 101. Etc., and the wafer is cut into a predetermined chip size in the final process, whereby the semiconductor chip 100 having the package structure can be obtained. Since the package structure is collectively formed on the wafer, an interposer is not required as in the prior art, and since processing is performed in the wafer state, no dedicated apparatus is required. For this reason, the manufacturing efficiency is high, and the cost disadvantage is reduced. In addition, since the entire wafer surface is packaged and then diced into individual pieces, the size of the individual chips themselves becomes a semiconductor chip with a package, and has a minimum projected area with respect to the mounting substrate. A semiconductor chip can be obtained. Further, the wiring distance is shorter than that of the conventional package, and the parasitic capacitance of the wiring is also small. These excellent features are extremely advantageous in that high-density mounting and high information processing speed can be realized, which are currently progressing rapidly (see Non-Patent Document 1).

しかしながら、ウエハレベルＣＳＰにおいては、バンプを低くすると実装基板との接続信頼性が低下してしまうので、図９に示すように、半導体チップ１００を実装基板１２０へ実装する際には、バンプ１０５をある程度の高さに形成しなければならず、パッケージの薄型化において、不利である。
また、バンプをある程度の高さに形成すると、バンプの高さばらつきが大きくなり、実装基板へ実装する際の接続不良が起き易い。
このように、ウエハレベルＣＳＰにおいては、他の種類のパッケージに比べ、基板との接続信頼性が不安定であり、問題となっていた。 However, in the wafer level CSP, if the bumps are lowered, the connection reliability with the mounting substrate is lowered. Therefore, when the semiconductor chip 100 is mounted on the mounting substrate 120 as shown in FIG. It must be formed to a certain height, which is disadvantageous in reducing the package thickness.
In addition, if the bumps are formed to a certain height, the height variation of the bumps becomes large, and connection failure is likely to occur when mounting on the mounting board.
As described above, in the wafer level CSP, the connection reliability with the substrate is unstable as compared with other types of packages, which is a problem.

日経マイクロデバイス ２０００年２月号ｐ４２、２０００年３月号ｐ１２１、２０００年４月号ｐ１１４Nikkei Microdevices February 2000 p42, March 2000 p121, April 2000 p114

本発明は、このような従来の実情に鑑みて考案されたものであり、バンプの高さばらつきを小さくし、基板へ実装する際の接続不良を低減するとともに、基板実装後の信頼性を低下させることなく薄型化が図れる半導体装置を提供することを第一の目的とする。
さらに本発明は、本発明の半導体装置を用いることにより、薄型化が図れ、接続信頼性が安定した電子装置を提供することを第二の目的とする。 The present invention has been devised in view of such a conventional situation, and reduces variations in bump height, reduces connection failure when mounted on a substrate, and decreases reliability after mounting on the substrate. It is a first object to provide a semiconductor device that can be thinned without being made.
Furthermore, a second object of the present invention is to provide an electronic device that can be thinned and has stable connection reliability by using the semiconductor device of the present invention.

本発明の請求項１に記載の半導体装置は、一面に電極が形成された半導体基板と、前記電極の少なくとも一部を露出する開口部を有し、前記半導体基板の一面側に配された第一絶縁樹脂層と、前記第一絶縁樹脂層上に配された凸状の緩衝部と、一端部が前記開口部を通じて前記電極と電気的に接続され、他端部が前記緩衝部の上面に延設して配された導電部と、前記緩衝部の上面部及び側面部を覆うように配されたバンプと、を備え、前記バンプは、前記緩衝部の側面部を覆う第一バンプ部位と、前記緩衝部の上面部を覆う第二バンプ部位と、からなり、前記第一バンプ部位は、前記第二バンプ部位よりも、局所的に厚い部分を有していることを特徴とする。
本発明の請求項２に記載の半導体装置は、一面に電極が形成された半導体基板と、前記電極の少なくとも一部を露出する開口部を有し、前記半導体基板の一面側に配された第一絶縁樹脂層と、一端部が前記開口部を通じて前記電極と電気的に接続され、他端部が前記第一絶縁樹脂層上に延設して配された導電部と、前記導電部上の所定の部位に配された凸状の緩衝部と、前記緩衝部の上面部及び側面部を覆うように配されたバンプと、を備え、前記バンプは、前記緩衝部の側面部を覆う第一バンプ部位と、前記緩衝部の上面部を覆う第二バンプ部位と、からなり、前記第一バンプ部位は、前記第二バンプ部位よりも、局所的に厚い部分を有していることを特徴とする。
本発明の請求項３に記載の半導体装置は、請求項１又は２において、前記第一バンプ部位が、リング形状をなすことを特徴とする。
本発明の請求項４に記載の電子装置は、前記請求項１乃至３のいずれかに記載の半導体装置が、前記バンプを介して実装基板のパッド部へ実装されてなる電子装置であって、前記パッド部の径が、前記緩衝部の上面部の径と同等又はそれより大きくなされていることを特徴とする。 According to a first aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor substrate having an electrode formed on one surface; and an opening exposing at least a part of the electrode, the first being disposed on one surface side of the semiconductor substrate. One insulating resin layer, a convex buffer portion disposed on the first insulating resin layer, one end portion is electrically connected to the electrode through the opening, and the other end portion is on the upper surface of the buffer portion A conductive portion disposed extending and a bump disposed so as to cover an upper surface portion and a side surface portion of the buffer portion, and the bump includes a first bump portion covering the side surface portion of the buffer portion; And a second bump part covering the upper surface of the buffer part, wherein the first bump part has a locally thicker part than the second bump part.
According to a second aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor substrate having an electrode formed on one surface; and an opening that exposes at least a part of the electrode, the first being disposed on one surface side of the semiconductor substrate. One insulating resin layer, a conductive portion having one end electrically connected to the electrode through the opening, and the other end extending on the first insulating resin layer, and a conductive portion on the conductive portion A convex buffer portion disposed at a predetermined portion; and a bump disposed so as to cover an upper surface portion and a side surface portion of the buffer portion; and the bump covers a side surface portion of the buffer portion. It consists of a bump part and a second bump part covering the upper surface part of the buffer part, wherein the first bump part has a locally thicker part than the second bump part. To do.
According to a third aspect of the present invention, in the semiconductor device according to the first or second aspect, the first bump portion has a ring shape.
An electronic device according to a fourth aspect of the present invention is an electronic device in which the semiconductor device according to any one of the first to third aspects is mounted on a pad portion of a mounting board via the bumps, The pad portion has a diameter equal to or larger than the diameter of the upper surface portion of the buffer portion.

本発明の半導体装置では、緩衝部の上面部及び側面部を覆うようにバンプが配されている。特に、緩衝部の上面部に配された第二バンプ部位が薄くなされているので、バンプの高さばらつきを小さくすることができる。これにより、基板へ実装する際に、バンプと基板のパッド部との間の接続が不十分なことに起因した電気抵抗の増大を防ぐことができる。また、本発明では、緩衝部の側面部に第一バンプ部位が配されているので、基板へ実装する際に、この第一バンプ部位から導電体が供給されることにより接続不良を低減することができる。その結果、本発明では、バンプの高さばらつきを小さくし、基板へ実装する際の接続不良を低減するとともに、基板実装後の信頼性を低下させることなく薄型化することが可能な半導体装置を提供することができる。
また、本発明の電子装置では、本発明の半導体装置を用いるとともに、実装基板のパッド部の径が、前記緩衝部の上面部の径と同等又はそれより大きくなされているので、前記半導体装置をバンプを介して実装基板のパッド部へ実装する際に、接合部にくびれができにくくなる。その結果、本発明では、接続信頼性が安定するとともに薄型化することが可能な電子装置を提供することができる。 In the semiconductor device of the present invention, bumps are arranged so as to cover the upper surface portion and the side surface portion of the buffer portion. In particular, since the second bump portion disposed on the upper surface portion of the buffer portion is thinned, the bump height variation can be reduced. Thereby, when mounting on a board | substrate, the increase in the electrical resistance resulting from insufficient connection between a bump and the pad part of a board | substrate can be prevented. Further, in the present invention, since the first bump portion is arranged on the side surface portion of the buffer portion, when mounting on the substrate, the connection failure is reduced by supplying the conductor from the first bump portion. Can do. As a result, according to the present invention, a semiconductor device capable of reducing bump height variation, reducing connection failure when mounted on a substrate, and reducing the thickness without reducing reliability after mounting on the substrate. Can be provided.
In the electronic device of the present invention, the semiconductor device of the present invention is used, and the diameter of the pad portion of the mounting substrate is equal to or larger than the diameter of the upper surface portion of the buffer portion. When mounting on the pad portion of the mounting substrate via the bump, it becomes difficult to constrict the joint portion. As a result, according to the present invention, it is possible to provide an electronic device that can stabilize connection reliability and can be thinned.

本発明に係る半導体装置の一例（第一実施形態）を示す断面図。Sectional drawing which shows an example (1st embodiment) of the semiconductor device which concerns on this invention. 本発明に係る電子装置の一例を示す断面図。FIG. 14 is a cross-sectional view illustrating an example of an electronic device according to the invention. 本発明に係る半導体装置が実装基板に実装された一例を示す断面図。Sectional drawing which shows an example in which the semiconductor device which concerns on this invention was mounted in the mounting board | substrate. 第二絶縁樹脂層に設けた開口部と緩衝部の根元との関係を示す断面図。Sectional drawing which shows the relationship between the opening part provided in the 2nd insulating resin layer, and the base of a buffer part. 本発明に係る半導体装置の他の一例（第二実施形態）を示す断面図。Sectional drawing which shows another example (2nd embodiment) of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の他の一例（第三実施形態）を示す断面図。Sectional drawing which shows another example (3rd embodiment) of the semiconductor device which concerns on this invention. 本発明に係る半導体装置の他の一例（第四実施形態）を示す断面図。Sectional drawing which shows another example (4th embodiment) of the semiconductor device which concerns on this invention. 従来の半導体装置の一例を示す断面図。Sectional drawing which shows an example of the conventional semiconductor device. 従来の電子装置の一例を示す断面図。Sectional drawing which shows an example of the conventional electronic device.

以下、本発明に係る半導体装置の一実施形態を図面に基づいて説明する。   Hereinafter, an embodiment of a semiconductor device according to the present invention will be described with reference to the drawings.

図１は、本発明の半導体装置の一構成例を模式的に示す断面図である。
この半導体装置１Ａ（１）は、一面２ａに電極３が形成された半導体基板２と、前記電極３の少なくとも一部を露出する開口部４ａを有し、前記半導体基板２の一面２ａ側に配された第一絶縁樹脂層４と、前記第一絶縁樹脂層４上に配された凸状の緩衝部５Ａ（５）と、一端部が前記開口部４ａを通じて前記電極３と電気的に接続され、他端部が前記緩衝部５の上面に延設して配された導電部６Ａ（６）と、前記緩衝部５及び前記導電部６Ａ（６）が埋設されるように、前記半導体基板２の一面２ａ側に配された第二絶縁樹脂層７と、前記緩衝部５Ａ（５）の上面部５ｂ及び側面部５ａを覆うように配されたバンプ８と、を備える。
そして本発明の半導体装置１Ａ（１）は、前記バンプ８は、前記緩衝部５Ａ（５）の側面部５ａを覆う第一バンプ部位８ａと、前記緩衝部５Ａ（５）の上面部５ｂを覆う第二バンプ部位８ｂと、からなり、前記第一バンプ部位は、前記第二バンプ部位よりも、局所的に厚い部分を有していることを特徴とする。 FIG. 1 is a cross-sectional view schematically showing one structural example of the semiconductor device of the present invention.
This semiconductor device 1A (1) has a semiconductor substrate 2 having an electrode 3 formed on one surface 2a, and an opening 4a exposing at least a part of the electrode 3, and is disposed on the one surface 2a side of the semiconductor substrate 2. The first insulating resin layer 4, the convex buffer portion 5A (5) disposed on the first insulating resin layer 4, and one end thereof are electrically connected to the electrode 3 through the opening 4a. The semiconductor substrate 2 is embedded such that the conductive portion 6A (6) having the other end portion extended on the upper surface of the buffer portion 5 and the buffer portion 5 and the conductive portion 6A (6) are embedded. A second insulating resin layer 7 disposed on the one surface 2a side, and a bump 8 disposed so as to cover the upper surface portion 5b and the side surface portion 5a of the buffer portion 5A (5).
In the semiconductor device 1A (1) of the present invention, the bump 8 covers the first bump portion 8a covering the side surface portion 5a of the buffer portion 5A (5) and the upper surface portion 5b of the buffer portion 5A (5). And the first bump portion has a locally thicker portion than the second bump portion.

本発明の半導体装置１Ａ（１）では、緩衝部５Ａ（５）の上面部５ｂ及び側面部５ａを覆うようにバンプ８が配されている。特に、緩衝部５Ａ（５）の上面部５ｂに配された第二バンプ部位８ｂが薄くなされているので、バンプ８の高さばらつきを小さくすることができる。たとえば、半導体装置が複数のバンプを備え、これらのバンプを用いて前記半導体装置をプリント基板（実装基板）へ実装した際に、周囲のバンプに比べて小さなバンプが存在した場合、接続不良が生じやすいが、本構成によりバンプ高さのバラツキを小さくできるので、電気抵抗の増大を防ぐことができる。
また、本発明では、緩衝部５Ａ（５）の側面部５ａに第一バンプ部位８ｂが配されているので、プリント基板へ実装する際に、この第二バンプ部位８ｂから導電体（はんだ）が供給されることにより接続不良を低減することができる。その結果、本発明の半導体装置１Ａ（１）は、バンプ８の高さばらつきを小さくし、基板へ実装する際の接続不良を低減するとともに、基板実装後の信頼性を低下させることなく薄型化が図れる。 In the semiconductor device 1A (1) of the present invention, the bumps 8 are arranged so as to cover the upper surface portion 5b and the side surface portion 5a of the buffer portion 5A (5). In particular, since the second bump portion 8b disposed on the upper surface portion 5b of the buffer portion 5A (5) is thinned, the height variation of the bumps 8 can be reduced. For example, when a semiconductor device has a plurality of bumps and the semiconductor device is mounted on a printed circuit board (mounting board) using these bumps, if there are bumps smaller than the surrounding bumps, a connection failure occurs. Although it is easy, the variation in bump height can be reduced by this configuration, so that an increase in electrical resistance can be prevented.
In the present invention, since the first bump portion 8b is disposed on the side surface portion 5a of the buffer portion 5A (5), when the mounting is performed on the printed board, the conductor (solder) is transferred from the second bump portion 8b. By being supplied, connection failure can be reduced. As a result, the semiconductor device 1A (1) of the present invention reduces the height variation of the bumps 8, reduces the connection failure when mounted on the substrate, and is thinned without reducing the reliability after mounting on the substrate. Can be planned.

なお、本構成を採用することによりバンプの高さのバラツキを小さくできる理由について、本発明者は以下のように考えている。
従来の構造では、バンプの高さは、半導体装置のパッドの径と厚さ、およびバンプの体積で決まるが、中でも、個々のバンプの体積を均一にすることが難しいため、バンプの高さのバラツキが大きくなり、バンプによってはプリント基板のパッドに接続できない、という不具合が生じる虞があった。
これに対して、本発明では、バンプ８が薄く、かつ、第一バンプ部位８ａを有する構造なので、バンプの体積が不均一であっても、バンプの高さのバラツキには殆ど影響しない。一方、緩衝部５Ａ（５）は、均一な高さ（厚さ）で形成する必要があるが、径方向のサイズは前記高さ（厚さ）ほど気にしなくてもよいので、制御が容易である。
したがって、本発明によれば、従来構造に比べて、バンプの高さのバラツキを小さくすることが可能となるので、接続不良が生じにくい半導体装置１Ａ（１）が得られる。 The present inventor considers the reason why the variation in bump height can be reduced by adopting this configuration as follows.
In the conventional structure, the bump height is determined by the pad diameter and thickness of the semiconductor device and the volume of the bump. However, it is difficult to make the volume of each bump uniform. There is a possibility that the variation becomes large, and there is a problem that some bumps cannot be connected to the pads of the printed circuit board.
On the other hand, in the present invention, since the bump 8 is thin and has the first bump portion 8a, even if the bump volume is not uniform, the bump height variation is hardly affected. On the other hand, the buffer portion 5A (5) needs to be formed with a uniform height (thickness), but the radial size does not have to be as much as the height (thickness), so control is easy. It is.
Therefore, according to the present invention, it is possible to reduce the variation in bump height as compared with the conventional structure, so that the semiconductor device 1A (1) is obtained in which connection failure is less likely to occur.

半導体基板２は、例えばシリコンやガリウム砥素等からなり、少なくとも表層が例えば酸化膜や窒化膜などの無機絶縁部（図示せず）をなす基材の一面２ａ上に、例えば電極３としてＡｌパッドが設けられている。   The semiconductor substrate 2 is made of, for example, silicon, gallium abrasive, or the like, and at least a surface layer is formed on, for example, an Al pad as an electrode 3 on one surface 2a of an inorganic insulating portion (not shown) such as an oxide film or a nitride film. Is provided.

第一絶縁樹脂層４は、前記半導体基板２上に配され、前記電極３の少なくとも一部を露出する開口部４ａを有する。
第一絶縁樹脂層４は、絶縁性が高く、耐熱性・耐薬品性に優れ、機械的強度が強いものが好ましい。具体的には、例えば感光性ポリイミド樹脂、エポキシ樹脂、ポリオレフィン樹脂、フェノール樹脂、シリコーン樹脂、ポリベンゾオキサゾール樹脂、ポリフェニレンサルファイド樹脂、ＡＢＳ樹脂、有機樹脂などが挙げられる。
第一絶縁樹脂層４は、例えば回転塗布法、噴霧塗布法、浸漬法、印刷法、ラミネート法などにより形成することができる。また開口部４ａは、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。 The first insulating resin layer 4 is disposed on the semiconductor substrate 2 and has an opening 4 a that exposes at least a part of the electrode 3.
The first insulating resin layer 4 is preferably highly insulating, excellent in heat resistance and chemical resistance, and strong in mechanical strength. Specific examples include photosensitive polyimide resins, epoxy resins, polyolefin resins, phenol resins, silicone resins, polybenzoxazole resins, polyphenylene sulfide resins, ABS resins, and organic resins.
The first insulating resin layer 4 can be formed by, for example, a spin coating method, a spray coating method, a dipping method, a printing method, a laminating method, or the like. The opening 4a can be formed by patterning using a photolithography technique, for example.

導電部６Ａ（６）は、前記第一絶縁樹脂層４上に配され、開口部４ａを通じて前記電極３と電気的に接続されている。
導電部６Ａ（６）は、電極３とバンプ８とを電気的に接続する再配線層である。導電部６の一端部は、第一絶縁樹脂層４の開口部４ａを通じて電極３と電気的に接続されている。また、導電部６の他端部は、バンプ８と電気的に接続されている。 The conductive portion 6A (6) is disposed on the first insulating resin layer 4 and is electrically connected to the electrode 3 through the opening 4a.
The conductive portion 6 </ b> A (6) is a rewiring layer that electrically connects the electrode 3 and the bump 8. One end of the conductive portion 6 is electrically connected to the electrode 3 through the opening 4 a of the first insulating resin layer 4. The other end of the conductive portion 6 is electrically connected to the bump 8.

緩衝部５Ａ（５）は、第一絶縁樹脂層４上の所定位置に、上面部５ｂが平坦となされた突起状の構造体として形成される。
緩衝部５Ａ（５）の形状としては、特に限定されるものではなく、図１に示すような円錐台形状のほか、円筒形状でも逆円錐台形状でもよいが、円錐台形状のほうが、その上面部５ｂに配される導電部６を途切れることなく形成できるので好ましい（緩衝部５Ａ（５）が逆円錐台形状になる程、緩衝部５の上面部５ｂや側面部５ａ、又は側面部５ａとその外側に配される導電部６が電気的に切れてしまいやすくなる。）。緩衝部５Ａ（５）を円錐台形状にするためには、例えば材料をポジ型の感光性樹脂にするとよい。 The buffer portion 5A (5) is formed at a predetermined position on the first insulating resin layer 4 as a projecting structure having a flat upper surface portion 5b.
The shape of the buffer portion 5A (5) is not particularly limited, and may be a truncated cone shape as shown in FIG. 1 or a cylindrical shape or an inverted truncated cone shape. The conductive portion 6 disposed in the portion 5b can be formed without interruption (the buffer portion 5A (5) is more preferably an inverted truncated cone shape, and the upper surface portion 5b, the side surface portion 5a, or the side surface portion 5a of the buffer portion 5 The conductive part 6 arranged on the outside is easily cut off electrically). In order to make the buffer portion 5A (5) into a truncated cone shape, for example, the material may be a positive photosensitive resin.

緩衝部５Ａ（５）を形成する材料としては、本実施形態においては、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコーン系樹脂、ノボラック樹脂、ポリオレフィン樹脂、ポリベンゾオキサゾール樹脂、ポリイミド樹脂、フェノール樹脂、エチレン酢酸ビニル共重合体、等により構成され、特に、柔軟性の高いものが好ましい。具体的には、ヤング率が０.１〜３Ｇｐａであり、伸びが３０％以上のものが好ましい。
このような緩衝部５Ａ（５）は、感光性のドライフィルムをウエハ上にラミネートし、フォトリソグラフィ技術でパターニングすることにより形成される。これにより緩衝部５の高さをより均一に形成することができる。 As a material for forming the buffer portion 5A (5), in this embodiment, for example, a polyimide resin, an epoxy resin, a silicone resin, a novolac resin, a polyolefin resin, a polybenzoxazole resin, a polyimide resin, a phenol resin, It is composed of an ethylene vinyl acetate copolymer and the like, and particularly, a highly flexible one is preferable. Specifically, it is preferable that the Young's modulus is 0.1 to 3 Gpa and the elongation is 30% or more.
Such a buffer 5A (5) is formed by laminating a photosensitive dry film on a wafer and patterning it with a photolithography technique. Thereby, the height of the buffer part 5 can be formed more uniformly.

なお、緩衝部５Ａ（５）の形成には、ラミネート法の他に、回転塗布法や、噴霧塗布法、印刷法を用いることも可能である。また、感光性樹脂のパターニングには、レーザー加工法、プラズマエッチング法も可能である。これらの手法なら非感光性樹脂を用いてもよい。また、ラミネート法の場合、あらかじめパターニングされたシート状の樹脂をラミネート法にて圧着させることも可能である。
また、樹脂をスクリーン印刷法にて直接、成膜かつパターニングする方法も可能である。なお、これらの場合、樹脂が感光性である必要はない。また、緩衝部５を円錐台形状に形成する場合、その角部やすそ部が丸みをおびるため、その上に導電部６をより形成しやすくなる。 In addition to the laminating method, the buffer portion 5A (5) can be formed by a spin coating method, a spray coating method, or a printing method. In addition, a laser processing method or a plasma etching method can be used for patterning the photosensitive resin. In these methods, a non-photosensitive resin may be used. In the case of the laminating method, a sheet-shaped resin patterned in advance can be pressure-bonded by the laminating method.
Further, a method of directly forming a film and patterning a resin by a screen printing method is also possible. In these cases, the resin does not need to be photosensitive. In addition, when the buffer portion 5 is formed in a truncated cone shape, the corner portion and the bent portion are rounded, so that the conductive portion 6 can be more easily formed thereon.

導電部６Ａ（６）は電気導電性に優れ、耐熱性の高い材料からなる。このような材料としては、例えば銅や銀、金、ニッケル、アルミニウム、錫などが挙げられる。あるいはこれらを主成分とした合金、あるいはこれらの積層構造でもかまわない。その中でも、電気抵抗率が低く、比較的安価な銅が好ましい。
また、導電部６の厚さは２〜２０μｍであることが好ましい。２μｍより薄いと銅がはんだに喰われてしまい剥がれやすくなる。また２０μｍより厚いと、緩衝部５の柔軟性が十分に活かされないので好ましくない。
導電部６は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。 The conductive portion 6A (6) is made of a material having excellent electrical conductivity and high heat resistance. Examples of such a material include copper, silver, gold, nickel, aluminum, and tin. Alternatively, an alloy containing these as a main component or a laminated structure thereof may be used. Among them, copper having a low electrical resistivity and relatively inexpensive is preferable.
Moreover, it is preferable that the thickness of the electroconductive part 6 is 2-20 micrometers. If it is thinner than 2 μm, copper will be eroded by the solder and will be easily peeled off. On the other hand, if it is thicker than 20 μm, the flexibility of the buffer portion 5 is not fully utilized, which is not preferable.
The conductive portion 6 can be formed by, for example, a plating method such as an electrolytic copper plating method, a sputtering method, a vapor deposition method, or a combination of two or more methods.

第二絶縁樹脂層７は、前記緩衝部５、および、前記導電部６が埋設されるように、前記半導体基板２の一面２ａ側に配される。
第二絶縁樹脂層７は、電極３、導電部６及び緩衝部５を保護するためのもので、前記第一絶縁樹脂層４及び前記導電部６を覆い、前記緩衝部５を覆っている導電部６と整合する位置にはんだバンプ８用の開口部７ａを有する。 The second insulating resin layer 7 is disposed on the one surface 2a side of the semiconductor substrate 2 so that the buffer portion 5 and the conductive portion 6 are embedded.
The second insulating resin layer 7 is for protecting the electrode 3, the conductive portion 6, and the buffer portion 5. The second insulating resin layer 7 covers the first insulating resin layer 4 and the conductive portion 6 and covers the buffer portion 5. An opening 7 a for the solder bump 8 is provided at a position aligned with the portion 6.

第二絶縁樹脂層７は、例えば、感光性ポリイミド樹脂、エポキシ樹脂、ポリオレフィン樹脂、ポリベンゾオキサゾール樹脂、シリコーン樹脂、ポリフェニレンサルファイド樹脂、ＡＢＳ樹脂等、絶縁性や対薬品性の高く機械的強度が強い材料により構成され、その厚みは５〜５０μｍ程度である。
このような第二絶縁樹脂層７は、例えば、スピンコート法やラミネート法を用い、フォトリソグラフィ技術によりパターニングすることによって形成することができる。その際、はんだバンプ８を配する位置に配線層を少なくとも露出するような開口部７ａを第二絶縁樹脂層７に設ける。なお、開口部７ａの直径は、露光時に用いるフォトマスクの開口径によって調整することができる。
なお、第二絶縁樹脂層７の形成方法は、この方法に限定されるものではない。 The second insulating resin layer 7 is, for example, a photosensitive polyimide resin, an epoxy resin, a polyolefin resin, a polybenzoxazole resin, a silicone resin, a polyphenylene sulfide resin, an ABS resin, etc., which has high insulation and chemical resistance and high mechanical strength. It is comprised with material and the thickness is about 5-50 micrometers.
Such a second insulating resin layer 7 can be formed, for example, by patterning by a photolithography technique using a spin coat method or a laminate method. At this time, an opening 7 a is provided in the second insulating resin layer 7 so as to expose at least the wiring layer at a position where the solder bump 8 is disposed. The diameter of the opening 7a can be adjusted by the opening diameter of the photomask used during exposure.
In addition, the formation method of the 2nd insulating resin layer 7 is not limited to this method.

バンプ８は、例えばはんだからなり、前記開口部７ａから露出した導電部６上に配される。
はんだは鉛を含む組成であっても、含まない組成であってもかまわなが、環境問題の観点からは、鉛を含まない組成が好ましい。鉛を含まない組成としては、錫を主成分として、銀、銅、ニッケル、インジウム、亜鉛、ビスマスの元素のうち少なくともひとつを含む組成が好ましい。
バンプ８は、例えば、はんだボール搭載法、電解はんだめっき法、はんだペースト印刷法、はんだペーストディスペンス法、はんだ蒸着法等により形成することができる。 The bump 8 is made of, for example, solder, and is disposed on the conductive portion 6 exposed from the opening 7a.
The solder may have a composition containing lead or a composition not containing lead, but from the viewpoint of environmental problems, a composition containing no lead is preferable. As the composition not containing lead, a composition containing tin as a main component and containing at least one of elements of silver, copper, nickel, indium, zinc and bismuth is preferable.
The bumps 8 can be formed by, for example, a solder ball mounting method, an electrolytic solder plating method, a solder paste printing method, a solder paste dispensing method, a solder vapor deposition method, or the like.

そして特に、本発明の半導体装置１Ａ（１）において、バンプ８は、緩衝部５の側面部５ａを覆う第一バンプ部位８ａと、前記緩衝部５の上面部５ｂを覆う第二バンプ部位８ｂと、からなる。本発明では、緩衝部５の側面部５ａに第一バンプ部位８ａが配されているので、この第一バンプ部位８ａがはんだ溜まりとなり、プリント基板（実装基板）へ実装する際に、この第一バンプ部位８ａからはんだが供給されることにより接続不良を低減することができる。   In particular, in the semiconductor device 1A (1) of the present invention, the bump 8 includes a first bump portion 8a that covers the side surface portion 5a of the buffer portion 5, and a second bump portion 8b that covers the upper surface portion 5b of the buffer portion 5. It consists of. In the present invention, since the first bump portion 8a is arranged on the side surface portion 5a of the buffer portion 5, the first bump portion 8a becomes a solder pool, and this first bump portion 8a is mounted when mounted on a printed circuit board (mounting substrate). Connection failure can be reduced by supplying solder from the bump part 8a.

さらに、本発明では、前記第一バンプ部位８ａは、前記第二バンプ部位８ｂよりも、局所的に厚い部分を有している。これにより、プリント基板（実装基板）へ実装する際に、バンプと基板のパッド部との間の接続を確実にすることができるので、電気抵抗の増大を防ぐことが可能となる。   Furthermore, in the present invention, the first bump portion 8a has a locally thicker portion than the second bump portion 8b. Thereby, when mounting on a printed circuit board (mounting board), since a connection between a bump and a pad part of a board can be made reliable, it becomes possible to prevent an increase in electric resistance.

また、第一バンプ部位８ａが、リング形状をなすことが好ましい。すなわち、第一バンプ部位８ａは、緩衝部５の側面部５ａの全面を覆っていることが好ましい。これにより、プリント基板へ実装する際に、緩衝部５の全周域よりはんだが供給されるため、デバイスの接続信頼性をさらに高めることができる。   Moreover, it is preferable that the 1st bump site | part 8a makes a ring shape. That is, the first bump portion 8 a preferably covers the entire side surface portion 5 a of the buffer portion 5. Thereby, when mounting on a printed circuit board, since solder is supplied from the whole circumference | surroundings of the buffer part 5, the connection reliability of a device can further be improved.

また、第二バンプ部位８ｂが薄くなされているので、バンプ８の高さばらつきを小さくすることができ、これにより、プリント基板（実装基板）へ実装する際に、バンプと基板のパッド部との間の電気抵抗の増大を防ぐことができる。   Further, since the second bump portion 8b is thinned, the height variation of the bumps 8 can be reduced, so that when mounting on the printed circuit board (mounting board), the bump and the pad portion of the board It is possible to prevent an increase in electrical resistance.

前記緩衝部５の上面部５ｂを覆う第二バンプ部位８ｂの厚さが、２μｍ以上であり、かつ、（緩衝部５＋導電部６）の総厚よりも薄いことが好ましい。
第二バンプ部位８ｂの厚さが２μｍより薄いと、はんだ材料が、導電部６をなす金属（例えば胴）と合金化してしまうため、基板に実装したときに接続不良が起き易い。また、（緩衝部５＋導電部６）の総厚よりも厚いと、バンプ８の高さばらつきが大きくなってしまい、本発明の効果を得ることができない。 The thickness of the second bump part 8b covering the upper surface part 5b of the buffer part 5 is preferably 2 μm or more and thinner than the total thickness of (buffer part 5 + conductive part 6).
If the thickness of the second bump portion 8b is less than 2 μm, the solder material is alloyed with a metal (for example, a cylinder) forming the conductive portion 6, and thus connection failure is likely to occur when mounted on the substrate. On the other hand, if it is thicker than the total thickness of (buffer part 5 + conductive part 6), the height variation of bump 8 becomes large, and the effect of the present invention cannot be obtained.

（電子装置）
上述した本発明の半導体装置１Ａ（１）は、図２に示すように、バンプ８を介してプリント基板（実装基板）１１のパッド部１２へ実装され、電子装置１０を構成する。
そして本発明の電子装置１０は、プリント基板のパッド部１２の径ｄ１ が、前記緩衝部５の上面部５ｂの径ｄ２ と同等（図２（ａ）参照）又はそれより大きくなされている（図２（ｂ）参照）。 (Electronic device)
The semiconductor device 1A (1) of the present invention described above is mounted on the pad portion 12 of the printed board (mounting board) 11 via the bumps 8 as shown in FIG.
In the electronic device 10 of the present invention, the diameter d 1 of the pad portion 12 of the printed circuit board is equal to or larger than the diameter d 2 of the upper surface portion 5 b of the buffer portion 5 (see FIG. 2A). (See FIG. 2 (b)).

本発明の電子装置１０では、プリント基板１１のパッド部１２の径ｄ１ が、前記緩衝部５の上面部５ｂの径ｄ２と同等又はそれより大きくなされているので、前記半導体装置１を、バンプ８を介してプリント基板１１のパッド部１２へ実装する際に、接合部のはんだにくびれができにくくなる。 In the electronic device 10 of the present invention, the diameter d 1 of the pad portion 12 of the printed circuit board 11 is equal to or larger than the diameter d 2 of the upper surface portion 5 b of the buffer portion 5. When mounting on the pad portion 12 of the printed circuit board 11 via the bumps 8, it becomes difficult to constrict the solder at the joint portion.

図３に示すように、プリント基板１１のパッド部１２が小さい場合、接合部のはんだにくびれができてしまうので、そのくびれ部分に応力が集中してしまう。これによりプリント基板１１のはんだ接合部にクラックが入りやすく、はんだ接合部の強度が小さくなる。その結果、接続信頼性が不安定なものとなってしまう。   As shown in FIG. 3, when the pad portion 12 of the printed circuit board 11 is small, the solder at the joint portion is constricted, and stress is concentrated on the constricted portion. As a result, cracks are easily generated in the solder joints of the printed circuit board 11, and the strength of the solder joints is reduced. As a result, the connection reliability becomes unstable.

一方、本発明の電子装置１０は、図２（ａ）（ｂ）に示すように、プリント基板１１のパッド部１２の径ｄ１ が、前記緩衝部５の上面部５ｂの径ｄ２ と同等又はそれより大きくなされているので、前記のような問題が発生しない。これにより、本発明の電子装置１０では、プリント基板１１へ実装された半導体装置１Ａ（１）との接続不良を低減するとともに、基板実装後の信頼性を低下させることがない。これにより接続信頼性が安定する。また薄型化することが可能である。 On the other hand, in the electronic device 10 of the present invention, as shown in FIGS. 2A and 2B, the diameter d 1 of the pad portion 12 of the printed circuit board 11 is equal to the diameter d 2 of the upper surface portion 5 b of the buffer portion 5. Or since it is made larger than that, the above problems do not occur. Thereby, in the electronic device 10 of the present invention, the connection failure with the semiconductor device 1A (1) mounted on the printed board 11 is reduced, and the reliability after mounting on the board is not lowered. This stabilizes the connection reliability. Further, it can be thinned.

前記プリント基板１１のパッド部１２の径ｄ１ は、半導体装置１の緩衝部５の上面部５ｂの径ｄ２ に対して５０％以上であることが好ましく、８０％以上がより好ましく、１００％がさらに好ましい。パッド部１２の径ｄ１ が、緩衝部５の上面部５ｂの径ｄ２ に対して５０％未満では、接合部のはんだの角度が基板とほぼ平行になるほどの非常に鋭いくびれになってしまうので、好ましくない。 The diameter d 1 of the pad portion 12 of the printed circuit board 11 is preferably 50% or more, more preferably 80% or more, and 100% with respect to the diameter d 2 of the upper surface portion 5b of the buffer portion 5 of the semiconductor device 1. Is more preferable. If the diameter d 1 of the pad portion 12 is less than 50% with respect to the diameter d 2 of the upper surface portion 5 b of the buffer portion 5, a very sharp neck is formed such that the solder angle of the joint portion is substantially parallel to the substrate. Therefore, it is not preferable.

本発明は、たとえば携帯電話やデジタルカメラ、ノートパソコンなど、小型で高密度な電子部品を必要とする電子装置に適用できる。また、ウエハレベルＣＳＰに限らず、バンプ８を介して接続されるＢＧＡパッケージ全般、あるいはフリップチップにも適用できる。   The present invention can be applied to electronic devices that require small and high-density electronic components such as mobile phones, digital cameras, and notebook computers. Further, the present invention can be applied not only to the wafer level CSP but also to all BGA packages connected via bumps 8 or flip chip.

なお、上述した図１〜図３の各構成例は何れも、図４（ａ）に示すように、第二絶縁樹脂層７に設けた開口部７ａが、緩衝部５Ａ（５）の根元の導電部６Ａ（６）表面に位置する場合である。しかしながら、本発明は、このような配置に必ずも限定されるものではない。たとえば、第一バンプ部位８ａを形成するにあたっては、図４（ｂ）に示すように、緩衝部５Ａ（５）の根元の導電部６Ａ（６）表面より、開口部７ａを大きく（広く）した構成を採ってもよい。また、これとは逆の構成、すなわち、図４（ｃ）に示すように、緩衝部５Ａ（５）の根元の導電部６Ａ（６）表面より、開口部７ａを小さく（狭く）した構成としても構わない。   1 to 3 described above, as shown in FIG. 4A, the opening 7a provided in the second insulating resin layer 7 is the root of the buffer portion 5A (5). This is a case where the conductive portion 6A (6) is located on the surface. However, the present invention is not necessarily limited to such an arrangement. For example, in forming the first bump portion 8a, as shown in FIG. 4B, the opening 7a is made larger (wider) than the surface of the conductive portion 6A (6) at the base of the buffer portion 5A (5). A configuration may be adopted. Further, as shown in FIG. 4C, the opening 7a is made smaller (narrower) than the surface of the conductive portion 6A (6) at the base of the buffer 5A (5). It doesn't matter.

＜第二実施形態＞
次に、本発明の半導体装置の第二実施形態について説明する。
図５は、本実施形態の半導体装置１Ｂ（１）の一例を示す断面図である。
なお、以下の説明では、上述した第一実施形態と異なる部分について主に説明し、同様の部分についてはその説明は省略する。
上述した第一実施形態では、緩衝部５Ａ（５）を上述したような樹脂から構成していたが、本実施形態では、緩衝部５Ｂ（５）の材料としてエラストマーを用いた。これにより緩衝部５Ｂ（５）の柔軟性をさらに向上させることができる。 <Second embodiment>
Next, a second embodiment of the semiconductor device of the present invention will be described.
FIG. 5 is a cross-sectional view showing an example of the semiconductor device 1B (1) of this embodiment.
In the following description, portions different from the above-described first embodiment will be mainly described, and description of similar portions will be omitted.
In the first embodiment described above, the buffer portion 5A (5) is made of the resin as described above, but in this embodiment, an elastomer is used as the material of the buffer portion 5B (5). Thereby, the softness | flexibility of the buffer part 5B (5) can further be improved.

本実施形態において、緩衝部５Ｂ（５）に用いられる材料としては、シリコーンゴム、フッ素ゴム、アクリルゴム、ニトリルゴム、水素化ニトリルゴム、ウレタンゴム、等が挙げられるが、その中でも耐熱性の高いシリコーンゴムあるいはフッ素ゴムが好ましい。なお、製造プロセスにおいて酸性環境下に曝される場合はフッ素ゴムが、アルカリ性環境下に曝される場合はシリコーンゴムを用いることが好ましい。   In this embodiment, examples of the material used for the buffer portion 5B (5) include silicone rubber, fluorine rubber, acrylic rubber, nitrile rubber, hydrogenated nitrile rubber, urethane rubber, and the like, among which high heat resistance is provided. Silicone rubber or fluororubber is preferred. In the production process, it is preferable to use fluororubber when exposed to an acidic environment, and silicone rubber when exposed to an alkaline environment.

このような緩衝部５Ｂ（５）は、第一絶縁樹脂層４のバンプ８が形成される位置に、例えばシリコーンゴムをスクリーン印刷、硬化することにより形成される。緩衝部５Ｂ（５）の形成には、その他、感光性エラストマーを用いたフォトリングラフィー法、ディスペンス法、あるいは予め成形したエラストマー片を接着する方法、などを用いることもできる。   Such a buffer part 5B (5) is formed by screen-printing and curing, for example, silicone rubber at a position where the bump 8 of the first insulating resin layer 4 is formed. In addition to the formation of the buffer portion 5B (5), a photolithography method using a photosensitive elastomer, a dispensing method, a method of bonding a pre-formed elastomer piece, or the like can also be used.

＜第三実施形態＞
次に、本発明の半導体装置の第三実施形態について説明する。
図６は、本実施形態の半導体装置１Ｃ（１）の一例を示す断面図である。
なお、以下の説明では、上述した第一実施形態と異なる部分について主に説明し、同様の部分についてはその説明は省略する。
上述した第一実施形態では、緩衝部５Ａ（５）を上述したような樹脂から構成していたが、本実施形態では、緩衝部５Ｃ（５）の材料として超弾性を有するチタン系合金を用いた。これにより緩衝部５Ｃ（５）の柔軟性をさらに向上させることができる。 <Third embodiment>
Next, a third embodiment of the semiconductor device of the present invention will be described.
FIG. 6 is a cross-sectional view showing an example of the semiconductor device 1C (1) of this embodiment.
In the following description, portions different from the above-described first embodiment will be mainly described, and description of similar portions will be omitted.
In the first embodiment described above, the buffer portion 5A (5) is made of the resin as described above. However, in this embodiment, a titanium-based alloy having superelasticity is used as the material of the buffer portion 5C (5). It was. Thereby, the softness | flexibility of the buffer part 5C (5) can further be improved.

本実施形態において、緩衝部５Ｃ（５）に用いられるチタン系合金としては、例えばＴｉ−Ｎｉ合金、Ｔｉ−Ｎｂ−Ａｌ合金等が挙げられる。このようなチタン系合金は、ヤング率が数十Ｇｐａと通常の金属やはんだよりも小さく、また塑性変形しにくいため、繰り返しの変形に強い。また、熱膨張係数が樹脂材料よりも小さく、Ｃｕや導電部６を構成する金属と同等であるため、緩衝部５Ｃ（５）と導電部６の接合面において熱膨張係数の差によって生じる応力が小さく、これにより導電部６が破断するリスクを低減できる。
このような緩衝部５Ｃ（５）は、第一絶縁樹脂層４のバンプ８が形成される位置に、予め円筒形に形成したチタン系の合金を搭載、接着することにより形成される。 In the present embodiment, examples of the titanium-based alloy used for the buffer portion 5C (5) include a Ti—Ni alloy and a Ti—Nb—Al alloy. Such a titanium-based alloy has a Young's modulus of several tens of Gpa, which is smaller than that of a normal metal or solder, and is difficult to be plastically deformed. In addition, since the thermal expansion coefficient is smaller than that of the resin material and is equivalent to Cu or the metal constituting the conductive portion 6, the stress caused by the difference in thermal expansion coefficient at the joint surface between the buffer portion 5 </ b> C (5) and the conductive portion 6 is generated. Thus, the risk that the conductive portion 6 is broken can be reduced.
Such a buffer portion 5C (5) is formed by mounting and bonding a titanium-based alloy formed in advance in a cylindrical shape at a position where the bump 8 of the first insulating resin layer 4 is formed.

＜第四実施形態＞
次に、本発明の半導体装置の第四実施形態について説明する。
図７は、本実施形態の半導体装置１Ｅ（１）の一例を示す断面図である。
なお、以下の説明では、上述した第一実施形態と異なる部分について主に説明し、同様の部分についてはその説明は省略する。
上述した第一実施形態では、緩衝部５Ａ（５）は、絶縁性の樹脂からなり、第一絶縁樹脂層４上に配されていたが、本実施形態では、緩衝部５Ｄ（５）は、導電体からなり、導電部６上に配されている。 <Fourth embodiment>
Next, a fourth embodiment of the semiconductor device of the present invention will be described.
FIG. 7 is a cross-sectional view showing an example of the semiconductor device 1E (1) of this embodiment.
In the following description, portions different from the above-described first embodiment will be mainly described, and description of similar portions will be omitted.
In the first embodiment described above, the buffer portion 5A (5) is made of an insulating resin and disposed on the first insulating resin layer 4, but in the present embodiment, the buffer portion 5D (5) It consists of a conductor and is disposed on the conductive portion 6.

すなわち、本実施形態の半導体装置１Ｅ（１）は、一面２ａに電極３が形成された半導体基板２と、前記電極３の少なくとも一部を露出する開口部４ａを有し、前記半導体基板２の一面２ａ側に配された第一絶縁樹脂層４と、一端部が前記開口部４ａを通じて前記電極３と電気的に接続され、他端部が前記第一絶縁樹脂層４上に延設して配された導電部６と、前記導電部６上の所定の部位に配された凸状の緩衝部５Ｄ（５）と、前記緩衝部５Ｄ（５）の上面部５ｂ及び側面部５ａを覆うように配されたバンプ８と、を備える。   In other words, the semiconductor device 1E (1) of the present embodiment includes the semiconductor substrate 2 having the electrode 3 formed on the one surface 2a and the opening 4a exposing at least a part of the electrode 3. The first insulating resin layer 4 disposed on the one surface 2a side, one end portion is electrically connected to the electrode 3 through the opening 4a, and the other end portion extends on the first insulating resin layer 4 The conductive portion 6 disposed, the convex buffer portion 5D (5) disposed at a predetermined portion on the conductive portion 6, and the upper surface portion 5b and the side surface portion 5a of the buffer portion 5D (5) are covered. And a bump 8 disposed on the surface.

そして、前記バンプ８は、前記緩衝部５の側面部５ａを覆う第一バンプ部位８ａと、前記緩衝部５の上面部５ｂを覆う第二バンプ部位８ｂと、からなり、前記第一バンプ部位８ａは、前記第二バンプ部位８ｂよりも、局所的に厚い部分を有している。
このような緩衝部５Ｄ（５）は、例えば、例えば、銅、クロム、アルミニウム、チタン、ニッケル、金、金−スズ合金、スズ−鉛合金の高融点はんだ、チタン−タングステン合金等が好適に用いられる。第二導電部６は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。 The bump 8 includes a first bump portion 8a that covers the side surface portion 5a of the buffer portion 5 and a second bump portion 8b that covers the upper surface portion 5b of the buffer portion 5, and the first bump portion 8a. Has a locally thicker portion than the second bump portion 8b.
For example, copper, chromium, aluminum, titanium, nickel, gold, gold-tin alloy, tin-lead alloy refractory solder, titanium-tungsten alloy, or the like is preferably used as the buffer portion 5D (5). It is done. The second conductive portion 6 can be formed by, for example, a plating method such as an electrolytic copper plating method, a sputtering method, a vapor deposition method, or a combination of two or more methods.

以上、本発明の半導体装置及び電子装置について説明してきたが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲で、適宜変更が可能である。   The semiconductor device and the electronic device according to the present invention have been described above. However, the present invention is not limited to this, and can be appropriately changed without departing from the spirit of the invention.

本発明は、半導体装置及び電子装置に広く適用可能である。   The present invention is widely applicable to semiconductor devices and electronic devices.

１Ａ，１Ｂ，１Ｃ、１Ｄ，１Ｅ（１） 半導体装置、２ 半導体基板、３ 電極、４ 第一絶縁樹脂層、５Ａ，５Ｂ，５Ｃ，５Ｄ（５） 緩衝部、５ａ 側面部、５ｂ 上面部、６Ａ（６） 導電部、７ 第二絶縁樹脂層、８ バンプ、８ａ 第一バンプ部位、８ｂ 第二バンプ部位。   1A, 1B, 1C, 1D, 1E (1) Semiconductor device, 2 Semiconductor substrate, 3 Electrode, 4 First insulating resin layer, 5A, 5B, 5C, 5D (5) Buffer, 5a Side surface, 5b Top surface, 6A (6) Conductive part, 7 Second insulating resin layer, 8 bump, 8a 1st bump part, 8b 2nd bump part.

Claims (4)

一面に電極が形成された半導体基板と、
前記電極の少なくとも一部を露出する開口部を有し、前記半導体基板の一面側に配された第一絶縁樹脂層と、
前記第一絶縁樹脂層上に配された凸状の緩衝部と、
一端部が前記開口部を通じて前記電極と電気的に接続され、他端部が前記緩衝部の上面に延設して配された導電部と、
前記緩衝部の上面部及び側面部を覆うように配されたバンプと、を備え、
前記バンプは、前記緩衝部の側面部を覆う第一バンプ部位と、前記緩衝部の上面部を覆う第二バンプ部位と、からなり、
前記第一バンプ部位は、前記第二バンプ部位よりも、局所的に厚い部分を有していることを特徴とする半導体装置。 A semiconductor substrate having an electrode formed on one surface;
A first insulating resin layer having an opening exposing at least a part of the electrode and disposed on one surface side of the semiconductor substrate;
A convex buffer disposed on the first insulating resin layer;
One end portion is electrically connected to the electrode through the opening, and the other end portion is extended and arranged on the upper surface of the buffer portion;
A bump disposed so as to cover the upper surface portion and the side surface portion of the buffer portion,
The bump is composed of a first bump portion covering a side surface portion of the buffer portion and a second bump portion covering an upper surface portion of the buffer portion,
The semiconductor device according to claim 1, wherein the first bump portion has a locally thicker portion than the second bump portion. 一面に電極が形成された半導体基板と、
前記電極の少なくとも一部を露出する開口部を有し、前記半導体基板の一面側に配された第一絶縁樹脂層と、
一端部が前記開口部を通じて前記電極と電気的に接続され、他端部が前記絶縁樹脂層上に延設して配された導電部と、
前記導電部上の所定の部位に配された凸状の緩衝部と、
前記緩衝部の上面部及び側面部を覆うように配されたバンプと、を備え、
前記バンプは、前記緩衝部の側面部を覆う第一バンプ部位と、前記緩衝部の上面部を覆う第二バンプ部位と、からなり、
前記第一バンプ部位は、前記第二バンプ部位よりも、局所的に厚い部分を有していることを特徴とする半導体装置。 A semiconductor substrate having an electrode formed on one surface;
A first insulating resin layer having an opening exposing at least a part of the electrode and disposed on one surface side of the semiconductor substrate;
One end portion is electrically connected to the electrode through the opening, and the other end portion is extended and disposed on the insulating resin layer, and a conductive portion,
A convex buffer portion disposed at a predetermined site on the conductive portion;
A bump disposed so as to cover the upper surface portion and the side surface portion of the buffer portion,
The bump is composed of a first bump portion covering a side surface portion of the buffer portion and a second bump portion covering an upper surface portion of the buffer portion,
The semiconductor device according to claim 1, wherein the first bump portion has a locally thicker portion than the second bump portion. 前記第一バンプ部位が、リング形状をなすことを特徴とする請求項１又は２に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first bump portion has a ring shape. 前記請求項１乃至３のいずれかに記載の半導体装置が、前記バンプを介して実装基板のパッド部へ実装されてなる電子装置であって、
前記パッド部の径が、前記緩衝部の上面部の径と同等又はそれより大きくなされていることを特徴とする電子装置。 The semiconductor device according to any one of claims 1 to 3, wherein the semiconductor device is mounted on a pad portion of a mounting board via the bump,
The diameter of the said pad part is made equal to or larger than the diameter of the upper surface part of the said buffer part, The electronic device characterized by the above-mentioned.
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