JP2009135345A - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
JP2009135345A
JP2009135345A JP2007311738A JP2007311738A JP2009135345A JP 2009135345 A JP2009135345 A JP 2009135345A JP 2007311738 A JP2007311738 A JP 2007311738A JP 2007311738 A JP2007311738 A JP 2007311738A JP 2009135345 A JP2009135345 A JP 2009135345A
Authority
JP
Japan
Prior art keywords
semiconductor device
wiring layer
substrate
layer
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007311738A
Other languages
Japanese (ja)
Inventor
Akinori Kojima
章徳 小島
Satoru Nakao
知 中尾
Takanao Suzuki
孝直 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujikura Ltd
Original Assignee
Fujikura Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujikura Ltd filed Critical Fujikura Ltd
Priority to JP2007311738A priority Critical patent/JP2009135345A/en
Publication of JP2009135345A publication Critical patent/JP2009135345A/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which has improved reliability after mounting a substrate thereon without requiring specific structure. <P>SOLUTION: The semiconductor device 1 includes: a substrate 2 having an electrode 3 formed at least on one surface; a wiring layer 5 arranged on one surface of the substrate 2; and a solder bump 9 electrically connected to the wiring layer 5. A pad 6 is arranged on a portion of the substrate 2 on which the solder bump 9 is arranged, and the pad 6 includes a metallic ring part 7 electrically connected to the wiring layer 5 and at least one and more metallic projection parts 8 arranged separately from each other in the inside of the ring part 7. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、配線基板（インタポーザ）を使用しないウエハレベルＣＳＰ（Chip Size/Scale Package）等の半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device such as a wafer level CSP (Chip Size / Scale Package) that does not use a wiring board (interposer), and a manufacturing method thereof.

従来、半導体パッケージ、例えば、シリコンチップを樹脂により封止した、いわゆるデュアル・インライン・パッケージ（Dual Inline Package） やクァド・フラット・パッケージ（Quad Flat Package） では、樹脂パッケージの側面部や周辺部に金属リードを配置した周辺端子配置型が主流である。   Conventionally, in a semiconductor package, for example, a so-called dual inline package or quad flat package in which a silicon chip is sealed with a resin, metal is applied to the side surface and the peripheral portion of the resin package. Peripheral terminal arrangement type with leads arranged is the mainstream.

これに対し、ＣＳＰ（チップスケールパッケージ）、特に「ウエハレベルＣＳＰ」（以下、ＷＬＣＳＰという場合がある）と呼ばれる半導体パッケージでは、ウエハ上に、絶縁樹脂層、配線層、封止層などを形成し、さらにはんだバンプを形成した後、ダイシングにより複数のチップを得る。   In contrast, in a CSP (chip scale package), particularly a semiconductor package called “wafer level CSP” (hereinafter sometimes referred to as WLCSP), an insulating resin layer, a wiring layer, a sealing layer, and the like are formed on the wafer. Further, after forming solder bumps, a plurality of chips are obtained by dicing.

ＷＬＣＳＰでは、前記チップがそのままのサイズでパッケージの施された半導体チップとなるため、その占有面積を狭くすることができ、高密度実装が可能である。ＷＬＣＳＰは、半導体チップに形成されたはんだバンプを用いて外部の回路基板に実装される。
一般的に、半導体パッケージとプリント基板等との熱膨張率は相違しているので、熱膨張率の相違に基づく応力が半導体パッケージの端子に集中する。この応力が原因ではんだバンプにクラックが発生、伸展し、破断に到るため問題となっている。 In WLCSP, since the chip becomes a semiconductor chip packaged in the same size, the occupied area can be reduced and high-density mounting is possible. The WLCSP is mounted on an external circuit board using solder bumps formed on a semiconductor chip.
Generally, since the thermal expansion coefficients of the semiconductor package and the printed circuit board are different, the stress based on the difference of the thermal expansion coefficient concentrates on the terminals of the semiconductor package. This stress is a problem because cracks are generated in the solder bumps, extend, and break.

一方、「ポスト」と呼ばれる導電性の柱状部材を設け、この柱状部材の端面に端子部を形成した構造が提案されている（例えば、特許文献１参照）。この時、柱状の樹脂ポストを持つＣＳＰにおいて、ポストを高く形成することにより、その応力が分散しやすくなる（例えば、特許文献２参照）。
しかしながら、上述した樹脂ポストのような、応力緩和のための構造を別途設けると、材料や工数が増え、コストが高くなってしまう。
特開２００４−２０７３６８号公報 再公表００／０７７８４４号公報 On the other hand, a structure has been proposed in which a conductive columnar member called a “post” is provided and a terminal portion is formed on an end surface of the columnar member (see, for example, Patent Document 1). At this time, in a CSP having a columnar resin post, the stress is easily dispersed by forming the post high (see, for example, Patent Document 2).
However, if a structure for stress relaxation, such as the resin post described above, is separately provided, the material and man-hours increase and the cost increases.
JP 2004-207368 A Republication 00/077784

本発明はこのような従来の実情に鑑みて考案されたものであり、特別な構造を必要とせず、基板実装後の信頼性を向上させた半導体装置を提供することを第一の目的とする。
また、本発明は、特別な構造を必要とせず、基板実装後の信頼性を向上させた半導体装置を簡単な工程で製造することが可能な半導体装置の製造方法を提供することを第二の目的とする。 The present invention has been devised in view of such conventional circumstances, and has as its first object to provide a semiconductor device that does not require a special structure and has improved reliability after mounting on a substrate. .
The second aspect of the present invention is to provide a method for manufacturing a semiconductor device, which does not require a special structure and can manufacture a semiconductor device with improved reliability after mounting on a substrate in a simple process. Objective.

本発明の請求項１に記載の半導体装置は、少なくとも一面に電極を備えた基板と、前記基板の一面に配された配線層と、前記配線層と電気的に接続されたはんだバンプと、を備えた半導体装置であって、前記基板上の前記はんだバンプが配される部位にパッドが配されており、該パッドは、前記配線層と電気的に接続された金属製のリング部、及び、該リング部の内側に離間して配された少なくとも一つ以上の金属製の突起部を有することを特徴とする。
本発明の請求項２に記載の半導体装置は、請求項１において、前記リング部と前記突起部とが、同一金属からなることを特徴とする。
本発明の請求項３に記載の半導体装置の製造方法は、少なくとも一面に電極を備えた基板と、前記基板の一面に配された配線層と、前記配線層と電気的に接続されたはんだバンプとを備え、前記基板上の前記はんだバンプが配される部位にパッドが配されており、該パッドは、前記配線層と電気的に接続された金属製のリング部、及び、該リング部の内側に離間して配された少なくとも一つ以上の金属製の突起部を有する半導体装置の製造方法において、前記リング部と前記突起部とを同時に形成することを特徴とする。
According to a first aspect of the present invention, there is provided a semiconductor device comprising: a substrate provided with an electrode on at least one surface; a wiring layer disposed on one surface of the substrate; and a solder bump electrically connected to the wiring layer. A pad provided on a portion of the substrate where the solder bump is disposed, the pad being made of a metal ring portion electrically connected to the wiring layer; and It is characterized by having at least one or more metal protrusions spaced apart from the inside of the ring portion.
According to a second aspect of the present invention, in the semiconductor device according to the first aspect, the ring portion and the protruding portion are made of the same metal.
According to a third aspect of the present invention, there is provided a semiconductor device manufacturing method comprising: a substrate provided with an electrode on at least one surface; a wiring layer disposed on one surface of the substrate; and a solder bump electrically connected to the wiring layer. A pad is disposed on a portion of the substrate on which the solder bump is disposed, and the pad is made of a metal ring portion electrically connected to the wiring layer, and the ring portion In the method of manufacturing a semiconductor device having at least one or more metal protrusions spaced apart on the inner side, the ring part and the protrusion part are formed simultaneously.

本発明では、基板上のはんだバンプが配される部位に、配線層と電気的に接続された金属製のリング部、及び、該リング部の内側に離間して配された少なくとも一つ以上の金属製の突起部を有するパッドが配されているので、はんだバンプにクラックが発生したとしても、突起部によりクラックの伸展を抑えることができる。これにより、特別な構造を必要とせず、基板実装後の信頼性を向上させた半導体装置を提供することができる。   In the present invention, a metal ring portion electrically connected to the wiring layer at a portion where the solder bumps are disposed on the substrate, and at least one or more spaced apart from the inside of the ring portion Since the pad having the metal protrusion is arranged, even if a crack occurs in the solder bump, the extension of the crack can be suppressed by the protrusion. As a result, a semiconductor device that does not require a special structure and has improved reliability after mounting on the substrate can be provided.

また、本発明では、基板上のはんだバンプが配される部位に、配線層と電気的に接続された金属製のリング部と、該リング部の内側に離間して配された少なくとも一つ以上の金属製の突起部とを同時に形成している。これにより、はんだバンプにクラックが発生したとしても、突起部によりクラックの伸展を抑えることができる。その結果、特別な構造を必要とせず、基板実装後の信頼性を向上させた半導体装置を簡単な工程で製造することが可能な半導体装置の製造方法を提供することができる。   Further, in the present invention, a metal ring portion electrically connected to the wiring layer and at least one or more spaced apart on the inner side of the ring portion at a portion where the solder bumps are disposed on the substrate The metal protrusions are simultaneously formed. Thereby, even if a crack occurs in the solder bump, the extension of the crack can be suppressed by the protrusion. As a result, it is possible to provide a method for manufacturing a semiconductor device that does not require a special structure and can manufacture a semiconductor device with improved reliability after mounting on a substrate in a simple process.

以下、本発明に係る半導体装置の一実施形態を図面に基づいて説明する。   Hereinafter, an embodiment of a semiconductor device according to the present invention will be described with reference to the drawings.

図１は、本発明の半導体装置の一例を示す断面図である。また、図２は、図１に示す半導体装置において、絶縁樹脂層上に形成された配線層とパッドとを示す平面図である。
半導体装置１は、一面に電極３が配された半導体基板２と、半導体基板２の一面上に配され前記電極３を露出する開口部４ａを備えた絶縁樹脂層４と、絶縁樹脂層４上に配され前記電極３と電気的に接続された配線層５（導電部）と、前記配線層５と電気的に接続されたはんだバンプ９と、を備える、 FIG. 1 is a cross-sectional view showing an example of a semiconductor device of the present invention. FIG. 2 is a plan view showing a wiring layer and a pad formed on the insulating resin layer in the semiconductor device shown in FIG.
The semiconductor device 1 includes a semiconductor substrate 2 having an electrode 3 disposed on one surface, an insulating resin layer 4 having an opening 4a disposed on one surface of the semiconductor substrate 2 and exposing the electrode 3, and an insulating resin layer 4 A wiring layer 5 (conductive part) electrically connected to the electrode 3 and a solder bump 9 electrically connected to the wiring layer 5;

特に、本発明の半導体装置１では、図２に示すように、基板上の前記はんだバンプ９が配される部位にパッド６が配されており、該パッド６は、前記配線層５と電気的に接続された金属製のリング部７、及び、該リング部７の内側に離間して配された少なくとも一つ以上の金属製の突起部８を有することを特徴とする。
従来の問題点を解決するために、本発明では基板上のはんだバンプが配される部位に配されるパッドの形状を変更した。具体的には、従来の円形の形状に対して、本発明では、パッド６を配線層５と電気的に接続された金属製のリング部７、及び、該リング部７の内側に離間して配された少なくとも一つ以上の金属製の突起部８を有する形態とした。これにより、はんだバンプ９にクラックが発生したとしても、突起部８によりクラックの伸展を抑えることができる。その結果、特別な構造を必要とせず、基板実装後の信頼性を向上させた半導体装置を提供することができる。 In particular, in the semiconductor device 1 of the present invention, as shown in FIG. 2, a pad 6 is disposed on a portion of the substrate where the solder bump 9 is disposed, and the pad 6 is electrically connected to the wiring layer 5. And a metal ring portion 7 connected to the ring portion 7 and at least one metal protrusion portion 8 spaced apart from the inside of the ring portion 7.
In order to solve the conventional problems, in the present invention, the shape of the pad arranged at the portion where the solder bump is arranged on the substrate is changed. Specifically, in contrast to the conventional circular shape, in the present invention, the pad 6 is electrically connected to the wiring layer 5 and the metal ring portion 7 is separated from the inside of the ring portion 7. It was set as the form which has the at least 1 or more metal protrusion 8 arranged. Thereby, even if a crack occurs in the solder bump 9, the extension of the crack can be suppressed by the protrusion 8. As a result, it is possible to provide a semiconductor device that does not require a special structure and has improved reliability after mounting on the substrate.

半導体基板２は、シリコンウエハ等の半導体ウエハでもよく、半導体ウエハをチップ寸法に切断（ダイシング）した半導体チップであってもよい。半導体基板２が半導体チップである場合は、まず、半導体ウエハの上に、各種半導体素子やＩＣ、誘導素子等を複数組、形成した後、チップ寸法に切断することで複数の半導体チップを得ることができる。   The semiconductor substrate 2 may be a semiconductor wafer such as a silicon wafer, or may be a semiconductor chip obtained by cutting (dicing) the semiconductor wafer into chip dimensions. When the semiconductor substrate 2 is a semiconductor chip, first, a plurality of sets of various semiconductor elements, ICs, induction elements, etc. are formed on a semiconductor wafer, and then a plurality of semiconductor chips are obtained by cutting into chip dimensions. Can do.

電極３は、半導体基板２上に形成された電子部品（図示せず）に電気的に接続される電極である。この電極３は、例えば、アルミニウム、銅、クロム、チタン、金、チタン−タングステン合金等の導電性を有する金属により構成されている。   The electrode 3 is an electrode that is electrically connected to an electronic component (not shown) formed on the semiconductor substrate 2. The electrode 3 is made of a conductive metal such as aluminum, copper, chromium, titanium, gold, or titanium-tungsten alloy.

絶縁樹脂層４は、電極３と整合する位置に形成された開口部４ａを有する。絶縁樹脂層４は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂、ポリベンゾオキサゾール（ＰＢＯ）、液晶ポリマー等からなり、その厚さは例えば１〜３０μｍである。
絶縁樹脂層４は、例えば回転塗布法、印刷法、ラミネート法などにより形成することができる。また開口部４ａは、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。 The insulating resin layer 4 has an opening 4 a formed at a position aligned with the electrode 3. The insulating resin layer 4 is made of, for example, a polyimide resin, an epoxy resin, a silicone resin, polybenzoxazole (PBO), a liquid crystal polymer, or the like, and has a thickness of, for example, 1 to 30 μm.
The insulating resin layer 4 can be formed by, for example, a spin coating method, a printing method, a laminating method, or the like. The opening 4a can be formed by patterning using a photolithography technique, for example.

配線層５は、電極３とはんだバンプ９とを電気的に接続する再配線層（アンダーパス）である。配線層５の一端部は、開口部４ａを介して絶縁樹脂層４を貫通し、電極３と電気的に接続されている。また、配線層５の他端部は、パッド６のリング部７と電気的に接続されている。   The wiring layer 5 is a rewiring layer (underpass) that electrically connects the electrode 3 and the solder bump 9. One end of the wiring layer 5 penetrates the insulating resin layer 4 through the opening 4 a and is electrically connected to the electrode 3. The other end portion of the wiring layer 5 is electrically connected to the ring portion 7 of the pad 6.

配線層５は、例えば、銅、クロム、アルミニウム、チタン、金、ニッケル、パラジウム、チタン−タングステン合金等が好適に用いられ、その厚みは２〜４０μｍが好ましく、さらに好ましくは５〜２０μｍである。これにより十分な導電性が得られる。配線層５は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。   For the wiring layer 5, for example, copper, chromium, aluminum, titanium, gold, nickel, palladium, titanium-tungsten alloy or the like is preferably used, and the thickness is preferably 2 to 40 μm, more preferably 5 to 20 μm. Thereby, sufficient electrical conductivity is obtained. The wiring layer 5 can be formed by, for example, a plating method such as an electrolytic copper plating method, a sputtering method, a vapor deposition method, or a combination of two or more methods.

パッド６は、絶縁樹脂層４上であってはんだバンプ９が配される部位に配され、配線層５と電気的に接続された金属製のリング部７、及び、該リング部７の内側に離間して配された少なくとも一つ以上の金属製の突起部８を有する。
リング部７は、パッケージの配線層５とはんだバンプ９との間を電気的に接続する役割を有する。 The pad 6 is disposed on a portion of the insulating resin layer 4 where the solder bumps 9 are disposed, and is made of a metal ring portion 7 electrically connected to the wiring layer 5, and an inner side of the ring portion 7. It has at least one or more metal protrusions 8 spaced apart.
The ring portion 7 has a role of electrically connecting the wiring layer 5 and the solder bump 9 of the package.

突起部８は、半導体装置１を実装後、はんだバンプ９にクラックが発生するのを抑制する、また、クラックが発生したとしても、クラックの伸展を止める役割を有する。つまり、はんだバンプのクラックは、はんだバンプとパッドとの接合面で発生する場合が多い。この前提に立てば、本構造のように突起部８を設けた場合、はんだバンプ９のクラックは、突起部８に沿って伸展することになる。本構造は、従来の構造と比べて、はんだバンプ９とパッド６との接合面積が大きくなるので、クラックが破断に到るまでの時間が長くなる。   The protrusion 8 has a role of suppressing cracks from occurring in the solder bumps 9 after mounting the semiconductor device 1, and also stopping the extension of cracks even if cracks occur. That is, the solder bump crack often occurs at the joint surface between the solder bump and the pad. Based on this premise, when the protrusion 8 is provided as in the present structure, the crack of the solder bump 9 extends along the protrusion 8. Compared to the conventional structure, this structure has a larger bonding area between the solder bumps 9 and the pads 6, so that it takes a longer time for the cracks to break.

併せて、従来の構造では、パッドとはんだバンプの接合面は、基板表面に対して水平方向の面のみであったが、本構造にすることで、基板表面に対して垂直方向の接合面を得ることができる。つまり、クラックが接合面に沿って伸展する場合、突起部の形状に沿って、伸展方向が変化しなければならない。これは従来の接合面と比べて、クラックの伸展には明らかに不利である。   At the same time, in the conventional structure, the bonding surface between the pad and the solder bump is only the surface in the horizontal direction with respect to the substrate surface. Obtainable. That is, when a crack extends along the joint surface, the extension direction must change along the shape of the protrusion. This is clearly disadvantageous for the extension of cracks compared to conventional joint surfaces.

また、突起部８は、はんだバンプ９に作用する応力を緩和する。理由として、従来は、はんだバンプに外部から働く応力は、主に、はんだバンプと、パッドおよび配線部の変形によって緩和されているが、その場合、従来の連続した膜からなるパッドと比べ、本構造のように、リング部７と、該リング部７の内側に離間して配された少なくとも一つ以上の突起部８とからなる構造にしたことで、パッド６は従来よりも横方向に変形しやすい構造となっている。つまり、はんだバンプ９に発生した応力を緩和しやすい構造となっている。なお、本構造では、一部のはんだバンプ９は絶縁樹脂層４と接しているが、両者は濡れ性が低く、密着していない。   Further, the protrusion 8 relieves stress acting on the solder bump 9. The reason for this is that, conventionally, the stress acting on the solder bump from the outside has been alleviated mainly by the deformation of the solder bump and the pad and wiring part. As in the structure, the pad 6 is deformed in the lateral direction as compared with the conventional structure by including the ring portion 7 and at least one protrusion 8 that is spaced apart from the inside of the ring portion 7. The structure is easy to do. That is, the structure is such that stress generated on the solder bump 9 can be easily relaxed. In this structure, some of the solder bumps 9 are in contact with the insulating resin layer 4, but both have low wettability and are not in close contact.

上述したような理由により、本発明の半導体装置１では、この突起部８があることで、はんだバンプ９に作用する応力を緩和するとともに、クラックの発生・伸展を抑制することができる。その結果、基板実装後の信頼性が向上する。   For the reasons described above, in the semiconductor device 1 of the present invention, the presence of the protrusions 8 can alleviate the stress acting on the solder bumps 9 and suppress the generation and extension of cracks. As a result, the reliability after board mounting is improved.

突起部８の形状や大きさは特に限定されるものではないが、例えば円柱状で、円の直径は約１０μｍ以上とする。また、突起部８の数についても特に限定されないが、例えば５〜３０個とする。また、２種類以上の異なる形状、大きさの突起部８が混在していても良い。   The shape and size of the protrusion 8 are not particularly limited, but are, for example, cylindrical and have a circle diameter of about 10 μm or more. Moreover, although it does not specifically limit also about the number of the projection parts 8, It shall be 5-30, for example. Also, two or more different shapes and sizes of the protrusions 8 may be mixed.

リング部７と突起部８とは同一金属からなることが好ましく、例えば、銅、クロム、アルミニウム、チタン、金、チタン−タングステン合金等が用いられる。その中でも銅を用いることが好ましい。パッド６（リング部７及び突起部８）は、例えば、電解銅めっき法等のめっき法、スパッタリング法、蒸着法、または２つ以上の方法の組み合わせにより形成することができる。   The ring portion 7 and the protruding portion 8 are preferably made of the same metal, and for example, copper, chromium, aluminum, titanium, gold, titanium-tungsten alloy, or the like is used. Among these, it is preferable to use copper. The pad 6 (ring part 7 and protrusion part 8) can be formed by, for example, a plating method such as an electrolytic copper plating method, a sputtering method, a vapor deposition method, or a combination of two or more methods.

はんだバンプ９は、Ｓｎ−Ｐｂ共晶はんだ、Ｓｎ−Ａｇ−Ｃｕ系の鉛を含まない高温はんだ等を用いることができる。その他にも、Ｐｂ，ｌｎ，Ｓｎ，Ａｕ，Ａｇ，Ｃｕ，Ｂｉ，Ｚｎのいずれかを少なくとも一つ含む材料を用いることができる。はんだバンプ９は、例えば、はんだボール搭載法、電解はんだめっき法、はんだペースト印刷法、はんだペーストディスペンス法、はんだ蒸着法等により形成することができる。
はんだバンプ９が凸構造を内包しているが、この凸構造はパッド６上に新たに形成されたものである。 As the solder bump 9, Sn-Pb eutectic solder, Sn-Ag-Cu-based lead-free high-temperature solder, or the like can be used. In addition, a material containing at least one of Pb, ln, Sn, Au, Ag, Cu, Bi, and Zn can be used. The solder bump 9 can be formed by, for example, a solder ball mounting method, an electrolytic solder plating method, a solder paste printing method, a solder paste dispensing method, a solder vapor deposition method, or the like.
The solder bump 9 includes a convex structure, and this convex structure is newly formed on the pad 6.

また、半導体装置１は、前記電極３及び前記配線層５が埋設されるように、前記半導体基板２の一面側に配された封止層１０を、さらに備えていることが好ましい。
封止層１０は、電子部品、電極３および配線層５を保護するためのもので、例えば、ポリイミド系樹脂、エポキシ系樹脂、シリコン系樹脂（シリコーン）、ポリベンゾオキサゾール（ＰＢＯ）等により構成され、その厚みは５〜５０μｍ程度である。 Moreover, it is preferable that the semiconductor device 1 further includes a sealing layer 10 disposed on one surface side of the semiconductor substrate 2 so that the electrode 3 and the wiring layer 5 are embedded.
The sealing layer 10 is for protecting the electronic component, the electrode 3 and the wiring layer 5, and is made of, for example, polyimide resin, epoxy resin, silicon resin (silicone), polybenzoxazole (PBO), or the like. The thickness is about 5 to 50 μm.

このような封止層１０は、例えば、感光性ポリイミド系樹脂等の感光性樹脂をフォトリソグラフィ技術によりパターニングすることによって形成することができる。なお、封止層１０の形成方法は、この方法に限定されるものではない。   Such a sealing layer 10 can be formed, for example, by patterning a photosensitive resin such as a photosensitive polyimide resin by a photolithography technique. In addition, the formation method of the sealing layer 10 is not limited to this method.

次に、このような半導体装置１の製造方法について説明する。   Next, a method for manufacturing such a semiconductor device 1 will be described.

本発明の半導体装置の製造方法は、少なくとも一面に電極３を備えた半導体基板２と、前記半導体基板２の一面に配された配線層５と、前記配線層５と電気的に接続されたはんだバンプ９とを備え、前記半導体基板２上の前記はんだバンプ９が配される部位にパッド６が配されており、該パッド６は、前記配線層５と電気的に接続された金属製のリング部７、及び、該リング部７の内側に配された少なくとも一つ以上の金属製の突起部８を有する半導体装置１の製造方法において、前記リング部７と前記突起部８とを同時に形成することを特徴とする。   The method for manufacturing a semiconductor device according to the present invention includes a semiconductor substrate 2 having an electrode 3 on at least one surface, a wiring layer 5 disposed on one surface of the semiconductor substrate 2, and a solder electrically connected to the wiring layer 5. A pad 6 is provided on a portion of the semiconductor substrate 2 where the solder bump 9 is provided, and the pad 6 is a metal ring electrically connected to the wiring layer 5. In the manufacturing method of the semiconductor device 1 having the portion 7 and at least one metal protrusion 8 disposed inside the ring portion 7, the ring portion 7 and the protrusion 8 are formed simultaneously. It is characterized by that.

図３及び図４は、本発明の半導体装置の製造方法において各工程を示す断面図である。
本発明では、半導体基板２上のはんだバンプ９が配される部位に、配線層５と電気的に接続された金属製のリング部７と、該リング部７の内側に離間して配された少なくとも一つ以上の金属製の突起部８とを同時に形成している。これにより、はんだバンプ９にクラックが発生したとしても、突起部８によりクラックの伸展を抑えることができる。その結果、特別な構造を必要とせず、基板実装後の信頼性を向上させた半導体装置を簡単な工程で製造することが可能な半導体装置の製造方法を提供することができる。
以下、各工程について詳細に説明する。 3 and 4 are cross-sectional views showing each step in the method for manufacturing a semiconductor device of the present invention.
In the present invention, the metal ring portion 7 electrically connected to the wiring layer 5 and the inside of the ring portion 7 are spaced apart from each other at the portion where the solder bumps 9 on the semiconductor substrate 2 are disposed. At least one or more metal protrusions 8 are formed at the same time. Thereby, even if a crack occurs in the solder bump 9, the extension of the crack can be suppressed by the protrusion 8. As a result, it is possible to provide a method for manufacturing a semiconductor device that does not require a special structure and can manufacture a semiconductor device with improved reliability after mounting on a substrate in a simple process.
Hereinafter, each step will be described in detail.

（１）初めに、図３（ａ）に示すように、半導体基板２上に真空蒸着法やスパッタ法等により導電性を有する金属膜を成膜し、この金属膜をパターニングすることにより半導体基板２上の所定位置に電極３を形成する。
また、半導体基板２上に、窒化珪素等からなるパッシベーション膜（図示せず）を形成する。このパッシベーション膜の上記電極３に整合する位置には開口部が形成されており、電極３が露出している。 (1) First, as shown in FIG. 3 (a), a conductive metal film is formed on a semiconductor substrate 2 by vacuum deposition, sputtering, or the like, and the metal film is patterned to form a semiconductor substrate. Electrode 3 is formed at a predetermined position on 2.
Further, a passivation film (not shown) made of silicon nitride or the like is formed on the semiconductor substrate 2. An opening is formed at a position where the passivation film is aligned with the electrode 3, and the electrode 3 is exposed.

（２）次に、図３（ｂ）に示すように、半導体基板２の一面上に絶縁樹脂層４を形成する。
絶縁樹脂層４は、電極３と整合する位置に形成された開口部４ａを有する。絶縁樹脂層４は、例えばポリイミド樹脂、エポキシ樹脂、シリコーン樹脂、ポリベンゾオキサゾール（ＰＢＯ）等からなり、その厚さは例えば１〜３０μｍである。
絶縁樹脂層４は、例えばスピンコート法、スプレーコート法などにより形成することができる。また開口部４ａは、例えばフォトリソグラフィ技術を利用したパターニングなどにより形成することができる。 (2) Next, as shown in FIG. 3B, an insulating resin layer 4 is formed on one surface of the semiconductor substrate 2.
The insulating resin layer 4 has an opening 4 a formed at a position aligned with the electrode 3. The insulating resin layer 4 is made of, for example, polyimide resin, epoxy resin, silicone resin, polybenzoxazole (PBO), and the thickness thereof is, for example, 1 to 30 μm.
The insulating resin layer 4 can be formed by, for example, a spin coat method, a spray coat method, or the like. The opening 4a can be formed by patterning using a photolithography technique, for example.

なお、絶縁樹脂層４の形成には、ラミネート法、印刷法を用いることも可能である。また、樹脂のパターニングには、レーザー加工法、プラズマエッチング法も可能である。
また、ラミネート法の場合、あらかじめパターニングされたシート状の樹脂をラミネートにて圧着させることも可能である。また、樹脂をスクリーン印別法にて直接、成膜及びパターニングする方法も可能である。なお、これらの場合、樹脂が感光性である必要はない。 The insulating resin layer 4 can be formed by using a laminating method or a printing method. In addition, a laser processing method or a plasma etching method can be used for patterning the resin.
In the case of a laminating method, a sheet-shaped resin patterned in advance can be pressure-bonded by laminating. Further, a method of directly forming a film and patterning a resin by a screen marking method is also possible. In these cases, the resin does not need to be photosensitive.

（３）絶縁樹脂層４上に、スパッタ法、蒸着法、塗付法、化学気相成長法、無電解めっき法などによりシード層（図示せず）を形成する。
シード層は、絶縁樹脂層４との密着性を確保するための密着層となる下層と、配線層５及びパッド６の形成時の給電に使用される給電層となる上層とから構成される。また、シード層は、配線層５及びパッド６が絶縁樹脂層４に侵入拡散するのを防止するものである。配線層５及びパッド６が絶縁樹脂層４に侵入拡散すると、密着性が著しく損なわれる。 (3) A seed layer (not shown) is formed on the insulating resin layer 4 by sputtering, vapor deposition, coating, chemical vapor deposition, electroless plating, or the like.
The seed layer is composed of a lower layer serving as an adhesion layer for ensuring adhesion to the insulating resin layer 4 and an upper layer serving as a power feeding layer used for feeding when the wiring layer 5 and the pad 6 are formed. The seed layer prevents the wiring layer 5 and the pad 6 from entering and diffusing into the insulating resin layer 4. When the wiring layer 5 and the pad 6 penetrate and diffuse into the insulating resin layer 4, the adhesion is remarkably impaired.

密着層には、例えば、クロム、チタン、チタン−タングステン合金、ニッケルなどの金属が用いられ、その厚みは１０〜３０００ｎｍであることが好ましい。
給電層には、銅、クロム、アルミ、チタン、チタン−タングステン合金、金などが用いられ、その厚みは１００〜３０００ｎｍであることが好ましい。 For the adhesion layer, for example, a metal such as chromium, titanium, titanium-tungsten alloy, or nickel is used, and the thickness is preferably 10 to 3000 nm.
Copper, chromium, aluminum, titanium, titanium-tungsten alloy, gold, or the like is used for the power feeding layer, and the thickness is preferably 100 to 3000 nm.

密着層と給電層からなるシード層の厚みは、１１０〜６０００ｎｍの範囲にすることが望ましい。特に、密着層の厚みが１０ｎｍ未満であると、配線層５及びパッド６が絶縁樹脂層４に侵入拡散する虞がある。また、密着層の厚みが３０００ｎｍを越えると、密着層のパターニングをする手間がかかるため好ましくない。   The thickness of the seed layer composed of the adhesion layer and the power feeding layer is preferably in the range of 110 to 6000 nm. In particular, if the thickness of the adhesion layer is less than 10 nm, the wiring layer 5 and the pad 6 may enter and diffuse into the insulating resin layer 4. Further, if the thickness of the adhesion layer exceeds 3000 nm, it is not preferable because it takes time to pattern the adhesion layer.

さらに、シード層上にレジスト開口部を有するレジスト２０を形成する。このとき、パッド６が形成される部分のレジスト２０は、リング部７および突起部８が形成されるようにパターニングする。その後、図３（ｃ）に示すように、レジスト開口部にめっき成長することによって配線層５及びパッド６を形成した後、レジスト２０を除去する（図３（ｄ）参照）。この際、レジスト２０の膜厚は、成長させるめっき膜からなる配線層５及びパッド６より厚くすることが好ましい。めっき処理の方法としては、電解めっきおよび無電解めっきの両方式を利用することができる。
また、はんだとの密着性の改善等のために、Ｃｕ，Ａｕ，Ａｇ，Ｎｉ，Ｐｄのうち、少なくとも一つ以上の金属を電解あるいは無電解めっきにて析出させてもよい。 Further, a resist 20 having a resist opening is formed on the seed layer. At this time, the resist 20 in the portion where the pad 6 is formed is patterned so that the ring portion 7 and the protruding portion 8 are formed. After that, as shown in FIG. 3C, the wiring layer 5 and the pad 6 are formed by plating growth in the resist opening, and then the resist 20 is removed (see FIG. 3D). At this time, the thickness of the resist 20 is preferably thicker than that of the wiring layer 5 and the pad 6 made of a plated film to be grown. As a plating method, both electrolytic plating and electroless plating can be used.
Further, in order to improve the adhesion with the solder, at least one metal of Cu, Au, Ag, Ni, and Pd may be deposited by electrolysis or electroless plating.

次いで、シード層上であって、めっきが形成されていない領域をエッチング除去し、絶縁樹脂層４を露出させる。なお、不要な領域のシード層を除去するためには、エッチング液を用いるエッチング法以外に、プラズマを用いる乾式エッチング法も利用できる。
このようにして形成される配線層５及びパッド６の厚みは５〜２０μｍであることが好ましい。 Next, the region on the seed layer where plating is not formed is removed by etching to expose the insulating resin layer 4. Note that, in order to remove the seed layer in an unnecessary region, a dry etching method using plasma can be used in addition to an etching method using an etching solution.
The wiring layer 5 and the pad 6 thus formed preferably have a thickness of 5 to 20 μm.

（４）次に、図３（ｅ）に示すように、絶縁樹脂層４及び配線層５上に封止層１０を形成する。封止層１０は、例えば感光性ポリイミド系樹脂、エポキシ系樹脂、シリコン系樹脂（シリコーン）、ポリベンゾオキサゾール（ＰＢＯ）等の感光性樹脂を、スピンコート法やラミネート法を用い、フォトリソグラフィ技術によりパターニングすることによって形成することができる。 (4) Next, as shown in FIG. 3E, the sealing layer 10 is formed on the insulating resin layer 4 and the wiring layer 5. The sealing layer 10 is made of a photosensitive resin such as a photosensitive polyimide resin, an epoxy resin, a silicon resin (silicone), or polybenzoxazole (PBO) using a spin coating method or a laminating method, and a photolithography technique. It can be formed by patterning.

その際、パッド６を少なくとも露出するような開口部１０ａを封止層１０に設ける。なお、開口部１０ａの直径は、露光時に用いるフォトマスクの開口径によって調整することができる。封止層１０の厚みは５〜５０μｍ程度である。   At that time, an opening 10 a that exposes at least the pad 6 is provided in the sealing layer 10. The diameter of the opening 10a can be adjusted by the opening diameter of the photomask used during exposure. The thickness of the sealing layer 10 is about 5 to 50 μm.

なお、封止層１０の形成には、電着法、スプレーコート法、印刷法を用いることも可能である。また、樹脂のパターニングには、レーザー加工法、プラズマエッチング法も可能である。
また、ラミネート法の場合、あらかじめパターニングされたシート状の樹脂をラミネートにて圧着させることも可能である。また、樹脂をスクリーン印別法にて直接、成膜及びパターニングする方法も可能である。なお、これらの場合、樹脂が感光性である必要はない。 In addition, for the formation of the sealing layer 10, an electrodeposition method, a spray coating method, or a printing method can also be used. In addition, a laser processing method or a plasma etching method can be used for patterning the resin.
In the case of a laminating method, a sheet-shaped resin patterned in advance can be pressure-bonded by laminating. Further, a method of directly forming a film and patterning a resin by a screen marking method is also possible. In these cases, the resin does not need to be photosensitive.

（５）次に、図４に示すように、封止層１０の開口部１０ａにより露出されたパッド６上に、はんだボール搭載法、電解はんだめっき法、はんだペースト印刷法、はんだペーストディスペンス法、はんだ蒸着法等によりはんだを転写し、その後、リフロー炉を用いてはんだボールを溶融させ、パッド６上に、はんだバンプ９を形成する。
以上のようにして図１に示したような半導体装置１が得られる。 (5) Next, as shown in FIG. 4, on the pad 6 exposed by the opening 10a of the sealing layer 10, a solder ball mounting method, an electrolytic solder plating method, a solder paste printing method, a solder paste dispensing method, The solder is transferred by a solder vapor deposition method or the like, and then the solder balls are melted by using a reflow furnace to form solder bumps 9 on the pads 6.
Thus, the semiconductor device 1 as shown in FIG. 1 is obtained.

このようにして得られる半導体装置では、基板上のはんだバンプ９が配される部位に、配線層５と電気的に接続された金属製のリング部７、及び、該リング部７の内側に離間して配された少なくとも一つ以上の金属製の突起部８を有するパッド６が配されているので、はんだバンプ９にクラックが発生したとしても、突起部８によりクラックの伸展を抑えることができる。これにより、特別な構造を必要とせず、基板実装後の信頼性が向上したものとなる。   In the semiconductor device thus obtained, the metal ring portion 7 electrically connected to the wiring layer 5 and the inside of the ring portion 7 are separated from the portion where the solder bumps 9 are disposed on the substrate. Since the pads 6 having at least one or more metal projections 8 arranged in this manner are arranged, even if a crack occurs in the solder bump 9, the extension of the crack can be suppressed by the projection 8. . Thereby, a special structure is not required, and the reliability after mounting on the board is improved.

以上、本発明の半導体装置およびその製造方法について説明してきたが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲で、適宜変更が可能である。   The semiconductor device and the method for manufacturing the same according to the present invention have been described above. However, the present invention is not limited to this, and can be appropriately changed without departing from the spirit of the present invention.

本発明は、半導体装置およびその製造方法について広く適用可能である。   The present invention can be widely applied to semiconductor devices and manufacturing methods thereof.

本発明により製造された半導体装置の一例を示す断面図。Sectional drawing which shows an example of the semiconductor device manufactured by this invention. 図１に示す半導体装置において、配線層とパッドとを示す平面図。The top view which shows a wiring layer and a pad in the semiconductor device shown in FIG. 本発明に係る半導体装置の製造方法の一例を工程順に示す断面図。Sectional drawing which shows an example of the manufacturing method of the semiconductor device which concerns on this invention in process order. 図３に続く工程を順に示す断面図。Sectional drawing which shows the process following FIG. 3 in order.

符号の説明Explanation of symbols

１ 半導体装置、２ 半導体基板、３ 電極、４ 絶縁樹脂層、５ 配線層、６ パッド、７ リング部、８ 突起部、９ はんだバンプ、１０ 封止層。   DESCRIPTION OF SYMBOLS 1 Semiconductor device, 2 Semiconductor substrate, 3 Electrode, 4 Insulating resin layer, 5 Wiring layer, 6 Pad, 7 Ring part, 8 Protrusion part, 9 Solder bump, 10 Sealing layer.

Claims (3)

少なくとも一面に電極を備えた基板と、前記基板の一面に配された配線層と、前記配線層と電気的に接続されたはんだバンプと、を備えた半導体装置であって、
前記基板上の前記はんだバンプが配される部位にパッドが配されており、該パッドは、前記配線層と電気的に接続された金属製のリング部、及び、該リング部の内側に離間して配された少なくとも一つ以上の金属製の突起部を有することを特徴とする半導体装置。 A semiconductor device comprising: a substrate provided with an electrode on at least one surface; a wiring layer disposed on one surface of the substrate; and a solder bump electrically connected to the wiring layer,
Pads are disposed on the substrate on the substrate where the solder bumps are disposed, and the pads are separated from the metal ring part electrically connected to the wiring layer and the inside of the ring part. A semiconductor device having at least one or more metal protrusions arranged in a row. 前記リング部と前記突起部とが、同一金属からなることを特徴とする請求項１に記載の半導体装置。   The semiconductor device according to claim 1, wherein the ring portion and the protrusion are made of the same metal. 少なくとも一面に電極を備えた基板と、前記基板の一面に配された配線層と、前記配線層と電気的に接続されたはんだバンプとを備え、
前記基板上の前記はんだバンプが配される部位にパッドが配されており、該パッドは、前記配線層と電気的に接続された金属製のリング部、及び、該リング部の内側に離間して配された少なくとも一つ以上の金属製の突起部を有する半導体装置の製造方法において、
前記リング部と前記突起部とを同時に形成することを特徴とする半導体装置の製造方法。 A substrate provided with an electrode on at least one surface; a wiring layer disposed on one surface of the substrate; and a solder bump electrically connected to the wiring layer;
Pads are disposed on the substrate on the substrate where the solder bumps are disposed, and the pads are separated from the metal ring part electrically connected to the wiring layer and the inside of the ring part. In the method of manufacturing a semiconductor device having at least one or more metal protrusions arranged
A method of manufacturing a semiconductor device, wherein the ring portion and the protrusion are formed simultaneously.
JP2007311738A 2007-11-30 2007-11-30 Semiconductor device and manufacturing method thereof Pending JP2009135345A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007311738A JP2009135345A (en) 2007-11-30 2007-11-30 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007311738A JP2009135345A (en) 2007-11-30 2007-11-30 Semiconductor device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
JP2009135345A true JP2009135345A (en) 2009-06-18

Family

ID=40866941

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007311738A Pending JP2009135345A (en) 2007-11-30 2007-11-30 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
JP (1) JP2009135345A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011044527A (en) * 2009-08-20 2011-03-03 Fujitsu Semiconductor Ltd Semiconductor device and method of manufacturing the same
CN103178043A (en) * 2011-12-20 2013-06-26 日本特殊陶业株式会社 Wiring board and method of manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS624332A (en) * 1985-07-01 1987-01-10 Nec Corp Semiconductor integrated circuit device
JPH03139841A (en) * 1989-10-25 1991-06-14 Shimadzu Corp Structure of solder bump
JPH1140940A (en) * 1997-07-18 1999-02-12 Fuji Micro Kogyo Kk Structure and method for soldering ball grid array semiconductor package
JP2001267356A (en) * 2000-02-22 2001-09-28 Internatl Business Mach Corp <Ibm> Method for preparing electrically connecting conductive pad and formed conductive pad
JP2003068738A (en) * 2001-08-29 2003-03-07 Seiko Epson Corp Semiconductor device and its manufacturing method, and semiconductor chip and its packaging method
JP2007208209A (en) * 2006-02-06 2007-08-16 Fujitsu Ltd Semiconductor device and method for fabrication thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS624332A (en) * 1985-07-01 1987-01-10 Nec Corp Semiconductor integrated circuit device
JPH03139841A (en) * 1989-10-25 1991-06-14 Shimadzu Corp Structure of solder bump
JPH1140940A (en) * 1997-07-18 1999-02-12 Fuji Micro Kogyo Kk Structure and method for soldering ball grid array semiconductor package
JP2001267356A (en) * 2000-02-22 2001-09-28 Internatl Business Mach Corp <Ibm> Method for preparing electrically connecting conductive pad and formed conductive pad
JP2003068738A (en) * 2001-08-29 2003-03-07 Seiko Epson Corp Semiconductor device and its manufacturing method, and semiconductor chip and its packaging method
JP2007208209A (en) * 2006-02-06 2007-08-16 Fujitsu Ltd Semiconductor device and method for fabrication thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011044527A (en) * 2009-08-20 2011-03-03 Fujitsu Semiconductor Ltd Semiconductor device and method of manufacturing the same
CN103178043A (en) * 2011-12-20 2013-06-26 日本特殊陶业株式会社 Wiring board and method of manufacturing the same

Similar Documents

Publication Publication Date Title
TWI413225B (en) Semiconductor structure and method of forming semiconductor device
US9013037B2 (en) Semiconductor package with improved pillar bump process and structure
KR100319813B1 (en) method of forming solder bumps with reduced UBM undercut
US11894330B2 (en) Methods of manufacturing a semiconductor device including a joint adjacent to a post
US20040092092A1 (en) Semiconductor device with under bump metallurgy and method for fabricating the same
WO2013192054A1 (en) Semiconductor chip with expansive underbump metallization structures
US9147661B1 (en) Solder bump structure with enhanced high temperature aging reliability and method for manufacturing same
TWI502666B (en) Electronic parts mounting body, electronic parts, substrate
JP2009004454A (en) Electrode structure, forming method thereof, electronic component, and mounting substrate
US9305890B2 (en) Package having substrate with embedded metal trace overlapped by landing pad
TWI223425B (en) Method for mounting passive component on wafer
JP2006278417A (en) Semiconductor device and its manufacturing method
JP2009135345A (en) Semiconductor device and manufacturing method thereof
KR101416596B1 (en) Semiconductor packages and methods for fabricating the same
JP4324573B2 (en) Semiconductor device and mounting structure
KR101418440B1 (en) Semiconductor packages and methods for fabricating the same
JP3972211B2 (en) Semiconductor device and manufacturing method thereof
US11217550B2 (en) Chip package assembly with enhanced interconnects and method for fabricating the same
JP2005268442A (en) Semiconductor device and its manufacturing method
JP2006202882A (en) Semiconductor device and its manufacturing method
JP2011082363A (en) Electronic component and electronic device
JP2011228579A (en) Manufacturing method of semiconductor device
US20230378036A1 (en) Package assembly including package substrate with elongated solder resist opening and methods for forming the same
JP2005340255A (en) Semiconductor device, its manufacturing process and electronic apparatus
JP2011243746A (en) Semiconductor device manufacturing method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100607

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111129

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120321