JP2011243746A - Semiconductor device manufacturing method - Google Patents
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Abstract
Description
本発明は、半導体チップを配線基板にフリップチップ接続する半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device in which a semiconductor chip is flip-chip connected to a wiring board.
外部接続端子を高密度に有する半導体チップを実装することができる実装形態として、フリップチップ型半導体装置がある。フリップチップ型半導体装置において、半導体チップは能動面に形成されたバンプ(外部接続端子)を介して配線基板に実装される。 As a mounting form that can mount a semiconductor chip having external connection terminals at a high density, there is a flip chip type semiconductor device. In a flip chip type semiconductor device, a semiconductor chip is mounted on a wiring board via bumps (external connection terminals) formed on an active surface.
フリップチップ型半導体装置の製造工程において、半導体チップ上のはんだをリフローして、フリップチップ接続に用いられるはんだバンプを形成する工程がある。リフロー工程では、高温でウェハを熱処理することからはんだバンプの表面に酸化膜が形成される場合がある。この場合フリップチップ接続において接続不良が起こる可能性がある。この問題を解決するために、特許文献1に記載の技術がある。 In the manufacturing process of the flip chip type semiconductor device, there is a process of reflowing solder on the semiconductor chip to form solder bumps used for flip chip connection. In the reflow process, an oxide film may be formed on the surface of the solder bump because the wafer is heat-treated at a high temperature. In this case, connection failure may occur in flip chip connection. In order to solve this problem, there is a technique described in Patent Document 1.
特許文献1に記載の技術は、はんだペーストをリフローする工程において、酸素濃度が500ppm以下の窒素雰囲気中ではんだペーストを加熱するというものである。これにより、はんだボールの表面において酸化膜が形成されることを抑制し、フリップチップ接続における接続不良を防ぐことができると記載されている。 The technique described in Patent Document 1 is to heat the solder paste in a nitrogen atmosphere having an oxygen concentration of 500 ppm or less in the step of reflowing the solder paste. Thus, it is described that the formation of an oxide film on the surface of the solder ball can be suppressed, and connection failure in flip chip connection can be prevented.
フリップチップ型半導体装置では、ポストを設けるために、ウェハの一面上に形成されたシード膜を給電膜とした電解めっき技術を用いる場合がある。本発明者が検討した結果、リフロー工程においてシード膜がはんだバンプの周囲にあると、溶融状態にあるはんだバンプがぬれ広がってしまう可能性がある。この場合はんだバンプは球状とならず、これは半導体装置の歩留まり低下に繋がる。特許文献1に記載の技術では、リフロー工程においてシード膜がはんだバンプの周囲にある。従って特許文献1に記載の技術では、上記問題を解決できない。 In a flip chip type semiconductor device, in order to provide a post, an electroplating technique using a seed film formed on one surface of a wafer as a power supply film may be used. As a result of the study by the present inventors, when the seed film is around the solder bump in the reflow process, the solder bump in a molten state may be wetted and spread. In this case, the solder bumps are not spherical, which leads to a decrease in the yield of the semiconductor device. In the technique described in Patent Document 1, the seed film is around the solder bump in the reflow process. Therefore, the technique described in Patent Document 1 cannot solve the above problem.
本発明によれば、一面に複数の電極パッドが形成された基板の前記一面上に保護膜を形成する工程と、
前記複数の電極パッドそれぞれの一部が露出するように前記保護膜に開口部を形成する工程と、
前記保護膜上及び前記複数の電極パッド上にシード膜を形成する工程と、
前記複数の電極それぞれの上に位置する前記シード膜上に導電ポストを形成する工程と、
複数の前記導電ポスト上にはんだバンプを形成する工程と、
前記シード膜のうち前記導電ポストに覆われていない部分を除去する工程と、
前記はんだバンプをリフローする工程と、
を備える半導体装置の製造方法が提供される。
According to the present invention, forming a protective film on the one surface of the substrate having a plurality of electrode pads formed on one surface;
Forming an opening in the protective film such that a part of each of the plurality of electrode pads is exposed;
Forming a seed film on the protective film and the plurality of electrode pads;
Forming a conductive post on the seed film located on each of the plurality of electrodes;
Forming solder bumps on the plurality of conductive posts;
Removing a portion of the seed film not covered with the conductive post;
Reflowing the solder bump;
A method for manufacturing a semiconductor device is provided.
本発明によれば、シード膜の導電ポストに覆われていない部分を除去する工程の後にリフロー工程を行う。そのため、リフロー工程においてはんだバンプの周囲にシード膜はなく、シード膜によってはんだバンプが濡れ広がることを抑えることができる。従って、はんだバンプを略球状に形成することができ、半導体装置の歩留まりの低下を抑制できる。 According to the present invention, the reflow process is performed after the process of removing the portion of the seed film not covered with the conductive posts. Therefore, there is no seed film around the solder bump in the reflow process, and it is possible to prevent the solder bump from spreading by the seed film. Therefore, the solder bumps can be formed in a substantially spherical shape, and a decrease in the yield of the semiconductor device can be suppressed.
本発明によれば、電極パッド上に形成されるはんだバンプを略球状に形成し、半導体装置の歩留まり低下を抑制することができる。 According to the present invention, the solder bump formed on the electrode pad can be formed in a substantially spherical shape, and the yield reduction of the semiconductor device can be suppressed.
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In all the drawings, the same reference numerals are given to the same components, and the description will be omitted as appropriate.
図1及び図2は、第1の実施形態における半導体装置の製造方法を示す断面図である。図2は、図1に示す製造工程より前に行われる製造工程を示す。この製造方法では、まず基板10の能動面上に保護膜30、シード膜100、及びバリアメタル膜110を形成する。次いで、導電ポスト40を形成する。さらに導電ポスト40上にはんだバンプ50を形成する。そしてシード膜100の露出部を除去する。その後はんだバンプ50をリフローする。また図4は、図1に示す製造方法により形成される半導体装置の能動面を示す平面図である。
1 and 2 are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the first embodiment. FIG. 2 shows a manufacturing process performed before the manufacturing process shown in FIG. In this manufacturing method, first, the
以下図1及び図2を用いて、第1の実施形態に係る半導体装置の製造方法について詳細に説明する。図2(a)に示すように、半導体装置を構成する基板10の能動面には、多層配線層20が形成されている。基板10は、例えばSiであり、複数の半導体チップに個片化される前の状態にある。多層配線層20は、例えばSiO2により構成されている。また基板10の裏面には、保護膜22が設けられている。保護膜22は、例えばSi、SiO2、又はSiN等により構成される。そして多層配線層20の最上層の配線層には、複数の電極パッド60が形成されている。電極パッド60は、例えばAl−Si−Cu、又はAl等によって形成される。
The semiconductor device manufacturing method according to the first embodiment will be described in detail below with reference to FIGS. As shown in FIG. 2A, a
そして図2(a)に示すように、基板10の多層配線層20が設けられている面上に保護膜30を形成する。保護膜30は、例えばSiN、又はSiO2等により構成される。次いで保護膜30を選択的に除去する。これにより保護膜30には、複数の電極パッド60のそれぞれの一部が露出するように開口部32が設けられる。次いで図2(b)に示すように、保護膜30上及び複数の電極パッド60上にバリアメタル膜110、及びシード膜100をこの順に形成する。バリアメタル膜110はTi、Pd、若しくはW等の単一金属、これらを含む合金、又はこれらの積層膜によって構成される。シード膜100は、例えばCuにより構成される。バリアメタル膜110、及びシード膜100は、それぞれの膜厚を足して100〜800nm程度となるように形成される。
Then, as shown in FIG. 2A, a
次いで図2(c)に示すように、シード膜100上に感光性のレジスト70を形成する。そして図2(d)に示すように、露光及び現像により電極パッド60上に位置するレジスト70を除去する。これによりレジスト70には開口部72が形成される。その後図2(e)に示すように、シード膜100をシードとして電解めっきを行う。これにより開口部72内には導電ポスト40が形成される。導電ポスト40は、例えばCu、又はNiにより構成される。
Next, as shown in FIG. 2C, a
そして図2(f)に示すように、導電ポスト40上において、電解めっきによりはんだバンプ50を形成する。これによりバンプ80が形成される。はんだバンプ50は、例えばPb、Sn、Au、Ag、Cu、In、Bi、Zn、Ni、Fe、Pd、Sb、又はGeのうち少なくとも1つにより構成される。この図に示す状態において、バンプ80はマッシュルーム状の形状を有する。レジスト70が厚膜レジストである場合、バンプ80はストレート形状、すなわち柱状の形状を有する(図示せず)。次に図1(a)に示すように、基板10上のレジスト70を除去する。ここで、レジスト70を除去した後、O2プラズマでレジスト70の残渣等の有機物を除去する工程を行ってもよい。
Then, as shown in FIG. 2F, solder bumps 50 are formed on the
次いで図1(b)に示すように、シード膜100のうち導電ポスト40により覆われていない部分を除去する。そして図1(c)に示すように、はんだバンプ50の周囲にシード膜100がない状態で、はんだバンプ50をリフローする。これによりはんだバンプ50は、略球状となる。その後図1(d)に示すように、バリアメタル膜110のうち導電ポスト40に覆われていない部分を除去する。これにより、図4に示すように保護膜30のうち導電ポスト40に覆われていない部分が露出した半導体装置が得られる。
Next, as shown in FIG. 1B, a portion of the
次に、本実施形態の効果を説明する。図3は、比較例における半導体装置の製造方法である。図3に示すように、比較例ではシード膜100のうち導電ポスト40に覆われていない部分を除去せずにリフローを行う。本実施形態によれば、シード膜100のうち導電ポスト40に覆われていない部分を除去する工程の後にリフローを行う。そのためリフロー工程においてはんだバンプ40の周囲にシード膜100はなく、このため図4に示すようにシード膜100によってはんだ50が濡れ広がることを抑えることができる。従って、はんだ50を略球状に形成することができ、半導体装置の歩留まりの低下を抑制できる。
Next, the effect of this embodiment will be described. FIG. 3 shows a method for manufacturing a semiconductor device in a comparative example. As shown in FIG. 3, in the comparative example, reflow is performed without removing a portion of the
またバンプ80を形成する工程中、基板10の一面上に形成された保護膜30はバリアメタル膜110により覆われている。このためバリアメタル膜110を除去しておく場合と比較して、熱処理工程等を含むバンプ80の形成工程において生じる保護膜30のクラックや剥がれ、気泡等の不具合を防止することができ、半導体装置の歩留まり低下を抑制できる。また種々のリフロー方法の条件下において、保護膜30の変化を防止することができる。
Further, during the process of forming the
次に、第2の実施形態について説明する。本実施形態では、半導体装置の製造方法において選択されうる種々のリフロー方法のうち、フラックスを使用するリフロー方法を採用している。従って本実施形態における半導体装置の製造方法は、第1の実施形態における半導体装置の製造方法に、さらにフラックス塗布工程、及びフラックス洗浄工程を備える。本実施形態では、図1(b)に示すシード膜100のうち導電ポスト40に覆われていない部分を除去する工程の後であって、はんだバンプ50をリフローする工程の前において、フラックスをバリアメタル膜110上及びはんだバンプ50上に塗布する(図示せず)。また図1(c)に示すはんだバンプ50をリフローする工程の後において、フラックスを洗浄する(図示せず)。
Next, a second embodiment will be described. In the present embodiment, among various reflow methods that can be selected in the semiconductor device manufacturing method, a reflow method using a flux is employed. Therefore, the semiconductor device manufacturing method according to the present embodiment further includes a flux application step and a flux cleaning step in addition to the semiconductor device manufacturing method according to the first embodiment. In the present embodiment, the flux is barriered after the step of removing the portion of the
はんだバンプ50を構成する金属成分がバリアメタル膜110の表面に付着すると、付着した部分においてこの金属成分によりバリアメタル膜110の除去が阻害される場合や、金属成分を介してバンプ80間でショートが起こる場合がある。本実施形態によれば、リフロー工程後、バリアメタル膜110の除去を行う前に、フラックス洗浄工程を行う。このため、バリアメタル膜110を除去する工程の前に、バリアメタル膜110に付着したはんだ50を構成する金属成分を除去することができる。従ってバリアメタル膜110の除去効率を上げ、またバンプ80間のショートを防ぐことができる。
When the metal component constituting the
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。 As mentioned above, although embodiment of this invention was described with reference to drawings, these are the illustrations of this invention, Various structures other than the above are also employable.
10 基板
20 多層配線層
22 保護膜
30 保護膜
32 開口部
40 導電ポスト
50 はんだバンプ
60 電極パッド
70 レジスト
72 開口部
80 バンプ
100 シード膜
110 バリアメタル膜
10
Claims (6)
前記複数の電極パッドそれぞれの一部が露出するように前記保護膜に開口部を形成する工程と、
前記保護膜上及び前記複数の電極パッド上にシード膜を形成する工程と、
前記複数の電極パッドそれぞれの上に位置する前記シード膜上に導電ポストを形成する工程と、
複数の前記導電ポスト上にはんだバンプを形成する工程と、
前記シード膜のうち前記導電ポストに覆われていない部分を除去する工程と、
前記はんだバンプをリフローする工程と、
を備える半導体装置の製造方法。 Forming a protective film on the one surface of the substrate having a plurality of electrode pads formed on one surface;
Forming an opening in the protective film such that a part of each of the plurality of electrode pads is exposed;
Forming a seed film on the protective film and the plurality of electrode pads;
Forming a conductive post on the seed film located on each of the plurality of electrode pads;
Forming solder bumps on the plurality of conductive posts;
Removing a portion of the seed film not covered with the conductive post;
Reflowing the solder bump;
A method for manufacturing a semiconductor device comprising:
前記シード膜はCuにより構成されている半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
A method of manufacturing a semiconductor device, wherein the seed film is made of Cu.
前記保護膜に開口部を形成する前記工程の後であって、前記シード膜を形成する前記工程の前において、前記保護膜上及び前記複数の電極パッド上にバリアメタル膜を形成する工程と、
前記はんだバンプをリフローする前記工程の後において、前記バリアメタル膜のうち前記導電ポストに覆われていない部分を除去する工程と、
をさらに備える半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1 or 2,
Forming a barrier metal film on the protective film and the plurality of electrode pads after the step of forming the opening in the protective film and before the step of forming the seed film;
After the step of reflowing the solder bump, removing the portion of the barrier metal film that is not covered with the conductive post;
A method for manufacturing a semiconductor device further comprising:
前記バリアメタル膜はTi、Pd、またはWのいずれかにより構成されている半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The method for manufacturing a semiconductor device, wherein the barrier metal film is composed of any one of Ti, Pd, and W.
前記シード膜のうち前記導電ポストに覆われていない部分を除去する前記工程の後であって、前記はんだバンプをリフローする前記工程の前において、前記保護膜上及び前記はんだバンプ上にフラックスを塗布する工程と、
前記はんだバンプをリフローする前記工程の後において、前記フラックスを洗浄する工程と、
をさらに備える半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
After the step of removing a portion of the seed film that is not covered with the conductive post, and before the step of reflowing the solder bump, a flux is applied on the protective film and the solder bump. And a process of
After the step of reflowing the solder bump, cleaning the flux;
A method for manufacturing a semiconductor device further comprising:
前記はんだバンプはPb、Sn、Au、Ag、Cu、In、Bi、Zn、Ni、Fe、Pd、Sb、Geのうち少なくとも1つにより構成されている半導体装置の製造方法。
In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the solder bump is composed of at least one of Pb, Sn, Au, Ag, Cu, In, Bi, Zn, Ni, Fe, Pd, Sb, and Ge.
Priority Applications (1)
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JP2010114677A JP2011243746A (en) | 2010-05-18 | 2010-05-18 | Semiconductor device manufacturing method |
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Publications (1)
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2571436C1 (en) * | 2014-10-20 | 2015-12-20 | Российская Федерация, От Имени Которой Выступает Министерство Промышленности И Торговли Российской Федерации | Method for manufacturing indium microcontacts |
RU2676222C2 (en) * | 2017-02-10 | 2018-12-26 | Российская Федерация, От Имени Которой Выступает Министерство Промышленности И Торговли Российской Федерации | Method of improving adhesion of indium microcontacts using ultrasound processing |
-
2010
- 2010-05-18 JP JP2010114677A patent/JP2011243746A/en active Pending
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