JP2011035395A - 二酸化炭素/一酸化炭素に基づく処理を利用した基板アッシング方法 - Google Patents

二酸化炭素/一酸化炭素に基づく処理を利用した基板アッシング方法 Download PDF

Info

Publication number
JP2011035395A
JP2011035395A JP2010168950A JP2010168950A JP2011035395A JP 2011035395 A JP2011035395 A JP 2011035395A JP 2010168950 A JP2010168950 A JP 2010168950A JP 2010168950 A JP2010168950 A JP 2010168950A JP 2011035395 A JP2011035395 A JP 2011035395A
Authority
JP
Japan
Prior art keywords
gas
introducing
substrate
plasma
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010168950A
Other languages
English (en)
Other versions
JP5608920B2 (ja
Inventor
Kelvin Zin
ジン ケルヴィン
Masa Nishino
雅 西野
Chong Hwan Chu
ワン チュ チョン
Yannick Feurprier
フュープリエール ヤンキック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JP2011035395A publication Critical patent/JP2011035395A/ja
Application granted granted Critical
Publication of JP5608920B2 publication Critical patent/JP5608920B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S134/00Cleaning and liquid contact with solids
    • Y10S134/902Semiconductor wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

【課題】基板から残留物を除去する装置および方法を提供する。
【解決手段】基板から残留物を除去する方法を開示する。この方法においては、まず、誘電体層と、パターンが形成され該誘電体層を覆うマスク層とを有する基板がプラズマ処理システムに配置される。ここで、マスク層にはパターンが形成されており、このパターンを誘電体層に転写するのに使用されるエッチング処理の結果として、このパターンに対応した幾何形状が誘電体層に形成される。この幾何形状は、エッチング処理に起因する第1の粗さを有する側壁を含んでいる。二酸化炭素および一酸化炭素を含む処理ガスがプラズマ処理システムへ導入され、処理ガスからプラズマが生成される。基板からマスク層が除去され、二酸化炭素の流量に対する一酸化炭素の流量の比を選択することにより、第1の粗さよりも小さい第2の粗さが生成される。
【選択図】図9

Description

本発明は、基板から残留物を除去する装置と方法に関する。
集積回路(IC)の製造中に半導体基板に形成されたコンタクトまたはビア内の材料を除去したり、細いラインに沿って材料をエッチングしたりするため、(ドライ)プラズマエッチング処理を利用する半導体製造装置がある。プラズマエッチング処理の成否は、一の材料を実質的にエッチングせずに、他の材料を選択的にエッチングするのに適した化学反応物質による化学エッチングにかかっている。たとえば、半導体基板上において、マスク層に形成されたパターンは、選択された材料の下地層へプラズマエッチング処理を利用して転写され得る。マスク層は、たとえばフォトレスト層などの放射線感受性の層で出来ており、フォトリソグラフィ処理を用いて形成されたパターンを有している。たとえばドライプラズマエッチングを用いて、パターン化されたマスク層から下地層へパターンが転写されると、残存するマスク層は、エッチング後の残留物とともに、アッシング(ストリッピング)処理によって除去される。
たとえば、従来のアッシング処理においては、残存マスク層を有する基板が、二原子酸素(O)を導入し、イオン化または解離することにより生成した酸素プラズマに晒される。しかし、パターンの品位(たとえば限界寸法(CD)、粗さ(roughness))を維持し、下地層への損傷を最小限化しつつ、残留する保護用のマスク層を除去する能力は必要不可欠である。
さらに、パターンの転写中、マスク層のパターンのエッジプロファイルにおける起伏やバラツキは、パターン寸法のバラツキとともに下地層へ伝えられる。このような起伏やバラツキは、ある場合には、エッジラフネスまたはラインエッジラフネス(LER)として、また他の場合には、ピット(pitting)として観測される。エッジラフネスは、放射線感受性材料の層への損傷により生じる。放射線感受性材料の塗布、塗布後ベーク(post-application bake:PAB)、露光工程、ポストエクスポージャベーク(PEB)、若しくはウェット現像工程、またはこれらの組み合わせの間に、放射線感受性材料が損傷を受ける可能性がある。しかも、反射防止膜層のエッチング、ハードマスクのエッチング、または薄膜のエッチングの初期段階で損傷が生じるおそれがある。ピットに関しては、多孔性の低誘電率(low-k)材料または多孔性超low-k材料などの多孔性材料へのパターン転写を行う場合に生じる場合がある。
本発明は、基板から残留物を除去する装置および方法に関する。また、本発明は、マスク層を除去し、パターン化された誘電体層への損傷を低減する方法に関する。
基板から残留物を除去する一の態様にかかる方法が記述される。この方法は、誘電体層が形成され、その誘電体層を覆うマスク層が形成された基板をプラズマ処理システム内に配置する工程を含む。マスク層にはパターンが形成され、マスク層のパターンを誘電体層へ転写するのに使用されるエッチング処理の結果として、そのパターンに対応する幾何形状(feature)が誘電体層に形成される。この幾何形状は、エッチング処理に起因する第1の粗さを有する側壁を含む。二酸化炭素および一酸化炭素を含む処理ガスがプラズマ処理システムへ導入されて、プラズマが形成される。マスク層が除去され、二酸化炭素の流量に対する一酸化炭素の流量を選択することにより第1の粗さよりも小さい第2の粗さが生成される。
本発明の実施形態による、基板の幾何形状パターンをエッチングする一手順を模式的に示す図である。 本発明の実施形態による、基板の幾何形状パターンをエッチングする一手順を模式的に示す図である。 本発明の実施形態による、基板の幾何形状パターンをエッチングする一手順を模式的に示す図である。 本発明の実施形態による処理システムの模式図である。 本発明の他の実施形態による処理システムの模式図である。 本発明の他の実施形態による処理システムの模式図である。 本発明の他の実施形態による処理システムの模式図である。 本発明の他の実施形態による処理システムの模式図である。 本発明の他の実施形態による処理システムの模式図である。 本発明の他の実施形態による処理システムの模式図である。 本発明の実施形態による、基板に幾何形状を形成する方法を示す模式図である。 基板から残留物を除去した結果の一例を示すグラフである。 幾つかの異なる幾何形状パターンを示す模式図である。
以下の説明において、処理システムの特定の形状、およびそこに使用される種々の部品や処理などの説明といった具体的詳細は限定を目的とせず説明のために開示される。本発明は、これらの具体的詳細から逸脱した他の実施形態においても実施可能であると理解されるべきである。
同様に、特定の数、材料、および構成は説明のために開示され、本発明を十分に理解できるよう提供される。しかし、本発明は具体的詳細なしに実施することができる。さらに、図面に示す種々の実施形態は、説明のために提示され、相対比に沿って描かれたものではない。
本明細書の全体を通して「一の実施形態」若しくは「ある実施形態」またはこれらの類似の表現は、その実施形態との関連で記述される特性、材料、構造、幾何形状が、本発明の少なくとも一の実施形態に含まれることを意味しているのであって、それらがすべての実施形態に示されているのはない。したがって、「一の実施形態において」または「ある実施形態において」などの表現が本明細書中の至る所に現れるけれども、これらは、本発明の同一の実施形態に必ずしも言及しているではない。さらに、特性、材料、構造、または幾何形状は、一のまたは更なる実施形態において他の適切な方法において組み合わされて良い。種々の追加の層かつ/又は構造が含まれても良いし、かつ/又は記述される構造が他の実施形態において省略されても良い。
本発明を理解するのに有用な方法で、種々の動作が複数の別個の動作として順に記述される。しかし、動作の順序が、記述の順序に必然的に依存していることを意味していると解してはならない。記述される動作は、記述される実施形態とは異なる順序で実施されても良い。種々の追加の動作が行われても良いし、かつ/又は記述される動作が他の実施形態において省略されても良い。
本明細書で使用される「基板」は、一般的に、本発明に従って処理される物体を意味している。基板は、物質の部分またはデバイスの構造を意味し、特に、半導体または電子デバイスを含む。また、基板は、たとえば半導体ウエハなどの下部構造、または薄膜として下部構造を覆う若しくは下部構造上の層であっても良い。したがって、基板は、いかなる特定の下部構造、下地層若しくは被覆層、またはパターン化された若しくはパターン化されていない層に限定されることを意図しておらず、むしろ、そのような層または下部構造、さらにこれらの層かつ/又は下部構造の如何なる組み合わせをも含むことが意図される。以下の説明において、特定のタイプの基板が言及されるが、これは例示のみを目的としており、限定の目的はない。
なお、以下の説明において圧力の単位としてPa(パスカル)でなくTorr(トル)が使用され、TorrからPaへの変換は省略する(1Torrは133.32Pa)。
パターン転写中、上述のとおり、パターン寸法のバラツキと同様に、パターンのエッジプロファイルにおける起伏やバラツキが下地層へ伝わる。これらの起伏は、幾何形状の粗さ、たとえばラインエッジラフネス(LER)またピットとして観測され得る。従来の処理薬剤は、幾何形状の粗さを減少させることができず、むしろ、下地層における幾何形状の粗さを悪化してしまう。
したがって、基板上の誘電体層をパターン化する方法は、一の実施形態に従って記述される。図1Aから1Cに示すように、パターン2を有するマスク層3(図1A参照)はパターン2に対応する幾何形状2’(図1B参照)を基板5上の誘電体層4に用意するために用いられる。マスク層3は、たとえばフォトレジストなどの放射線感受性材料で形成される。さらに、マスク層3は、これらに限定されることなくソフトマスク層、ハードマスク層、反射防止塗布(ARC)層、平坦化層などの複数の層を含んで良い。一例として、マスク層3は、有機平坦化層(OPL)およびARC層を覆うフォトレジスト層を含んで良い。他の例として、マスク層3と誘電体層4との間に一又は二以上のハードマスク層を堆積しても良い。
パターン2は、入れ子パターン形状(たとえば密な間隔のパターン形状)、離間されたパターン形状(たとえば粗な間隔のパターン形状)、狭いパターン形状(たとえば比較的幅の狭い限界寸法(CD))、幅の広いパターン形状(たとえば比較的幅の広いCD)、またはこれらの二又は三以上の如何なる組み合わせを始めとする種々のパターン形状を含んで良い。マスク層3は、一又は二以上のリソグラフィステップと、これに続いて行われる一又は二以上のドライ現像ステップ(たとえばドライエッチングステップ)とによりパターン化される。たとえば、リソグラフィ中に、放射線感受性材料の層が、マイクロリソグラフィシステムを用いた電磁界照射の形状パターンに晒される。ウェット現像処理を用いて、放射線感受性材料のうちの照射された領域が(ポジフォトレジストの場合のように)除去され、または照射されていない領域が(ネガフォトレジストの場合のように)除去される。この後、放射線感受性材料の層に結果として生じたパターンが、一又は二以上のドライエッチング処理を用いて、マスク層3の下地のサブ層へ転写される(図1A参照)。
図1Bに示すように、一又は二以上のエッチング処理を用いてパターン2が誘電体層4へ転写され、側壁6を有する幾何形状2’が形成される。幾何形状2’は、内部接続線、トレンチ、キャパシタトレンチ、ビア、またはコンタクトなどを含んで良い。
図1Cに示すように、マスク層3またはマスク層3の残存部は、エッチング後の残留物とともに、アッシング処理を介して除去され、側壁6’を有する幾何形状2”が残る。上述のとおり、マスク層3は、従来、酸素(O)を含有するガスから形成されるプラズマにマスク層3を晒すことにより除去される。しかし、そのような方法が誘電体層、特にlow-k(低誘電率)誘電体材料や多孔性low-k誘電体膜に損傷を与えることを本発明の発明者らは認識している。そのような損傷は、誘電体層4にエッチングで形成される幾何形状のCDに影響を与えるような損傷(たとえばピット、弓状など)であったり、誘電体の誘電体率を増加させるような損傷であったりする場合がある。たとえば、この損傷は側壁6’において観測され得る。また、後に詳しく記述するように、一酸化炭素(CO)に二酸化炭素(CO)を組み合わせた処理ガスを用い、処理ガスの各構成要素の量を適切に選択してプラズマを形成すると、そのような膜への損傷を低減し、かつ/又は最小限化し、よって、これらに限定されてないが、(1)側壁損傷の低減、(2)ピットの低減、(3)プロファイルの弓状化(またはアンダーカット)、(4)プロファイル制御の改善、(5)CD低減の改善(またはCDバイアス)制御などのプロファイル制御を改善できることを本発明の発明者らは認識した。
一の実施形態によれば、上記のプロセス条件を実現するよう構成されるプラズマ処理システム1aは、図2に示すように、プラズマ処理チャンバ10、処理される基板25が取り付けられる基板ホルダ20、および真空ポンプシステム50を備える。基板25は、半導体基板、ウエハ、プラットパネルディスプレイ用基板、または液晶ディスプレイ用基板であって良い。プラズマ処理チャンバ10は、基板25の表面近傍における処理領域45においてプラズマを生成するのを促進するように構成されて良い。イオン化可能ガスまたは混合処理ガスがガス分配システム40を介して供給される。処理ガスの所定のフローを形成するため、真空ポンプシステム50を用いて処理圧力が調整される。所定の材料処理を目的として特定の材料を生成するために、かつ/又は基板25の表面から材料を除去するためプラズマが生成される。プラズマ処理システム1aは、所望のサイズの基板、たとえば200mm基板、300mm基板、またはこれよりも大きい基板を処理するよう構成されて良い。
基板25は、機械的クランプシステムまたは電気的クランプシステム(たとえば静電クランプシステム)などのクランプシステム28を介して基板ホルダ20へ取り付けられる。さらに、基板ホルダ20は、基板ホルダ20および基板25の温度を制御かつ/又は調整するよう構成される加熱システム(図示せず)または冷却システム(図示せず)を含んでも良い。加熱システムまたは冷却システムは、冷却する場合、基板ホルダ20から熱を受け取って熱交換システム(図示せず)へその熱を輸送し、または加熱する場合、熱交換システムからの熱を基板ホルダ20へ輸送する熱輸送流体の循環フローを含んで良い。他の実施形態では、抵抗加熱素子、または熱電気式ヒータ/クーラーなどの加熱/冷却素子を基板ホルダ20内に含めても良く、またプラズマ処理チャンバ10のチャンバ壁やプラズマ処理システム1aの他の部品に設けても良い。
また、基板25と基板ホルダ20との間のガスギャップ(gas-gap)熱コンダクタンスを改善するため、裏面ガス供給システム26を介して基板25の裏面に対して熱輸送ガスを提供しても良い。そのようなシステムは、高温時または低温時において基板の温度制御が必要となる場合に利用しても良い。たとえば、裏面ガス供給システムは、基板25の中央とエッジにおけるヘリウムのガスギャップ圧力を独立に制御することが出来る2ゾーンのガス分配システムを含んで良い。
図2に示す実施形態では、基板ホルダ20は電極22を備え、電極22を介して、処理領域45における処理プラズマとRF(Radio Frequency)電力が結合する。たとえば、任意に設けられる、基板ホルダ20へのインピーダンス整合ネットワーク32を通して発生器30からRF電力が伝送され、基板ホルダ20がRF電圧に電気的にバイアスされる。RFバイアスは、電子を加熱し、プラズマを生成し、プラズマを維持するように働く。この構成において、プラズマ処理システム1aは、反応性イオンエッチング装置として動作することができ、ここでは、チャンバと上部ガスインジェクション電極が接地面して働く。RFバイアスの典型的な周波数は、約0.1MHzから約100MHzまでの範囲にあって良い。プラズマ処理用のRFシステムは、この技術分野の当業者に良く知られている。
また、RF電力は、基板ホルダ電極に対して複数の周波数で印加されていても良い。さらに、インピーダンス整合ネットワーク32は、反射電力を低減することにより、プラズマ処理チャンバ10におけるプラズマへのRF電力の伝送を改善する。マッチングネットワークのトポロジ(たとえば、L−タイプ、π−タイプ、T−タイプなど)や自動制御方法は、この技術分野の当業者に良く知られている。
ガス分配システム40は、処理ガスの混合ガスを導入するように設計されたシャワーヘッドを備える。また、ガス分配システム40は、処理ガスの混合ガスを導入し、基板25上方において、処理ガスの混合ガスの分配を調整するように設計されたマルチゾーンシャワーヘッドを備えても良い。たとえば、マルチゾーンシャワーヘッドは、基板25の上方のほぼ中央の領域における処理ガスフローまたは組成に対して、基板25の上方のほぼ周辺の領域における処理ガスフローまたは組成を調整できるように構成されて良い。
真空ポンプシステム50は、1秒当たり5000リットル(およびこれ以上)の排気速度能力を有するターボ分子ポンプ(TMP)と、チャンバ内の圧力をスロットルで調整するゲートバルブを含んで良い。プラズマエッチングに利用される従来のプラズマ処理装置においては、1000から3000リットル毎秒のTMPが用いられていた。TMPは典型的には約50mTorrより低い低圧処理に有用である。高圧処理(たとえば約100mTorrよりも高い圧力)に対しては、メカニカルブースタポンプとドライ粗引きポンプとを使用することができる。さらに、チャンバ内の圧力を監視するデバイス(図示せず)をプラズマ処理チャンバ10に接続しても良い。圧力測定デバイスとして、たとえばMKSインスツルメンツ(米国マサチューセッツ州、Andover)から市販されている628B型バラトロン絶対容量マノメータを用いて良い。
制御器55は、マイクロプロセッサ、メモリー、およびデジタルI/Oポートを備え、プラズマ処理システム1aからの出力を監視するとともに、プラズマ処理システム1aと通信し、入力を起動するのに十分な制御電圧を生成することができる。さらに、制御部55は、基板加熱/冷却システム(図示せず)、裏面ガス供給システム26、かつ/又は静電クランプシステム28とともに、RF生成器30、インピーダンス整合ネットワーク32、ガス分配システム40、および真空ポンプシステム50に接続され、これらと情報のやり取りを行うことができる。たとえば、基板25に対するプラズマ支援処理を行うため、処理レシピに従って、プラズマ処理システム1aの上述の部品への入力を起動するためにメモリーに格納されるプログラムを用いることができる。
制御部55は、プラズマ処理システム1aの近くに配置されても良く、プラズマ処理システム1aから遠くに配置されても良い。たとえば、制御部55は、イントラネットを介して、かつ/又はインターネットを介してプラズマ処理システム1aとデータを直接にやり取りすることができる。また、制御部55は、顧客先の(すなわちデバイスメーカなどの)イントラネットに接続することもできるし、ベンダーの(すなわち装置製造メーカなどの)イントラネットに接続することもできる。代わりに又は加えて、制御部55はインターネットに接続しても良い。さらに、他のコンピュータ(すなわちコントローラ、サーバなど)が制御部55へアクセスして、直接に、イントラネットを介して、かつ/又はインターネットを介してデータをやり取りしても良い。
図3に示す実施形態では、プラズマ処理システム1bは、図2の実施形態と同様に構成され、図2を参照しながら説明した部品に加えて、プラズマ密度を潜在的に高め、かつ/又はプラズマ処理の均一性を改善するため、静止磁界の磁場システム60、または機械的若しくは電気的に磁界を回転する回転磁界の磁場システム60を更に備えている。さらに、磁場強度や磁場の回転速度を制御するため、磁場システム60に制御部55が接続されている。回転磁界の設計および実施は、この技術分野の当業者に良く知られている。
図4に示す実施形態では、プラズマ処理システム1cは、図2または図3の実施形態と同様に構成され、上部電極70を更に備えて良い。任意に設けられるインピーダンス整合ネットワーク74を通してRF発生器72からRF電力が上部電極70に結合される。上部電極70へのRF電力の周波数は、約0.1MHzから約200MHzまでの範囲にあって良い。また、下部電極へ印加される電圧の周波数は、約0.1MHzから約100MHzまでの範囲にあって良い。さらに、制御部55は、上部電極70へのRF電力の印加を制御するために、RF生成器72およびインピーダンス整合ネットワーク74に結合されている。上部電極の設計および実施は、この技術分野の当業者に良く知られている。上部電極70およびガス分配システム40は、図示のとおり、同じチャンバ組立体内に設計され得る。
図5に示す実施形態では、プラズマ処理システム1c’は、図4の実施形態と同様に構成され、基板25に対向する上部電極70に接続される直流(DC)電力源90を更に含んで良い。上部電極70は電極板を有して良い。電極板は、シリコンを含む電極板であって良い。DC電力源90は、可変DC源であって良く、また、バイポーラDC電力源であっても良い。DC電力源90は、DC電力源の極性、電流、電圧、またはオン/オフの監視、調整、および制御の少なくとも一つを行うよう構成されるシステムを更に含むことができる。ひとたびプラズマが生成されると、DC電力源90は弾道電子ビームの形成を促進する。DC電力源90からDC電力を遮断するため電気フィルタ(図示せず)を用いても良い。
たとえば、DC電力源90により上部電極70へ印加されるDC電圧は、約−2000ボルト(V)から約1000Vの範囲にあって良い。望ましくは、DC電圧の絶対値は、約100V以上の値を有し、より望ましくは、DC電圧の絶対値は約500V以上の値を有している。また、DC電圧が負の極性を有していると望ましい。さらに、DC電圧は、上部電極70の表面上に生成されるセルフバイアス電圧よりも大きい値を有する負電圧であると望ましい。基板ホルダ20に面する、上部電極70の表面は、シリコンを含む材料で形成されて良い。
図6に示す実施形態では、プラズマ処理システム1dは、図2および図3の実施形態と同様に構成され、誘導コイル80を更に含んで良い。任意に設けられるインピーダンス整合ネットワーク84を通してRF発生器82を介してRF電力が誘導コイル80に結合される。RF電力は、誘電体窓(図示せず)を通して誘導コイル80からプラズマ処理領域45へ誘導結合される。誘導コイル80へ印加される電力の周波数は、約10MHzから約100MHzまでの範囲にあって良い。同様に、チャック電極へ印加される電力の周波数は、約0.1MHzから約100MHzまでの範囲にあって良い。また、スロットが設けられたファラデーシールド(図示せず)を利用して、誘導コイル80とプラズマ処理領域45のプラズマとの間の容量性結合を低減しても良い。さらに、誘導コイル80への電力の印加を制御するため、RF生成器82およびインピーダンス整合ネットワーク84に対して制御部55を接続することもできる。
他の実施形態では、図7に示すように、プラズマ処理システム1eは、図6の実施形態と同様に構成され、変圧器結合プラズマ(TCP)装置のように、プラズマ処理領域45に対して上方から連通する「渦巻き」または「パンケーキ」コイルである誘導コイル80’を更に含んで良い。誘導性結合プラズマ源または変圧器結合プラズマ源の設計と実施は、この技術分野の当業者に良く知られている。
或いは、電子サイクロン共鳴(ECR)を用いてプラズマを生成しても良い。また別の実施形態では、ヘリコン波を励起することからプラズマを生成しても良い。更に別の実施形態では、進行表面波からプラズマを生成しても良い。上述の各プラズマ源はこの技術分野の当業者によく知られている。
図8に示す実施形態では、プラズマ処理システム1fは図2の実施形態と同様に構成され、表面波プラズマ(SWP)源80”を更に含んで良い。SWP源80”は、たとえばラジアルラインスロットアンテナ(RLSA)などのスロットアンテナを備えることができ、任意に設けられるインピーダンス整合ネットワーク84’を通してマイクロ波発生器82’からRLSAに対してマイクロ波電力が結合される。
以下、誘電体層をパターニングして基板に幾何形状を形成する方法を説明する。たとえば、ドライプラズマエッチングおよびアッシングを行うための処理システムは、図2から図8までで記述したような種々の要素およびそれらの組み合わせを含んで良い。
ここで図9を参照すると、基板から残留物を除去する方法が示されている。この方法は、プラズマ処理システムに基板を配置するステップ110に始まるフローチャート100を含む。基板上には誘電体層などの薄膜が形成され、薄膜をマスク層が覆っている。マスク層は、単一層であってよく、また多数層を含んでも良い。たとえば、マスク層は、フォトレジストなどの放射線感受性材料の層を含むフォトリソグラフィ層、反射防止膜、ソフトマスク層、ハードマスク層、若しくは平坦化層、またはこれらの二または三以上の組み合わせを含んで良い。薄膜とその下の基板との間に、または薄膜とこれを覆うマスク層と間に他の層かつ/又は構造を配置して良い。基板は、半導体基板、ウエハ、フラットパネルディスプレイ用基板、液晶ディスプレイ用基板であって良い。
薄膜は、導電体層、非導電体層、または半導電体層であって良い。たとえば、薄膜は、金属、金属酸化物、金属窒化物、金属酸窒化物、金属シリケート、金属シリサイド、シリコン、多結晶性シリコン(ポリシリコン)、添加されたシリコン、酸化シリコン、窒化シリコン、シリコンカーバイド、または酸窒化シリコンなどを含む材料層を有して良い。また、たとえば薄膜は、二酸化炭素の誘電率である約4(たとえば熱酸化シリコンの誘電率は3.8から3.9までの範囲にある)よりも小さい名目上の誘電率を有する低誘電率(すなわちlow-k)または超低誘電率(すなわち超low-k)誘電体層であって良い。より具体的には、薄膜は、3.7より小さい誘電率、または1.6から3.7までの範囲の誘電率を有して良い。
これらの誘電体層は、有機材料、無機材料、または無機−有機のハイブリッド材料のうちの少なくとも一つであって良い。また、これらの誘電体層は、多孔性であっても多孔性でなくても良い。
たとえば、これらの誘電体層は、無機材料や、CVD法を用いて堆積される、炭素を添加した酸化シリコンなどのシリケートをベースにした材料(有機シロキサン)であって良い。このような膜の例としては、アプライドマテリアルズ社から市販されているブラックダイアモンド(登録商標)CVD有機シリケートガラス(OSG)膜や、ノベラスシステムズ社から市販されているCoral(登録商標)CVD膜がある。
或いは、これらの誘電体層は、キュア処理や堆積処理中に十分な緻密化が妨げられて小さなボイド(または孔)を生成する、CH結合を有する酸化シリコンをベースとした母材などの単一相を含む多孔性無機ハイブリッド膜であって良い。また、これらの誘電体層は、キュア処理中に分解し、蒸発する有機材料(たとえばポロゲン(porogen))の孔を有する、カーボン添加酸化シリコンをベースとした材料などの少なくとも二相を含む多孔性無機−有機ハイブリッド膜であって良い。
さらに、これらの誘電体層は、スピン・オン・ダイエレクトリック(spin-on-dielectric:SOD)法を用いて堆積される水素シルセスキオキサン(hydrogen silsesquioxane:HSQ)やメチルシルセスキオキサン(methyl silsesquioxane:MSQ)などの無機シリケートをベースとした材料であって良い。そのような膜の例として、ダウコーニング社から市販されているFOx(登録商標)HSQ、ダウコーニング社から市販されているXLK多孔性HSQ(XLK porous HSQ)、およびJSRマイクロエレクトロニクス社から市販されているJSR LKD−5109がある。
さらにまた、これらの誘電体層は、SOD法により堆積される有機材料であって良い。このような膜の例として、ダウケミカル社から市販されているSiLK-I、SiLK-J、SiLK-H、SiLK-D、および多孔性SiLK(登録商標)半導体誘電体樹脂、並びにハネウェル社から市販されているGX-3(登録商標)およびGX-3P(登録商標)半導体誘電体樹脂がある。
薄膜は、たとえば化学気相堆積(CVD)、プラズマ支援CVD(PECVD)、原子層堆積法(ALD)、プラズマ支援ALD(PEALD)、物理気相堆積(PVD)、またはイオン化PVD(iPVD)などの気相堆積法を用いて形成することができる。また、東京エレクトロン社(東京、日本)から市販されているリシウス(Lithius)コーティングシステム、クリーントラックACT8SOD(スピン・オン・ダイエレクトリック)、ACT12SODに提供されるスピン・オン法を用いて形成しても良い。クリーントラックACT8(200mm)、ACT12(300mm)、およびリシウス(300mm)は、SOD材料に対するコート、ベーク、およびキュアのツールを提供する。トラックシステムは、100mm、200mm、300mm、およびこれ以上のサイズの基板を処理するよう構成され得る。基板に薄膜を形成する他の方法及びシステムは、スピン・オン技術や気相堆積技術の分野の当業者によく知られている。
上述のとおり、一又は二以上のマスク層はリソグラフィ層を含んで良い。リソグラフィ層は、たとえばフォトレジストなどの放射線感受性の材料の層を含んで良い。フォトレジスト層は、248nm(ナノメータ)レジスト、193nmレジスト、157nmレジスト、極紫外(EUV)レジスト、または電子線感受性レジストであって良い。フォトレジスト層はトラックシステムを用いて形成することができる。たとえば、トラックシステムは、東京エレクトロン社(TEL)から市販されているリシウス塗布システム、クリーントラックACT8、ACT12などであって良い。基板にフォトレジスト層を形成する他の方法や装置は、スピン・オン技術の分野の当業者によく知られている。
マスク層にはパターンが形成されており、マスク層のパターンを誘電体層へ転写するのに使用されるエッチング処理の結果として、そのパターンに対応した幾何形状が誘電体層に形成される。その幾何形状パターンは、フォトリソグラフィ、電子ビームリソグラフィ、インプリントリソグラフィ、ウェットエッチング若しくはドライエッチング、またはこれらの二または三以上の組み合わせを用いて形成して良い。
フォトリソグラフィにおいて、リソグラフィ層は画像パターンで像形成される。ここで、リソグラフィ層は、ドライまたはウェットリソグラフィシステムのレチクルを通してEM放射に露出される。画像パターンは、従来のステッピングリソグラフィシステムまたはスキャニングリソグラフィシステムを適宜使用して形成することができる。フォトリソグラフィシステムは、オランダ国のASML社(De Run 6501, 5504 DR Veldhoven, The Netherlands)、またはキャノンUSA社半導体装置ディヴィジョン(3300 North First Street, San Nose, CA 95134)から市販されているものであって良い。フォトリソグラフィを記述したが、リソグラフィ層に画像パターンを形成するには他の技術を用いても良い。他の技術としては、電子ビームパターニングシステムなどを利用する直接描画法または非直接描画法がある。その後、リソグラフィ層の画像パターンは現像されて、第1の限界寸法(CD)を有する幾何形状パターンが形成される。現像処理は、たとえばトラックシステムなどの現像システムにおいて、基板を現像液に晒すことを含む。たとえばトラックシステムは、東京エレクトロン社(TEL)から市販されているリシウス塗布現像システム、クリーントラックACT8、ACT12であって良い。
その後、マスク層に形成されてパターンは、一又は二以上のエッチング処理を用いて、下地の薄膜に転写される。一又は二以上のエッチング処理には、一又は二以上のドライ処理かつ/又は一又は二以上のウェットエッチング処理が含まれ得る。たとえば、一又は二以上のエッチング処理には、一又は二以上のドライプラズマ処理が含まれ得る。
その幾何形状パターンは、狭いラインかつ/又はビア、幅の広いラインかつ/又はビア、ネスト化された(nested)幾何形状、離間した幾何形状などを含んで良い。幾何形状は、エッチング処理に起因する第1の粗さを有する側壁を含む。たとえば第1の粗さは、他の要因のなかでも、マスク層のパターンの形成に起因する可能性があり、エッチング中に下地の薄膜に伝わり、かつ/又はエッチング処理そのものから生じる可能性がある。
第1の粗さは、幾何形状の平均表面プロファイルに関する粗さの算術平均、幾何形状パターンの平均表面プロファイルに関する粗さの二乗平均平方根、幾何形状の平均表面プロファイルに関する粗さの谷の最大深さ、幾何形状の平均表面プロファイルに関する粗さのピークの最大高さ、若しくはラフネスプロファイルの最大高さ(最小高さと最大高さとの幅)、またはこれらの二または三以上の如何なる組み合わせによって特徴づけられて良い。
ステップ120において、COおよびCOを含む処理ガスがプラズマ処理システムへ導入され、ステップ130においてプラズマが生成される。処理ガスは、炭化水素ガス(CxHy、xおよびyは1以上の整数)を更に含んで良い。また、処理ガスは、炭化水素ガス、ハイドロフルオロカーボン(hydrofluorocarbon)ガス、フルオロカーボン(fluorocarbon)ガス、N、H、O、NO、NO、若しくはNO、またはこれらの二または三以上の組み合わせを更に含んで良い。さらに、処理ガスは、たとえば希ガスのような不活性ガスを更に含んでもよい。たとえば、残留物を除去する方法は、プラズマ処理システムに添加ガスを導入するステップ、および処理ガスの導入を終える前に添加ガスの導入を終えるステップを更に含んでもよい。添加ガスは、N、H、O、NO、NO、NO、炭化水素ガス、ハイドロフルオロカーボンガス、フルオロカーボンガス、および不活性ガスからなるグループから選択される一又は二以上のガスを含んで良い。
ステップ140においてマスク層が除去される。ステップ150において、COの流量に対するCOの流量を選択することにより第1の粗さよりも小さい第2の粗さが生成される。一の実施形態において、COの流量に対するCOの流量の比は、約1から約5までの範囲にあって良く、他の実施形態では、COの流量に対するCOの流量の比は、約1.5から約3までの範囲にあって良い。また別の実施形態では、COの流量に対するCOの流量の比は、約2から約3までの範囲にあって良い。
COの量に対するCOの量が選択されて、約5nmよりも小さい第2の粗さが生成される。或いは、COの量に対するCOの量が選択されて、約4nmよりも小さい第2の粗さが生成される。さらには、COの量に対するCOの量が選択されて、約3nmよりも小さい粗さが生成される。
一の実施形態において、残留物を除去する方法は、約1000mTorrまで(たとえば約100mTorrまで、または約80mTorrまで)の範囲のチャンバ内圧力、約2000sccm(標準立方センチメートル毎分)まで(たとえば約1000sccmまで、約200sccmから約1000sccmまで、約500sccmから約1000sccmまで、または750sccm)の範囲のCO処理ガス流量、約2000sccmまで(たとえば約1000sccmまで、約100sccmから約1000sccmまで、約200sccmから約500sccmまで)の範囲のCO処理ガス流量、約2000W(ワット)まで(たとえば約1000W、または約500Wまで)の範囲の上部電極(たとえば図4の要素70)のRFバイアス、約1000Wまで(たとえば約600Wまで)の範囲の下部電極(たとえば図5の要素20)のRFバイアスなど、処理パラメータに余裕を有して良い。また、上部電極バイアスの周波数は、約0.1MHzから約200MHzまでの範囲にあって良く、たとえば60MHzであって良い。さらに、下部電極のバイアス周波数は約0.1MHzから約100MHzまでの範囲にあって良く、たとえば2MHzであって良い。
また代わりの実施形態では、下部電極でなく上部電極にRF電力が供給される。また別の実施形態では、上部電極でなく下部電極にRF電力が供給される。
マスク層若しくは残留物または双方を除去し、第2の粗さを生成する時間は、実験計画法(DOE)を用いて決定して良い。しかし、エンドポイント検出を用いて決定することもできる。エンドポイント検出の有力な候補の一つに、プラズマ領域からの放射光スペクトルの一部を監視する方法がある。放射光スペクトルの一部は、基板からのマスク層の除去がほぼ完全に終了し、下地の薄膜に接することにより、プラズマ中の化学物質に変化が生じるタイミングを示す。そのような変化を示すスペクトルの一部には、たとえば482.5nm(CO)の波長があり、発光分光法(OES)を用いて測定することができる。他の化学種としては、COかつ/又は酸素(O)ラジカルがある。監視する波長に対応する放射レベルが特定の閾値と交差した(たとえば、ほぼゼロまで落ち、特定のレベルまで落ち、または特定のレベルを超えた)ときに、エンドポイントが検出されたと考えられる。エンドポイントの情報を提供する他の波長を用いても良い。さらに、エッチング時間は、オーバーアッシングの期間を含むように延長されて良い。ここでオーバーアッシングの期間は、エッチング処理の開始とエンドポイント検出に関連付けられた時間との間の時間(エッチング時間(EPD))の一の割合(たとえば100%に対する1)を構成する。
また別の実施形態では、残留物を除去する方法は、COおよびCOを含む処理ガスをプラズマ処理システムへ導入する前に、側壁に保護層を形成する、マスク層および幾何形状の前処理を含んで良い。この前処理は、プラズマ処理システムに前処理ガスを導入するステップと、プラズマ処理システム内の前処理ガスから前処理プラズマを生成するステップと、マスク層およびパターン化された薄膜を前処理プラズマに晒すステップとを含んで良い。或いは、前処理プラズマを生成せずに、マスク層およびパターン化された薄膜を前処理ガスに晒しても良い。前処理ガスは、炭化水素ガス、ハイドロフルオロカーボンガス、フルオロカーボンガス、N、H、O、NO、NO、NO、または不活性ガスからなるグループから選択される一又は二以上のガスを含んで良い。
他の例では、下地の誘電体層へパターンを転写するドライエッチング処理に引き続く、マスク層とエッチング前の残留物とを除去する方法が提示される。誘電体層は、超低誘電率(超low-kまたはULK)材料で作製される。たとえば、ULK材料は、プラズマ支援化学気相堆積(PECVD)法を用いて形成される多孔性SiCOH膜(たとえば誘電率<2.5)を含む。誘電体層は、上を覆うハードマスク層およびキャップ層を更に含んでも良い。
誘電体層をパターン化するとき、誘電体層にマスク層が形成される。ここで、マスク層はフォトレジスト層、ARC層、およびOPL層を含んで良い。フォトレジストは、リソグラフィを用いてパターン化されて良く、そこに形成されるパターンは、上述のとおり、一連のエッチング処理により、ARC層、OPL層、および誘電体層へ転写される。
たとえば、プラズマ支援化学気相堆積により形成される多孔性SiCOHを含む材料(PECVD p−SiCOH)が、上から下にリソグラフィ層、Siを含むARC層、SiOxハードマスク層、有機平坦化層(OPL)、他のSiOxハードマスク層、SiCOHハードマスク層、PECVD p−SiCOH層、および多層エッチング停止層を含むスタック膜内に挿入されても良い。パターンは、多孔性SiCOHを含む材料にビアを形成するためのビアパターンを含んで良い。
このスタック膜を通して幾何形状パターンを転送する手順は以下のとおりである。(1)処理ステップ1において、リソグラフィ層の幾何形状パターンが下地のARC層およびSiOxハードマスク層へ転写される。(2)処理ステップ2において、ARC層の幾何形状パターンが下地のOPL層へ転写される。(3)処理ステップ3において、OPL層の幾何形状パターンが下地のSiOxハードマスク層へ転写される。(4)処理ステップ4において、酸素を含むフラッシュ(flash)処理が提供される。(5)処理ステップ5および6において、SiOxハードマスク層の幾何形状パターンが下地のPECVD p−SiCOH層へ転写される。これが、幾何形状パターンを薄膜へ転写するための主要なエッチング処理である。(6)処理ステップ7において、第1のアッシング処理が提供される。(7)処理ステップ8において、PECVD p−SiCOH層の下地の窒化シリコン層をエッチングするリニア除去(linear removal:LRM)処理が提供される。(8)処理ステップ9において、基板やプラズマ処理システムから、フッ素(F)を含む材料を除去するためデフルオリネーションクリーニング(de-fluorination cleaning)処理が提供される。
アッシング処理は、図5に示したようなプラズマ処理システムを利用して行って良い。しかし、説明した方法は、この例示の説明には限定されない。
上記のとおり、本発明の発明者らは、プラズマアッシング処理においてCOと組み合わせてCOを使用すると、COアッシング処理およびOアッシング処理に比べて、誘電体への損傷を低減できることを見出した。本発明の発明者らは、アッシング処理のある態様を変えることにより、誘電体に形成された幾何形状に関するものの中でも、ピットを低減でき、弓状化を低減でき、側壁の粗さを改善でき、側壁プロファイル制御を改善でき、CDバイアス制御を改善できることを更に見出した。
Figure 2011035395
表1は、従来のCOアッシング処理(すなわち「参照」)、第1のCO/COアッシング処理(すなわち「1」)、および第2のCO/COアッシング処理(すなわち「2」)に関する処理レシピを例示している。各アッシング処理について、処理条件として、プラズマ処理システム内の圧力(mTorr)、上部電極(UEL)電力(W)、下部電極(LEL)電力(W)、CO流量(sccm)、CO流量(sccm)、およびアッシング時間が記載されている。
表1に掲げられた処理レシピのそれぞれに対する他の処理条件を例示すると、裏面ヘリウムガス圧力が15Torr(中央部)および40Torr(周辺部)、UEL(たとえば図6の上部電極70)の温度が60℃、チャンバ壁の温度が60℃、基板ホルダ(たとえば図6の基板ホルダ20)の温度が20℃、および中央部対周辺部の分配比が1:1(または中央部に50%、周辺部に50%)である。
図10に、CO流量(0sccmから375sccmまで)を変化させた場合の3つのアッシング処理についての結果を示す。これらの結果には、幾何形状(たとえばビア)の限界寸法(CD)が含まれる。詳細には、アッシング処理後の幾何形状の中深度(mid-depth)でのCD(図10にて菱形で示す「中深度でのCD(Etch)」)、リニア除去処理後の幾何形状の中深度でのCD(図10にて四角で示す「中深度でのCD(Clean)」)、およびリニア除去処理後の側壁の損傷(図10にて中抜きの三角で示す「側壁の損傷」)についての結果が示されている。
図10に示すように、CO流量が約300sccmまで増加すると、中深度のCD(Mid CD)は、アッシング処理後においてもリニア除去処理後においても減少していく。走査型電子顕微鏡(SEM)で断面を検査すると、このような傾向は弓状化の減少によるものであることが分かった。また、中深度のCD間の差もまた、CO流量の増加とともに減少している。さらに、側壁の損傷もまた、約300sccmまで増加するとともに減少している。したがって、本発明の発明者らは、CO流量に対するCO流量の望ましい比は、約2から約3までの範囲にあると考えている。たとえば、COの流量は約1000sccm以下であり、CO流量は約700sccm以下である。また、たとえばCO流量は約750sccm以下であって良く、CO流量は約375sccm以下であって良い。
本発明の発明者らは、上述のCO/COをベースとしたアッシング処理は、マスク層を除去する間における、ビアという幾何形状の側壁のピットを低減できると考えている。また、本発明の発明者らは、上述のCO/COをベースとしたアッシング処理は、約5nmより小さいビアという幾何形状に対するCDバイアスを維持することができると考えている。ここでCDバイアスは、この幾何形状の上部でのCDと下部でのCDとの差を示し、その偏差は、除去に起因するCDバイアスの変化を示している。さらに、本発明の発明者らは、上述のCO/COをベースとしたアッシング処理は、プロファイルの角度を約85°以上に維持できると考えている。
さらにまた、図11に例示する、ネスト化された幾何形状(すなわち密なラインのような密集した幾何形状)、離間された幾何形状(すなわち離間したラインのような広い間隔の幾何形状)、および広い幾何形状(すなわち幅の広いラインのようなCDが比較的広い幾何形状)に対するCDバイアスのオフセット(差)が、従来のアッシング処理に比べて維持され、または、追加のCOを通して最小限化かつ/又は低減され得る。
本発明のある実施形態だけが詳細に記述されたが、本発明の利点および新規な教示から実質的に逸脱することなく、上述の実施形態を種々に変形できることは、この技術分野の当業者であれば容易に理解し得る。したがって、そのような変形のすべてが、本発明の範囲に含まれると意図される。
2・・・パターン、3・・・マスク層、2’、2”・・・幾何形状、4・・・誘電体層、5・・・基板、6・・・側壁、1a、1b、1c、1c’、1d、1e、1f・・・プラズマ処理システム、10・・・プラズマ処理チャンバ、20・・・基板ホルダ、22・・・電極、25・・・基板、26・・・裏面ガス供給システム、28・・・クランプシステム、40・・・ガス分配システム、50・・・真空ポンプシステム、55・・・制御部、70・・・上部電極、72・・・RF発生器。

Claims (20)

  1. 基板から残留物を除去する方法であって、
    誘電体層と、パターンが形成され該誘電体層を覆うマスク層とを有し、前記マスク層の前記パターンを前記誘電体層に転写するのに使用されるエッチング処理の結果として前記誘電体層が幾何形状を有しており、当該幾何形状が、前記エッチング処理に起因する第1の粗さを有する側壁を含む当該基板をプラズマ処理システムに配置するステップと、
    二酸化炭素および一酸化炭素を含む処理ガスを前記プラズマ処理システムへ導入するステップと、
    前記処理ガスからプラズマを生成するステップと、
    前記基板から前記マスク層を除去するステップと、
    前記二酸化炭素の流量に対する前記一酸化炭素の流量の比を選択することにより、前記第1の粗さよりも小さい第2の粗さを生成するステップと
    を含む方法。
  2. 前記誘電体層が前記マスク層を除去するステップの間、前記幾何形状の前記側壁のピットを低減するステップを更に含む、請求項1に記載の方法。
  3. プロファイルの角度を85°以上に維持するステップを更に含む、請求項1または2に記載の方法。
  4. 前記幾何形状についての上部での限界寸法(CD)と下部での限界寸法との差を表す限界寸法バイアスにおける、前記マスク層の除去に起因する変化を表す偏差であって、5ナノメートルよりも小さい幾何形状に対する前記限界寸法バイアスの前記偏差を維持するステップを更に含む、請求項1から3のいずれか一項に記載の方法。
  5. 前記一酸化炭素の前記流量に対する前記二酸化炭素の前記流量の比が1.5から3までの範囲にある、請求項1から4のいずれか一項に記載の方法。
  6. 上記の比が2から3までの範囲にある、請求項5に記載の方法。
  7. 前記第2の粗さが5nm未満である、請求項1から6のいずれか一項に記載の方法。
  8. 前記第2の粗さが4nm未満である、請求項1から7のいずれか一項に記載の方法。
  9. 前記第2の粗さが3nm未満である、請求項1から8のいずれか一項に記載の方法。
  10. 前記処理ガスを導入する前記ステップが、炭化水素ガス(CxHy、xおよびyは1以上の整数)を更に導入するステップを含む、請求項1から9のいずれか一項に記載の方法。
  11. 前記処理ガスを導入する前記ステップが、N、H、O、NO、NO、若しくはNO、またはこれらの二または三以上の組み合わせを導入するステップを含む、請求項1から10のいずれか一項に記載の方法。
  12. 前記処理ガスを導入する前記ステップが、不活性ガスを導入するステップを含む、請求項1から11のいずれか一項に記載の方法。
  13. 二酸化炭素および一酸化炭素を含む前記処理ガスを前記プラズマ処理システムへ導入するステップの前に、前記マスク層および前記幾何形状を前処理し、前記側壁に保護層を形成するステップを更に含み、
    前記保護層を形成するステップが、
    前記プラズマ処理システムへ前処理ガスを導入するステップと、
    前記プラズマ処理システムにおいて、前記前処理ガスから前処理ガスプラズマを生成するステップと、
    前記マスク層および前記誘電体層を前記前処理ガスプラズマに晒すステップと
    を含む、請求項1から12のいずれか一項に記載の方法。
  14. 前記前処理ガスが、炭化水素ガス、ハイドロフルオロカーボンガス、フルオロカーボンガス、および不活性ガスからなるグループから選択される一又は二以上のガスを含む、請求項13に記載の方法。
  15. 前記プラズマ処理システムへ添加ガスを導入するステップと、
    前記処理ガスの導入を終了する前に、前記添加ガスの導入を終了するステップと
    を更に含む、請求項1から14のいずれか一項に記載の方法。
  16. 前記添加ガスが、N、H、O、NO、NO、NO、炭化水素ガス、ハイドロフルオロカーボンガス、フルオロカーボンガス、および不活性ガスからなるグループから選択される一又は二以上のガスを含む、請求項15に記載の方法。
  17. 前記プラズマ処理システムのチャンバ内の圧力を100mTorr(13.3Pa)以下に維持するステップと、
    前記チャンバの基板ホルダに対して1000W以下の電力値で高周波電力を結合するステップと
    を更に含む、請求項1から16のいずれか一項に記載の方法。
  18. 前記圧力が80mTorr(10.7Pa)であり、前記電力値が600W未満である、請求項17に記載の方法。
  19. 前記導入するステップが、
    1000標準立方センチメール毎分(sccm)以下の流量で、前記二酸化炭素を前記チャンバへ導入するステップと、
    700sccm以下の流量で、前記一酸化炭素を前記チャンバへ導入するステップと
    を更に含む、請求項17に記載の方法。
  20. 前記導入するステップが、
    750sccm以下の流量で、前記二酸化炭素を前記チャンバへ導入するステップと、
    375sccm以下の流量で、前記一酸化炭素を前記チャンバへ導入するステップと
    を更に含む、請求項17に記載の方法。
JP2010168950A 2009-07-29 2010-07-28 二酸化炭素/一酸化炭素に基づく処理を利用した基板アッシング方法 Expired - Fee Related JP5608920B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/511,832 US7637269B1 (en) 2009-07-29 2009-07-29 Low damage method for ashing a substrate using CO2/CO-based process
US12/511,832 2009-07-29

Publications (2)

Publication Number Publication Date
JP2011035395A true JP2011035395A (ja) 2011-02-17
JP5608920B2 JP5608920B2 (ja) 2014-10-22

Family

ID=41432915

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010168950A Expired - Fee Related JP5608920B2 (ja) 2009-07-29 2010-07-28 二酸化炭素/一酸化炭素に基づく処理を利用した基板アッシング方法

Country Status (4)

Country Link
US (1) US7637269B1 (ja)
JP (1) JP5608920B2 (ja)
KR (1) KR101688231B1 (ja)
TW (1) TWI417960B (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110136346A1 (en) * 2009-12-04 2011-06-09 Axcelis Technologies, Inc. Substantially Non-Oxidizing Plasma Treatment Devices and Processes
US20110232567A1 (en) * 2010-03-25 2011-09-29 Tokyo Electron Limited Method of cleaning the filament and reactor's interior in facvd
SG193093A1 (en) * 2012-02-13 2013-09-30 Novellus Systems Inc Method for etching organic hardmasks
JP6096470B2 (ja) * 2012-10-29 2017-03-15 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US9304396B2 (en) 2013-02-25 2016-04-05 Lam Research Corporation PECVD films for EUV lithography
US9093387B1 (en) * 2014-01-08 2015-07-28 International Business Machines Corporation Metallic mask patterning process for minimizing collateral etch of an underlayer
CN106298498B (zh) * 2015-06-11 2018-12-25 中微半导体设备(上海)有限公司 刻蚀形成硅通孔的方法与硅通孔刻蚀装置
US10535566B2 (en) * 2016-04-28 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
KR102451171B1 (ko) 2018-01-25 2022-10-06 삼성전자주식회사 반도체 소자
US10804106B2 (en) 2018-02-21 2020-10-13 International Business Machines Corporation High temperature ultra-fast annealed soft mask for semiconductor devices
WO2020243342A1 (en) 2019-05-29 2020-12-03 Lam Research Corporation High selectivity, low stress, and low hydrogen diamond-like carbon hardmasks by high power pulsed low frequency rf

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008502146A (ja) * 2004-06-03 2008-01-24 ラム リサーチ コーポレーション ガス化学反応および炭化水素付加の周期的変調を用いたプラズマストリッピング方法
JP2008124460A (ja) * 2006-10-31 2008-05-29 Applied Materials Inc レジスト除去及びレジスト下のフィーチャのファセット制御のためのプラズマ
JPWO2008054014A1 (ja) * 2006-10-30 2010-02-25 日本航空電子工業株式会社 ガスクラスターイオンビームによる固体表面の平坦化方法および固体表面平坦化装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040018715A1 (en) 2002-07-25 2004-01-29 Applied Materials, Inc. Method of cleaning a surface of a material layer
JP2004071996A (ja) * 2002-08-09 2004-03-04 Hitachi Ltd 半導体集積回路装置の製造方法
US20050118541A1 (en) 2003-11-28 2005-06-02 Applied Materials, Inc. Maintenance of photoresist adhesion and activity on the surface of dielectric ARCS for 90 nm feature sizes
JP3816080B2 (ja) 2004-02-20 2006-08-30 松下電器産業株式会社 プラズマ処理方法およびプラズマ処理装置
JP4723871B2 (ja) * 2004-06-23 2011-07-13 株式会社日立ハイテクノロジーズ ドライエッチング装置
US7288484B1 (en) 2004-07-13 2007-10-30 Novellus Systems, Inc. Photoresist strip method for low-k dielectrics
US7396769B2 (en) 2004-08-02 2008-07-08 Lam Research Corporation Method for stripping photoresist from etched wafer
US7829243B2 (en) * 2005-01-27 2010-11-09 Applied Materials, Inc. Method for plasma etching a chromium layer suitable for photomask fabrication
US20060199370A1 (en) 2005-03-01 2006-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of in-situ ash strip to eliminate memory effect and reduce wafer damage
US7279427B2 (en) * 2005-08-03 2007-10-09 Tokyo Electron, Ltd. Damage-free ashing process and system for post low-k etch
US7964511B2 (en) 2005-09-09 2011-06-21 Tokyo Electron Limited Plasma ashing method
US7790047B2 (en) * 2006-04-25 2010-09-07 Applied Materials, Inc. Method for removing masking materials with reduced low-k dielectric material damage
TWI437633B (zh) * 2006-05-24 2014-05-11 Ulvac Inc Dry etching method for interlayer insulating film
US8124516B2 (en) 2006-08-21 2012-02-28 Lam Research Corporation Trilayer resist organic layer etch
KR100845547B1 (ko) * 2006-10-10 2008-07-10 삼성전기주식회사 카메라 모듈과 이의 조립 장치
US7595005B2 (en) 2006-12-11 2009-09-29 Tokyo Electron Limited Method and apparatus for ashing a substrate using carbon dioxide
US8435895B2 (en) 2007-04-04 2013-05-07 Novellus Systems, Inc. Methods for stripping photoresist and/or cleaning metal regions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008502146A (ja) * 2004-06-03 2008-01-24 ラム リサーチ コーポレーション ガス化学反応および炭化水素付加の周期的変調を用いたプラズマストリッピング方法
JPWO2008054014A1 (ja) * 2006-10-30 2010-02-25 日本航空電子工業株式会社 ガスクラスターイオンビームによる固体表面の平坦化方法および固体表面平坦化装置
JP2008124460A (ja) * 2006-10-31 2008-05-29 Applied Materials Inc レジスト除去及びレジスト下のフィーチャのファセット制御のためのプラズマ

Also Published As

Publication number Publication date
TW201133618A (en) 2011-10-01
JP5608920B2 (ja) 2014-10-22
KR20110013265A (ko) 2011-02-09
KR101688231B1 (ko) 2016-12-20
US7637269B1 (en) 2009-12-29
TWI417960B (zh) 2013-12-01

Similar Documents

Publication Publication Date Title
JP5608920B2 (ja) 二酸化炭素/一酸化炭素に基づく処理を利用した基板アッシング方法
US8809196B2 (en) Method of etching a thin film using pressure modulation
JP5577530B2 (ja) 六フッ化硫黄(sf6)および炭化水素ガスを用いた反射防止層のパターニング方法
JP6280030B2 (ja) 多層マスクのパターン限界寸法及びインテグリティを制御するためのエッチングプロセス
KR101569938B1 (ko) 임계 치수 바이어스가 감소된 실리콘 함유 반사 방지 코팅층의 에칭 방법
US7998872B2 (en) Method for etching a silicon-containing ARC layer to reduce roughness and CD
US6991739B2 (en) Method of photoresist removal in the presence of a dielectric layer having a low k-value
US8252192B2 (en) Method of pattern etching a dielectric film while removing a mask layer
US7858270B2 (en) Method for etching using a multi-layer mask
KR101889107B1 (ko) 저 유전상수 손상을 감소시키도록 노출된 저 유전상수 표면에 SiOCl-함유 층을 형성하는 방법
US20100216310A1 (en) Process for etching anti-reflective coating to improve roughness, selectivity and CD shrink
US7947609B2 (en) Method for etching low-k material using an oxide hard mask
US7935640B2 (en) Method for forming a damascene structure
US20090246713A1 (en) Oxygen-containing plasma flash process for reduced micro-loading effect and cd bias
US7622390B2 (en) Method for treating a dielectric film to reduce damage
KR20230008099A (ko) 레지스트 기저층 도포를 위한 탄화규소 필름의 건식 에칭 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130417

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140318

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140422

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140805

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140812

R150 Certificate of patent or registration of utility model

Ref document number: 5608920

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees