以下において、本発明の実施の形態について図面を参照して詳細に説明する。
[実施の形態1]
図1は、本発明の実施の形態1に従うMRAMデバイス1の全体構成を示す概略ブロック図である。
図1を参照して、MRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを行ない、書込データDINの入力および読出データDOUTの出力を実行する。
MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、n行×m列に行列状に配置された複数のMTJメモリセルを有するメモリアレイ10とを備える。メモリアレイ10の構成は後ほど詳細に説明するが、MTJメモリセルの行にそれぞれ対応して複数のライトワード線WWLおよびリードワード線RWLが配置される。また、MTJメモリセルの列にそれぞれ対応して設けられる折返し型で構成されるビット線対が配置される。ビット線対は、ビット線BLおよび/BLによって構成される。なお以下においては、ビット線BLおよび/BLの組をビット線対BLPとも総称する。
MRAMデバイス1は、さらに、アドレス信号ADDによって示されるロウアドレスRAに応じてメモリアレイ10における行選択を実行する行デコーダ20と、アドレス信号ADDによって示されるコラムアドレスCAに応じてメモリアレイ10における列選択を実行する列デコーダ25と、行デコーダ20の行選択結果に基づいてリードワード線RWLおよびライトワード線WWLを選択的に活性化するためのワード線ドライバ30と、データ書込時においてライトワード線WWLにデータ書込電流を流すためのワード線電流制御回路40と、データ読出およびデータ書込時において、データ書込電流±Iwおよびセンス電流Isを流すための読出/書込制御回路50,60とを備える。
図2は、メモリアレイ10およびその周辺回路の実施の形態1に従う構成を詳細に説明するための図である。
図2を参照して、メモリアレイ10は、n行×m列(n,m:自然数)に配列される、図83に示した構成を有するMTJメモリセルMCを有する。MTJメモリセルの行(以下、単に「メモリセル行」とも称する)に対応して、リードワード線RWL1〜RWLnおよびライトワード線WWL1〜WWLnがそれぞれ設けられる。MTJメモリセルの列(以下、単に「メモリセル列」とも称する)に対応して、ビット線対BLP1〜BLPmをそれぞれ構成するビット線BL1,/BL1〜BLm,/BLmがそれぞれ設けられる。
MTJメモリセルMCは、1行ごとにビット線BLおよび/BLのいずれか一方ずつと接続される。たとえば、第1番目のメモリセル列に属するMTJメモリセルについて説明すれば、第1行目のMTJメモリセルは、ビット線/BL1と結合され、第2行目のMTJメモリセルは、ビット線BL1と結合される。以下同様に、MTJメモリセルの各々は、奇数行においてビット線対の一方ずつの/BL1〜/BLmと接続され、偶数行においてビット線対の他方ずつのBL1〜BLmと接続される。
メモリアレイ10は、さらに、ビット線BL1,/BL1〜BLm,/BLmとそれぞれ結合される複数のダミーメモリセルDMCを有する。ダミーメモリセルDMCは、ダミーリードワード線DRWL1およびDRWL2のいずれか一方と結合されて、2行×m列に配置される。ダミーリードワード線DRWL1と結合されるダミーメモリセルは、ビット線BL1,BL2〜BLmとそれぞれ結合される。一方、ダミーリードワード線DRWL2と結合される残りのダミーメモリセルは、ビット線/BL1,/BL2〜/BLmとそれぞれ結合される。
既に説明したように、MTJメモリセルMCの抵抗値は、記憶データのレベルによって変化する。ここで、Hレベルデータを記憶した場合におけるMTJメモリセルMCの抵抗値をRhとし、Lレベルデータを記憶した場合における抵抗値をRlとすると、ダミーメモリセルDMCの抵抗値Rdは、RlとRhの中間値に設定される。なお、本発明の実施の形態においては、Rl<Rhであるものとする。
また、以下においては、ライトワード線、リードワード線、ダミーリードワード線、ビット線およびビット線対を総括的に表現する場合には、符号WWL、RWL、DRWL、BL(/BL)およびBLPを用いてそれぞれ表記することとし、特定のライトワード線、リードワード線、ビット線およびビット線対を示す場合には、これらの符号に添字を付してRWL1,WWL1,BL1(/BL1),BLP1のように表記するものとする。
ライトワード線WWL1〜WWLnは、ワード線電流制御回路40によって、接地電圧Vssと結合される。これによって、ワード線ドライバ30によって選択状態(高電圧状態:電源電圧Vcc)に活性化されたライトワード線WWLにデータ書込電流Ipが流される。
以下においては、信号線の高電圧状態(電源電圧Vcc)および低電圧状態(接地電圧Vss)のそれぞれを、HレベルおよびLレベルとも称する。
メモリセル列に対応して、データ書込時における列選択を実行するためのライトコラム選択線WCSL1〜WCSLmがそれぞれ配置される。同様に、メモリセル列に対応して、データ読出時における列選択を実行するためのリードコラム選択線RCSL1〜RCSLmがそれぞれ設けられる。
列デコーダ25は、コラムアドレスCAのデコード結果、すなわち列選択結果に応じて、データ書込時において、ライトコラム選択線WCSL1〜WCSLmのうちの1本を選択状態(Hレベル)に活性化する。データ読出時においては、列デコーダ25は、列選択結果に応じて、リードコラム選択線RCSL1〜RCSLmのうちの1本を選択状態(Hレベル)に活性化する。
さらに、書込データを伝達するためのライトデータバス対WDBPと読出データを伝達するためのRDBPとが独立に配置される。ライトデータバス対WDBPは、ライトデータバスWDBおよび/WDBを含む。同様に、リードデータバス対RDBPは、リードデータバスRDBおよび/RDBを含む。
読出/書込制御回路50は、データ書込回路51aと、データ読出回路55aと、メモリセル列に対応してそれぞれ設けられる、ライトコラム選択ゲートWCSG1〜WCSGm、リードコラム選択ゲートRCSG1〜RCSGmおよびリードゲートRG1〜RGmとを含む。
ライトコラム選択ゲートWCSG1〜WCSGmのうちの1個は、列デコーダ25の列選択結果に応じてオン状態となり、ライトデータバス対WDBPを構成するライトデータバスWDBおよび/WDBを、対応するビット線BL/BLとそれぞれ結合する。
たとえば、ライトコラム選択ゲートWCSG1は、ライトデータバスWDBとビット線BL1との間に結合されるN型MOSトランジスタと、ライトデータバス/WDBとビット線/BL1との間に電気的に結合されるN型MOSトランジスタとを有する。これらのMOSトランジスタは、ライトコラム選択線WCSL1の電圧レベルに応じてオン/オフする。すなわち、ライトコラム選択線WCSL1が選択状態(Hレベル)に活性化された場合には、ライトコラム選択ゲートWCSG1は、ライトデータバスWDBおよび/WDBをビット線BL1および/BL1とそれぞれ電気的に結合する。その他のメモリセル列に対応してそれぞれ設けられるライトコラム選択ゲートWCSG2〜WCSGmも同様の構成を有する。
データ書込回路51aは、データ書込時において活性化(Hレベルへ)される制御信号WEおよびデータ読出時において活性化(Hレベルへ)される制御信号REに応答して動作する。
なお、以下においては、リードコラム選択線RCL1〜RCSLm、ライトコラム選択線WCSL1〜WCSLm、リードコラム選択ゲートRCSG1〜RCSGm、ライトコラム選択ゲートWCSG1〜WCSGmおよびリードゲートRG1〜RGmのそれぞれを総括的に表現する場合には、符号RCSL、WCSL、RCSG、WCSGおよびRGをそれぞれ用いることとする。
図3は、データ書込回路51aの構成を示す回路図である。
図3を参照して、データ書込回路51aは、データ書込電流±Iwを供給するためのデータ書込電流供給回路52と、データ読出時においてビット線BL,/BLをプルアップするためのプルアップ回路53とを含む。
データ書込電流供給回路52は、内部ノードNw0に一定電流を供給するためのP型MOSトランジスタ151と、トランジスタ151の通過電流を制御するためのカレントミラー回路を構成するP型MOSトランジスタ152および電流源153とを含む。
データ書込電流供給回路52は、さらに、内部ノードNw0から動作電流の供給を受けて動作するインバータ154、155および156を有する。インバータ154は、書込データDINの電圧レベルを反転して内部ノードNw1に伝達する。インバータ155は、書込データDINの電圧レベルを反転してインバータ156の入力ノードに伝達する。インバータ156は、インバータ155の出力を反転して内部ノードNw2に伝達する。したがって、データ書込回路51aは、書込データDINの電圧レベルに応じて、内部ノードNw1およびNw2の電圧を電源電圧Vccおよび接地電圧Vssの一方ずつに設定する。
プルアップ回路53は、電源電圧VccとノードNp1およびNp2との間にそれぞれ電気的に結合されるP型MOSトランジスタ157および158を有する。トランジスタ157および158のゲートには、制御信号REの反転信号である/REが入力される。
データ書込回路51aは、さらに、ノードNw1およびNp1のいずれか一方をライトデータバスWDBと選択的に結合するためのスイッチSW1aと、ノードNw2およびNp2のいずれか一方をライトデータバス/WDBと選択的に結合するためのスイッチSW1bとを有する。スイッチSW1aおよびSW1bは、制御信号RWSに応じて動作する。
スイッチSW1aおよびSW1bは、データ書込時においては、ノードNw1およびNw2をライトデータバスWDBおよび/WDBとそれぞれ接続する。この結果、データ書込時においては、データ書込電流±Iwを流すために、ライトデータバスWDBおよび/WDBの電圧が書込データのデータレベルに応じて電源電圧Vccおよび接地電圧Vssの一方ずつに設定される。
一方、データ読出時においては、スイッチSW1aおよびSW1bは、ノードNp1およびNp2をライトデータバスWDBおよび/WDBとそれぞれ結合する。これにより、データ読出時においては、ライトデータバスWDBおよび/WDBの各々は、プルアップ回路53によって電源電圧Vccにプルアップされる。
再び図2を参照して、メモリセル列に対応してそれぞれ配置される、リードコラム選択ゲートRCSG1〜RCSGmの各々およびリードゲートRG1〜RGmの各々は、それぞれ同様の構成を有するので、ビット線BL1,/BL1に対応して設けられるリードコラム選択ゲートRCSG1およびリードゲートRG1の構成について代表的に説明する。
リードコラム選択ゲートRCSG1およびリードゲートRG1は、リードデータバスRDB,/RDBと接地電圧Vssとの間に直列に結合される。
リードコラム選択ゲートRCSG1は、リードデータバスRDBとノードN1aとの間に結合されるN型MOSトランジスタと、リードデータバス/RDBとノードN1bとの間に電気的に結合されるN型MOSトランジスタとを有する。これらのMOSトランジスタは、リードコラム選択線RCSL1の電圧に応じてオン/オフする。すなわち、リードコラム選択線RCSL1が選択状態(Hレベル)に活性化された場合には、リードコラム選択ゲートRCSG1は、リードデータバスRDBおよび/RDBをノードN1aおよびN1bとそれぞれ電気的に結合する。
リードゲートRG1は、ノードN1aおよびノードN1bと接地電圧Vssとの間にそれぞれ電気的に結合される、N型MOSトランジスタQ11およびQ12を有する。トランジスタQ1およびQ2のゲートは、ビット線/BL1およびBL1とそれぞれ結合される。したがって、ノードN1aおよびN1bの電圧は、ビット線/BL1およびBL1の電圧に応じてそれぞれ変化する。
具体的には、ビット線BL1の電圧がビット線/BL1の電圧よりも高い場合には、トランジスタQ12によって、ノードN1bがより強く接地電圧Vssに引かれるので、ノードN1aの電圧はノードN1bの電圧よりも高くなる。反対に、ビット線BL1の電圧が、ビット線/BL1の電圧よりも低い場合には、ノードN1bの電圧がノードN1aの電圧よりも高くなる。
このようにして生じたノードN1aおよびN1bの間の電圧差は、リードコラム選択ゲートRCSG1を介して、リードデータバスRDBおよび/RDBの間の電圧差に伝達される。データ読出回路55aは、リードデータバス対RDBPを構成するリードデータバスRDBおよび/RDBの間の電圧差を増幅して読出データDOUTを生成する。
図4は、データ読出回路55aの構成を示す回路図である。
図4を参照して、データ読出回路55aは、差動増幅器56を有する。差動増幅器56は、リードデータバスRDBおよび/RDBの電圧を受けて、両者の電圧差を増幅して読出データDoutを生成する。
再び図2を参照して、読出/書込制御回路60は、ビット線イコライズ信号BLEQに応じてオン/オフされるイコライズトランジスタ62−1〜62−mを有する。イコライズトランジスタ62−1〜62−mは、メモリセル列に対応してそれぞれ設けられる。たとえば、イコライズトランジスタ62−1は、第1番目のメモリセル列に対応して設けられ、ビット線イコライズ信号BLEQの活性化(Hレベル)に応答して、ビット線BL1と/BL1とを電気的に結合する。
その他のメモリセル列に対応してそれぞれ設けられるイコライズトランジスタ62−2〜62−mも同様に、ビット線イコライズ信号BLEQの活性化に応答して、対応するメモリセル列において、ビット線対BLPを構成するビット線BLおよび/BLの間を電気的に結合する。
読出/書込制御回路60は、さらに、ビット線BL1,/BL1〜ビット線BLm,/BLmと接地電圧Vssとの間にそれぞれ設けられるプリチャージトランジスタ64−1a,64−1b〜64−ma,64−mbを有する。プリチャージトランジスタ64−1a,64−1b〜64−ma,64−mbは、ビット線プリチャージ信号BLPRの活性化に応答してオンすることにより、ビット線BL1,/BL1〜ビット線BLm,/BLmを接地電圧Vssにプリチャージする。
なお、以下においては、イコライズトランジスタ62−1〜62−mおよびプリチャージトランジスタ64−1a,64−1b〜64−ma,64−mbを、それぞれ総称してイコライズトランジスタ62およびプリチャージトランジスタ64とも称する。
コントロール回路5によって生成されるビット線イコライズ信号BLEQは、MRAMデバイス1のスタンバイ期間、MRAMデバイス1のアクティブ期間のうちのデータ読出動作時以外において、折返し型で設けられる各ビット線対BLPを構成するビット線BLおよび/BLを短絡するために、Hレベルに活性化される。
一方、MRAMデバイスのアクティブ期間におけるデータ読出動作時においては、ビット線イコライズ信号BLEQはLレベルに非活性化される。これに応答して、各メモリセル列において、各ビット線対BLPを構成するビット線BLおよび/BLの間は遮断される。
ビット線プリチャージ信号BLPRも同様にコントロール回路5によって生成される。ビット線プリチャージ信号BLPRは、MRAMデバイス1のアクティブ期間において、少なくともデータ読出実行前の所定期間においてHレベルに活性化される。一方、MRAMデバイス1のアクティブ期間のうちのデータ読出動作時においては、ビット線プリチャージ信号BLPRは、Lレベルに非活性化されて、プリチャージトランジスタ64はオフされる。
次に、データ書込時およびデータ読出時における動作について説明する。
図5は、実施の形態1に従うMRAMデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
図5を用いて、まずデータ書込時における動作について説明する。
列選択結果に対応したライトコラム選択線WCSLが選択状態(Hレベル)に活性化されて、対応するライトコラム選択ゲートWCSGがオンする。これに応じて、列選択結果に対応するビット線BLおよび/BLは、ライトデータバスWDBおよび/WDBとそれぞれ結合される。
さらに、データ書込時においては、イコライズトランジスタ62はオン状態となって、ビット線BLおよび/BLの間を短絡する。
既に説明したように、データ書込回路51aは、ライトデータバスWDBおよび/WDBの電圧を、電源電圧Vccおよび接地電圧Vssのいずれか一方ずつに設定する。たとえば、書込データDINのデータレベルがLレベルである場合には、図3に示されるノードNw2およびNw1の電圧は、それぞれ電源電圧Vccおよび接地電圧Vssに設定されるので、ライトデータバスWDBにLレベルデータを書込むためのデータ書込電流−Iwが流される。データ書込電流−Iwは、ライトコラム選択ゲートWCSGを介してビット線BLに供給される。
ビット線BLに流されるデータ書込電流−Iwは、イコライズトランジスタ62によって折返される。これにより、他方のビット線/BLにおいては、反対方向のデータ書込電流+Iwが流される。ビット線/BLを流れるデータ書込電流+Iwは、ライトコラム選択ゲートWCSGを介してライトデータバス/WDBに伝達される。
さらに、ライトワード線WWLのうちのいずれか1本が、行選択結果に応じて選択状態(Hレベル)に活性化されて、データ書込電流Ipが流される。したがって、列選択結果に対応するメモリセル列において、選択されたライトワード線WWLに対応するMTJメモリセルに対して、データ書込が実行される。このとき、ビット線BLと結合されるメモリセルMCに対しては、Lレベルデータが書込まれ、ビット線/BLと結合されるメモリセルMCに対してはHレベルデータが書込まれる。
書込データDINのデータレベルがHレベルである場合には、ノードNw1およびNw2の電圧の設定が上記の場合とは反対となり、ビット線BLおよび/BLに対して、上記と逆方向のデータ書込電流が流れされてデータ書込が実行される。このようにして、書込データDINのデータレベルに応じた方向を有するデータ書込電流±Iwがビット線BLおよび/BLに供給される。
データ書込時においては、リードワード線RWLは非選択状態(Lレベル)に維持される。
また、たとえば、データ書込時においてもビット線プリチャージ信号BLPRを活性化(Hレベルへ)することによって、データ書込時におけるビット線BLおよび/BLの電圧は、データ読出時のプリチャージ電圧レベルに相当する接地電圧Vssに設定される。
同様に、リードデータバスRDBおよび/RDBは、データ読出時のプリチャージ電圧に相当する電源電圧Vccに設定される。このように、非選択列に対応するビット線BL、/BLと、リードデータバスRDB,/RDBとのデータ書込時における電圧を、データ読出時におけるプリチャージ電圧と一致させることによって、データ読出前に新たなプリチャージ動作の実行が不要となり、データ読出動作を高速化することができる。
次にデータ読出時の動作について説明する。
データ読出前において、リードデータバスRDB,/RDBおよびビット線BL,/BLは、電源電圧Vccおよび接地電圧Vssにそれぞれプリチャージされる。
データ読出時においては、ライトデータバスWDBおよび/WDBの各々は、プルアップ回路53によって、電源電圧Vccにプルアップされる。さらに、列選択結果に応じて、対応するリードコラム選択線RCSLおよびライトコラム選択線WCSLの両方が選択状態(Hレベル)に活性化される。
これにより、ライトデータバスWDBおよび/WDBは、ライトコラム選択ゲートWCSGを介して、選択列に対応するビット線BLおよび/BLと電気的に結合される。したがって、データ読出時においては、選択されたメモリセル列に対応するビット線BLおよび/BLの各々は、電源電圧Vccにプルアップされる。
リードワード線RWLのうちのいずれか1本が行選択結果に応じて選択状態(Hレベル)に活性化されて、対応するメモリセルMCがビット線BLおよび/BLの一方と結合される。
さらに、ダミーリードワード線DRWL1およびDRWL2のいずれか一方が活性化されて、MTJメモリセルMCと非結合である、ビット線BLおよび/BLの他方は、ダミーメモリセルDMCと結合される。
行選択結果に応じて奇数行が選択されて、ビット線/BLとMTJメモリセルMCとが結合される場合には、ダミーリードワード線DRWL1が活性化されて、ビット線BLとダミーメモリセルDMCとが結合される。反対に、行選択結果に応じて偶数行が選択されて、ビット線BLとMTJメモリセルMCとが結合される場合には、ダミーリードワード線DRWL2が活性化されて、ビット線/BLとダミーメモリセルDMCとが結合される。
選択されたMTJメモリセルMCにおいて、アクセストランジスタATRがターンオンすることによって、プルアップされたビット線BLもしくは/BL〜メモリセルMC〜接地電圧Vssの間にセンス電流Isが流される。したがって、MTJメモリセルと結合されたビット線BLおよび/BLの一方には、記憶されたデータレベルに対応する電圧変化ΔV1が生じる。図5においては、一例として、データ読出の対象となったMTJメモリセルMCが、Hレベルデータを保持する場合、すなわちMTJメモリセルMCが抵抗値Rhを有する場合の電圧変化が示される。
既に説明したように、ダミーメモリセルDMCの抵抗値Rdは、MTJメモリセルMCの抵抗値RhおよびRlの中間値に設定される。したがって、ダミーメモリセルDMCと結合されたビット線BLおよび/BLの他方には、中間の抵抗値Rdに応じた電圧変化ΔVmが生じる。
したがって、選択されたメモリセル列に対応するビット線対BLPを構成するビット線BLおよび/BLの電圧間の相対関係は、読出された記憶データのレベルに応じて変化する。このような、ビット線BLおよび/BLの間の電圧差によって、リードゲートを介して、リードデータバスRDBおよび/RDBが駆動される。
すなわち、ビット線BLの電圧がビット線/BLの電圧よりも高い場合には、リードゲートRGによって、リードデータバス/RDBの方が、リードデータバスRDBよりもより強く接地電圧Vss側に駆動される(図5における電圧変化ΔVb1>ΔVbm)。このようにして生じたリードデータバスRDBおよび/RDBの間の電圧差をデータ読出回路55aによって増幅して、Hレベルの読出データDoutを出力することができる。
反対に、データ読出の対象となったMTJメモリセルMCがLレベルデータを保持する場合、すなわちビット線/BLの電圧がビット線BLの電圧よりも高い場合には、リードゲートRGによって、リードデータバスRDBの方が、リードデータバス/RDBよりもより強く接地電圧Vss側に駆動される。このようにして生じたリードデータバスRDBおよび/RDBの間の電圧差をデータ読出回路52によって増幅して、Lレベルの読出データDoutを出力することができる。
このように、リードゲートRGを介してリードデータバスRDBおよび/RDBを駆動する構成とすることによって、リードデータバスRDBおよび/RDBにセンス電流を流すことなくデータ読出を実行することかできる。これにより、センス電流経路のRC負荷を軽減して、データ読出に必要な電圧変化をビット線BLおよび/BLに速やかに生じさせることができる。これにより、データ読出を高速に行なって、MRAMデバイスへのアクセスを高速化できる。
また、プルアップされたライトデータバスWDBおよび/WDBを、ライトコラム選択ゲートWCSGを介してビット線BLおよび/BLと結合することによって、センス電流Isを供給する構成としているので、データ読出の対象となるメモリセル列に対応するビット線BLおよび/BLに対してのみセンス電流Isを流すことができる。これにより、データ読出時における不要な電力消費を避けることができる。
さらに、折返し型のビット線対によって、データ書込電流をイコライズトランジスタによって折返して流すため、各ビット線BLおよび/BLの一端の電圧を電源電圧Vccおよび接地電圧Vssの一方ずつに制御するのみで、異なる方向のデータ書込電流を供給することができる。このように、極性の異なる電圧(負電圧)を必要とせず、また電流の方向は、ライトデータバスWDBおよび/WDBの電圧を電源電圧および接地電圧のいずれか一方ずつに設定するのみで切換えることができるので、データ書込回路51aの構成を簡易化することができる。また、読出/書込制御回路60においては、データ書込電流±Iwをシンクさせる構成(接地電圧Vssへの電流パス)を特に設ける必要がなく、イコライズトランジスタ62のみによってデータ書込電流±Iwを制御することができる。これらの結果、読出/書込制御回路50および60のうちのデータ書込電流±Iwに関連する回路構成を小型化できる。
また、折返し型のビット線対を設ける構成の下でダミーメモリセルを用いてデータ読出を行なうので、データ読出マージンを十分に確保することができる。
[実施の形態1の変形例1]
図6は、メモリアレイ10およびその周辺回路の実施の形態1の変形例1に従う構成を説明するための図である。
図6を参照して、実施の形態1の変形例1においては、プリチャージトランジスタ64−1a,64−1b〜64−ma,64−mbは、ビット線BL1,/BL1〜BLm,/BLmを電源電圧Vccにプリチャージするために設けられる点で実施の形態1と異なる。また、データ書込回路51aに代えて、データ書込回路51bが配置され、データ読出回路55aに代えてデータ読出回路55bが配置される。その他の構成については、図2と同様であるので詳細な説明は繰返さない。
図7は、データ書込回路51bの構成を示す回路図である。
図7を参照して、データ書込回路51bは、図3に示したデータ書込電流供給回路52を有する。データ書込回路51bは、データ書込電流供給回路52の出力ノードNw1およびNw2を、ライトデータバス対WDBおよび/WDBのそれぞれ直接結合する。データ書込回路51bは、プルアップ回路53およびスイッチSW1a,SW1bを備えておらず、データ読出時におけるプルアップ動作を実行しない。
図8は、データ読出回路55bの構成を示す回路図である。
図8を参照して、データ読出回路55bは、リードデータバスRDBおよび/RDBと差動増幅器56の入力ノードとの間にそれぞれ設けられるトランスファーゲートTGaおよびTGbを有する。トランスファーゲートTGaおよびTGbは、トリガパルスφrに対応して、リードデータバスRDBおよび/RDBを差動増幅器56の入力ノードと結合する。
データ読出回路55bは、さらに、差動増幅器56の出力をラッチするためのラッチ回路57と、差動増幅器56とラッチ回路57との間に設けられるトランスファーゲートTGcとをさらに有する。トランスファーゲートTGcは、トランスファーゲートTGaおよびTGbと同様に、トリガパルスφrに応答して動作する。ラッチ回路57は、読出データDOUTを出力する。
したがって、データ読出回路55bは、トリガパルスφrがHレベルに活性化されたタイミングにおいて、リードデータバスRDBおよび/RDBの間の電圧差を増幅して読出データDOUTのデータレベルを設定する。トリガパルスφrの非活性化(Lレベル)期間においては、読出データDOUTのデータレベルは、ラッチ回路57によって保持される。
図9は、実施の形態1の変形例1に従うMRAMデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
図9を参照して、データ書込前におけるビット線BLおよび/BLのプリチャージ電圧が、電源電圧Vccに設定される。また、データ書込時においては、トリガパルスφrは、非活性状態(Lレベル)に維持される。これらの点を除くデータ書込時における動作は、図5に示したタイミングチャートと同様であるので、詳細な説明は繰返さない。
次にデータ読出時の動作について説明する。データ読出前において、ビット線BL,/BLおよびリードデータバスRDB,/RDBは、電源電圧Vccにプリチャージされる。一方、データ読出時において、ライトコラム選択線WCSLは非活性状態(Lレベル)に維持される。すなわち、実施の形態1の変形例1においては、実施の形態1の場合とは異なり、データ読出時において、ビット線BLおよび/BLは、電源電圧Vccにプルアップされない。
ビット線BLおよび/BLが電源電圧Vccにプリチャージされた状態から、行選択結果に応じて、リードワード線RWLが選択的に活性化されると、データ読出の対象となったMTJメモリセルMCにおいて、アクセストランジスタATRがターンオンして、センス電流Isの経路が形成される。これにより、ビット線BLおよび/BLの電圧は低下を始める。
この場合におけるビット線BLおよび/BLの電圧低下速度は、ビット線BLおよび/BLに結合された、メモリセルMCもしくはダミーメモリセルDMCの抵抗値に応じて決定される。すなわち、Lレベルデータが記憶されたメモリセルMCに結合されたビット線BL,/BLの電圧低下速度は速く、Hレベルデータが記憶されたメモリセルMCと結合されたビット線BL,/BLの電圧低下速度は遅い。ダミーメモリセルDMCと結合されたビット線BL,/BLの電圧低下速度は、これらの中間値となる。
図9には、一例として、データ読出の対象となったMTJメモリセルMCがLレベルデータを保持する場合におけるビット線の波形が、ダミーメモリセルDMCと結合されたビット線の波形とともに示される。
ビット線BL,/BLの電圧低下は、実施の形態1と同様に、リードゲートRGを介して、リードデータバスRDBおよび/RDBに伝達される。したがって、リードデータバスRDB,/RDBの電圧が低下途中であるタイミングをとらえて、トリガパルスφrを活性化してリードデータバスRDBおよび/RDBの間の電圧差をラッチ回路57に取込むことにより、実施の形態1と同様の高速なデータ読出を実行することができる。
なお、実施の形態1の変形例1に従う構成においては、データ読出時にセンス電流Isを特に供給する必要がないので、消費電力の低減をさらに図ることも可能である。
[実施の形態1の変形例2]
図10は、メモリアレイ10およびその周辺回路の実施の形態1の変形例2に従う構成を説明するための図である。
実施の形態1の変形例2においては、実施の形態1およびその変形例1で説明したリードゲートRGを介したデータ読出を開放型ビット線構成に適用する。
図10を参照して、メモリセル列に対応して、開放型のビット線BL1〜BLmがそれぞれ設けられる。ライトデータバスWDBとビット線BL1〜BLmとの間には、ライトコラム選択ゲートWCSG1〜WCSGmがそれぞれ設けられる。ライトコラム選択ゲートWCSG1〜WCSGmは、ライトコラム選択線WCSL1〜WCSLmの電圧に応じてオン/オフする。
読出/書込制御回路60は、ライトデータベース/WDBとビット線BL1〜BLmとの間にそれぞれ設けられるビット線電流制御トランジスタ63−1〜63−mを有する。ビット線電流制御トランジスタ63−1〜63−mは、ライトコラム選択ゲートWCSG1〜WCSGmと同様に、ライトコラム選択線WCSL1〜WCSLmの電圧に応じてそれぞれオン/オフする。
プリチャージトランジスタ64−1〜64−mは、ビット線プリチャージ信号BLPRに応答して、ビット線BL1〜BLmを電源電圧Vccにプリチャージする。
ライトデータバスWDBおよび/WDBに対しては、図6の場合と同様に、データ書込回路51bによってデータ書込電流±Iwが供給される。このような構成とすることによって、選択されたメモリセル列において、実施の形態1の変形例1の場合と同様に、データ書込電流を供給することができる。
また、各メモリセル列において、リードデータバスRDBと接地電圧Vssとの間にリードコラム選択ゲートRCSGとリードゲートRGとが直列に結合される。たとえば、第1番目のメモリセル列においては、リードデータバスRDBと接地電圧Vssとの間に、リードコラム選択線RCSL1に応じてオン/オフするN型MOSトランジスタで形成されるリードコラム選択ゲートRCSG1と、ビット線BL1と結合されたゲートを有するN型MOSトランジスタで形成されるリードゲートRG1とが直列に結合される。
このような構成とすることにより、選択されたメモリセル列において、リードゲートRGを介して、対応するビット線BLの電圧に応じてリードデータバスRDBを駆動することができる。したがって、ビット線BL1〜BLmを、電源電圧Vccにプリチャージした状態から、リードワード線RWLの活性化を行なうと、選択されたメモリセルにおいて、ビット線BL(電源電圧Vccプリチャージ)〜MTJメモリセル〜接地電圧Vssのセンス電流経路を形成することができる。
これにより、選択されたMTJメモリセルMCの記憶データレベルに応じた速度の電圧低下が、対応するビット線BLに生じる。したがって、実施の形態1の変形例1の場合と同様に、リードデータバスRDBの電圧が低下する途中において、適切なタイミングでビット線の電圧レベルをデータ読出回路55cに取込み、実施の形態1の変形例1におけるダミーメモリセルDMCの電圧低下スピードに基づいて定められた基準電圧Vmとの電圧比較を行なうことによって、読出データDoutを出力することができる。すなわち、データ読出回路55cの構成は、図8に示されるデータ読出回路55cの構成をアレンジして、差動増幅器56の入力ノードの一方を、リードデータバス/RDBの電圧に代えて、基準電圧Vmとすることによって実現できる。
なお、ライトコラム選択ゲートWCSGおよびビット線電流制御トランジスタ62のオン/オフを、実施の形態1の場合と同様に制御し、かつデータ書込回路51bに代えて、プルアップ回路53を含んだデータ書込回路51aを配置して、ビット線BLを電源電圧Vccにプルアップした状態で、実施の形態1と同様のデータ読出を実行することも可能である。
この場合には、列選択結果に応じて、ライトコラム選択ゲートWCSGは、データ読出時およびデータ書込時の両方においてオンするが、ビット線電流制御トランジスタ62は、データ書込時においてのみオンする構成とすればよい。
また、詳細な構成は図示しないが、データ読出回路55cに代えて、ライトデータバスWDBの電圧と、ダミーメモリセルDMCの抵抗値Rdに対応して設定される基準電圧との比較結果に応じて読出データDOUTを生成する差動増幅回路を配置すればよい。
このように、開放型のビット線構成の下でも、実施の形態1およびその変形例1と同様に、データ読出およびデータ書込を実行することができる。
[実施の形態1の変形例3]
実施の形態1の変形例3においては、列選択に関連するゲート回路数の削減が図られる。
図11は、メモリアレイ10およびその周辺回路の実施の形態1の変形例3に従う構成を説明するための図である。
図11を参照して、実施の形態1の変形例3においては、データ入出力線IOおよび/IOによって形成されるデータ入出力線対DI/OPが配置される。
データ入出力線対DI/OPとビット線対BLP1〜BLPmとの間には、コラム選択ゲートCSG1〜CSGmがそれぞれ設けられる。コラム選択ゲートCSG〜CSGmは、選択結果に応じて、列デコーダ25によって選択的にHレベルに活性化されるコラム選択線CSL1〜CSLmの電圧に応じてそれぞれオン/オフする。すなわち、コラム選択ゲートCSG1〜CSGmは、データ読出時およびデータ書込時の両方において、列選択結果に応じて共通にオン/オフ制御される。
なお、コラム選択ゲートCSG1〜CSGmについても同様に、総括的に表現する場合には符号CSGを用いることとする。
データ読出を高速化するためのリードゲートは、共通リードゲートRCGとして、リードデータバス対RDBPとデータ入出力線対DI/OPとの間に結合される。データ入出力線対DI/OPとライトデータバス対との間には、ライト選択ゲートWCGがさらに設けられる。
メモリアレイ10および読出/書込制御回路60の構成は、図2の場合と同様であるので詳細な説明は繰返さない。また、データ書込回路51aおよびデータ読出回路55aの構成および動作も、既に説明したとおりであるので詳細な説明は繰返さない。
リードゲートRCGは、リードデータバスRDBと接地電圧Vssとの間に直列に結合されるN型MOSトランジスタQc1およびQc3と、リードデータバス/RDBと接地電圧Vssとの間に直列に結合されるN型MOSトランジスタQc2およびQc4とを有する。トランジスタQc1およびQc2のゲートには制御信号REが入力される。トランジスタQc3およびQc4のゲートは、データ入出力線/IOおよびIOとそれぞれ接続される。
このような構成とすることにより、制御信号REがHレベルに活性化されるデータ読出時においては、コラム選択ゲートCSGおよびデータ入出力線対DI/OPを介して、選択されたメモリセル列に対応するビット線BL,/BLによって、リードデータバスRDB,/RDBを駆動することができる。
したがって、共通リードゲートRCGをメモリアレイ10内のメモリセル列で共有して回路面積の削減を図ることができる。共通リードゲートRCGによっても、リードデータバスRDB,/RDBにセンス電流Isを通過させることなく、高速のデータ読出を実行することができる。
ライト選択ゲートWCGは、ライトデータバスWDBとデータ入出力線IOとの間に電気的に結合されるN型MOSトランジスタQc5と、ライトデータバス/WDBとデータ入出力線/IOとの間に電気的に結合されるN型MOSトランジスタQc6とを有する。トランジスタQc5およびQc6のゲートには制御信号SGが入力される。制御信号SGは、制御信号WEに応じてデータ書込時において活性化される。さらに、データ読出時においても、制御信号REに応じて制御信号SGを活性化することにより、トランジスタQc5およびQc6をオンして、データ書込回路51a中のプルアップ回路53によって、選択されたメモリセル列に対応するビット線BLおよび/BLをプルアップして、センス電流Isを供給することができる。
データ書込時においては、共通リードゲートRCG内におけるトランジスタQc1およびQc2がターンオフされるため、リードデータバスRDBおよび/RDBの電圧は、データ入出力線IOおよび/IOとは無関係となる。
一方、制御信号SGの活性化(Hレベル)に応答して、ライト選択ゲートWCG中のトランジスタQc5およびQc6によって、ライトデータバスWDBおよび/WDBは、データ入出力線IOおよび/IOとそれぞれ電気的に結合される。これにより、選択されたメモリセル列に対応するビット線BLおよび/BLに対して、データ書込電流±Iwを供給することができる。
また、図6の場合と同様に、データ書込回路51aおよびデータ読出回路55aに代えてデータ書込回路51bおよびデータ読出回路55bを配置するとともに、ビット線BL1,/BL1〜BLm,/BLmのプリチャージ電圧を電源電圧Vccとすることによって、実施の形態1の変形例1と同様に、ビット線における電圧低下速度に応じたデータ読出を実行することも可能である。
さらにこの場合には、データ読出時において、制御信号SGをLレベルに非活性化して、ライト選択ゲートWCGをオフする必要がある。たとえば、制御信号SGに代えて制御信号WEを直接用いて、トランジスタQc5およびQc6のゲートに入力すればよい。
[実施の形態2]
実施の形態2においては、製造ばらつきに起因するメモリセルの磁気特性の変動に対応してデータ書込マージンを確保するための、データ書込電流の調整を実行する構成について説明する。
図12は、実施の形態2に従うデータ書込回路の構成を示す回路図である。
図12を参照して、実施の形態2に従うデータ書込回路は、図3に示したデータ書込回路51aの構成と比較して、さらにデータ書込電流調整回路200を備える点で異なる。
データ書込電流調整回路200は、データ書込電流供給回路52中の電流源153の電流量を制御するための基準電圧Vrwを出力する。データ書込電流供給回路52は、電流源153に相当する、ゲートに基準電圧Vrwの入力を受けるNチャネルMOSトランジスタを有する。したがって、データ書込電流供給回路52において、トランジスタ152との間でカレントミラーを構成するトランジスタ151によってノードNw0に供給される電流量、すなわちデータ書込電流±Iwの電流量は、基準電圧Vrwに応じて調整することができる。
データ書込電流調整回路200は、外部から基準電圧Vre1を入力するための基準電圧外部入力端子202と、テストモード時/通常モード時において、基準電圧Vrwの生成を切換えるためのテストモードエントリ信号TEを入力するためのテスト入力端子204と、内部で基準電圧Vri1を発生するための内部基準電圧発生回路206とを含む。
データ書込電流調整回路200は、さらに、基準電圧外部入力端子202とノードNf1との間に結合されるトランスファーゲートTGf1と、内部基準電圧発生回路206とノードNf1との間に配置されるトランスファーゲートTGf2とを含む。トランスファーゲートTGf1およびTGf2は、テストモードエントリ信号TEに応じて、相補的にオンする。ノードNf1は、電流源153に相当するNチャネルMOSトランジスタのゲートと結合される。
このような構成とすることにより、テストモードエントリ信号TEがLレベルに非活性化される通常動作時においては、トランスファーゲートTGf2およびトランスファーゲートTGf1は、それぞれオンおよびオフする。したがって、内部基準電圧発生回路206が生成した基準電圧Vri1が、基準電圧Vrwとして電流源153に相当するトランジスタのゲートに入力される。
一方、テストモードエントリ信号TEがHレベルに活性化されるテスト動作時においては、トランスファーゲートTGf1およびトランスファーゲートTGf2は、それぞれオンおよびオフされる。これにより、基準電圧外部入力端子202に外部より印加された基準電圧Vre1が、電流源153に相当するトランジスタのゲートに入力される。
したがって、テストモード時においては、テストモードエントリ信号TEを活性化することにより、外部から任意の電圧レベルの基準電圧Vre1を入力して、データ書込マージンのテストを実行することができる。これにより、MTJメモリセルの磁気特性における製造ばらつきを補償して、データ書込マージンを適切に確保するためのデータ書込電流量の調整テストを実行することができる。この調整テストは、たとえばデータ書込電流±Iwを規格値から徐々に下げていき、すべてのMTJメモリセルにおいて所望のデータ書込マージンが確保されているかどうかを確認すればよい。
内部基準電圧発生回路206が生成する電圧Vri1のレベルは、このような調整テストによって判明した基準電圧Vrwの適正値に設定すればよい。
これにより、製造ばらつきに起因するMTJメモリセルの磁気特性の変動を補償して、適正なデータ書込電流量に基づいて通常動作時におけるデータ書込動作を実行することが可能となる。
図13は、実施の形態2に従うワード線ドライバの構成例を示す回路図である。
図13を参照して、実施の形態2に従うワード線ドライバは、ライトワード線WWL1〜WWLnに対応してそれぞれ設けられるライトワードドライバWWD1〜WWDnを有する。ライトワードドライバWWD1〜WWDnの各々は、たとえばインバータで構成される。なお、以下においては、ライトワードドライバWWD1〜WWDnを総括的に記載する場合には、符号WWDを単に用いることとする。
行デコーダ20は、ロウアドレスRAに応じて、ロウデコード信号RD1〜RDnのうちの選択行に対応する1つをLレベルに活性化する。ロウデコード信号RD1〜RDnは、ワード線ドライバ30に伝達される。ワード線ドライバ30において、ライトワードドライバWWD1〜WWDnは、ロウデコード信号RD1〜RDnをそれぞれ受けて、対応するロウデコード信号がLレベルに活性化された場合において、対応するライトワード線WWLを選択状態(Hレベル)に活性化する。
ワードドライバWWD1〜WWDnは、データ書込時において、選択行に対応するライトワード線WWLに対して、データ書込電流Ipを供給する。
ワード線ドライバ30は、さらに、ワードドライバWWD1〜WWDnにデータ書込電流Ipを供給するためのデータ書込電流供給回路32と、データ書込電流Ipの電流量を調整するためのデータ書込電流調整回路210とをさらに有する。
データ書込電流供給回路32は、ノードNp0およびNp1と電源電圧Vccとの間にそれぞれ電気的に結合されるPチャネルMOSトランジスタ33aおよび33bと、ノードNp1と接地電圧Vssとの間に電気的に結合されるNチャネルMOSトランジスタ34とを有する。ノードNp0には、各ライトワードドライバWWDに供給されるデータ書込電流Ipが伝達される。
ノードNp1は、トランジスタ33aおよび33bのゲートと電気的に結合される。トランジスタ34のゲートにはデータ書込電流調整回路が出力する基準電圧Vrpが入力される。これにより、トランジスタ34は、基準電圧Vrpに応じた電流量を流す電流源として動作する。一方、トランジスタ33a、33bおよび34によってカレントミラー回路が構成されるので、データ書込電流供給回路32によってノードNp0に供給される電流量、すなわちデータ書込電流Ipの電流量を、データ書込電流調整回路210が出力する基準電圧Vrpに応じて調整することができる。
データ書込電流調整回路210は、図12で説明したデータ書込電流調整回路200と同様の構成を有する
すなわち、データ書込電流調整回路210は、外部から基準電圧Vre2を入力するための基準電圧外部入力端子212と、テストモードエントリ信号TEを入力するためのテスト入力端子214と、内部で基準電圧Vri2を発生するための内部基準電圧発生回路216とを含む。
データ書込電流調整回路210は、さらに、基準電圧外部入力端子212とノードNf2との間に結合されるトランスファーゲートTGf3と、内部基準電圧発生回路216とノードNf2との間に配置されるトランスファーゲートTGf4とを含む。トランスファーゲートTGf3およびTGf4は、テストモードエントリ信号TEに応じて、相補的にオンする。ノードNf2は、電流源として動作するトランジスタ34のゲートと結合される。
したがって、通常動作時およびテストモード時のそれぞれにおいて、テストモードエントリ信号TEに応じて、内部基準電圧発生回路216が生成した基準電圧Vri2および基準電圧外部入力端子212に外部より印加された基準電圧Vre2が、トランジスタ34のゲートに入力される。
この結果、テストモード時においては、外部から任意の電圧レベルの基準電圧Vre2を入力して、データ書込マージンのテストを実行することができる。これにより、MTJメモリセルの磁気特性における製造ばらつきを補償して、データ書込マージンを適切に確保するためのデータ書込電流量の調整テストを容易に実行することができる。この調整テストは、たとえばデータ書込電流Ipを規格値から徐々に下げていき、すべてのMTJメモリセルにおいて所望のデータ書込マージンが確保されているかどうかを確認すればよい。
内部基準電圧発生回路216が生成する電圧Vri2のレベルは、このような調整テストによって判明した基準電圧Vrwの適正値に設定すればよい。
これにより、製造ばらつきに起因するMTJメモリセルの磁気特性の変動を補償して、適正なデータ書込電流量に基づいて通常動作時におけるデータ書込動作を実行することが可能となる。
[実施の形態2の変形例]
図14は、実施の形態2の変形例に従うデータ書込電流調整回路230の構成を示す回路図である。
図14を参照して、データ書込電流調整回路230は、データ書込電流の電流量を調整するための基準電圧Vrefを出力する。なお、図14に示すデータ書込電流調整回路230は、ビット線に対するデータ書込電流±Iwを調整するためのデータ書込電流調整回路200およびライトワード線に対するデータ書込電流Ipを調整するためのデータ書込電流調整回路210のいずれとも置き換えて適用することができる。
図14を参照して、データ書込電流調整回路230は、チューニング入力部231aと、チューニング入力部231aに対する設定に応じて基準電圧Vrefを調整する電圧調整部231bとを有する。
電圧調整部231bは、基準電圧Vrefを生成するノードNt1と電源電圧Vccとの間に電気的に結合されるPチャネルMOSトランジスタ232と、ノードNt2の電圧と所定電圧Vref0との間の電圧差を増幅してトランジスタ232のゲートに対して出力するオペアンプ234とを有する。
電圧調整部231bは、さらに、ノードNt1およびNt2の間に電気的に結合されるPチャネルトランジスタ240と、ノードNt2と接地電圧Vssとの間に直列に結合されるPチャネルMOSトランジスタ241、242、243および244とを有する。トランジスタ240〜244のゲートは接地電圧Vssと結合される。これにより、トランジスタ240〜244は、抵抗素子として作用する。
オペアンプ234によってトランジスタ232のゲート電圧を制御することによって、ノードNt2の電圧が所定電圧Vref0と等しくなるように基準電圧Vrefの電圧レベルは制御される。所定電圧Vref0は、基準電圧Vrefを考慮して設定される。
ここで、ノードNt2の電圧Vαは、基準電圧Vrefを抵抗素子として作用するトランジスタ240〜244で分圧して得られる。この分圧比をα(α=Vref/Vα)と定義すると、基準電圧Vrefは、オペアンプ234に入力される所定電圧Vref0を用いて、Vref=α・Vref0で示される。
分圧比αは、チューニング入力部231aに対する入力に応じて設定される、ノードNt1と接地電圧Vssとの間の抵抗値と、ノードNt2と接地電圧Vssとの間の抵抗値との比によって決定される。
このように、基準電圧Vrefを直接プログラムせず、オペアンプ234に対する入力電圧に関する分圧比αをプログラムすることによって、基準電圧Vrefの応答性およびノイズ耐性を高めることができる。
チューニング入力部231aは、トランジスタ241〜243の各々と並列に設けられる、プログラム素子であるヒューズ素子と、トランスファーゲートとの組を有する。たとえば、トランジスタ241と並列に、トランスファーゲートTGt1およびヒューズ素子251が直列に接続されて配置される。トランジスタ242に対しては、直列に接続されるトランスファーゲートTGt2およびヒューズ素子252が配置される。同様に、トランジスタ243と並列に、直列に接続されるトランスファーゲートTGt3およびヒューズ素子253が配置される。
ヒューズ素子251〜253に直接外部からレーザ光を入射する、あるいはブロー入力ノード281〜283を介して外部から高電圧信号を入力することによって、ヒューズをブローすることができる。
チューニング入力部231aは、さらに、データ書込電流のチューニングテスト実行時に活性化される制御信号TTを受ける入力端子270と、チューニングテスト信号TV1〜TV3をそれぞれ入力するための入力端子271〜273と、制御信号TTおよびチューニングテスト信号TV1のレベルに応じてトランスファーゲートTGt1のオン/オフを制御するための論理ゲート261と、制御信号TTおよびチューニングテスト信号TV2のレベルに応じてトランスファーゲートTGt2のオン/オフを制御するための論理ゲート262と、制御信号TTおよびチューニングテスト信号TV3のレベルに応じてトランスファーゲートTGt3のオン/オフを制御するための論理ゲート263とを有する。
通常動作時においては、制御信号TTはLレベルに非活性化されるので、論理ゲート261〜263の出力信号はそれぞれHレベルに設定される。これに応答して、トランスファーゲートTGt1〜Tgt3はいずれもオンするので、分圧比αは、ヒューズ素子251〜253に対するブロー有/無に応じて決定される。
チューニング入力部231aにおいては、入力端子270〜273への入力信号によって論理ゲート262〜264の出力信号をLレベルに設定し、対応するトランスファーゲートTGt1,TGt2,TGt3をオフさせることによって、擬似的にヒューズブローを行なった状態を作り出すことができる。
たとえば、制御信号TTを活性化(Hレベルへ)してチューニングテストを実行する場合において、チューニングテスト信号TV1をHレベルに活性化することによって、トランスファーゲートTGt1をオフすることができ、ヒューズ素子251をブローしたのと等価な状態を作り出すことができる。
同様に、ヒューズ素子252および253に対しても、擬似的にブローされた状態を設定することができる。
したがって、入力端子270〜273に入力される制御信号TTおよびチューニングテスト信号TV1〜TV3によって、分圧比αを変化させて、データ書込電流を調整するための基準電圧Vrefを可変に設定することができる。
したがって、チューニングテスト時においては、実際にヒューズブローを行なうことなく、可逆的に分圧比αを調整して、データ書込マージンを適切に確保するためのデータ書込電流量の調整テストを容易に実行することができる。
チューニングテスト終了後においては、テスト結果に基づいてヒューズ素子を実際にブローすることにより、適切なデータ書込電流を得るための基準電圧Vrefをチューニング入力部231aに不揮発的にプログラムすることができる。この結果、データ書込電流調整回路230は、通常動作時においては、プログラムされた適切な基準電圧Vrefを生成するので、MTJメモリセルの磁気特性における製造ばらつきを補償して、通常動作時におけるデータ書込動作を実行することが可能となる。
なお、図14においては、外部から基準電圧を入力するための、基準電圧外部入力端子202(212)および204(214)と、トランスファーゲートTGf1(TGf3)およびTGf2(TGf4)とを併有する構成を示しているが、これらの要素を省略して、基準電圧Vrefを直接トランジスタ153(34)のゲートに入力する構成としてもデータ書込電流のチューニングテストを実行できる。
このような構成とすることにより、図12および図13に示したデータ書込電流調整回路200および210の構成と比較して、デジタル信号の入力のみでチューニングテストを効率的に実行することができる。また、データ書込電流調整回路200および210中の内部基準電圧発生回路206および216の出力電圧調整に相当する調整を行なう必要がないので、調整負荷が軽減される。
なお、分圧比αを設定するためのトランジスタの数は、図13に示された例に限られず、任意の複数個設けることができる。この場合においては、任意の複数個設けられた抵抗素子として機能するトランジスタと並列に、同様に制御されるトランスファーゲートとヒューズ素子との組および制御信号の入力端子を設ければ、基準電圧Vrefの設定レベルをさらに細密化することができる。
また、図14の構成においては、プログラム素子として、ブロー入力後に切断状態となるヒューズ素子を用いる構成を例示したが、ブロー入力後に導通状態となる、いわゆるアンチヒューズ素子を用いることも可能である。この場合には、チューニングテストを実行するためのトランスファーゲート(図14におけるTGt1〜TGt3)の各々を、アンチヒューズ素子と並列に設ければ、同様の効果を得ることができる。
なお、実施の形態2およびその変形例で説明したデータ書込電流の調整は、実施の形態1およびその変形例で説明したリードゲートを介したデータ読出を実行するMRAMデバイスだけでなく、一般的な構成のMRAMデバイスに適用することが可能である。
図15には、リードゲートを用いずにデータ読出を実行するMRAMデバイスの構成例が示される。
図15を図2と比較して、図15に示される構成においては、メモリセル列にそれぞれ対応して、コラム選択ゲートCSG1〜CSGmが配置される。各コラム選択ゲートは、列選択結果に応じて、対応するビット線対BLPとデータ入出力線対DI/OPとの間を結合する。たとえば、コラム選択ゲートCSG1は、コラム選択線CSL1の電圧に応じて、データ入出力線対DI/OPを構成するデータ入出力線IOおよび/IOを、対応するビット線対BLP1を構成するビット線BL1および/BL1とそれぞれ結合する。
データ入出力線対DI/OPに対するデータ書込電流±Iwの供給は、図10で説明したデータ書込回路51bによって実行することができる。データ書込回路51bに含まれるデータ書込電流供給回路52中の電流源153の電流量を調整するために、図12および図14にそれぞれ示したデータ書込電流調整回路200もしくは230を設けることにより、同様のデータ書込電流の調整を実行することができる。
また、ライトワード線WWLに対するデータ書込電流Ipは、ワード線ドライバ30によって実行されるが、ワード線ドライバ30の構成に、図13で説明した構成を適用することによって、実施の形態2と同様のデータ書込電流の調整を行なうことができる。
図15に示される構成のMRAMデバイスにおいては、データ読出時におけるセンス電流Isをデータ読出回路55dによって供給する必要がある。
データ読出回路55dは、電源電圧Vccを受けて内部ノードNs1およびNs2に一定電流をそれぞれ供給するための電流源161および162と、内部ノードNs1とノードNr1との間に電気的に結合されるN型MOSトランジスタ163と、内部ノードNs2とノードNr2との間に電気的に結合されるN型MOSトランジスタ164と、内部ノードNs1およびNs2の間の電圧レベル差を増幅して読出データDOUTを出力する増幅器165とを有する。
トランジスタ163および164のゲートには基準電圧Vrrが与えられる。電流源161および162の供給電流量および基準電圧Vrrは、センス電流Isの電流量に応じて設定される。抵抗166および167は、内部ノードNs1およびNs2を接地電圧Vssにプルダウンするために設けられる。さらに、ノードNr1およびNr2は、データ入出力線IOおよび/IOとそれぞれ結合される。
このような構成とすることにより、データ読出回路55dは、データ読出時において、データ入出力線IOおよび/IOの各々にセンス電流Isを供給する。さらに、コラム選択ゲートおよびビット線対を介して接続されるMTJメモリセルの記憶データのレベルに応じて、データ入出力線IOおよび/IOにそれぞれ生じる電圧変化に応じて、読出データDOUTを出力する。
[実施の形態3]
実施の形態3においては、データ書込電流を流すためのビット線BLおよびライトワード線WWLを、複数の配線層にわたって形成する構成について説明する。
図16は、本発明の実施の形態3に従うビット線の配置を説明するブロック図である。
図16を参照して、メモリアレイ10に対するデータ読出およびデータ書込は、図15と同様の構成に基づいて、データ書込回路51bおよびデータ読出回路55dによって、データ入出力線対DI/OPを介して実行されるものとする。
メモリセル列のそれぞれに対応して、ビット線対BLP1〜BLPmを形成するビット線BL1〜BLm,/BL1〜/BLm、コラム選択ゲートCSG1〜CSGnおよびコラム選択線CSL1〜CSLmが設けられる。
ビット線BL1〜BLmと、ビット線/BL1〜/BLmとは、異なる配線層に形成される。たとえば、ビット線BL1〜BLmの各々は、金属配線層M3に形成され、ビット線/BL1〜/BLmの各々は、金属配線層M4に形成される。
メモリセルMCは、各ビット線対を形成する一方のビット線BLとそれぞれ結合される。一方、ダミーメモリセルDMCは、各ビット線対を形成する他方のビット線/BLとそれぞれ結合される。
読出/書込制御回路60は、メモリセル列にそれぞれ対応して設けられるイコライズトランジスタ62−1〜62−mを有する。イコライズトランジスタ62は、ビット線イコライズ信号BLEQに応答して、異なる金属配線層に形成されたビット線BLと/BLとの間を短絡する。ビット線イコライズ信号BLEQは、実施の形態1で説明したのと同様に、活性化/非活性化される。
したがって、データ書込時において、ビット線対BLPに供給されるデータ書込電流±Iwは、選択されたメモリセル列において、ビット線BLおよび/BLをそれぞれ異なる方向に流れる往復電流として供給される。したがって、実施の形態1と同様に、データ書込電流供給回路52を含むデータ書込回路51bの構成を適用することができる。
この結果、実施の形態1と同様に、イコライズトランジスタ62によって、データ書込電流±Iwのリターンパスを設けることができるので、読出/書込制御回路60側にデータ書込電流をシンクさせる構成を特別に配置する必要がなく、周辺回路のレイアウトを縮小することが可能となる。
図17は、実施の形態3に従うビット線の第1の配置例を示す構造図である。
図17を参照して、ライトワード線WWLは、金属配線層M2に形成される。ビット線対BLPは、金属配線層M3に形成されるビット線BLと、金属配線層M4に形成されるビット線/BLとを有する。このように、ビット線BLおよび/BLは、異なる金属配線層を用いて、磁気トンネル接合部MTJを上下方向に挟むように形成される。ビット線BLおよび/BLは、メモリアレイ10の端部においてイコライズトランジスタ62によって電気的に結合されて、データ書込電流を流す。
したがって、データ書込時におけるデータ書込電流±Iwは、ビット線BLおよび/BLのそれぞれにおいて、異なる方向に流される。したがって、磁気トンネル接合部MTJにおいて、データ書込電流±Iwによって生じるデータ書込磁界は、ビット線BLによって生じる磁界と、ビット線/BLによって生じる磁界とが強め合う方向に作用する。これにより、データ書込時におけるデータ書込電流±Iwを低減することができる。これにより、MRAMデバイスの消費電流の削減、ビット線電流密度の低下による信頼性の向上およびデータ書込時における発生磁界ノイズの低減を行なうことができる。
反対に、他のメモリセルを含む周辺部においては、ビット線BLおよび/BLbによってそれぞれ生じる磁界は、互いにキャンセルする方向に作用する。この結果、データ書込時における磁界ノイズをさらに抑制することができる。
図18は、実施の形態3に従うビット線の第2の配置例を示す構造図である。
図18を参照して、ライトワード線WWLは、金属配線層M3に配置される。ビット線BLおよび/BLは、磁気トンネル接合部MTJを上下方向に挟むように、異なる金属配線層M2およびM4にそれぞれ配置される。このような構成としても、データ書込電流±Iwによって生じる磁界の方向は図17の場合と同様である。したがって、図17に示す構造を採用した場合と同様の効果を得ることができる。
再び図16を参照して、実施の形態3においては、データ書込時にデータ書込電流を供給する、データ書込回路51bおよびライトワード線WWLを活性化するワード線ドライバ30に対して、MRAMデバイス1に対して外部から供給される外部電源電圧Ext.Vccを直接供給する。
MRAMデバイス1は、さらに、外部電源電圧Ext.Vccを降圧して内部電源電圧Int.Vccを生成する電圧降下回路(VDC:Voltage Down Converter)7を備える。
電圧降下回路7が生成する内部電源電圧Int.Vccは、データ読出回路55d、列デコーダ25、コントロール回路5および行デコーダ20等の、データ読出およびアドレス処理を行なう内部回路に供給される。
このような構成とすることにより、データ書込時において、比較的大きなデータ書込電流±Iwを供給するデータ書込回路およびライトワード線WWLにデータ書込電流Ipを供給するワード線ドライバを外部から印加される外部電源電圧Ext.Vccによって駆動して、これらのデータ書込電流を速やかに供給することができる。
一方、データ書込電流を供給する回路以外の内部回路については、降圧された内部電源電圧Int.Vccによって駆動することによって、これらの内部回路における消費電力の削減および、高集積化のためのデバイス微細化に対応した信頼性の確保を図ることができる。
[実施の形態3の変形例1]
図19は、実施の形態3の変形例1に従うビット線の配置を説明する概念図である。
図19を参照して、各ビット線対BLPを構成するビット線BLおよび/BLは、金属配線層M3およびM4を用いて、メモリアレイ10中の領域CRSで交差するように設けられる。
すなわち、図19に示される構成においては、領域CRSの左側領域においては、ビット線BLおよび/BLは、金属配線層M3およびM4にそれぞれ配置された配線によって形成される。一方、領域CRSの右側領域においては、ビット線BLおよび/BLは、金属配線層M4およびM3にそれぞれ配置された配線によって形成される。
金属配線層M3およびM4にそれぞれ形成されたビット線BLに対応する配線同士は、領域CRSにおいて結合される。同様に、金属配線層M3およびM4にそれぞれ形成されたビット線/BLに対応する配線同士は、領域CRSにおいて結合される。
ビット線BLおよび/BLは、いずれか一方の金属配線層において、メモリセルMCと結合される。図18においては、構造的に磁気トンネル接合部MTJとの距離が小さい、より下層側の金属配線層M3において、ビット線BLおよび/BLは、メモリセルMCと結合される。
このように、同一メモリセル列に属するメモリセルMCは、ビット線BLおよび/BLのいずれかと結合される。したがって、各メモリセル列に対応して、ビット線BLと結合されるダミーメモリセルDMCとビット線/BLと結合されるダミーメモリセルDMCとが配置される。ビット線BLと結合されるダミーメモリセルDMCに対して共通に、ダミーリードワード線DRWL1が配置される。同様に、ビット線/BLと結合されるダミーメモリセルDMCに対しては、ダミーリードワード線DRWL2が配置される。
イコライズトランジスタ62−1〜62−mは、メモリセル列に対応してそれぞれ設けられ、ビット線対を構成するビット線BLおよび/BLの間を、ビット線イコライズ信号BLEQに応答して結合する。
このような構成とすることにより、選択されたメモリセル列において、ビット線BLおよび/BLに対して、イコライズトランジスタ62によって折返される往復電流を流すことによって、折返し型ビット線構成に基づいたデータ書込を実行することができる。
このように、図19に示されるビット線の配置においては、ビット線対を構成するビット線BLおよび/BLの各々に対して結合されるメモリセルの数を同等できるので、同一ビット線対BLPを形成するビット線BLおよび/BL間におけるRC負荷のアンバランスを是正することができる。さらに、ダミーリードセルを用いて、折返し型ビット線構成に基づいた、データ読出動作を実行できるので、データ読出時における動作マージンの向上をさらに達成することができる。
その他の部分の構成およびデータ読出時およびデータ書込時における基本動作は、図15の場合と同様であるので、詳細な説明は繰返さない。
[実施の形態3の変形例2]
以下においては、ライトワード線WWLを複数の金属配線層を用いて形成した場合の構成について説明する。
図20は、実施の形態3の変形例2に従うライトワード線WWLの配置を説明する構造図である。
図20を参照して、ライトワード線WWLは、金属配線層M2に形成されるWWLlと、第4の金属配線層M4に形成されるWWLuとを含む。サブライトワード線WWLuおよびWWLlは、磁気トンネル接合部MTJを上下方向に挟むように配置される。
図21は、同一のライトワード線を形成するサブワード線間の結合を説明する概念図である。
図21(a)および(b)を参照して、同一のライトワード線WWLを形成するサブワード線WWLuおよびWWLlは、メモリアレイ10の端部において電気的に結合される。これにより、データ書込電流Ipをサブワード線WWLuおよびWWLlを用いて往復電流として流すことができる。
図21(a)においては、スルーホール144に配設される金属配線145を介してサブライトワード線WWLuおよびWWLlが電気的に結合される構成が示される。
また、図21(b)に示されるように、サブライトワード線WWLuおよびWWLlの間に電気的に結合されるMOSトランジスタで形成されるライトワード線電流制御スイッチTSWを、両者の間を短絡するために配置することも可能である。
このような構成とすることによって、同一のワード線WWLを形成するサブワード線WWLuおよびWWLlに対して、データ書込電流Ipを折返して互いに逆方向の電流として流すことが可能となる。
再び図20を参照して、サブライトワード線WWLlおよびWWLuにそれぞれ逆方向のデータ書込電流Ipを流すことにより、図16および図17の場合と同様に、サブライトワード線WWLuおよびWWLlによって磁気トンネル接合部MTJにそれぞれ生じるデータ書込磁界は、同一方向に作用する。
また、他のメモリセルを含む周辺部においては、これらのサブライトワード線WWLuおよびWWLlによってそれぞれ生じる磁界は、互いにキャンセルする方向に作用する。これにより、同じ電流値でも、より大きなデータ書込磁界を磁気トンネル接合部MTJに印加することができる。この結果、所望のデータ書込磁界を発生するのに必要なデータ書込電流は低減される。
これにより、MRAMデバイスの消費電流の削減、ライトワード線WWLの電流密度の低減による動作信頼性の向上、およびデータ書込時における発生磁界ノイズ低減を同様に実現することができる。
[実施の形態3の変形例3]
図22は、実施の形態3の変形例3に従うライトワード線の配置を説明する図である。
図22を参照して、行方向に沿ったメモリアレイ10の一端において、行デコーダ20およびワード線ドライバ30に含まれるライトワードドライバWWD1〜WWDnが設けられる。ライトワードドライバWWD1〜WWDnは、ライトワード線WWL1〜WWLnに対応してそれぞれ設けられ、行デコーダ20のデコード結果に応じて、対応するライトワード線WWLを活性化して、データ書込電流Ipを供給する。
各ライトワード線WWLは、図20および21(a)に示される構造で配置される。すなわち、同一のライトワード線WWLを形成するサブライトワード線WWLuおよびWWLlは、メモリアレイ10の他端において、スルーホールを介して金属配線145によって電気的に結合される。
ライトワードドライバWWD1〜WWDnは、対応するライトワード線WWLのうち、サブライトワード線の一方WWLuにデータ書込電流Ipを供給する。同一のライトワード線WWLを形成する他方のサブライトワード線WWLlは、メモリアレイ10の一端(ライトワードドライバWWD側)において、接地電圧Vssと結合される。
このような構成とすることにより、データ書込において、選択されたメモリセル列に対応するワード線WWLにおいて、サブライトワード線WWLuおよびWWLlを用いて、折返された往復電流としてデータ書込電流Ipを流すことができる。なお、ライトワードドライバWWDおよび接地電圧Vssとサブライトワード線WWLuおよびWWLlとの間の接続関係を入れ替えて、サブライトワード線WWLlをライトワードドライバWWDと結合し、サブライトワード線WWLuを接地電圧Vssと結合する構成とすることも可能である。
[実施の形態3の変形例4]
図23は、実施の形態3の変形例4に従うライトワード線の配置を説明する図である。
図23を参照して、実施の形態3の変形例4に従う構成においては、各ライトワード線WWLに対応して設けられるライトワードドライバWWDが、メモリアレイ10の両端に分割配置される。したがって、行デコーダも、奇数行に対応するライトワードドライバを活性化するための行デコーダ20aと、偶数行に対応するライトワードドライバを制御するための行デコーダ20bとに分割配置される。
既に説明したように、ライトワードドライバWWDは、データ書込電流Ipを供給するトランジスタを含む構成となるため、比較的大きなサイズを必要とする。したがって、このようにライトワードドライバWWDをメモリアレイの両側に分割して配置することによって、2行分のレイアウトピッチを活用して、ライトワードドライバWWDを配置できる。これにより、行方向におけるライトワード線WWLの配置をより集積化することができ、効率的にメモリアレイ10の低面積化を図ることが可能となる。
その他の部分の構成および動作については、図22の場合と同様であるので詳細な説明は繰返さない。
[実施の形態3の変形例5]
図24は、実施の形態3の変形例5に従うライトワード線の配置を説明する図である。
図24を参照して、実施の形態3の変形例5に従う構成においては、同一のワード線WWLを形成するサブライトワード線WWLuおよびWWLlは、メモリアレイ10の一端(行デコーダ20側)において、メモリセル行に対応してそれぞれ設けられるライトワード線電流制御スイッチTSWによって電気的に結合される。
図24には、一例として、ライトワード線WWL1およびWWL2に対応してそれぞれ設けられるライトワード線電流制御スイッチTSW1およびTSW2が代表的に示される。ライトワード線電流制御スイッチTSWは、行デコーダ20によって制御されて、対応するメモリセル行が選択された場合において、ターンオンされる。
同一のライトワード線WWLを形成するサブライトワード線WWLuおよびWWLlは、メモリアレイ10の他端において、電源電圧Vccおよび接地電圧Vssとそれぞれ結合される。したがって、行選択結果に基づいて、ライトワード線電流制御スイッチTSWがオンすることによって、対応するライトワード線WWLを構成するサブライトワード線WWLuおよびWWLlに、往復のデータ書込電流Ipを流すことができる。これにより、実施の形態3の変形例3および4と同様の効果を得ることができる。
対応するライトワード線電流制御スイッチTSWがターンオフする期間においては、サブライトワード線WWLuおよびWWLlのそれぞれは、電源電圧Vccおよび接地電圧Vssに設定される。したがって、ライトワード線WWLの選択動作終了後に、ライトワード線WWLの電圧をスタンバイ状態もしくは非選択状態に復帰させる動作を高速化することができる。
図24には、サブライトワード線WWLuおよびWWLlは、メモリアレイ10の他端において、電源電圧Vccおよび接地電圧Vssとそれぞれ結合される構成を例示したが、これらの接続関係を入れ換て、サブライトワード線WWLuおよびWWLlを接地電圧Vssおよび電源電圧Vccとそれぞれ結合する構成とすることも可能である。
すなわち、データ書込時において往復のデータ書込電流Ipを流すために、ライトワード線WWLは長配線化するが、ライトワード線WWLをサブライトワード線WWLuおよびWWLlに分割して、サブライトワード線のそれぞれを所定の電圧レベルに復帰させる構成とすることにより、データ書込電流を往復電流として流すことによる効果を享受しつつ、スタンバイ状態や非選択状態に復帰する動作を高速化することが可能となる。
なお、実施の形態3の変形例3から5においては、本来データ書込動作には無関係なダミーメモリセルDMCに対しても、メモリセルMCに対応するのと同様の構成を有する、ダミーライトワード線DWWL1,DWWL2およびライトワードドライバDWWD1,DWWD2と、ライトワード線電流制御スイッチDTSW1およびDTSW2とのうちの少なくとも一方が配置される。
ただし、ダミーメモリセルDMCに対して、データ書込電流を流す必要はないため、ダミーメモリセルに対応するライトワードドライバDWWD1およびDWWD2の入力は、電源電圧Vccに固定される。したがって、ダミーライトワード線DWWL1,DWWL2は、常時非活性状態(接地電圧Vss)に維持されており、電流が流されることはない。さらに、対応するライトワード線電流制御スイッチDTSWを構成するN型MOSトランジスタのゲートは、接地電圧Vssに固定されて、ターンオフ状態が維持される。
ダミーメモリセルDMCに対応する領域だけ、ライトワード線WWLを配置しない構成を採用した場合には、形状的な連続性が絶たれてしまうため、MRAMデバイスの形成時において形状不良を発生してしまう可能性がある。したがって、データ書込動作が不要なダミーメモリセルに対しても、正規のメモリセルMCに対するのと同様の構成を有するライトワード線、ライトワードドライバおよびおよびその周辺回路(図24におけるライトワード線電流制御スイッチTSW)を配置することによって、MRAMデバイス形成時における形状不良を回避することができる。
なお、実施の形態3およびその変形例に従う、ビット線およびライトワード線の配置を、実施の形態1および2の各々もしくはこれらを組み合わせた構成とすることも可能である。この場合には、データ書込回路およびデータ読出回路の構成を、実施の形態1,2およびこれらの変形例においてそれぞれ説明した構成とすればよい。
[実施の形態4]
図25は、実施の形態4に従うMTJメモリセルの構成を示す図である。
図25を参照して実施の形態4に従うMTJメモリセルMCDは、図90に示した構成と同様に、磁気トンネル接合部MTJおよびアクセスダイオードDMを備える。MTJメモリセルMCDにおいては、リードワード線RWLとライトワード線WWLとが分割して配置される点が、図90に示した構成と異なる。ビット線BLは、ライトワード線WWLおよびリードワード線RWLと交差する方向に配置され、磁気トンネル接合部MTJと電気的に結合される。
アクセスダイオードDMは、磁気トンネル接合部MTJからリードワード線RWLに向かう方向を順方向として、両者の間に結合される。ライトワード線WWLは、他の配線と接続されることなく、磁気トンネル接合部MTJと近接して設けられる。
図26は、MTJメモリセルMCDを半導体基板上に配置した場合の構造図である。
図26を参照して、半導体主基板SUB上に形成されるN型ウェルNWLは、アクセスダイオードDMのカソードに相当する。半導体基板上にMTJメモリセルを行列状に配置する場合においては、たとえば、同一行に属するMTJメモリセルに対して、N型ウェルNWL同士を電気的に結合することによって、リードワード線RWLを特に設けることなく、図25に示されたアクセスダイオードDMとリードワード線RWLとの結合関係が実現できる。
N型ウェルNWL上に設けられたP型領域PARは、アクセスダイオードDMのアノードに相当する。P型領域PARは、バリアメタル140および金属膜150を介して磁気トンネル接合部MTJと電気的に結合される。
ライトワード線WWLおよびビット線BLは、金属配線層M1および金属配線層M2にそれぞれ配置される。ビット線BLは、磁気トンネル接合部MTJと結合するように配置される。
図27は、MTJメモリセルMCDに対する読出動作および書込動作を説明するタイミングチャートである。
図27を参照して、データ書込時においては、リードワード線RWL、すなわちN型ウェルNWLの電圧は、Hレベル(電源電圧Vcc)に設定される。データ読出においては、リードワード線RWLには電流は流れない。
選択されたメモリセルに対応するライトワード線WWLは、電源電圧Vccが印加されて、データ書込電流Ipが流される。また、ビット線BLについても、書込データのデータレベルに応じて、ビット線BLの両端の一方ずつを電源電圧Vccおよび接地電圧Vssに設定することにより、書込データのデータレベルに応じたデータ書込電流±Iwをビット線BLに流すことができる。
このようにして流されるデータ書込電流Ipおよび±Iwによって、MTJメモリセルに対するデータ書込が実行される。この場合において、リードワード線RWLが電源電圧Vccに設定されていることから、データ書込時においては、アクセスダイオードDMは確実にオフされる。したがって、図90に示されたMTJメモリセルと比較して、データ書込動作の安定化を図ることができる。
次に、データ読出時の動作について説明する。
データ読出前において、ビット線BLは、接地電圧Vssにプリチャージされる。
データ読出の対象となるメモリセルMCDに対応するリードワード線RWLは、データ読出時において活性状態(Lレベル:接地電圧Vss)に駆動される。これに応じて、アクセスダイオードDMは順バイアスされるので、ビット線BL〜磁気トンネル接合部MTJ〜アクセスダイオードDM〜RWL(接地電圧Vss)の経路にセンス電流Isを流して、データ読出を実行することができる。
具体的には、センス電流Isによって、ビット線BLに生じる電圧変化を増幅することによって、磁気トンネル接合部MTJに記憶されたデータの読出を行なうことができる。
なお、図26に示されるように、ビット線BLと磁気トンネル接合部MTJとの間の距離は、ライトワード線WWLと磁気トンネル接合部MTJとの距離よりも小さいので、同一の電流量を流した場合においても、ビット線BLを流れるデータ書込電流によって生じる磁界の方が、ライトワード線WWLを流れるデータ書込電流によって生じる磁界よりも大きい。
したがって、ほぼ同じ強度のデータ書込磁界を磁気トンネル接合部MTJに与えるためには、ワード線WWLに対して、ビット線BLよりも大きなデータ書込電流を流す必要がある。ビット線BLおよびライトワード線WWLは、電気抵抗値を小さくするためにメタル配線層に形成される。しかし、配線に流れる電流密度が過大となると、エレクトロマイグレーション現象に起因する断線や配線間短絡が発生して、動作の信頼性に支障をきたす場合がある。このため、データ書込電流が流れる配線の電流密度を抑制することが望ましい。
したがって、図25に示されるMTJメモリセルを半導体基板上に配置する場合には、ライトワード線WWLの断面積を、より磁気トンネル接合部MTJに近いビット線BLよりも大きくすることによって、大きなデータ書込電流を流す必要があるライトワード線WWLの電流密度を抑制して、MRAMデバイスの信頼性を向上させることができる。
また、磁気トンネル接合部MTJとの距離が大きく、より大きなデータ書込電流を流す必要がある金属配線(図26においてはライトワード線WWL)を、エレクトロマイグレーション耐性の高い材料によって形成することも、信頼性の向上に効果がある。たとえば、他の金属配線がアルミ合金(Al合金)で形成される場合に、エレクトロマイグレーション耐性を考慮する必要のある金属配線を銅(Cu)によって形成すればよい。
図28は、MTJメモリセルMCDを行列状に配置したメモリアレイの構成を示す概念図である。
図28を参照して、半導体基板上に、MTJメモリセルを行列状に配することによって、高集積化したMRAMデバイスを実現することができる。図28においては、MTJメモリセルMCDをn行×m列に配置する場合が示される。
既に説明したように、各MTJメモリセルMCDに対して、ビット線BL、ライトワード線WWLおよびリードワード線RWLを配置する必要がある。したがって、行列状に配置されたn×m個のMTJメモリセルに対して、n本のライトワード線WWL1〜WWLnおよびリードワード線RWL1〜RWLnと、m本のビット線BL1〜BLmとが配置される。
図29は、ライトワード線WWLを共有して行列状に配置されたMTJメモリセルによって形成されるメモリアレイの構成を示す概念図である。
図29を参照して、図25に示される構成を有するMTJメモリセルMCDに対応する、リードワード線RWLおよびライトワード線WWLは、行方向に沿って配置されるが、ライトワード線WWLは、隣接するメモリセル間で共有される。
たとえば、リードワード線RWL1と結合されるMTJメモリセルと、リードワード線RWL2と結合されるMTJメモリセルとは、ライトワード線WWL1を共有する。
このように、ライトワード線WWLを共有することによって、メモリアレイ全体におけるライトワード線WWLの配置本数を削減することができる。これにより、メモリアレイにおけるMTJメモリセルの配置を高集積化して、チップ面積の削減を図ることができる。
また、このように、ライトワード線WWLの配置本数を削減することによって、図26に示した金属配線層M1において、ライトワード線WWLピッチの配線ピッチを確保することができる。これにより、ライトワード線WWLの配線幅を容易に広くすることができる。これにより、ライトワード線WWLの断面積を、磁気トンネル接合部MTJに対してより近接したビット線BLよりも大きく設定することが容易になる。この結果、エレクトロマイグレーションの発生を抑制してMRAMデバイスの信頼性向上を容易に図ることが可能となる。
[実施の形態4の変形例]
このような配線の共有は、従来の技術で説明した図90に示す構成のMTJメモリセルに対しても適用することができる。
図30は、MTJメモリセルの実施の形態4の変形例に従う配置を示す概念図である。
図30においては、図90に示す構成を有するMTJメモリセルMCD´が集積配置されたメモリアレイが示される。
図30を参照して、実施の形態4の変形例においては、行列状に配置されたMTJメモリセルにおいて、列方向に隣接するメモリセルMCD´は、同一のワード線WLを共有する。たとえば、第1番目のメモリセル行に属するメモリセルMCD´と、第2番目のメモリセル行に属するメモリセルMCD´とは、同一のワード線WL1を共有する。
このような構成とすることにより、メモリアレイ全体におけるワード線WLの本数を削減して、MTJメモリセルを高集積化して、チップ面積の削減を図ることができる。
再び図91を参照して、図90に示されたMTJメモリセルにおいても、ワード線WLと磁気トンネル接合部MTJとの間の距離は、ビット線BLと磁気トンネル接合部MTJとの間の距離よりも大きいので、ワード線WLにより大きなデータ書込電流を流す必要が生じる。したがって、このようなMTJメモリセルにおいては、ワード線WLの電流密度低減を図ることが、動作信頼性の確保上重要である。
実施の形態4の変形例においては、より大きなデータ書込電流を流す必要があるワード線WLの配線ピッチを容易に確保できるので、ワード線WLの電流密度を抑制して、MRAMデバイスの信頼性向上を図ることができる。また、実施の形態4で説明したのと同様に、より大きなデータ書込電流を流す必要のある配線の材質を耐エレクトロマイグレーション性の高いに選定することによって、MARAデバイスの動作信頼性をさらに高めることができる。
[実施の形態5]
実施の形態5以降においては、リードワード線RWLおよびライトワード線WWLを互いに異なる方向に沿って配置する構成とすることによる、メモリアレイの高集積化について説明する。
図31は、本発明の実施の形態5に従うMRAMデバイス2の全体構成を示す概略ブロック図である。
図31を参照して、MRAMデバイス2においては、リードワード線RWLおよびライトワード線WWLは、メモリアレイ10上において、行方向および列方向にそれぞれ沿って配置される。
これに対応して、ビット線は、リードビット線RBLおよびライトビット線WBLに分割されて、メモリアレイ10上において、列方向および行方向にそれぞれ沿って配置される。
したがって、MRAMデバイス2は、図1に示したMRAMデバイス1と比較して、ワード線ドライバ30がリードワード線ドライバ30rおよびライトワード線ドライバ30wに分割配置される点が異なる。
さらに、読出/書込制御回路50,60についても、メモリアレイ10に行方向に隣接して配置される書込制御回路50w,60wおよび読出制御回路50rに分割して配置される。
これ以外の部分の構成および動作は、MRAM1と同様であるので、詳細な説明は繰り返さない。
図32は、実施の形態5に従うMTJメモリセルの接続態様を示す回路図である。
図32を参照して、磁気トンネル接合部MTJおよびアクセストランジスタATRを有するMTJメモリセルに対して、リードワード線RWL、ライトワード線WWL、ライトビット線WBLおよびリードビット線RBLが設けられる。アクセストランジスタATRには、半導体基板SUB上に形成された電界効果トランジスタであるMOSトランジスタが代表的に適用される。
アクセストランジスタATRのゲートは、リードワード線RWLと結合される。アクセストランジスタATRは、リードワード線RWLが選択状態(Hレベル:電源電圧Vcc)に活性化されるとターンオンして、磁気トンネル接合部MTJを含む電流経路を形成する。一方、リードワード線RWLが非選択状態(Lレベル:接地電圧Vss)に非活性化される場合には、アクセストランジスタATRはターンオフされるので、磁気トンネル接合部MTJを含む電流経路は形成されない。
ライトワード線WWLおよびライトビット線WBLとは、磁気トンネル接合部MTJと近接するように、互いに直交する方向に配置される。このように、リードワード線RWLとライトワード線WWLとを互いに直交する方向に配置することによって、リードワード線ドライバ30rとライトワード線ドライバ30wとを分割して配置することができる。
また、ライトワード線WWLは、MTJメモリセルの他の部位と結合することなく、独立して配置することができるので、磁気トンネル接合部MTJとの間における磁気カップリングの向上を優先して配置することができる。これにより、ライトワード線WWLを流れるデータ書込電流Ipを抑制することができる。
リードワード線RWLおよびライトワード線WWLは、データ読出時およびデータ書込時においてそれぞれ独立に活性化されるので、これらのドライバは元来独立なものとして設計することができる。したがって、ライトワード線ドライバ30wとリードワード線ドライバ30rとを分割して小型化し、メモリアレイ10に隣接する、異なる領域にそれぞれ配置することができるので、レイアウトの自由度を向上させて、レイアウト面積すなわちMRAMデバイスのチップ面積を減少させることができる。
磁気トンネル接合部MTJは、リードビット線RBLとアクセストランジスタATRとの間に電気的に結合される。したがって、データ読出時において、電流を流す必要がないライトビット線WBLの電圧レベルを接地電圧Vssに設定することによって、アクセストランジスタATRのターンオンに応答して、リードビット線RBL〜磁気トンネル接合部MTJ〜アクセストランジスタATR〜ライトビット線WBL(接地電圧Vss)の電流経路が形成される。この電流経路にセンス電流Isを流すことによって、磁気トンネル接合部MTJの記憶データのレベルに応じた電圧変化をリードビット線RBLに生じさせて、記憶データを読出ことができる。
データ書込時においては、ライトワード線WWLおよびライトビット線WBLにそれぞれデータ書込電流が流され、これらのデータ書込電流によってそれぞれ生じる磁界の和が、一定磁界すなわち図86に示されるアステロイド特性線を超える領域に達することによって、磁気トンネル接合部MTJに記憶データが書込まれる。
図33は、実施の形態5に従うMTJメモリセルに対するデータ書込およびデータ読出を説明するためのタイミングチャート図である。
まず、データ書込時の動作について説明する。
ライトワード線ドライバ30wは、列デコーダ25の列選択結果に応じて、選択列に対応するライトワード線WWLの電圧を選択状態(Hレベル)に駆動する。非選択列においては、ライトワード線WWLの電圧レベルは非選択状態(Lレベル)に維持される。ワード線電流制御回路40によって各ライトワード線WWLは接地電圧Vssと結合されているので、選択列においてライトワード線WWLにデータ書込電流Ipが流れる。
リードワード線RWLは、データ書込時においては非選択状態(Lレベル)に維持される。データ書込時においては、読出制御回路50rは、センス電流Isを供給せず、リードビット線RBLを高電圧状態(Vcc)にプリチャージする。また、アクセストランジスタATRはターンオフ状態を維持するので、データ書込時においては、リードビット線RBLに電流は流れない。
書込制御回路50wおよび60wは、メモリアレイ10の両端におけるライトビット線WBLの電圧を制御することによって、書込データDINのデータレベルに応じた方向のデータ書込電流を生じさせる。
たとえば、“1”の記憶データを書込む場合には、書込制御回路60w側のビット線電圧を高電圧状態(電源電圧Vcc)に設定し、反対側の書込制御回路50w側のビット線電圧を低電圧状態(接地電圧Vss)に設定する。これにより、書込制御回路60wから50wに向かう方向にデータ書込電流+Iwがライトビット線WBLを流れる。
一方、“0”の記憶データを書込む場合には、書込制御回路50w側および60w側のビット線電圧を高電圧状態および低電圧状態にそれぞれ設定し、書込制御回路50wから60wへ向かう方向にデータ書込電流−Iwがライトビット線WBLを流れる。この際に、データ書込電流±Iwは、行デコーダ20の行選択結果に応じて、選択行に対応するライトビット線WBLに選択的に流される。
このように、データ書込電流Ipおよび±Iwの方向を設定することにより、データ書込時において、書込まれる記憶データのレベル“1”,“0”に応じて、逆方向のデータ書込電流+Iwおよび−Iwのいずれか一方を選択して、ライトワード線WWLのデータ書込電流Ipをデータレベルに関係なく一定方向に固定することができる。これにより、ライトワード線WWLに流れるデータ書込電流Ipの方向を常に一定にすることができるので、既に説明したように、ワード線電流制御回路40の構成を簡略化することができる。
次にデータ読出動作について説明する。
データ読出時においては、ライトワード線WWLは非選択状態(Lレベル)に維持され、その電圧レベルはワード線電流制御回路40によって接地電圧Vssに固定される。データ読出時において、書込制御回路50wおよび60wは、ライトビット線WBLに対するデータ書込電流の供給を停止するとともに、ライトビット線WBLを接地電圧Vssに設定する。
一方、リードワード線ドライバ30rは、行デコーダ20の行選択結果に応じて、選択行に対応するリードワード線RWLを選択状態(Hレベル)に駆動する。非選択行においては、リードワード線RWLの電圧レベルは非選択状態(Lレベル)に維持される。読出制御回路50rは、データ読出時において、データ読出を実行するための一定量のセンス電流Isを選択列のリードビット線RBLに供給する。リードビット線RBLは、データ読出前において高電圧状態(Vcc)にプリチャージされているので、リードワード線RWLの活性化に応答したアクセストランジスタATRのターンオンによって、センス電流Isの電流経路がMTJメモリセル内に形成され、記憶データに応じた電圧変化(降下)がリードビット線RBLに生じる。
図33においては、一例として記憶されるデータレベルが“1”である場合に、固定磁気層FLと自由磁気層VLとにおける磁界方向が同一であるとすると、記憶データが“1”である場合にリードビット線RBLの電圧変化ΔV1は小さく、記憶データが“0”である場合のリードビット線RBLの電圧変化ΔV2は、ΔV1よりも大きくなる。これらの電圧降下ΔV1およびΔV2の差を検知することによって、MTJメモリセルの記憶データを読出すことができる。
また、リードビット線RBLにおいて、データ読出に備えたプリチャージ電圧とデータ書込時における設定電圧とを同一の電源電圧Vccに揃えているので、データ読出の開始時におけるプリチャージ動作を効率化することができ、データ読出動作の高速化が図られる。なお、リードビット線RBLのプリチャージ電圧を接地線圧Vssとする場合にも、データ書込時における設定電圧を接地電圧Vssとすればよい。
同様に、データ読出時に接地電圧Vssに設定する必要があるライトビット線WBLについても、データ書込終了後の設定電圧を接地電圧Vssに揃えることによって、データ読出動作の高速化が図られる。
図34は、実施の形態5に従うMTJメモリセルの配置を説明する構造図である。
図34を参照して、アクセストランジスタATRは、半導体基板SUB上のp型領域PARに形成される。ライトビット線WBLは、第1の金属配線層M1に形成されて、アクセストランジスタATRのソース/ドレイン領域の一方110と電気的に結合される。他方のソース/ドレイン領域120は、第1の金属配線層M1に設けられた金属配線、バリアメタル140およびコンタクトホールに形成された金属膜150を経由して、磁気トンネル接合部MTJと電気的に結合される。
リードビット線RBLは、磁気トンネル接合部MTJと電気的に結合するように、第3の金属配線層M3に設けられる。ライトワード線WWLは、第2の金属配線層M2に配置される。ライトワード線WWLは、MTJメモリセルの他の部位と結合することなく、独立して配置することができるので、磁気トンネル接合部MTJとの間の磁気カップリングを高めることができるように、自由に配置することができる。
このような構成とすることにより、MTJメモリセルに対して、リードワード線RWLとライトワード線WWLとを互いに直交する方向に配置して、リードワード線RWLおよびライトワード線WWLにそれぞれ対応するリードワード線ドライバ30rおよびライトワード線ドライバ30wを独立に配置してレイアウトの自由度を高めることができる。データ読出時におけるワード線駆動電流が過大になることを防いで、不要な磁気ノイズの発生を防止することができる。
図35は、メモリアレイ10およびその周辺回路の実施の形態5に従う構成を説明するための図である。
図35を参照して、実施の形態5に従うメモリアレイ10においては、図32に示される構成を有するメモリセルMCが行列状に配置される。リードワード線RWLおよびライトワード線WWLは、行方向および列方向に沿ってそれぞれ配置され、リードビット線RBLおよびライトビット線WBLは、列方向および行方向に沿ってそれぞれ配置される。
ワード線電流制御回路40は、各ライトワード線WWLを接地電圧Vssと結合する。これにより、データ読出時およびデータ書込時における、ライトワード線WWLの電圧および電流を図33に示されるように制御することができる。
行方向に隣接するメモリセルは、リードビット線RBLを共有する。また、列方向に隣接するメモリセルは、ライトビット線WBLを共有する。
たとえば、第1番目および第2番目のメモリセル列に属するメモリセル群は、同一のリードビット線RBL1を共有し、第3番目および第4番目のメモリセル列に属するメモリセル群は、同一のリードビット線RBL2を共有する。さらに、第2番目および第3番目のメモリセル行に属するメモリセル群によって、ライトビット線WBL2が共有される。以降のメモリセル行およびメモリセル列に対しても、リードビット線RBLおよびライトビット線WBLは、同様に配置される。
同一のリードビット線RBLもしくはライトビット線WBLに対応して、複数のメモリセルMCがデータ読出もしくはデータ書込の対象となるとデータ衝突が発生するので、メモリセルMCは交互配置される。
このような構成とすることにより、メモリアレイ10におけるリードビット線RBLおよびライトビット線WBLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
次に、センス電流Isおよびデータ書込電流±Iwを流すための周辺回路の構成について説明する。
データ読出に関するコラム選択は、リードビット線RBLごとに設けられたリードコラム選択線RCSLおよびリードコラム選択ゲートRCSGによって実行される。図35においては、リードビット線RBL1およびRBL2に対応して設けられるリードコラム選択線RCSL1、RCSL2およびリードコラム選択ゲートRCSG1、RCSG2が代表的に示される。
列デコーダ25は、データ読出時において、列選択結果に応じて、複数のリードコラム選択線RCSLのうちの1本を選択状態(Hレベル)に活性化する。
リードコラム選択ゲートRCSGは、対応するリードコラム選択線RCSLの電圧に応じて、リードデータ線RDLと対応するリードビット線RBLとを接続する。リードデータ線RDLには、データ読出回路55eによって、センス電流Isが供給される。
図36は、データ読出回路55eの構成を示す回路図である。
図36を参照して、データ読出回路55eは、図15に示したデータ読出回路55dと比較して、ノードNr1に対してのみセンス電流Isを供給する点で異なる。これに対応して、図15に示されたトランジスタ164は省略され、参照電圧Vrrは、トランジスタ163のゲートのみに入力される。
データ読出回路55eは、センス電流Isによって生じる電圧降下を、基準となる電圧降下ΔVrと比較して読出データDOUTのデータレベルを検知する。ΔVrは、Hレベルデータを読出した場合におけるデータ線の電圧降下をΔVhとし、Lレベルデータを読出した場合におけるデータ線の電圧降下をΔVlとすると、ΔVhとΔVlとの中間値となるように設定される。
したがって、データ読出回路55eにおいては、ノードNs2の電圧レベルが(Vcc−ΔVr)となるように抵抗167の抵抗値は設定される。
再び図35を参照して、リードコラム選択ゲートRCSGを介して、列選択結果に応じたリードビット線RBLに選択的に、センス電流Isが供給される。
行選択結果に応じて、リードワード線ドライバ30rは、リードワード線RWLを選択的に活性化する。これにより、選択されたメモリセル行に対応するMTJメモリセルにセンス電流Isを流すことができる。
一方、データ書込に関するコラム選択は、列選択結果に応じた、ライトワード線ドライバ30wによる、ライトワード線WWLの選択的な活性化によって実行される。各ライトワード線WWLは、ワード線電流制御回路40において、接地電圧Vssと結合される。
ライトビット線WBLは、ライトワード線WWLと直交する方向に、メモリセル行に対応して設けられる。したがって、ライトビット線WBLごとに設けられたライトロウ選択線およびライトロウ選択ゲートによって、データ書込に関する行選択が実行される。
図35においては、ライトビット線WBL1およびWBL2に対応して設けられるライトロウ選択線WRSL1、WRSL2およびライトロウ選択ゲートWRSG1、WRSG2が代表的に示される。以下においては、リードロウ選択線およびライトロウ選択ゲートを総括的に表記する場合には、符号WRSLおよびWRSGをそれぞれ用いることとする。
ライトロウ選択ゲートWRSGは、対応するライトビット線WBLとライトデータ線WDLとの間に電気的に結合されて、対応するライトロウ選択線WRSLの電圧に応じてオン/オフする。
読出/書込制御回路60は、ライトビット線WBLに対応してそれぞれ配置される、ビット線電流制御トランジスタを含む。図35においては、ライトビット線WBL1,WBL2に対応してそれぞれ設けられるビット線電流制御トランジスタ63−1,63−2が代表的に示される。以下においては、これらのビット線電流制御トランジスタを総称する場合には、符号63を用いることとする。
ビット線電流制御トランジスタ63は、対応するライトビット線WBLとライトデータ線/WDLとの間に電気的に結合されて、対応するライトロウ選択線WRSLの電圧に応じてオン/オフする。
ライトデータ線WDLおよび/WDLに対しては,図7に示したデータ書込電流51bによってデータ書込電流±Iwが供給される。したがって、行デコーダ20における行選択結果に応じて、選択されたメモリセル行に対応するライトビット線WBLにデータ書込電流±Iwを流すことができる。
読出/書込制御回路60は、さらに、リードビット線RBLに対応してそれぞれ配置されるプリチャージトランジスタと、ライトビット線WBLに対応して配置されるライトビット線電圧制御トランジスタとを含む。
図35においては、リードビット線RBL1,RBL2に対応してそれぞれ設けられるプリチャージトランジスタ64−1,64−2とライトビット線WBL1,WBL2に対応してそれぞれ設けられるライトビット線電圧制御トランジスタ65−1,65−2とが代表的に示される。以下においては、これらの複数のライトビット線電圧制御トランジスタを総称する場合には、符号65を用いることとする。
ライトビット線電圧制御トランジスタ65の各々は、データ読出時においてオンして、センス電流Isの電流経路を確保するために、対応するライトビット線WBLを接地電圧Vssと結合する。データ読出時以外には、各ライトビット線電圧制御トランジスタ65はオフされて、各ライトビット線WBLは接地電圧Vssと切離される。プリチャージトランジスタ64の動作は、図2で説明したのと同様であるので、説明は繰り返さない。
このような構成とすることにより、データ書込時においては、選択されたメモリセル行に対応するライトビット線WBLに対して、ライトデータ線WDL〜ライトロウ選択ゲートWRSG〜ライトビット線WBL〜ビット線電流制御トランジスタ63〜ライトデータ線/WDLの経路にデータ書込電流±Iwを流すことができる。なお、データ書込電流±Iwの方向は、実施の形態1におけるライトデータバスWDB,/WDBと同様にライトデータ線WDL,/WDLの電圧を設定することによって制御できる。したがって、実施の形態1と同様に、データ書込に関連する周辺回路、すなわちデータ書込回路50wおよび読出/書込制御回路60の構成を簡易にすることができる。
このように、リードワード線RWLとライトワード線WWLとを直交配置し、かつライトビット線WBLおよびリードビット線RBLを隣接メモリセル間で共有する構成においても、図33に示したようなデータ書込およびデータ読出を実行することができる。
このような構成とすることにより、メモリアレイ10におけるライトビット線WBLおよびリードビット線RBLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
また、ライトビット線WBLの配線ピッチの緩和によって、ライトビット線WBLの配線幅をより広く確保することができる。これにより、以下に述べる効果がさらに生じる。
既に説明したように、データ書込時においては、ライトビット線WBLおよびライトワード線WWLの両方にデータ書込電流を流すことが必要である。
図34に示したように実施の形態5に従うMTJメモリセルの構成においては、高さ方向におけるライトビット線WBLと磁気トンネル接合部MTJとの間の距離は、ライトワード線WWLと磁気トンネル接合部MTJとの間の距離よりも大きい。したがって、データ書込時において、磁気トンネル接合部MTJとの間の距離が大きいライトビット線WBLに対して、より大きな電流を流す必要が生じる。
しかし、ライトビット線WBLは、隣接するメモリセル列間で共有されるため、メモリセル行2行分の配置スペースを用いてライトビット線WBLを配置することができる。したがって、各ライトビット線WBLの配線幅を広くして、少なくともライトワード線WWLよりも広い配線幅、すなわち大きな断面積を確保して、電流密度を抑制できる。
このように、データ書込電流を流す配線のうちの、構造上磁気トンネル接合部MTJからの距離がより大きい一方の配線を、隣接するメモリセル間で共有する構成とすることによって、MRAMデバイスの信頼性を向上させることができる。
また、磁気トンネル接合部MTJとの間の距離が大きい金属配線(図34におけるライトビット線WBL)を、エレクトロマイグレーション耐性の高い材料によって形成することも信頼性の向上に効果がある。たとえば、他の金属配線がアルミ合金(Al合金)で形成される場合に、エレクトロマイグレーション耐性を考慮する必要のある金属配線を銅(Cu)によって形成すればよい。
[実施の形態5の変形例1]
図37は、メモリアレイ10およびその周辺回路の実施の形態5の変形例1に従う構成を説明するための図である。
図37を参照して、実施の形態5の変形例1に従うメモリアレイ10においては、隣接するメモリセルは、同一のライトワード線WWLを共有する。たとえば、第1番目および第2番目のメモリセル列に属するメモリセル群は、1本のライトワード線WWL1を共有する。以降のメモリセル列に対しても、ライトワード線WWLは、同様に配置される。
ここで、データ書込を正常に実行するためには、同一のライトワード線WWLおよび同一のライトビット線WBLの交点に配置されるメモリセルMCが複数個存在しないことが必要である。したがって、メモリセルMCは交互配置される。
リードビット線RBLおよびライトビット線WBLに対する、データ書込およびデータ読出に関する周辺回路の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態5と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
[実施の形態5の変形例2]
図38は、メモリアレイ10およびその周辺回路の実施の形態5の変形例2に従う構成を説明するための図である。
図38を参照して、実施の形態5の変形例2に従うメモリアレイ10においては、実施の形態5の変形例1に従う構成と比較して、列方向に隣接するメモリセルによって、同一のリードワード線RWLがさらに共有される。たとえば、第1番目および第2番目のメモリセル行に属するメモリセル群は、同一のリードワード線RWL1を共有する。以降のメモリセル行に対しても、リードワード線RWLは、同様に配置される。
ここで、データ読出およびデータ書込を正常に実行するためには、1本ののリードワード線RWLもしくはライトワード線WWLによって選択される複数メモリセルMCが、同一のリードビット線RBLあるいはライトビット線WBLに同時に結合されないことが必要である。したがって、リードビット線RBLおよびライトビット線WBLは、各メモリセル列および各メモリセル行ごとにそれぞれ配置され、さらに、メモリセルMCは交互配置される。
その他の部分の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態5と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ10におけるリードワード線RWLおよびライトワード線WWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
[実施の形態5の変形例3]
図39は、実施の形態5の変形例3に従うメモリアレイ10および周辺回路の構成を示すブロック図である。
図39を参照して、行列状に配置された実施の形態5に従う構成のメモリセルに対して、隣接する2個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する2本のリードビット線RBLを用いて折返し型ビット線構成が実現される。たとえば、第1番目および第2番目のメモリセル列にそれぞれ対応するリードビット線RBL1およびRBL2によって、リードビット線対を構成することができる。この場合は、リードビット線RBL2は、リードビット線RBL1と相補に設けられるので、リードビット線/RBL1とも表記する。
以下においては、各リードビット線対を構成するリードビット線のうち、奇数番目のメモリセル列に対応する一方ずつおよび、偶数番目のメモリセル列に対応する他方ずつのそれぞれをリードビット線RBLおよび/RBLとも総称する。
リードコラム選択線は、リードビット線対ごとに、すなわちメモリセル列の組ごとに設けられる。したがって、同一の組に対応する2個のリードコラム選択ゲートRCSGは、共通のリードコラム選択線RCSLに応答して、オン/オフする。
たとえば、第1番目および第2番目のメモリセル列に対応するリードコラム選択ゲートRCSG1およびRCSG2は、共通のリードコラム選択線RCSL1に応じて動作する。奇数列のリードビット線RBLに対応して設けられるリードコラム選択ゲートRCSG1,RCSG3,…は、対応するリードビット線RBLとリードデータ線RDLとの間に電気的に結合される。一方、偶数列のリードビット線/RBLに対応して設けられるリードコラム選択ゲートRCSG2,RCSG4,…は、対応するリードビット線/RBLとリードデータ線/RDLとの間に電気的に結合される。
列選択結果に応じて活性化されたリードコラム選択線RCSLに応答して、対応する2個のリードコラム選択ゲートRCSGがオンする。この結果、選択されたメモリセル列に対応するリードビット線対を構成するリードビット線RBLおよび/RBLは、リードデータ線対を構成するリードデータ線RDLおよび/RDLと電気的に結合される。
さらに、リードビット線RBLおよび/RBLの各々に対応して、図35で説明したのと同様のプリチャージトランジスタ64が配置される。すでに説明したように、データ読出時においては、プリチャージトランジスタ64はオフされる。
この結果、選択されたメモリセル列に対応するリードビット線RBLおよび/RBLの各々には、データ読出回路55dによって供給されるセンス電流Isが流される。データ読出回路55dの構成は,図15にすでに示したので,詳細な説明は繰り返さない。
したがって、データ読出は、リードビット線RBLおよび/RBLの一方ずつと選択的に結合可能な、実施の形態1と同様のダミーメモリセルDMCを用いて実行される。これにより、いわゆる折返し型ビット線構成に基づいて、データ読出のマージンを確保することができる。
同様に、隣接する2個のメモリセル行によって形成されるメモリセル行の組ごとに、対応する2本のライトビット線WBLを用いて折返し型ビット線構成が実現される。たとえば、第1番目および第2番目のメモリセル行にそれぞれ対応するライトビット線WBL1およびWBL2によって、ライトビット線対を構成することができる。この場合は、ライトビット線WBL2は、ライトビット線WBL1と相補に設けられるので、ライトビット線/WBL1とも表記する。
以降のメモリセル列に対しても同様に、メモリセル列および行の組ごとにライトビット線対およびリードビット線対を構成するように、各リードビット線RBLおよびライトビット線WBLは配置される。
各ライトビット線対を構成するライトビット線のうち、奇数番目のメモリセル行に対応する一方ずつおよび、偶数番目のメモリセル列に対応する他方ずつのそれぞれをライトビット線WBLおよび/WBLとも総称する。これにより、いわゆる折返し型ビット線構成に基づいてデータ書込を実行することができる。
ライトロウ選択線WRSLは、ライトビット線対ごとに、すなわちメモリセル行の組ごとに設けられる。したがって、同一の組に対応する2個のライトロウ選択ゲートWRSGは、共通のライトロウ選択線WRSLに応答して、オン/オフする。
たとえば、第1番目および第2番目のメモリセル行に対応するライトロウ選択ゲートWRSG1およびWRSG2は、共通のライトロウ選択線WRSL1に応じて動作する。
奇数行のライトビット線WBLに対応して設けられるライトロウ選択ゲートWRSG1,WRSG3,…は、対応するライトビット線WBLとライトデータ線WDLとの間に電気的に結合される。一方、偶数列のライトビット線/WBLに対応して設けられるライトロウ選択ゲートWRSG2,WRSG4,…は、対応するライトビット線/WBLとライトデータ線/WDLとの間に電気的に結合される。
行選択結果に応じて活性化されたライトロウ選択線WRSLに応答して、対応する2個のライトロウ選択ゲートWRSGがオンする。この結果、選択されたメモリセル行に対応するライトビット線対を構成するライトビット線WBLおよび/WBLは、ライトデータ線対を構成するライトデータ線WDLおよび/WDLのそれぞれと電気的に結合される。
さらに、各ライトビット線対において、ライトビット線WBLおよび/WBLを接続するためのイコライズトランジスタ62が、図35に示されたビット線電流制御トランジスタ63に代えて配置される。イコライズトランジスタ62は、たとえば制御信号WEに応答して動作し、データ書込時において、同一ライトビット線対を構成する2本のビット線間を短絡する。また、ライトビット線WBLおよび/WBLの各々に対応して、図35で説明したのと同様のライトビット線電圧制御トランジスタ65が配置される。
ライトデータ線対を構成するライトデータ線WDLおよび/WDLに対しては、実施の形態1におけるライトデータバスWDBおよび/WDBと同様に、データ書込回路51bからデータ書込電流±Iwが供給される。データ書込回路51bは,図7にすでに示したので,詳細な説明は繰り返さない。
この結果、実施の形態1と同様に、行選択結果に対応するライトビット線対において、イコライストランジスタ62によって折り返された往復電流によって、データ書込を実行できる。
このような構成とすることにより、選択されたリードビット線対は、データ読出時における実施の形態1のビット線対と同様にセンス電流を流して、データ読出を行なう。同様に、選択されたライトビット線対は、対応するイコライズトランジスタ62を介して、データ書込時における実施の形態1のビット線対と同様にデータ書込電流を流して、データ書込を行なう。
したがって、チップ面積削減を図ることが可能な実施の形態5に従うメモリセルを行列状に配置した場合において、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。
[実施の形態5の変形例4]
実施の形態5の変形例4においては、実施の形態5の変形例3に示した折返し型ビット線構成に加えて、隣接メモリセル間におけるライトビット線WBLの共有が図られる。
図40は、メモリアレイ10およびその周辺回路の実施の形態5の変形例4に従う構成を説明するための図である。
図40を参照して、実施の形態5の変形例4に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のライトビット線WBLを共有する。
リードワード線RWLが活性化されるデータ読出時においては、各リードビット線RBLに対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとにリードビット線対を形成して、折返し型ビット線構成に基づく、実施の形態5の変形例3と同様のデータ読出を実行できる。
一方、データ書込時においては、ライトビット線WBLを共有するために、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、実施の形態5の変形例4においては、ライトビット線WBLの選択に関連する周辺回路は、図35に示したのと同様に配置される。これにより、実施の形態5の場合と同様に、簡易な回路構成のデータ書込回路51bを用いて、データ書込を実行することができる。
また、折返し型ビット線構成に基づくデータ書込を実行することはできないものの、メモリアレイ10におけるライトビット線WBLの配線ピッチを緩和することができる。この結果、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減を、さらに図ることができる。さらに、ライトビット線WBLのエレクトロマイグレーション耐性向上によるMRAMデバイスの信頼性向上を図ることができる。
なお、図40の構成では、データ書込系の信号配線のうち、ライトビット線WBLを隣接メモリセル間で共有する構成を示したが、ライトビット線WBLに代えてライトワード線WWLを共有する構成とすることも可能である。ただし、この場合には、ライトビット線WBLは共有することができず各メモリセル行ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、磁気トンネル接合部MTJからの距離等の構造上の条件や設計の都合等を考慮して定めればよい。
[実施の形態5の変形例5]
実施の形態5の変形例5においては、実施の形態5の変形例3に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線RWLの共有が図られる。
図41は、メモリアレイ10およびその周辺回路の実施の形態5の変形例5に従う構成を説明するための図である。
図41を参照して、実施の形態5の変形例5に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のリードワード線RWLを共有する。
読出/書込制御回路60は、実施の形態5の変形例3と同様に配置されるイコライズトランジスタ62、プリチャージトランジスタ64およびライトビット線電圧制御トランジスタ65を含む。
ライトワード線WWLが活性化されるデータ書込時においては、各ライトビット線WBLに対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル行で形成されるメモリセル行の組ごとにライトビット線対を形成できる。この結果、折返し型ビット線構成に基づく、実施の形態5の変形例3と同様のデータ書込を実行して、同様の効果を享受できる。
一方、複数のメモリセル行間で共有されるリードワード線RWLが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。したがって、実施の形態5の変形例5においては、リードビット線RBLの選択に関連する周辺回路は、図35に示したのと同様に配置される。
このような構成とすることにより、折返し型ビット線構成による動作マージン確保を図ることはできないものの、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和した上で、データ読出を正常に実行できる。この結果、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減を図ることができる。
したがって、実施の形態5に従うメモリセルを用いて、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線RWLの共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。
なお、図41の構成では、データ読出系の信号配線のうち、リードワード線RWLを隣接メモリセル間で共有する構成を示したが、リードワード線RWLに代えてリードビット線RBLを共有する構成とすることも可能である。ただし、この場合には、リードトワード線RWLは共有することができず各メモリセル行ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、構造上の条件や設計の都合等を考慮して適宜定めればよい。
[実施の形態6]
図42は、実施の形態6に従うMTJメモリセルの接続態様を示す回路図である。
図42を参照して,実施の形態6に従うMTJメモリセルにおいては、図32に示したMTJメモリセルと比較して、リードビット線RBLおよびライトビット線WBLとの間の接続関係が異なる。すなわち、リードビット線RBLは、磁気トンネル接合部MTJと直接結合されずに、アクセストランジスタATRのターンオンに応じて、磁気トンネル接合部MTJと結合される。さらに、ライトビット線WBLが、磁気トンネル接合部MTJと結合されて、データ読出時におけるセンス電流経路に含まれる。
各信号配線の配置方向を含めて、その他の部の構成分は、図32の場合と同様であるので、詳細な説明は繰り返さない。また、データ書込およびデータ読出における,各配線の電圧および電流波形も図33と同様であるので,詳細な説明は繰り返さない。
したがって、ライトワード線WWLは、ライトビット線WBLと直交する方向に、磁気トンネル接合部MTJと近接して設けられる。この結果、リードワード線ドライバ30rとライトワード線ドライバ30wとを独立に配置して、実施の形態5と同様の効果を得ることができる。
また、ライトワード線WWLは、MTJメモリセルの他の部位と結合することなく、磁気トンネル接合部MTJとの間における磁気カップリングの向上を優先して配置することができる。
また、リードビット線RBLが、アクセストランジスタATRを介して磁気トンネル接合部MTJと接合されるので、リードビット線RBLに結合される磁気トンネル接合部MTJの数を削減して、リードビット線RBLの容量を低減して、データ読出を高速化することができる。
図43は、実施の形態6に従うMTJメモリセルの配置を説明する構造図である。
図43を参照して、リードビット線RBLは、第1の金属配線層M1に、アクセストランジスタATRのソース/ドレイン領域110と電気的に結合するように設けられる。リードワード線RWLは、アクセストランジスタATRのゲート130と同一層に配置される。アクセストランジスタATRのソース/ドレイン領域120は、第1および第2の金属配線層M1およびM2に設けられた金属配線、バリアメタル140およびコンタクトホールに設けられた金属膜150を介して、磁気トンネル接合部MTJと結合される。
磁気トンネル接合部MTJは、第2の金属配線層M2および第3の金属配線層M3の間に配置される。ライトビット線WBLは、磁気トンネル接合部MTJと電気的に結合されて、第3の金属配線層M3に配置される。ライトワード線WWLは、第2の金属配線層M2に設けられる。この際に、ライトワード線WWLの配置は、磁気トンネル接合部MTJとの間における磁気カップリングを高めることができるように配置される。
実施の形態6に従うMTJメモリセルにおいては、ライトビット線WBLと磁気トンネル接合部MTJとの間の距離を、図34に示した実施の形態5に従うMTJメモリセルと比較して小さくすることができる。したがって、ライトビット線WBLを流れるデータ書込電流量を低減できる。
磁気トンネル接合部MTJとの間の距離は、ライトワード線WWLの方が、ライトビット線WBLよりも大きくなるので、実施の形態6に従うMTJメモリセルにおいては、ライトワード線WWLの方に相対的に大きなデータ書込電流を流す必要がある。
図44は、メモリアレイ10およびその周辺回路の実施の形態6に従う構成を説明するための図である。
図44を参照して、実施の形態6に従うメモリアレイ10においては、図42に示される構成を有するメモリセルMCが行列状に配置される。リードワード線RWLおよびライトワード線WWLは、行方向および列方向に沿ってそれぞれ配置され、リードビット線RBLおよびライトビット線WBLは、列方向および行方向に沿ってそれぞれ配置される。
行方向に隣接するメモリセルは、リードビット線RBLを共有する。また、列方向に隣接するメモリセルは、ライトビット線WBLを共有する。
たとえば、第1番目および第2番目のメモリセル列に属するメモリセル群は、同一のリードビット線RBL1を共有し、第3番目および第4番目のメモリセル列に属するメモリセル群は、同一のリードビット線RBL2を共有する。さらに、第2番目および第3番目のメモリセル行に属するメモリセル群によって、ライトビット線WBL2が共有される。以降のメモリセル行およびメモリセル列に対しても、リードビット線RBLおよびライトビット線WBLは、同様に配置される。
同一のリードビット線RBLもしくはライトビット線WBLに対応して、複数のメモリセルMCがデータ読出もしくはデータ書込の対象となるとデータ衝突が発生するので、メモリセルMCは交互配置される。
このような構成とすることにより、実施の形態5と同様に、メモリアレイ10におけるリードビット線RBLおよびライトビット線WBLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
リードビット線RBLおよびライトビット線WBLに対して,選択的にデータ書込電流およびセンス電流を供給するための周辺回路の構成は,図35と同様であるので、詳細な説明は繰り返さない。
[実施の形態6の変形例1]
図45は、メモリアレイ10およびその周辺回路の実施の形態6の変形例1に従う構成を説明するための図である。
図45を参照して、実施の形態6の変形例1に従うメモリアレイ10においては、隣接するメモリセルは、同一のライトワード線WWLを共有する。たとえば、第2番目および第3番目のメモリセル列に属するメモリセル群は、1本のライトワード線WWL2を共有する。以降のメモリセル列に対しても、ライトワード線WWLは、同様に配置される。
ここで、データ書込を正常に実行するためには、同一のライトワード線WWLおよび同一のライトビット線WBLの交点に配置されるメモリセルMCが複数個存在しないことが必要である。したがって、メモリセルMCは交互配置される。
さらに、実施の形態6と同様に、行方向に隣接するメモリセルは、リードビット線RBLを共有する。
リードビット線RBLおよびライトビット線WBLに対する、データ書込およびデータ読出に関する周辺回路の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態6と同様であるので、詳細な説明は繰り返さない。
すでに説明したように、実施の形態6に従うMTJメモリセルにおいては、ライトワード線WWLに対して、相対的に大きなデータ書込電流を流す必要がある。したがって、ライトワード線WWLを隣接するメモリセル間で共有して配線ピッチを確保することにより、ライトワード線WWLの配線幅すなわち断面積を確保して電流密度を抑制できる。この結果、MRAMデバイスの信頼性を向上させることができる。さらに、すでに説明したように、これらの配線の材質をエレクトロマイグレーション耐性を考慮して選択することも動作信頼性の向上に効果がある。
[実施の形態6の変形例2]
図46は、メモリアレイ10およびその周辺回路の実施の形態6の変形例2に従う構成を説明するための図である。
図46を参照して、実施の形態6の変形例2に従うメモリアレイ10においては、列方向に隣接するメモリセルによって、同一のリードワード線RWLがさらに共有される。たとえば、第2番目および第3番目のメモリセル行に属するメモリセル群は、同一のリードワード線RWL2を共有する。以降のメモリセル行に対しても、リードワード線RWLは、同様に配置される。
ここで、データ読出を正常に実行するためには、同一のリードワード線RWLによって選択される複数メモリセルMCが、同一のリードビット線RBLに同時に結合されないことが必要である。したがって、リードビット線RBLは、各メモリセル列ごとに配置され、さらに、メモリセルMCは交互配置される。
このような構成とすることにより、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
[実施の形態6の変形例3]
図47は、メモリアレイ10およびその周辺回路の実施の形態6の変形例3に従う構成を説明するための図である。
図47を参照して、行列状に配置された実施の形態6に従う構成のメモリセルに対して、隣接する2個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する2本のリードビット線RBLを用いて折返し型ビット線構成が実現される。たとえば、第1番目および第2番目のメモリセル列にそれぞれ対応するリードビット線RBL1およびRBL2(/RBL1)によって、リードビット線対を構成することができる。
同様に、隣接する2個のメモリセル行によって形成されるメモリセル行の組ごとに、対応する2本のライトビット線WBLを用いて折返し型ビット線構成が実現される。たとえば、第1番目および第2番目のメモリセル行にそれぞれ対応するライトビット線WBL1およびWBL2(/WBL1)によって、ライトビット線対を構成することができる。
ライトビット線対を構成するライトビット線WBLおよび/WBLに対する行選択およびデータ書込電流±Iwの供給と、リードビット線対を構成するリードビット線RBLおよび/RBLに対する列選択およびセンス電流Isの供給とを行なうための周辺回路の構成は,図39と同様であるので詳細な説明は繰り返さない。
したがって、実施の形態6に従うメモリセルを行列状に配置した場合においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。
[実施の形態6の変形例4]
実施の形態6の変形例4においては、実施の形態6の変形例3に示した折返し型ビット線構成に加えて、隣接メモリセル間におけるライトビット線WBLの共有が図られる。
図48は、メモリアレイ10およびその周辺回路の実施の形態6の変形例4に従う構成を説明するための図である。
図48を参照して、実施の形態6の変形例4に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のライトビット線WBLを共有する。
リードワード線RWLが活性化されるデータ読出時においては、各リードビット線RBLに対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとにリードビット線対を形成して、折返し型ビット線構成に基づく、実施の形態6の変形例3と同様のデータ読出を実行できる。
一方、データ書込時においては、ライトビット線WBLを共有するために、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、実施の形態6の変形例4においては、ライトビット線WBLの選択に関連する周辺回路は、図44に示したのと同様に配置される。これにより、実施の形態6の場合と同様に、簡易な回路構成のデータ書込回路51bを用いて,データ書込を実行することができる。
また、折返し型ビット線構成に基づくデータ書込を実行することはできないものの、メモリアレイ10におけるライトビットWBLの配線ピッチを緩和することができる。この結果、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減を、さらに図ることができる。
なお、図48の構成では、データ書込系の信号配線のうち、ライトビット線WBLを隣接メモリセル間で共有する構成を示したが、ライトビット線に代えてライトワード線WWLを共有する構成とすることも可能である。ただし、この場合には、ライトビット線WBLは共有することができず各メモリセル行ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、磁気トンネル接合部MTJからの距離等を考慮して定めればよい。
[実施の形態6の変形例5]
実施の形態6の変形例5においては、実施の形態6の変形例3に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線RWLの共有が図られる。
図49は、メモリアレイ10およびその周辺回路の実施の形態6の変形例5に従う構成を説明するための図である。
図49を参照して、実施の形態6の変形例5に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のリードワード線RWLを共有する。
読出/書込制御回路60は、実施の形態6の変形例3と同様に配置されるイコライズトランジスタ62、プリチャージトランジスタ64およびライトビット線電圧制御トランジスタ65を含む。
ライトワード線WWLが活性化されるデータ書込時においては、各ライトビット線WBLに対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル行で形成されるメモリセル行の組ごとにライトビット線対を形成できる。この結果、折返し型ビット線構成に基づく、実施の形態5の変形例3と同様のデータ書込を実行して、同様の効果を享受できる。
一方、複数のメモリセル行間で共有されるリードワード線RWLが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。したがって、実施の形態6の変形例5においては、リードビット線RBLの選択に関連する周辺回路は、図44に示したのと同様に配置される。
このような構成とすることにより、折返し型ビット線構成による動作マージン確保を図ることはできないものの、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和した上で、データ読出を正常に実行できる。この結果、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減を図ることができる。
したがって、実施の形態6に従うメモリセルを用いて、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線RWLの共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。
なお、図49の構成では、データ読出系の信号配線のうち、リードワード線RWLを隣接メモリセル間で共有する構成を示したが、リードワード線RWLに代えてリードビット線RBLを共有する構成とすることも可能である。ただし、この場合には、リードワード線RWLは共有することができず各メモリセル行ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、構造上の条件や設計の都合等を考慮して適宜定めればよい。
[実施の形態7]
図50は、実施の形態7に従うMTJメモリセルの接続態様を示す回路図である。
図50を参照して、リードビット線RBLは、アクセストランジスタATRを介して磁気トンネル接合部MTJと結合される。磁気トンネル接合部MTJは、ライトワード線WWLおよびアクセストランジスタATRの間に結合される。リードワード線RWLは、アクセストランジスタATRのゲートと結合される。図50の構成においても、リードワード線RWLとライトワード線WWLとは互いに直交する方向に配置される。
図51は、実施の形態7に従うMTJメモリセルの配置を示す構造図である。
図51を参照して、リードビット線RBLは、金属配線層M1に配置される。リードワード線RWLは、アクセストランジスタATRのゲート130と同一層に形成される。リードビット線RBLは、アクセストランジスタATRのソース/ドレイン領域110と結合される。ソース/ドレイン領域120は、第1および第2の金属配線層M1およびM2に設けられた金属配線、バリアメタル140およびコンタクトホールに設けられた金属膜150を介して磁気トンネル接合部MTJと結合される。
ライトビット線WBLは、磁気トンネル接合部MTJと近接して第2の金属配線層M2に設けられる。ライトワード線WWLは、磁気トンネル接合部MTJと電気的に結合されて第3の金属配線層M3に配置される。
このような構成とすることにより、リードビット線RBLは、アクセストランジスタATRを介して磁気トンネル接合部MTJと結合される。これにより、リードビット線RBLは、データ読出の対象となる、すなわち対応するリードワード線RWLが選択状態(Hレベル)に活性化されたメモリセル行に属するMTJメモリセルMCとのみ電気的に結合される。この結果、リードビット線RBLの容量を抑制して、データ読出動作を高速化することができる。
なお、実施の形態7に従うMTJメモリセルにおける、データ書込およびデータ読出時の各配線の電圧および電流波形は、図33と同様であるので,詳細な説明は繰り返さない。
実施の形態7に従うMTJメモリセルにおいても、ライトビット線WBLと磁気トンネル接合部MTJとの間の距離を、図34に示した実施の形態5に従うMTJメモリセルと比較して小さくすることができる。したがって、ライトビット線WBLを流れるデータ書込電流量を低減できる。
また、磁気トンネル接合部MTJとの間の距離は、ライトビット線WBLの方が、ライトワード線WWLよりも大きくなるので、実施の形態7に従うMTJメモリセルにおいては、ライトビット線線WBLの方に相対的に大きなデータ書込電流を流す必要がある。
図52は、メモリアレイ10およびその周辺回路の実施の形態7に従う構成を説明するための図である。
図52を参照して、実施の形態7に従うメモリアレイ10においては、図50に示される構成を有するメモリセルMCが行列状に配置される。リードワード線RWLおよびライトワード線WWLは、行方向および列方向に沿ってそれぞれ配置され、リードビット線RBLおよびライトビット線WBLは、列方向および列方向に沿ってそれぞれ配置される。
行方向に隣接するメモリセルは、リードビット線RBLを共有する。また、列方向に隣接するメモリセルは、ライトビット線WBLを共有する。
たとえば、第1番目および第2番目のメモリセル列に属するメモリセル群は、同一のリードビット線RBL1を共有し、第3番目および第4番目のメモリセル列に属するメモリセル群は、同一のリードビット線RBL2を共有する。さらに、第2番目および第3番目のメモリセル行に属するメモリセル群によって、ライトビット線WBL2が共有される。以降のメモリセル行およびメモリセル列に対しても、リードビット線RBLおよびライトビット線WBLは、同様に配置される。
同一のリードビット線RBLもしくはライトビット線WBLに対応して、複数のメモリセルMCがデータ読出もしくはデータ書込の対象となるとデータ衝突が発生するので、メモリセルMCは交互配置される。
このような構成とすることにより、メモリアレイ10におけるリードビット線RBLおよびライトビット線WBLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
リードビット線RBLおよびライトビット線WBLに対して,選択的にデータ書込電流およびセンス電流を供給するための周辺回路の構成は,図35と同様であるので、詳細な説明は繰り返さない。
すでに説明したように、実施の形態7に従うMTJメモリセルにおいては、ライトビット線WBLに対して、相対的に大きなデータ書込電流を流す必要がある。したがって、ライトビット線WBLを隣接するメモリセル間で共有して配線ピッチを確保することにより、ライトビット線WBLの配線幅すなわち断面積を確保して電流密度を抑制できる。この結果、MRAMデバイスの信頼性を向上させることができる。さらに、すでに説明したように、これらの配線の材質をエレクトロマイグレーション耐性を考慮して選択することも動作信頼性の向上に効果がある。
[実施の形態7の変形例1]
図53は、メモリアレイ10およびその周辺回路の実施の形態7の変形例1に従う構成を説明するための図である。
図53を参照して、実施の形態7の変形例1に従うメモリアレイ10においては、隣接するメモリセルは、同一のライトワード線WWLを共有する。たとえば、第2番目および第3番目のメモリセル列に属するメモリセル群は、1本のライトワード線WWL2を共有する。以降のメモリセル列に対しても、ライトワード線WWLは、同様に配置される。
ここで、データ書込を正常に実行するためには、同一のライトワード線WWLおよび同一のライトビット線WBLの交点に配置されるメモリセルMCが複数個存在しないことが必要である。したがって、メモリセルMCは交互配置される。
さらに、実施の形態7と同様に、行方向に隣接するメモリセルは、リードビット線RBLを共有する。
リードビット線RBLおよびライトビット線WBLに対する、データ書込およびデータ読出に関する周辺回路の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態7と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ10におけるリードビット線RBLおよびライトワード線WWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
[実施の形態7の変形例2]
図54は、メモリアレイ10およびその周辺回路の実施の形態7の変形例2に従う構成を説明するための図である。
図54を参照して、実施の形態7の変形例2に従うメモリアレイ10においては、列方向に隣接するメモリセルによって、同一のリードワード線RWLが共有される。たとえば、第2番目および第3番目のメモリセル行に属するメモリセル群は、同一のリードワード線RWL2を共有する。以降のメモリセル行に対しても、リードワード線RWLは、同様に配置される。
さらに、行方向に隣接するメモリセルによって、同一のライトワード線WWLが共有される。たとえば、第2番目および第3番目のメモリセル列に属するメモリセル群は、同一のライトワード線WWL2を共有する。以降のメモリセル列に対しても、ライトワード線RWLは、同様に配置される。
ここで、データ読出およびデータ書込を正常に実行するためには、同一のリードワード線RWLもしくはライトワード線WWLによって選択される複数メモリセルMCが、同一のリードビット線RBLもしくはライトビット線WBLに同時に結合されないことが必要である。したがって、リードビット線RBLおよびライトビット線WBLは、各メモリセル列および各メモリセル行ごとにそれぞれ配置され、さらに、メモリセルMCは交互配置される。
その他の部分の構成は、実施の形態7と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ10におけるライトワード線WWLおよびリードワード線RWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
[実施の形態7の変形例3]
図55は、メモリアレイ10およびその周辺回路の実施の形態7の変形例3に従う構成を説明するための図である。
図55を参照して、行列状に配置された実施の形態7に従う構成のメモリセルに対して、隣接する2個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する2本のリードビット線RBLを用いて折返し型ビット線構成が実現される。たとえば、第1番目および第2番目のメモリセル列にそれぞれ対応するリードビット線RBL1およびRBL2(/RBL1)によって、リードビット線対を構成することができる。
同様に、隣接する2個のメモリセル行によって形成されるメモリセル行の組ごとに、対応する2本のライトビット線WBLを用いて折返し型ビット線構成が実現される。たとえば、第1番目および第2番目のメモリセル行にそれぞれ対応するライトビット線WBL1およびWBL2(/WBL1)によって、ライトビット線対を構成することができる。
ライトビット線対を構成するライトビット線WBLおよび/WBLに対する行選択およびデータ書込電流±Iwの供給と、リードビット線対を構成するリードビット線RBLおよび/RBLに対する列選択およびセンス電流Isの供給とを行なうための周辺回路の構成は,図39と同様であるので詳細な説明は繰り返さない。
したがって、実施の形態7に従うメモリセルを行列状に配置した場合においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。
[実施の形態7の変形例4]
実施の形態7の変形例4においては、実施の形態7の変形例3に示した折返し型ビット線構成に加えて、隣接メモリセル間におけるライトワード線WWLの共有が図られる。
図56は、メモリアレイ10およびその周辺回路の実施の形態7の変形例4に従う構成を説明するための図である。
図56を参照して、実施の形態7の変形例4に従うメモリアレイ10においては、行方向に隣接するメモリセルは、同一のライトワード線WWLを共有する。
リードワード線RWLが活性化されるデータ読出時においては、各リードビット線RBLに対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとにリードビット線対を形成して、折返し型ビット線構成に基づく、実施の形態7の変形例3と同様のデータ読出を実行できる。
一方、データ書込時においては、ライトワード線WWLを共有するために、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、実施の形態7の変形例4においては、ライトビット線WBLの選択に関連する周辺回路は、図52に示したのと同様に配置される。これにより、実施の形態7の場合と同様に、簡易な回路構成のデータ書込回路51bを用いて,データ書込を実行することができる。
また、折返し型ビット線構成に基づくデータ書込を実行することはできないものの、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和することができる。この結果、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減を、さらに図ることができる。
なお、図56の構成では、データ書込系の信号配線のうち、ライトワード線WWLを隣接メモリセル間で共有する構成を示したが、ライトワード線に代えてライトビット線WBLを共有する構成とすることも可能である。ただし、この場合には、ライトワード線WWLは共有することができず各メモリセル列ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、磁気トンネル接合部MTJからの距離等を考慮して定めればよい。
[実施の形態7の変形例5]
実施の形態7の変形例5においては、実施の形態7の変形例3に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線RWLの共有が図られる。
図57は、メモリアレイ10およびその周辺回路の実施の形態7の変形例5に従う構成を説明するための図である。
図57を参照して、実施の形態7の変形例5に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のリードワード線RWLを共有する。
読出/書込制御回路60は、実施の形態7の変形例3と同様に配置されるイコライズトランジスタ62、プリチャージトランジスタ64およびライトビット線電圧制御トランジスタ65を含む。
ライトワード線WWLが活性化されるデータ書込時においては、各ライトビット線WBLに対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル行で形成されるメモリセル行の組ごとにライトビット線対を形成できる。この結果、折返し型ビット線構成に基づく、実施の形態5の変形例3と同様のデータ書込を実行して、同様の効果を享受できる。
一方、複数のメモリセル行間で共有されるリードワード線RWLが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。したがって、実施の形態7の変形例5においては、リードビット線RBLの列選択に関連する周辺回路は、図52に示したのと同様に配置される。
このような構成とすることにより、折返し型ビット線構成による動作マージン確保を図ることはできないものの、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和した上で、データ読出を正常に実行できる。この結果、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減を図ることができる。
したがって、実施の形態7に従うメモリセルを用いて、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線RWLの共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。
なお、図57の構成では、データ読出系の信号配線のうち、リードワード線RWLを隣接メモリセル間で共有する構成を示したが、リードワード線RWLに代えてリードビット線RBLを共有する構成とすることも可能である。ただし、この場合には、リードワード線RWLは共有することができず各メモリセル行ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、構造上の条件や設計の都合等を考慮して適宜定めればよい。
[実施の形態8]
図58は、実施の形態8に従うMTJメモリセルの接続態様を示す回路図である。
図58を参照して、実施の形態8に従うMTJメモリセルは、図50に示される実施の形態7に従うMTJメモリセルと比較して、リードビット線RBLとライトワード線WWLとの配置を入替えた構成となっている。その他の配線の配置については、図50と同様であるので説明は繰返さない。このような構成としても、リードワード線RWLとライトワード線WWLとは互いに直交する方向に配置することができる。
図59は、実施の形態8に従うMJTメモリセルの配置を示す構造図である。
図59を参照して、実施の形態8に従うMTJメモリセルにおいては、図51に示した実施の形態7に従うMTJメモリセルの構造と比較して、ライトワード線WWLとリードビット線RBLの配置される位置が入れ替わっている。すなわち、ライトワード線WWLは、第1の金属配線層M1に設けられて、アクセストランジスタATRのソース/ドレイン領域110と結合される。一方、リードビット線RBLは、磁気トンネル接合部MTJと電気的に結合するように第3の金属配線層M3に設けられる。
このように、実施の形態8に従う構成においては、リードビット線RBLが磁気トンネル接合部MTJと直接結合されるので、実施の形態7に示したようなデータ読出動作の高速化を図ることはできない。しかしながら、実施の形態8に従う構成においても、リードワード線ドライバ30rとライトワード線ドライバ30wとを独立に配置して、実施の形態7と同様の効果を得ることができる。
なお、実施の形態8に従うMTJメモリセルにおける、データ書込およびデータ読出時の各配線の電圧および電流波形は、図33と同様であるので,詳細な説明は繰り返さない。
また、実施の形態8に従うMTJメモリセルにおいては、磁気トンネル接合部MTJとの間の距離は、ライトワード線WWLの方が、ライトビット線線WBLよりも大きくなるので、ライトワード線WWLの方に相対的に大きなデータ書込電流を流す必要がある。
図60は、メモリアレイ10およびその周辺回路の実施の形態8に従う構成を説明するための図である。
図60を参照して、実施の形態8に従うメモリアレイにおいては、図58に示される構成を有するメモリセルMCが行列状に配置される。リードワード線RWLおよびライトワード線WWLは、行方向および列方向に沿ってそれぞれ配置され、リードビット線RBLおよびライトビット線WBLは、列方向および行方向に沿ってそれぞれ配置される。
行方向に隣接するメモリセルは、ライトワード線WWLを共有する。
たとえば、第1番目および第2番目のメモリセル列に属するメモリセル群は、同一のライトワード線WWL1を共有し、第3番目および第4番目のメモリセル列に属するメモリセル群は、同一のライトワード線WWL2を共有する。以降のメモリセル列に対しても、ライトワード線WWLは、同様に配置される。
同一のライトビット線WBLに対応して、複数のメモリセルMCがデータ書込の対象となるとデータ衝突が発生するので、メモリセルMCは交互配置される。
このような構成とすることにより、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
リードビット線RBLおよびライトビット線WBLに対して,選択的にデータ書込電流およびセンス電流を供給するための周辺回路の構成は、図35と同様であるので、詳細な説明は繰り返さない。
すでに説明したように、実施の形態8に従うMTJメモリセルにおいては、ライトワード線WWLに対して、総体的に大きなデータ書込電流を流す必要がある。したがって、ライトワード線WWLを隣接するメモリセル間で共有して配線ピッチを確保することにより、ライトワード線WWLの配線幅すなわち断面積を確保して電流密度を抑制できる。この結果、MRAMデバイスの信頼性を向上させることができる。さらに、すでに説明したように、これらの配線の材質をエレクトロマイグレーション耐性を考慮して選択することも動作信頼性の向上に効果がある。
[実施の形態8の変形例1]
図61は、メモリアレイ10およびその周辺回路の実施の形態8の変形例1に従う構成を説明するための図である。
図61を参照して、実施の形態8の変形例1に従うメモリアレイ10においては、隣接するメモリセルは、同一のリードビット線RBLを共有する。たとえば、第2番目および第3番目のメモリセル列に属するメモリセル群は、同一のリードビット線RBL2を共有する。以降のメモリセル列に対しても、リードビット線RBLは、同様に配置される。
データ読出を正常に実行するためには、同一のリードワード線RWLおよび同一のリードビット線RBLの交点に配置されるメモリセルMCが複数個存在しないことが必要である。したがって、メモリセルMCは交互配置される。
さらに、隣接するメモリセルによって、同一のライトビット線WBLが共有される。たとえば、第1番目および第2番目のメモリセル行に属するメモリセル群は、同一のライトビット線WBL1を共有する。以降のメモリセル行に対しても、ライトビット線WBLは、同様に配置される。
ここで、データ書込を正常に実行するためには、同一のライトワード線WWLおよび同一のライトビット線WBLの交点に配置されるメモリセルMCが複数個存在しないことが必要である。
リードビット線RBLおよびライトビット線WBLに対する、データ書込およびデータ読出に関する周辺回路の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態8と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ10におけるリードビット線RBLおよびライトビット線WBLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
[実施の形態8の変形例2]
図62は、メモリアレイ10およびその周辺回路の実施の形態8の変形例2に従う構成を説明するための図である。
図62を参照して、実施の形態8の変形例2に従うメモリアレイ10においては、列方向に隣接するメモリセルによって、同一のリードワード線RWLが共有される。たとえば、第2番目および第3番目のメモリセル行に属するメモリセル群は、同一のリードワード線RWL2を共有する。以降のメモリセル行に対しても、リードワード線RWLは、同様に配置される。
さらに、列方向に隣接するメモリセルによって、同一のライトビット線WBLが共有される。たとえば、第1番目および第2番目のメモリセル行に属するメモリセル群は、同一のライトビット線WBL1を共有する。以降のメモリセル行に対しても、ライトビット線WBLは、同様に配置される。
ここで、データ読出を正常に実行するためには、同一のリードワード線RWLによって選択される複数メモリセルMCが、同一のリードビット線RBLに同時に結合されないことが必要である。したがって、リードビット線RBLは、各メモリセル行ごとに配置され、さらに、メモリセルMCは交互配置される。
その他の部分の構成は、実施の形態8と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
[実施の形態8の変形例3]
図63は、メモリアレイ10およびその周辺回路の実施の形態8の変形例3に従う構成を説明するための図である。
図63を参照して、行列状に配置された実施の形態8に従う構成のメモリセルに対して、隣接する2個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する2本のリードビット線RBLを用いて折返し型ビット線構成が実現される。たとえば、第1番目および第2番目のメモリセル列にそれぞれ対応するリードビット線RBL1およびRBL2(/RBL1)によって、リードビット線対を構成することができる。
同様に、隣接する2個のメモリセル行によって形成されるメモリセル行の組ごとに、対応する2本のライトビット線WBLを用いて折返し型ビット線構成が実現される。たとえば、第1番目および第2番目のメモリセル行にそれぞれ対応するライトビット線WBL1およびWBL2(/WBL1)によって、ライトビット線対を構成することができる。
ライトビット線対を構成するライトビット線WBLおよび/WBLに対する行選択およびデータ書込電流±Iwの供給と、リードビット線対を構成するリードビット線RBLおよび/RBLに対する列選択およびセンス電流Isの供給とを行なうための周辺回路の構成は、図39と同様であるので詳細な説明は繰り返さない。
したがって、実施の形態8に従うメモリセルを行列状に配置した場合においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。
[実施の形態8の変形例4]
実施の形態8の変形例4においては、実施の形態8の変形例3に示した折返し型ビット線構成に加えて、隣接メモリセル間におけるライトワード線WWLの共有が図られる。
図64は、メモリアレイ10およびその周辺回路の実施の形態8の変形例4に従う構成を説明するための図である。
図64を参照して、実施の形態8の変形例4に従うメモリアレイ10においては、行方向に隣接するメモリセルは、同一のライトワード線WWLを共有する。
リードワード線RWLが活性化されるデータ読出時においては、各リードビット線RBLに対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとにリードビット線対を形成して、折返し型ビット線構成に基づく、実施の形態8の変形例3と同様のデータ読出を実行できる。
一方、データ書込時においては、ライトワード線WWLを共有するために、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、実施の形態8の変形例4においては、ライトビット線WBLの選択に関連する周辺回路は、図60に示したのと同様に配置される。これにより、実施の形態8の場合と同様に、簡易な回路構成のデータ書込回路51bを用いて,データ書込を実行することができる。
また、折返し型ビット線構成に基づくデータ書込を実行することはできないものの、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和することができる。この結果、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減をさらに図ることができる。
なお、図64の構成では、データ書込系の信号配線のうち、ライトワード線WWLを隣接メモリセル間で共有する構成を示したが、ライトワード線に代えてライトビット線WBLを共有する構成とすることも可能である。ただし、この場合には、ライトワード線WWLは共有することができず各メモリセル列ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、磁気トンネル接合部MTJからの距離等を考慮して定めればよい。
[実施の形態8の変形例5]
実施の形態8の変形例5においては、実施の形態8の変形例3に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線RWLの共有が図られる。
図65は、メモリアレイ10およびその周辺回路の実施の形態8の変形例5に従う構成を説明するための図である。
図65を参照して、実施の形態8の変形例5に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のリードワード線RWLを共有する。
読出/書込制御回路60は、実施の形態8の変形例3と同様に配置されるイコライズトランジスタ62、プリチャージトランジスタ64およびライトビット線電圧制御トランジスタ65を含む。
ライトワード線WWLが活性化されるデータ書込時においては、各ライトビット線WBLに対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル行で形成されるメモリセル行の組ごとにライトビット線対を形成できる。この結果、折返し型ビット線構成に基づく、実施の形態8の変形例3と同様のデータ書込を実行して、同様の効果を享受できる。
一方、複数のメモリセル行間で共有されるリードワード線RWLが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。したがって、実施の形態8の変形例5においては、リードビット線RBLの選択に関連する周辺回路は、図60に示したのと同様に配置される。
このような構成とすることにより、折返し型ビット線構成による動作マージン確保を図ることはできないものの、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和した上で、データ読出を正常に実行できる。この結果、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減を図ることができる。
したがって、実施の形態8に従うメモリセルを用いて、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線RWLの共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。
なお、図65の構成では、データ読出系の信号配線のうち、リードワード線RWLを隣接メモリセル間で共有する構成を示したが、リードワード線RWLに代えてリードビット線RBLを共有する構成とすることも可能である。ただし、この場合には、リードワード線RWLは共有することができず各メモリセル行ごとに配置する必要がある。いずれの配線を共有して配線ピッチを緩和するかについては、構造上の条件や設計の都合等を考慮して適宜定めればよい。
[実施の形態9]
図66は、実施の形態9に従うMTJメモリセルの接続態様を示す回路図である。
図66を参照して、アクセストランジスタATRは、磁気トンネル接合部MTJとライトビット線WBLとの間に電気的に結合される。磁気トンネル接合部MTJは、アクセストランジスタATRと共通配線CMLとの間に結合される。アクセストランジスタATRのゲートはリードワード線RWLと結合される。図66の構成においても、ライトワード線WWLとして機能する共通配線CMLと、リードワード線RWLとは互いに直交する方向に配置されるので、両者のドライブ回路を独立に配置して、レイアウト設計の自由度を向上させることができる。
図67は、実施の形態9に従うMTJメモリセルに対するデータ書込およびデータ読出を説明するためのタイミングチャート図である。
図67を参照して、データ書込時においては、ライトビット線WBLにデータ書込電流±Iwが流される。また、後に説明する電流制御トランジスタのオンによって、列選択結果に応じて選択列に対応する共通配線CMLにデータ書込電流Ipが流れる。このように、データ書込時における共通配線CMLの電圧および電流は、図33に示されるライトワード線WWLと同様に設定される。
これにより書込データDINのデータレベルに応じた磁界を磁気トンネル接合部MTJに書込むことができる。また、図33に示されるように、リードビット線RBLはデータ書込時において特に必要とはされないので、両者の機能を共通配線CMLに統合することができる。
データ書込時以外においては、上述した電流制御トランジスタはターンオフされて、データ読出前においては、共通配線CMLは接地電圧Vssにプリチャージされている。
データ読出時においては、ライトビット線WBLの電圧レベルを接地電圧レベルVssに設定する。さらに、共通配線CMLにデータ読出のためのセンス電流Isが供給される。したがって、データ読出時においては、リードワード線RWLを選択状態(Hレベル)に活性化することによって、アクセストランジスタATRをターンオンして、共通配線CML〜磁気トンネル接合部MTJ〜アクセストランジスタATR〜ライトビット線WBLの経路にセンス電流Isを流すことができる。
センス電流Isの電流経路がMTJメモリセル内に形成されると、記憶データに応じた電電圧変化(上昇)が共通配線CMLに生じる。
図67においては、一例として記憶されるデータレベルが“1”である場合に、固定磁気層FLと自由磁気層VLとにおける磁界方向が同一であるとすると、記憶データが“1”である場合に共通配線CMLの電圧変化ΔV1は小さく、記憶データが“0”である場合の共通配線CMLの電圧変化ΔV2は、ΔV1よりも大きくなる。共通配線CMLに生じる電圧変化ΔV1およびΔV2の差を検知することによって、MTJメモリセルの記憶データを読出すことができる。
また、図33に示されるとおり、ライトワード線WWLは、データ読出時において特に必要とはされないので、ライトワード線WWLおよびリードビット線RBLを共通配線CMLに統合することができる。
このように、ライトワード線WWLおよびリードビット線RBLの機能を統合した共通配線CMLを用いた、配線数が削減されたMTJメモリセルに対しても、同様のデータ書込およびデータ読出を実行できる。
また、リードビット線RBLとして機能する共通配線CMLにおいて、データ読出に備えたプリチャージ電圧とデータ書込時における設定電圧とを同一の接地Vssに揃えているので、データ読出の開始時におけるプリチャージ動作を効率化することができ、データ読出動作の高速化が図られる。
図68は、実施の形態9に従うMTJメモリセルの配置を説明する構造図である。
図68を参照して、ライトビット線WBLは、第1の金属配線層M1に配置され、リードワード線RWLは、アクセストランジスタATRのゲート130と同一層に配置される。ライトビット線WBLは、アクセストランジスタATRのソース/ドレイン領域110と電気的に結合される。他方のソース/ドレイン領域120は、第1の金属配線層M1に設けられた金属配線、バリアメタル140およびコンタクトホールに設けられる金属膜150を介して、磁気トンネル接合部MTJと結合される。
共通配線CMLは、磁気トンネル接合部MTJと電気的に結合するように第2の金属配線層M2に設けられる。このように、共通配線CMLにリードビット線RBLおよびライトワード線WWL機能の両方を併せ持つようにすることにより実施の形態6に従うMTJメモリセルが奏する効果に加えて、配線数および金属配線層の数を削減して製造コストの削減を図ることができる。
また、実施の形態9に従うMTJメモリセルにおいては、磁気トンネル接合部MTJとの間の距離は、ライトビット線WBLの方が、ライトワード線WWLとして機能する共通配線CMLよりも大きくなる。この結果、実施の形態9に従うMTJメモリセルにおいては、ライトビット線WBLに相対的に大きなデータ書込電流を流す必要がある。
図69は、メモリアレイ10およびその周辺回路の実施の形態9に従う構成を説明するための図である。
図69を参照して、実施の形態9に従うメモリアレイ10においては、図66に示される構成を有するメモリセルMCが行列状に配置される。リードワード線RWLおよびライトビット線WBLは、行方向に沿って配置される。共通配線CMLは、列方向に沿って配置される。
行方向に隣接するメモリセルは、共通配線CMLを共有する。
たとえば、第1番目および第2番目のメモリセル列に属するメモリセル群は、同一の共通配線CML1を共有し、第3番目および第4番目のメモリセル列に属するメモリセル群は、同一の共通配線CML2を共有する。以降のメモリセル列に対しても、共通配線CMLは、同様に配置される。
同一の共通配線CMLに対応して、複数のメモリセルMCがデータ書込およびデータ読出の対象となるとデータ衝突が発生するので、メモリセルMCは交互配置される。
このような構成とすることにより、メモリアレイ10における共通配線CMLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
共通配線CMLに対しては、図35においてリードビット線RBLに対して設けられた、選択的にセンス電流を供給するための周辺回路が配置される。
さらに、各共通配線CMLに対応して、電流制御トランジスタが配置される。図69においては、共通配線CML1およびCML2にそれぞれ対応する、電流制御トランジスタ41−1および41−2が代表的に示される。以下においては、電流制御トランジスタを総括的に表記する場合には、単に符号41を用いることとする。
電流制御トランジスタ41は、対応する共通配線CMLと接地電圧Vssとの間に配置される。電流制御トランジスタ41は、共通配線CMLがライトワード線WWLとして機能するデータ書込時において、制御信号WEの活性化に応答してオンする。これにより、ライトワード線ドライバ30wによって、選択状態(電源電圧Vcc)に活性化された共通配線CMLに、データ書込電流Ipを流すことができる。
図67で説明したように、共通配線CMLのデータ読出前のプリチャージ電圧は、接地電圧Vssに設定されるので、電流制御トランジスタ41を、ビット線プリチャージ信号BLPRに応答してさらに動作させることにより、プリチャージトランジスタ44の配置を省略できる。
一方、ライトビット線WBLに対して,選択的にデータ書込電流を供給するための周辺回路の構成は、図35と同様であるので、詳細な説明は繰り返さない。
[実施の形態9の変形例1]
図70は、メモリアレイ10およびその周辺回路の実施の形態9の変形例1に従う構成を説明するための図である。
図70を参照して、実施の形態9の変形例1に従うメモリアレイ10においては、隣接するメモリセルは、同一のライトビット線WBLを共有する。たとえば、第2番目および第3番目のメモリセル行に属するメモリセル群は、同一のライトビット線WBL2を共有する。以降のメモリセル列に対しても、ライトビット線WBLは、同様に配置される。
データ書込を正常に実行するためには、同一の共通配線CMLおよび同一のライトビット線WBLの交点に配置されるメモリセルMCが複数個存在しないことが必要である。したがって、共通配線CMLは各列ごとに配置され、さらに、メモリセルMCは交互配置される。
共通配線CMLおよびライトビット線WBLに対する、データ書込およびデータ読出に関する周辺回路の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態9と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ10におけるライトビット線WBLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
すでに説明したように、実施の形態9に従うMTJメモリセルにおいては、ライトビット線WBLに対して、総体的に大きなデータ書込電流を流す必要がある。したがって、ライトビット線WBLを隣接するメモリセル間で共有して配線ピッチを確保することにより、ライトビット線WBLの配線幅すなわち断面積を確保して電流密度を抑制できる。この結果、MRAMデバイスの信頼性を向上させることができる。さらに、すでに説明したように、これらの配線の材質をエレクトロマイグレーション耐性を考慮して選択することも動作信頼性の向上に効果がある。
[実施の形態9の変形例2]
図71は、メモリアレイ10およびその周辺回路の実施の形態9の変形例2に従う構成を説明するための図である。
図71を参照して、実施の形態9の変形例2に従うメモリアレイ10においては、列方向に隣接するメモリセルによって、同一のリードワード線RWLが共有される。たとえば、第1番目および第2番目のメモリセル行に属するメモリセル群は、同一のリードワード線RWL1を共有する。以降のメモリセル行に対しても、リードワード線RWLは、同様に配置される。
さらに、列方向に隣接するメモリセルによって、同一のライトビット線WBLが共有される。たとえば、第2番目および第3番目のメモリセル行に属するメモリセル群は、同一のライトビット線WBL2を共有する。以降のメモリセル行に対しても、ライトビット線WBLは、同様に配置される。
ここで、データ読出を正常に実行するためには、同一のリードワード線RWLによって選択される複数メモリセルMCが、同一の共通配線CMLに同時に結合されないことが必要である。したがって、共通配線CMLは、各メモリセル行ごとに配置され、さらに、メモリセルMCは交互配置される。
その他の部分の構成は、実施の形態9と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ10におけるリードワード線RWLおよびライトビット線WBLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
[実施の形態9の変形例3]
図72は、メモリアレイ10およびその周辺回路の実施の形態9の変形例3に従う構成を説明するための図である。
図72を参照して、行列状に配置された実施の形態9に従う構成のメモリセルに対して、隣接する2個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する2本の共通配線CMLを用いて折返し型ビット線構成が実現される。たとえば、第1番目および第2番目のメモリセル列にそれぞれ対応する共通配線CML1およびCML2(/CML1)によって、リードビット線対に相当するデータ線対を構成することができる。
同様に、隣接する2個のメモリセル行によって形成されるメモリセル行の組ごとに、対応する2本のライトビット線WBLを用いて折返し型ビット線構成が実現される。たとえば、第1番目および第2番目のメモリセル行にそれぞれ対応するライトビット線WBL1およびWBL2(/WBL1)によって、ライトビット線対を構成することができる。
ライトビット線対を構成するライトビット線WBLおよび/WBLに対する行選択およびデータ書込電流±Iwの供給を行なうための周辺回路の構成は、図39と同様であるので詳細な説明は繰り返さない。
また、データ読出時においてデータ線対を構成する共通配線の一方ずつおよび他方ずつを、符号CMLおよび/CMLを用いて総称すると、図39の構成におけるリードビット線RBLおよび/RBLに対する列選択およびセンス電流Isの供給とを行なうための周辺回路の構成が、共通配線CMLおよび/CMLにそれぞれ対応して配置される。
したがって、実施の形態9に従うメモリセルを行列状に配置した場合においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。
[実施の形態9の変形例4]
実施の形態9の変形例4においては、実施の形態9の変形例3に示した折返し型ビット線構成に加えて、隣接メモリセル間におけるライトビット線WBLの共有が図られる。
図73は、メモリアレイ10およびその周辺回路の実施の形態9の変形例4に従う構成を説明するための図である。
図73を参照して、実施の形態9の変形例4に従うメモリアレイ10においては、列方向に隣接するメモリセルによって、ライトビット線WBLが共有される。
一方、リードワード線RWLが活性化されるデータ読出時においては、リードビット線RBLとして機能する各共通配線CMLに対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとにデータ線対を形成して、折返し型ビット線構成に基づく、実施の形態9の変形例3と同様のデータ読出を実行できる。
一方、データ書込時においては、ライトビット線WBLを共有するために、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、実施の形態9の変形例4においては、ライトビット線WBLの選択に関連する周辺回路は、図69に示したのと同様に配置される。これにより、実施の形態9の場合と同様に、簡易な回路構成のデータ書込回路51bを用いて,データ書込を実行することができる。
また、折返し型ビット線構成に基づくデータ書込を実行することはできないものの、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和することができる。この結果、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減をさらに図ることができる。
[実施の形態9の変形例5]
実施の形態9変形例5においては、実施の形態9変形例3に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線RWLの共有が図られる。
図74は、メモリアレイ10およびその周辺回路の実施の形態9の変形例5に従う構成を説明するための図である。
図74を参照して、実施の形態9の変形例5に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のリードワード線RWLを共有する。
読出/書込制御回路60は、実施の形態9の変形例3と同様に配置されるイコライズトランジスタ62およびライトビット線電圧制御トランジスタ65を含む。
データ書込時においては、各ライトビット線WBLに対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル行で形成されるメモリセル行の組ごとにライトビット線対を形成できる。この結果、折返し型ビット線構成に基づく、実施の形態9の変形例3と同様のデータ書込を実行して、同様の効果を享受できる。
一方、複数のメモリセル行間で共有されるリードワード線RWLが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。したがって、実施の形態9の変形例5においては、リードビット線RBLとして機能する共通配線CMLの選択に関連する周辺回路は、図69に示したのと同様に配置される。
このような構成とすることにより、折返し型ビット線構成による動作マージン確保を図ることはできないものの、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和した上で、データ読出を正常に実行できる。この結果、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減を図ることができる。
したがって、実施の形態9に従うメモリセルを用いて、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線RWLの共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。
[実施の形態10]
図75は、実施の形態10に従うMTJメモリセルの接続態様を示す回路図である。
図75を参照して、アクセストランジスタATRは共通配線CMLと磁気トンネル接合部MTJとの間に結合される。リードワード線RWLは、アクセストランジスタATRのゲートと結合される。ライトビット線WBLは、リードワード線RWLと同一方向に配置され、磁気トンネル接合部MTJと電気的に結合される。
共通配線CMLは、データ書込時においてはライトワード線WWLと同様に、ライトワード線ドライバ30wによって選択的に活性化される。一方、データ読出時においては、共通配線CMLには、センス電流Isが供給される。
データ書込時においては、電流制御トランジスタ41−1〜41−mのターンオンによって、選択状態(Hレベル)に活性化された共通配線CMLは、ライトワード線WWLと同様にデータ書込電流Ipが流れる。一方、データ読出時においては、電流制御トランジスタ41−1〜41−mがターンオフされて、共通配線CML〜磁気トンネル接合部MTJ〜アクセストランジスタATR〜ライトビット線WBL(接地電圧Vss)の経路に流されるセンス電流Isによって、図67で説明したように、磁気トンネル接合部MTJの記憶データに対応する電圧変化が共通配線CMLに生じる。
したがって、実施の形態9と同様に、データ書込時におけるライトワード線WWLの機能およびデータ読出時におけるリードビット線RBLの機能を共通配線CMLに併有させて、配線数を削減することができる。
また、リードワード線RWLとデータ書込時にライトワード線として機能する共通配線CMLとを互いに直交する方向に配置するので、リードワード線ドライバ30rとライトワード線ドライバ30wとを独立に配置して、実施の形態6と同様の効果を得ることができる。
図76は、実施の形態10に従うMTJメモリセルの配置を示す構成図である。
図76を参照して、共通配線CMLは、第1の金属配線層M1に配置されて、アクセストランジスタATRのソース/ドレイン領域110と電気的に結合される。リードワード線RWLは、アクセストランジスタATRのゲート130と同一層に形成される。
ソース/ドレイン領域120は、第1の金属配線層M1に形成された金属配線、バリアメタル140およびコンタクトホールに形成された金属膜150を介して、磁気トンネル接合部MTJと結合される。ライトビット線WBLは、磁気トンネル接合部MTJと電気的に結合するように第2の金属配線層M2に配置される。
これにより、アクセストランジスタATRを介して共通配線CMLと磁気トンネル接合部MTJとを結合する構成とすることによって、共通配線CMLは、アクセストランジスタATRのターンオン時においてのみ磁気トンネル接合部MTJと結合される。この結果、データ読出時においてリードビット線RBLとして機能する共通配線CMLの容量を抑制して、データ読出動作の高速化をさらに図ることができる。
なお、実施の形態10に従うMTJメモリセルにおける、データ書込およびデータ読出時の各配線の電圧および電流波形は、実施の形態9と同様であるので,詳細な説明は繰り返さない。
また、実施の形態10に従うMTJメモリセルにおいては、磁気トンネル接合部MTJとの間の距離は、ライトワード線WWLとして機能する共通配線CMLの方が、ライトビット線WBLよりも大きくなる。この結果、実施の形態10に従うMTJメモリセルにおいては、共通配線CMLに相対的に大きなデータ書込電流を流す必要がある。
図77は、メモリアレイ10およびその周辺回路の実施の形態10に従う構成を説明するための図である。
図77を参照して、実施の形態10に従うメモリアレイ10においては、図75に示される構成を有するメモリセルMCが行列状に配置される。
リードワード線RWLおよびライトビット線WBLは、行方向に沿って配置される。共通配線CMLは、列方向に沿って配置される。
行方向に隣接するメモリセルは、共通配線CMLを共有する。
たとえば、第1番目および第2番目のメモリセル列に属するメモリセル群は、同一の共通配線CML1を共有し、第3番目および第4番目のメモリセル列に属するメモリセル群は、同一の共通配線CML2を共有する。以降のメモリセル列に対しても、共通配線CMLは、同様に配置される。
同一の共通配線CMLに対応して、複数のメモリセルMCがデータ書込およびデータ読出の対象となるとデータ衝突が発生するので、メモリセルMCは交互配置される。
このような構成とすることにより、メモリアレイ10における共通配線CMLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
共通配線CMLおよびライトビット線WBLに対して,選択的にデータ書込電流を供給するための周辺回路の構成は、図69と同様であるので、詳細な説明は繰り返さない。
すでに説明したように、実施の形態10に従うMTJメモリセルにおいては、共通配線CMLに対して、総体的に大きなデータ書込電流を流す必要がある。したがって、共通配線CMLを隣接するメモリセル間で共有して配線ピッチを確保することにより、共通配線CMLの配線幅すなわち断面積を確保して電流密度を抑制できる。この結果、MRAMデバイスの信頼性を向上させることができる。さらに、すでに説明したように、これらの配線の材質をエレクトロマイグレーション耐性を考慮して選択することも動作信頼性の向上に効果がある。
[実施の形態10の変形例1]
図78は、メモリアレイ10およびその周辺回路の実施の形態10の変形例1に従う構成を説明するための図である。
図78を参照して、実施の形態10の変形例1に従うメモリアレイ10においては、隣接するメモリセルは、同一のライトビット線WBLを共有する。たとえば、第2番目および第3番目のメモリセル行に属するメモリセル群は、同一のライトビット線WBL2を共有する。以降のメモリセル行に対しても、ライトビット線WBLは、同様に配置される。
データ書込を正常に実行するためには、同一の共通配線CMLおよび同一のライトビット線WBLの交点に配置されるメモリセルMCが複数個存在しないことが必要である。したがって、共通配線CMLは各行ごとに配置され、さらに、メモリセルMCは交互配置される。
共通配線CMLおよびライトビット線WBLに対する、データ書込およびデータ読出に関する周辺回路の構成と、データ読出およびデータ書込時における各メモリセルの動作とは、実施の形態10と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ10におけるライトビット線WBLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
[実施の形態10の変形例2]
図79は、メモリアレイ10およびその周辺回路の実施の形態10の変形例2に従う構成を説明するための図である。
図79を参照して、実施の形態10の変形例2に従うメモリアレイ10においては、列方向に隣接するメモリセルによって、同一のリードワード線RWLが共有される。たとえば、第1番目および第2番目のメモリセル行に属するメモリセル群は、同一のリードワード線RWL1を共有する。以降のメモリセル行に対しても、リードワード線RWLは、同様に配置される。
さらに、列方向に隣接するメモリセルによって、同一のライトビット線WBLが共有される。たとえば、第2番目および第3番目のメモリセル行に属するメモリセル群は、同一のライトビット線WBL2を共有する。以降のメモリセル行に対しても、ライトビット線WBLは、同様に配置される。
ここで、データ読出を正常に実行するためには、同一のリードワード線RWLによって選択される複数メモリセルMCが、同一の共通配線CMLに同時に結合されないことが必要である。したがって、共通配線CMLは、各メモリセル行ごとに配置され、さらに、メモリセルMCは交互配置される。
その他の部分の構成は、実施の形態10と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、メモリアレイ10におけるリードワード線RWLおよびライトビット線WBLの配線ピッチを緩和できる。この結果、メモリセルMCを効率的に配置してメモリアレイ10を高集積化し、MRAMデバイスのチップ面積を削減することができる。
[実施の形態10の変形例3]
図80は、メモリアレイ10およびその周辺回路の実施の形態10の変形例3に従う構成を説明するための図である。
図80を参照して、行列状に配置された実施の形態10に従う構成のメモリセルに対して、隣接する2個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する2本の共通配線CMLを用いて折返し型ビット線構成が実現される。たとえば、第1番目および第2番目のメモリセル列にそれぞれ対応する共通配線CML1およびCML2(/CML1)によって、リードビット線対に相当するデータ線対を構成することができる。
同様に、隣接する2個のメモリセル行によって形成されるメモリセル行の組ごとに、対応する2本のライトビット線WBLを用いて折返し型ビット線構成が実現される。たとえば、第1番目および第2番目のメモリセル行にそれぞれ対応するライトビット線WBL1およびWBL2(/WBL1)によって、ライトビット線対を構成することができる。
ライトビット線対を構成するライトビット線WBLおよび/WBLに対する行選択およびデータ書込電流±Iwの供給を行なうための周辺回路の構成は、図72と同様であるので詳細な説明は繰り返さない。
同様に、データ読出時においてデータ線対を構成する共通配線CMLおよび/CMLに対するに対する列選択およびセンス電流Isの供給とを行なうための周辺回路の構成は、図72と同様であるので詳細な説明は繰り返さない。
したがって、実施の形態10に従うメモリセルを行列状に配置した場合においても、折返し型ビット線構成を用いて、データ読出およびデータ書込の動作マージンを確保することができる。
[実施の形態10の変形例4]
実施の形態10の変形例4においては、実施の形態10の変形例3に示した折返し型ビット線構成に加えて、隣接メモリセル間におけるライトビット線WBLの共有が図られる。
図81は、メモリアレイ10およびその周辺回路の実施の形態10の変形例4に従う構成を説明するための図である。
図81を参照して、実施の形態10の変形例4に従うメモリアレイ10においては、列方向に隣接するメモリセルによって、ライトビット線WBLが共有される。
リードワード線RWLが活性化されるデータ読出時においては、リードビット線RBLとして機能する各共通配線CMLに対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル列で形成されるメモリセル列の組ごとにデータ線対を形成して、折返し型ビット線構成に基づく、実施の形態10の変形例3と同様のデータ読出を実行できる。
一方、データ書込時においては、ライトビット線WBLを共有するために、折返し型ビット線構成に基づくデータ書込を行なうことはできない。したがって、実施の形態10の変形例4においては、ライトビット線WBLの選択に関連する周辺回路は、図69に示したのと同様に配置される。これにより、実施の形態10の場合と同様に、簡易な回路構成のデータ書込回路51bを用いて,データ書込を実行することができる。
また、折返し型ビット線構成に基づくデータ書込を実行することはできないものの、メモリアレイ10におけるライトワード線WWLの配線ピッチを緩和することができる。この結果、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減をさらに図ることができる。
[実施の形態10の変形例5]
実施の形態10変形例5においては、実施の形態10変形例3に示した折返し型ビット線構成に加えて、隣接するメモリセル間におけるリードワード線RWLの共有が図られる。
図82は、メモリアレイ10およびその周辺回路の実施の形態10の変形例5に従う構成を説明するための図である。
図82を参照して、実施の形態10の変形例5に従うメモリアレイ10においては、列方向に隣接するメモリセルは、同一のリードワード線RWLを共有する。 読出/書込制御回路60は、実施の形態10の変形例3と同様に配置されるイコライズトランジスタ62およびライトビット線電圧制御トランジスタ65を含む。
データ書込時においては、各ライトビット線WBLに対して1本おきにメモリセル列が接続されるので、隣接する2個のメモリセル行で形成されるメモリセル行の組ごとにライトビット線対を形成できる。この結果、折返し型ビット線構成に基づく、実施の形態10の変形例3と同様のデータ書込を実行して、同様の効果を享受できる。
一方、複数のメモリセル行間で共有されるリードワード線RWLが活性化されるデータ読出時においては、折返し型ビット線構成に基づくデータ読出を行なうことはできない。したがって、実施の形態10の変形例5においては、リードビット線RBLとして機能する共通配線CMLの選択に関連する周辺回路は、図69に示したのと同様に配置される。
このような構成とすることにより、折返し型ビット線構成による動作マージン確保を図ることはできないものの、メモリアレイ10におけるリードワード線RWLの配線ピッチを緩和した上で、データ読出を正常に実行できる。この結果、メモリアレイ10の高集積化によるMRAMデバイスのチップ面積削減を図ることができる。
したがって、実施の形態10に従うメモリセルを用いて、折返し型ビット線構成に基づくデータ書込による、動作マージン確保、周辺回路の簡易化およびデータ書込ノイズの低減と、リードワード線RWLの共有化に基づくメモリアレイ10の高集積化とを両立して実現することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。