JP2011015033A

JP2011015033A - インターフェース回路

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Publication number: JP2011015033A
Application number: JP2009155622A
Authority: JP
Inventors: Keiichi Okuyama; 慶一奥山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2009-06-30
Filing date: 2009-06-30
Publication date: 2011-01-20
Anticipated expiration: 2029-06-30
Also published as: US20100329675A1; JP5429535B2

Abstract

【課題】回路が大規模にならず、簡易な設計で実現することが可能なインターフェース回路を提供する。
【解決手段】第１フレーマと、第２フレーマとを備え、第２フレーマは、装置内インターフェースから入力される送信データをペイロードへ格納した第２フレームを生成する第２フレーマ送信部と、第２フレームを終端して第２フレームのペイロードに格納された受信データを装置内インターフェースへ出力する第２フレーマ受信部とを具備し、第１フレーマは、第２フレームを多重して第１フレームを生成して、第１フレームを伝送路へ送信する第１フレーマ送信部と、伝送路から入力される第１フレームを終端して、第１フレームのペイロードに格納された受信データを格納した第２フレームを生成する第１フレーマ受信部とを具備し、第２フレーマ受信部は、第１フレーマ受信部と接続されて、第１フレーマ受信部から第２フレームを入力し、第１フレーマ送信部は、第２フレーマ送信部と接続されて、第２フレーマ送信部から第２フレームを入力する。
【選択図】図２

Description

本発明は、ＳＯＮＥＴ／ＳＤＨ方式に準拠したフレーマを備えるインターフェース回路に関する。

ＳＯＮＥＴ／ＳＤＨ方式に準拠したインターフェースの高速化が進んでいる。ＩＴＵ−Ｔ（ＩｎｔｅｒｎａｔｉｏｎａｌＴｅｌｃｏｍｍｕｎｉｃａｔｉｏｎＵｎｉｏｎＴｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎＳｔａｎｄａｒｄｉｚａｔｉｏｎＳｅｃｔｏｒ）Ｇ．７０７で規定されるＳＴＭ−２５６、あるいはＴｅｌｃｏｒｄｉａＧＲ２５３で規定されるＯＣ−７６８に準拠したインターフェース回路が開発されている。

図１は、従来のＳＴＭ−２５６／ＯＣ−７６８に準拠したインターフェース回路の備えるフレーマの構成を示す機能ブロック図である。図１のＳＴＭ−２５６／ＯＣ−７６８フレーマ（以下、４０Ｇフレーマ）は、４０Ｇフレーマ受信部５１と、４０Ｇフレーマ送信部５２とを備える。

４０Ｇフレーマ受信部５１は、ＳＯＨ処理部５１１と、ＰＴＲ処理部５１２と、ＰＯＨ処理部５１３とを備える。ＳＯＨ処理部５１１は、伝送路から入力されたＳＴＭ−２５６／ＯＣ−７６８信号からＳＯＨを抽出して終端処理を行う。ＰＴＲ処理部５１２は、ＳＯＨ処理部から入力したＳＯＨ終端後のフレームに対して、ＶＣ４−２５６ｃ、ＶＣ４−６４ｃ、ＶＣ４−１６ｃのコンティギュアスコンカチネーション処理を行うと共に、伝送路クロックから多重伝送装置内クロックに乗せ換えを行い、ポインタ検出処理を行ってペイロードの先頭位置を検出する。ＰＯＨ処理部５１３は、ＶＣ４−２５６ｃ、ＶＣ４−６４ｃ、ＶＣ４−１６ｃ、ＶＣ３−７６８、ＶＣ４−２５６のそれぞれポインタに応じたＰＯＨを抽出し、終端処理を行う。

また、４０Ｇフレーマ送信部５２は、ＳＯＨ挿入部５２１を備える。ＳＯＨ付与部５２１は、装置内インターフェースから入力された主信号に対して、ＳＴＭ−２５６／ＯＣ−７６８に準拠したＳＯＨ挿入を行って、ＳＴＭ−２５６／ＯＣ−７６８信号として伝送路へ出力する。

しかし、ＳＴＭ−２５６／ＯＣ−７６８に対応するインターフェース回路では、４０Ｇフレーマの設計において、ＳＤＨ／ＳＯＮＥＴの全てのハイアラーキに対応した大規模なＬＳＩ（ＬａｒｇｅＳｃａｌｅＩｎｔｅｇｒａｔｉｏｎ）を開発しなければならなかった。特に、ポインタ処理に関しては、ＶＣ４−２５６ｃ、ＶＣ４−６４ｃ、ＶＣ４−１６ｃ等のコンティギュアスコンカチネーション処理に加えて、ＶＣ３×７６８、ＶＣ４×２５６といった細かい粒度でのポインタ処理を行うために、非常に多数のポインタ処理回路を備える必要があり、回路が大規模になるという課題があった。また、伝送されるフレームに挿入されたＳＯＨ（ＳｅｃｔｉｏｎＯｖｅｒＨｅａｄ）中のＲＳＯＨ（ＲｅｇｅｎｅｒａｔｏｒＳＯＨ）は、多重度に応じて処理するバイト数が増えるため、これに対応する回路も大規模になるという課題があった。

特許文献１は、波長多重端局から独立した形で提供され、短距離用ＳＯＮＥＴ回線やイーサＬＡＮ−ＰＨＹのような低速光回線で波長多重伝送端局と接続可能であり、波長依存性の高い局間用光インターフェースを搭載する必要が無い信号速度変換装置を開示している。

特許文献１の信号速度変換装置は、第１フォーマットの情報フレームを直列光信号または論理的に一組の並列光信号として送受する第１光回線ないしは光回線群に接続された第１光インターフェースと、それぞれが第２フォーマットの情報フレームを光信号として送受する第２光回線群に接続された複数の第２光インターフェースと、上記第１光インターフェースと第２光インターフェースとの間に配置された速度変換部とを備える。第１光インターフェースは、第１光回線群で送受もしくは受信した第１フォーマットの情報フレームを終端し、情報フレーム内の元の情報信号を直列信号列または論理的に１組の並列信号列に変換する第１フレーマを備える。速度変換部は、第１フレーマから入出力される直列信号列または並列信号列を第２光インターフェースと対応した複数の内部回線に循環的に割り当てることによって、それぞれがインターリーブされた元の情報信号を含む複数の信号列に変換する。第２光インターフェースは、それに対応する複数の内部回線上にインターリーブされた複数の信号列を第２フォーマットの情報フレームに変換する第２フレーマを備える。また、速度変換装置は、外部の波長多重光伝送路を介して信号速度変換装置と対向する他の信号速度変換装置との間で通信すべき管理情報を複製し、複数の信号列にそれぞれ個別に挿入するための複数の管理情報手段、ならびに管理情報を抽出する管理情報抽出手段を備える。

また、特許文献２は、ビットレートがＭＧｂｐｓの信号およびそれを４多重したビットレートに相当するＮＧｂｐｓの信号を処理する集積回路を提供することを目的とし、さらには、１０Ｇｂｐｓあるいは４０Ｇｂｐｓのクライアント信号とＯＴＵ２、ＯＴＵ３との変換を行うための集積回路を開示している。

特許文献３は、一つの回路を通して高いデータ量を有するデータを多様に収容し、選択的にインターフェージングできるようにする多様なデータ量を有する高速データ間のインターフェース変換装置を開示している。

特開２００９−０５５２１２号公報特開２００８−０９２４１０号公報特開２００８−１４８３０２号公報

本発明の目的は、新設計回路が大規模にならず、簡易な設計で実現することが可能なインターフェース回路を提供することである。

本発明のインターフェース回路は、第１フレーマと、第２フレーマとを備え、第２フレーマは、装置内インターフェースから入力される送信データをペイロードへ格納した第２フレームを生成する第２フレーマ送信部と、第２フレームを終端して第２フレームのペイロードに格納された受信データを装置内インターフェースへ出力する第２フレーマ受信部とを具備し、第１フレーマは、第２フレームを多重して第１フレームを生成して、第１フレームを伝送路へ送信する第１フレーマ送信部と、伝送路から入力される第１フレームを終端して、第１フレームのペイロードに格納された受信データを格納した第２フレームを生成する第１フレーマ受信部とを具備し、第２フレーマ受信部は、第１フレーマ受信部と接続されて、第１フレーマ受信部から第２フレームを入力し、第１フレーマ送信部は、第２フレーマ送信部と接続されて、第２フレーマ送信部から第２フレームを入力する。

本発明のデータ送受信方法は、第１フレーマと第２フレーマとを備え、第１フレーマは、第１フレーマ送信部と第１フレーマ受信部とを具備し、第２フレーマは、第２フレーマ送信部と第２フレーマ受信部とを具備するインターフェース回路において、装置内インターフェースから入力される送信データを格納した第２フレームを生成するステップと、第２フレーマ送信部から入力された第２フレームを多重して第１フレームを生成するステップと、生成された第１フレームを伝送路へ送信するステップと、伝送路から入力される第１フレームを終端するステップと、第１フレームに格納された受信データを格納する第２フレームを生成するステップと第１フレーマ受信部から入力される第２フレームを終端して第２フレームに格納された受信データを装置内インターフェースへ出力するステップとを備える。

本発明によれば、新設計回路が大規模にならず、簡易な設計で実現することが可能なインターフェース回路を提供することができる。

従来のＳＴＭ−２５６／ＯＣ−７６８に準拠したインターフェース回路の備えるフレーマの構成を示す機能ブロック図である。本実施形態におけるインターフェース回路１の構成の概要を示す機能ブロック図である。本実施形態におけるインターフェース回路１をさらに詳細に示した機能ブロック図である。本実施形態のインターフェース回路１の送信系列を詳細に示した図である。本実施形態のインターフェース回路１の受信系列を詳細に示した図である。本実施形態のインターフェース回路１の受信系列を詳細に示した図である。

添付図面を参照して、本発明に実施形態によるインターフェース回路を以下に説明する。

（第１の実施形態）
はじめに、図２を参照して、本実施形態におけるインターフェース回路の構成の概要を説明する。図２は、本実施形態におけるインターフェース回路１の構成の概要を示す機能ブロック図である。本実施形態のインターフェース回路１は、第１フレーマ１０と第２フレーマ２０とを備える。また、第１フレーマ１０は、さらに、第１フレーマ受信部１１と、第１フレーマ送信部１２とを備える。第２フレーマ２０は、さらに、第２フレーマ受信部２１と、第２フレーマ送信部２２とを備える。

第２フレーマ送信部２２は、図示されない装置内インターフェースと第１フレーマ送信部１２とに接続されている。第２フレーマ送信部２２は、装置内インターフェースから入力された送信データを格納した第２フレームを生成する。ここで、第２フレームは、ＩＴＵ−ＴＧ．７０７に規定されるＳＴＭ−６４（９．６Ｇｂｐｓ）、あるいはＴｅｌｃｏｒｄｉａＧＲ−２５３−ＣＯＲＥに規定されるＯＣ−１９２（９．６Ｇｂｐｓ）に準拠したフレームフォーマットにより構成される。第２フレーマ送信部２２は、第２フレームを生成すると、第１フレーマ送信部１２へＳＴＭ−６４／ＯＣ−１９２信号として第２フレームを出力する。

第１フレーマ送信部１２は、第２フレーマ送信部２２と図示されない伝送路とにそれぞれ接続されている。第１フレーマ送信部１２は、第２フレーマ送信部２２からＳＴＭ−６４／ＯＣ−１９２信号として第２フレームを入力する。第１フレーマ送信部１２は、第２フレームを多重して第１フレームを生成する。ここで、第１フレームは、ＩＴＵ−ＴＧ．７０７に規定されるＳＴＭ−２５６（４０Ｇｂｐｓ）、あるいはＴｅｌｃｏｒｄｉａＧＲ−２５３−ＣＯＲＥに規定されるＯＣ−７６８（４０Ｇｂｐｓ）に準拠したフレームフォーマットにより構成される。第１フレーマ送信部１２は、第１フレームを生成すると、伝送路へＳＴＭ−２５６／ＯＣ−７６８信号として第１フレームを送信する。

一方、第１フレーマ受信部１１は、第２フレーマ受信部２１と伝送路とにそれぞれ接続されている。第１フレーマ受信部１１は、伝送路よりＳＴＭ−２５６／ＯＣ−７６８信号として第１フレームを受信する。第１フレームは、前述の通り、ＳＴＭ−２５６／ＯＣ−７６８（４０Ｇｂｐｓ）のフレームフォーマットにより構成されている。第１フレーマ受信部１１は、第１フレームを終端して、第１フレームに多重されていた送信データを分離する。第１フレーマ受信部１１は、第１フレームに多重されていた受信データを格納する第２フレームを生成する。第２フレームは、前述の通りＳＴＭ−６４／ＯＣ−１９２のフレームフォーマットにより構成される。第１フレーマ受信部１１は、第２フレームを生成すると、第２フレーマ受信部２１へＳＴＭ−６４／ＯＣ−１９２信号として第２フレームを出力する。

第２フレーマ受信部２１は、第１フレーマ受信部１１と装置内インターフェースとにそれぞれ接続されている。第２フレーマ受信部２１は、第１フレーマ受信部１１からＳＴＭ−６４／ＯＣ−１９２信号として第２フレームを入力する。第２フレーマ受信部２１は、第２フレームを終端して、第２フレームに格納された受信データを、装置内インターフェースへ出力する。

なお、図示を省略しているが、本実施形態のインターフェース回路１は、４つの第２フレーマ２０−１〜４を備える。第１フレーマ１０は、４つの第２フレーマ２０−１〜４から第２フレーム（ＳＴＭ−６４／ＯＣ−１９２フレーム）を受信して、ＩＴＵ−ＴＧ．７０７、あるいはＴｅｌｃｏｒｄｉａＧＲ−２５３−ＣＯＲＥに準拠するバイト多重を行って、第１フレーム（ＳＴＭ−２５６／ＯＣ−７６８フレーム）を生成する。同様に、第１フレーマ１０は、第１フレームを受信すると、第１フレームから４つの第２フレームへ分離して、各第２フレーマ２０−１〜４へ送信する。第２フレーマ２０−１〜４は、それぞれ同じ構成であるので、以下の説明では、特に明示しない場合は、第２フレーマ２０として説明を行う。

このように、本実施形態のインターフェース回路１は、第１フレーマ１０と、第２フレーマ２０とを備える。第２フレーマ２０は、従来のＳＴＭ−６４／ＯＣ−１９２フレーマが適用可能である。第１フレーマ１０は、ＳＴＭ−２５６／ＯＣ−７６８フレームの処理を特化して行う。第１フレーマ１０は、第２フレーマ２０との間で信号の送受信が可能となるようにインターフェースを共通させるため、第１フレームを終端して第２フレームを生成する。また、第１フレーマ１０は、第２フレーマ２０から送信された第２フレームを受信して第１フレーム生成する。このような構成により、第２フレーマ２０には従来のＳＴＭ−６４／ＯＣ−１９２フレーマを用いて、第１フレーマ１０はＳＴＭ−２５６／ＯＣ−７６８フレームの処理を特化した回路を構成すればよく、インターフェース回路１の回路規模が大規模になることを抑え、新たに設計される回路を簡易な設計を実現することができる。

次に、図３から図５Ｂを用いて、本実施形態におけるインターフェース回路をさらに詳細に説明を行う。図３から図５Ｂは、本実施形態におけるインターフェース回路１をさらに詳細に示した機能ブロック図である。図４は、本実施形態のインターフェース回路１の送信系列を詳細に示した図である。また、図５Ａ、図５Ｂは、本実施形態のインターフェース回路１の受信系列を詳細に示した図である。図３から図５Ｂは、図２を詳細の記載した図であるので、同様の構成には同様の符号を用いる。

まず、図３及び図４を用いて送信系列のフレーマを説明する。まず、第２フレーマ２０の第２フレーマ送信部２２の説明を行う。図３を参照すると、第２フレーマ送信部２２は、第２フレームＳＯＨ（ＳｅｃｔｉｏｎＯｖｅｒＨｅａｄ）挿入部２２１１を備える。図４に示すとおり、本実施形態のインターフェース回路１は、４つの第２フレーマ２０−１〜４を備える。各第２フレーマ２０−１〜４の第２フレーマ送信部２２は、それぞれ第２フレーム生成部２２１を備えている。各第２フレーム生成部２２１は、それぞれ、図示されない装置内インターフェースと接続されており、装置内インターフェースから入力される送信データに第２フレームのＳＯＨを挿入して第２フレームを生成する。各第２フレーム生成部２２１は、それぞれ、後述する第１フレーマ送信部１２の第２フレーム同期部１２１と接続されており、生成された第２フレームを第２フレーム同期部１２１へ出力する。

図４に示すように、各第２フレーム生成部２２１は、第２フレームＳＯＨ挿入部２２１１と、Ｂ２バイト挿入部２２１２と、Ｂ１バイト挿入部２２１３と、スクランブル部２２１４とを備える。

第２フレームＳＯＨ挿入部２２１１は、装置内インターフェースから入力された送信データに第２フレームのＳＯＨを挿入する。Ｂ２バイト挿入部２２１２とＢ１バイト挿入部２２１３とは、挿入されたＳＯＨにＢ１バイトとＢ２バイトをそれぞれ挿入する。スクランブル部２２１４は、第２フレームにスクランブルを実行する。第２フレーム生成部２２１は、このようにして生成された第２フレームを、第１フレーマ送信部１２の第２フレーム同期部１２１へＳＴＭ−６４／ＯＣ−１９２信号として送信する。なお、このような、第２フレーマ送信部２２の構成および動作は、従来のＳＴＭ−６４／ＯＣ−１９２フレーマと同様である。そのため、第２フレーマ送信部２２は、従来のＳＴＭ−６４／ＯＣ−１９２フレーマを適用可能である。

次に、第１フレーマ送信部１２の説明を行う。図３に示すとおり、第１フレーマ送信部１２は、第２フレーム同期部１２１と、第１フレーム生成部１２２とを備える。なお、第１フレーマ送信部１２は、第２フレーム同期部１２１を、第２フレーマ２０と同数備える。本実施形態において、第１フレーマ送信部１２は、図４に示すとおり、４つの第２フレーム同期部１２１−１〜４を備える。各第２フレーム同期部１２１は、第２フレーマ２０−１〜４と対応して設けられる。各第２フレーム同期部１２１−１〜４は、対応する第２フレーマ２０−１〜４の第２フレーム生成部２２１と接続されており、それぞれ、接続された第２フレーム生成部２２１から出力された第２フレームを入力する。各第２フレーム同期部１２１−１〜４は、第１フレーム生成部１２２と接続されている。第１フレーム生成部１２２は、各第２フレーム同期部１２１−１〜４から第２フレームを入力すると、第２フレームを多重して第１フレームを生成する。第１フレーム生成部１２２は、図示されない伝送路と接続されており、生成された第１フレームを伝送路へ送信する。なお、以下の説明において、第２フレーム同期部１２１−１〜４は、同じ構成であるので、特に明示しない場合は、第２フレーム同期部１２１として説明を行う。

第２フレーム同期部１２１は、図４に示すとおり、フレーム同期部１２１１と、デスクランブル部１２１２と、エラー検出部１２１３と、を備える。フレーム同期部１２１１は、対応する第２フレーマ送信部２２からＳＴＭ−６４／ＯＣ−１９２信号を受信して、第２フレームのフレーム同期をとる。デスクランブル部１２１２は、第２フレームに対してデスクランブルを実行して、スクランブルを解除する。エラー検出部１２１３は、第２フレームのＳＯＨに挿入されたＢ１バイトを取得して、エラー検出および訂正を行う。各第２フレーム同期部１２１は、このように処理された第２フレームを、第１フレーム生成部１２２へ出力する。

第１フレーム生成部１２２は、図４に示すとおり、各第２フレーム同期部１２１と接続されている。第１フレーム生成部１２２は、フレーム多重部１２２１と、第１フレームＳＯＨ挿入部１２２２と、Ｂ２バイト挿入部１２２３と、Ｂ１バイト挿入部１２２４と、スクランブル部１２２５とを備える。フレーム多重部１２２１は、各第２フレーム同期部１２１−１〜４のそれぞれから第２フレームを入力して、ＩＴＵ−ＴＧ．７０７、あるいはＴｅｌｃｏｒｄｉａＧＲ−２５３−ＣＯＲＥに準拠するバイト多重を行って、第１フレームを多重する。このように、フレーム多重部１２２１が、４つの第２フレーム同期部１２１から入力されるＳＴＭ−６４／ＯＣ−１９２信号を多重することで、ＳＴＭ−２５６／ＯＣ−７６８信号が生成される。第１フレームＳＯＨ挿入部１２２２は、フレーム多重部１２２１により多重された送信データに第１フレームのＳＯＨを挿入する。Ｂ２バイト挿入部１２２３とＢ１バイト挿入部１２２４とは、それぞれ第１フレームのＳＯＨへＢ２バイト、及びＢ１バイトを挿入する。スクランブル部１２２５は、第１フレームに対してスクランブルを実行する。第１フレーム生成部１２２は、伝送路と接続されており、このようにして生成した第１フレームをＳＴＭ−２５６／ＯＣ−７６８信号として伝送路へ送信する。

このように、本実施形態の第１フレーマ送信部１２は、４つの第２フレーマ送信部２２から入力されたＳＴＭ−６４／ＯＣ−１９２に準拠した第２フレームを多重して、ＳＴＭ−２５６／ＯＣ−７６８に準拠した第１フレームを生成する。第２フレーマ送信部２２は、装置内インターフェースからＳＴＭ−６４／ＯＣ−１９２信号を生成する従来のＳＴＭ−６４／ＯＣ−１９２フレーマを適用することができ、第１フレーマ送信部１２は、第２フレームから第１フレームへ多重する処理のみに特化することができる。

次に、図３及び図５Ａ、図５Ｂを用いて、受信系列のフレーマの説明を行う。まず、第１フレーマ受信部１１の説明を行う。図３を参照すると、第１フレーマ１０の第１フレーマ受信部１１は、第１フレーマＳＯＨ処理部１１１と、ＥＳ（エラスティックストアメモリ）１１２と、第１フレームＰＴＲ処理部１１３と、第１フレームＰＯＨ処理部１１４と、セレクタ１１５と、第２フレーム生成部１１６とを備える。

第１フレームＳＯＨ処理部１１１は、図５Ａに示すとおり、フレーム同期部１１１１と、デスクランブル部１１１２と、エラー検出部１１１３と、第１フレームＳＯＨ除去部１１１４とを備える。フレーム同期部１１１１は、伝送路からＳＴＭ−２５６／ＯＣ−７６８信号を入力して第１フレームのフレーム同期を取る。デスクランブル部１１１２は、第１フレームに対してデスクランブルを行ってスクランブルを解除する。エラー検出部１１１３は、第１フレームのＳＯＨに含まれるＢ１バイト、Ｂ２バイトを取得して、エラー検出・訂正を行う。第１フレームＳＯＨ除去部１１１４は、第１フレームのＳＯＨを終端する。第１フレームＳＯＨ処理部１１１は、このように処理された第１フレームを出力する。

第１フレームＳＯＨ処理部１１１から出力された第１フレームは、分岐されて、ＥＳ１１２と第１フレームＰＴＲ処理部１１３とへ入力される。本実施形態の第１フレーマ受信部では、第１フレームがペイロードに、ＶＣ４−２５６ｃを格納する場合と、ＶＣ４−６４ｃ以下を格納する場合とで処理が異なる。

第１フレームＰＴＲ処理部１１３は、ＳＯＨに含まれたポインタ情報に基づいて、第１フレームＳＯＨ処理部１１１から入力された第１フレームのペイロードにＶＣ４−２５６ｃが格納されている場合に、コンティギュアスコンカチネーションのポインタ処理を行って、ペイロードにおけるＶＣ４−２５６ｃの先頭を検出すると共に、伝送路クロックから装置内クロックへの乗せ替えを行う。

第１フレームＰＯＨ処理部１１４は、図５Ａに示すとおり、第１フレームＰＯＨ除去部１１４１を備える。第１フレームＰＯＨ除去部１１４１は、検出されたＶＣ４−２５６ｃのＰＯＨを終端して、セレクタ１１５へ出力する。

ＥＳ１１２は、第１フレームＳＯＨ処理部１１１から入力された第１フレームに、第１フレームＰＴＲ処理部１１３と第１フレームＰＯＨ処理部１１４とにおいて行われる処理と同等の遅延を与えて、セレクタ１１５へ出力する。

セレクタ１１５は、第１フレームＰＯＨ処理部１１４とＥＳ１１２とから、それぞれ第１フレームを入力する。セレクタ１１５は、第１フレームのＳＯＨのポインタ情報に基づいて、入力された信号がＶＣ４−２５６ｃの信号であるか、それともＶＣ４−６４ｃ以下の信号であるかを検出する。セレクタ１１５は、入力された第１フレームがペイロードにＶＣ４−６４ｃ以下を格納している場合、ＥＳ１１２から入力された第１フレームの信号を選択する。一方、セレクタ１１５は、入力された第１フレームがペイロードにＶＣ４−２５６ｃを格納している場合、第１フレームＰＯＨ処理部１１４から入力された第１フレーム信号を選択する。本実施形態において、セレクタ１１５は、選択した第１フレーム信号に対して、ＩＴＵ−ＴＧ．７０７、あるいはＴｅｌｃｏｒｄｉａＧＲ−２５３−ＣＯＲＥに準拠するバイト分離を行って第１フレームを分離する。セレクタ１１５は、バイト分離を行った第１フレームの信号を、後述の対応する第２フレーム生成部１１６へ出力する。なお、本実施形態ではセレクタ１１５が、信号の選択処理と信号の分離処理を行っている。例えば、第１フレーマ受信部１１が、セレクタ１１５とは別に分離部を備えて、それぞれ構成部位が、これらの処理を別々に行う構成としても良い。

本実施形態の第１フレーマ受信部１１は、第２フレーム生成部１１６を、第２フレーマ２０と同数備える。つまり、図５Ａに示すとおり、第１フレーマ受信部１１は、４つの第２フレーム生成部１１６−１〜４を備える。各第２フレーム生成部１１６−１〜４は、それぞれ、セレクタ１１５と接続されており、セレクタ１１５から出力される第１フレームから分離された信号を入力して第２フレームを生成する。各第２フレーム生成部１１６−１〜４は、第２フレーマ２０−１〜４に対応して設けられており、それぞれ、後述する第２フレーマ２０−１〜４の第２フレームＳＯＨ処理部２１１と接続されている。第２フレーム生成部１１６は、生成された第２フレームを第２フレームＳＯＨ処理部２１１へ出力する。

第２フレーム生成部１１６は、図５Ａに示すように、第２フレームＳＯＨ挿入部１１６１と、Ｂ１バイト挿入部１１６２と、スクランブル部１１６３とを備える。第２フレームＳＯＨ挿入部１１６１は、セレクタ１１５から入力された信号に対して、第２フレームのＳＯＨを挿入する。Ｂ１バイト挿入部１１６２は、第２フレームのＳＯＨへ、エラー検出のためのＢ１バイトを挿入する。スクランブル部１１６２は、第２フレームに対してスクランブルを実行する。第２フレーム生成部１１６は、このようにして生成された第２フレームをＳＴＭ−６４／ＯＣ−１９２信号として第２フレーマ２０の第２フレーマ受信部２１へ出力する。

このように、第１フレーマ受信部１１では、受信されたＳＴＭ−２５６／ＯＣ−７６８準拠した第１フレームを終端して、第２フレーマ受信部２１で受信処理が可能となるように、第２フレームのＳＯＨを挿入してＳＴＭ−６４／ＯＣ−１９２に準拠した第２フレームを生成し、第２フレームを第２フレーマ受信部２１へ出力する。これによって、第２フレーマ受信部２１では、従来の第２フレームを受信した場合と同様の処理を行って第２フレームを処理することができる。

次に、第２フレーマ受信部２１の説明を行う。前述のとおり、本実施形態のインターフェース回路１は、４つの第２フレーマ２０−１〜４を備える。４つの第２フレーマ２０−１〜４は、それぞれ、第２フレームＳＯＨ処理部２１１と、第２フレームＰＴＲ処理部２１２と、第２フレームＰＯＨ処理部２１３と、セレクタ２１４とを備える。各第２フレーマ２０−１〜４における第２フレーマ受信部２１の第２フレームＳＯＨ処理部２１１は、それぞれ対応する第１フレーマ受信部１１の第２フレーム生成部１１６−１〜４と接続されており、第２フレーム生成部１１６から出力されたＳＴＭ−６４／ＯＣ−１９２信号を受信する。

各第２フレームＳＯＨ処理部２１１は、図５Ｂに示すとおり、それぞれ、フレーム同期部２１１１と、デスクランブル部２１１２と、エラー検出部２１１３と、第２フレームＳＯＨ除去部２１１４とを備える。フレーム同期部２１１１は、第２フレーム生成部１１６から出力されたＳＴＭ−６４／ＯＣ−１９２信号を入力して、第２フレームのフレーム同期をとる。デスクランブル部２１１２は、第２フレームに対してデスクランブルを実行してスクランブルを解除する。エラー検出部２１１３は、第２フレームのＳＯＨからＢ１バイト、及びＢ２バイトを取得して、エラー検出・訂正処理を行う。第２フレームＳＯＨ除去部２１１４は、第２フレームのＳＯＨを終端する。第２フレームＳＯＨ処理部２１１は、このように処理を行った第２フレームの信号を出力する。

第２フレームＳＯＨ処理部２１１から出力された第２フレームの信号は、２つに分岐されて、セレクタ２１４と、第２フレームＰＴＲ処理部２１２とへ入力される。本実施形態の第２フレーマ受信部では、第２フレームがペイロードに、ＶＣ４−２５６ｃを格納する場合と、ＶＣ４−６４ｃ以下を格納する場合とで処理が異なる。

第２フレームＰＴＲ処理部２１２は、ＳＯＨに含まれたポインタ情報に基づいて、第２フレームがペイロードにＶＣ４−６４ｃ以下を格納する場合、ポインタ検出処理を行って、ペイロードに格納されたＶＣ４−６４ｃ以下の先頭を検出する。第２フレーマ２０は、従来のＳＴＭ−６４／ＯＣ−１９２フレーマが適用可能であり、第２フレームＰＴＲ処理部２１２は、ＶＣ４−６４ｃ以下の各種のポインタ処理を対応可能である。

セレクタ２１４は、第２フレームＳＯＨ処理部２１１と第２フレームＰＴＲ処理部２１２とから、それぞれ第２フレームの信号を入力する。セレクタ２１４は、第２フレームのＳＯＨに含まれたポインタ情報に基づいて、第２フレームのペイロードがＶＣ４−２５６ｃであるか、それともＶＣ４−６４ｃ以下であるかを検出する。セレクタ２１４は、入力された信号がＶＣ４−２５６ｃである場合、第２フレームＳＯＨ処理部２１１から入力された信号を選択して出力する。一方、セレクタ２１４は、入力された信号がＶＣ４−６４ｃ以下である場合、第２フレームＰＴＲ処理部２１２から入力された信号を選択して出力する。

第２フレームＰＯＨ処理部２１３は、セレクタから出力された第２フレームの信号を入力する。第２フレームＰＯＨ処理部２１３は、第２フレームＰＯＨ除去部２１３１を備える。第２フレームＰＯＨ除去部２１３１は、第２フレームの信号におけるＰＯＨを終端する。第２フレームＰＯＨ処理部２１３は、終端された第２フレームの受信データを図示されない装置内インターフェースへ出力する。

このように、本実施形態の第２フレーマ受信部２１は、第２フレームのペイロードにＶＣ４−６４ｃ以下が格納されている場合には、従来の分離処理を行う。また、第２フレームのペイロードにＶＣ４−２５６ｃが格納される場合には、第１フレーマ受信部１１において既にポインタ処理が行われているため、ポインタ処理は行われずにセレクタ２１４を介してＰＯＨ終端処理が行われる。

なお、このような、第２フレーマにおいてペイロードがＶＣ４−２５６ｃを格納する場合にペイロード処理をスルーする機能は、一般的なＳＴＭ−６４／ＯＣ−０１９２（第２フレーム）フレーマにおいて、ＡＰＳ（ＡｕｔｏｍａｔｉｃＰｒｏｔｅｃｔｉｏｎＳｗｉｔｃｈｉｎｇ）切替用のインターフェースとして搭載されており、これらを適用することが可能である。

以上が、本実施形態におけるインターフェース回路の説明である。このように、本実施形態のインターフェース回路において第１フレーマ送信部１２は、ＳＴＭ−６４／ＯＣ１９２に準拠した第２フレームからＳＴＭ−２５６／ＯＣ−７６８に準拠した第１フレームを生成する処理のみを切り出して処理を行っている。また、第１フレーマ受信部１１は、ＳＴＭ−６４／ＯＣ−１９２以下の処理については第２フレーマ２０において処理を行っている。第１フレーマ１０は、第２フレーマ２０との間でインターフェースを共通化しており、第２フレームの送受信を可能としている。そのため、第２フレーマ２０は、ＳＴＭ−６４／ＯＣ−１９２以下を対象とする従来の処理を行えばよく、従来のＳＴＭ−６４／ＯＣ−１９２フレーマを適用可能である。さらに、ポインタ処理は、第１フレーマ１０がＶＣ４−２５６ｃのコンティギュアスコンカチネーション処理を行い、第２フレーマ２０ではＶＣ４−６４ｃ以下の処理のみを行って、ＶＣ４−２５６ｃのペイロードをスルーすることで、ＶＣ４−２５６ｃ以下の全てのポインタ処理に対応することができる。

なお、第２フレーマ２０は、ＳＴＭ−６４／ＯＣ−１９２フレーマに限定されるわけではない、例えば、ＳＴＭ−１６／ＯＣ−４８フレーマであってもよい。この場合、インターフェース回路１は、第１フレーマであるＳＴＭ−２５６／ＯＣ−７６８に対応するように、１６個の第２フレーマを備える。また、第１フレーマは、第２フレーム同期部１２１や、第２フレーム生成部１１６を第２フレーマの数に対応させて備えることになる。

このような構成により、従来の第２フレーマ２０に、第２フレーマとの送受信インターフェースを対応させた第１フレーマを追加するだけで、ＳＴＭ−２５６／ＯＣ−７６８に対応するインターフェース回路を実現することができる。そのため、新たに設計される新設計回路が大規模になることを防ぎ、簡易な設計によるインターフェース回路を実現することができる。

１インターフェース回路
１０第１フレーマ
１１第１フレーマ受信部
１２第１フレーマ送信部
２０第２フレーマ
２１第２フレーマ受信部
２２第２フレーマ送信部
５０４０Ｇフレーマ
５１４０Ｇフレーマ受信部
５２４０Ｇフレーマ送信部
１１１第１フレームＳＯＨ処理部
１１２ＥＳ
１１３第１フレームＰＴＲ処理部
１１４第１フレームＰＯＨ処理部
１１５セレクタ
１１６第２フレーム生成部
１２１第２フレーム同期部
１２２第１フレーム生成部
２１１第２フレームＳＯＨ処理部
２１２第２フレームＰＴＲ処理部
２１３第２フレームＰＯＨ処理部
２１４セレクタ
２２１第２フレーム生成部
５１１ＳＯＨ処理部
５１２ＰＴＲ処理部
５１３ＰＯＨ処理部
５２１ＳＯＨ挿入部
１１１１フレーム同期部
１１１２デスクランブル部
１１１３エラー検出部
１１１４第１フレームＳＯＨ除去部
１１４１第１フレームＰＯＨ除去部
１１６１第２フレームＳＯＨ挿入部
１１６２Ｂ１バイト挿入部
１１６３スクランブル部
１２１１フレーム同期部
１２１２デスクランブル部
１２１３エラー検出部
１２２１フレーム多重部
１２２２第１フレームＳＯＨ挿入部
１２２３Ｂ２バイト挿入部
１２２４Ｂ１バイト挿入部
１２２５スクランブル部
２１１１フレーム同期部
２１１２デスクランブル部
２１１３エラー検出部
２１１４第２フレームＳＯＨ除去部
２１３１第２フレームＰＯＨ除去部
２２１１第２フレームＳＯＨ挿入部
２２１２Ｂ２バイト挿入部
２２１３Ｂ１バイト挿入部
２２１４スクランブル部

Claims

第１フレーマと、
第２フレーマと
を備え、
前記第２フレーマは、
装置内インターフェースから入力される送信データをペイロードへ格納した第２フレームを生成する第２フレーマ送信部と、
前記第２フレームを終端して前記第２フレームのペイロードに格納された受信データを前記装置内インターフェースへ出力する第２フレーマ受信部と
を具備し、
前記第１フレーマは、
前記第２フレームを多重して第１フレームを生成して、前記第１フレームを伝送路へ送信する第１フレーマ送信部と、
伝送路から入力される前記第１フレームを終端して、前記第１フレームのペイロードに格納された前記受信データを格納した前記第２フレームを生成する第１フレーマ受信部と
を具備し、
前記第２フレーマ受信部は、前記第１フレーマ受信部と接続されて、前記第１フレーマ受信部から前記第２フレームを入力し、
前記第１フレーマ送信部は、前記第２フレーマ送信部と接続されて、前記第２フレーマ送信部から前記第２フレームを入力する
インターフェース回路。
請求項１に記載のインターフェース回路であって、
前記第１フレームは、ＩＴＵ−ＴＧ．７０７に規定されるＳＴＭ−２５６、あるいはＴｅｌｃｏｒｄｉａＧＲ−２５３−ＣＯＲＥに規定されるＯＣ−７６８に準拠したフレームフォーマットにより構成され、
前記第２フレームは、ＩＴＵ−ＴＧ．７０７に規定されるＳＴＭ−６４、あるいはＴｅｌｃｏｒｄｉａＧＲ−２５３−ＣＯＲＥに規定されるＯＣ−１９２に準拠したフレームフォーマットにより構成される
インターフェース回路。
請求項２に記載のインターフェース回路であって、
前記第２フレーマを複数備え、
前記第２フレーマの各々は、前記第２フレーマ送信部と、前記第２フレーマ受信部とを具備し、
前記第１フレーマ送信部は、前記各第２フレーマの具備する前記第２フレーマ送信部とそれぞれ接続されて、前記各第２フレーマ送信部から前記第２フレームを入力し、
前記各第２フレーマの具備する前記第２フレーマ受信部は、それぞれ前記第１フレーマ受信部と接続されて、前記第１フレーマ受信部から前記第２フレームを入力する
インターフェース回路。
請求項３に記載のインターフェース回路であって、
前記第１フレーマ受信部は、
前記第１フレームのＳＯＨ（ＳｅｃｔｉｏｎＯｖｅｒＨｅａｄ）を終端する第１フレームＳＯＨ処理部と、
前記ＳＯＨに含まれるポインタ情報に基づいて、前記第１フレームがペイロードにＶＣ−２５６ｃのデータを格納する場合に、前記ＶＣ４−２５６ｃのデータの先頭位置を検出する第１フレームＰＴＲ処理部と、
前記ＶＣ４−２５６ｃのデータのＰＯＨ（ＰａｔｈＯｖｅｒＨｅａｄ）を終端する第１フレームＰＯＨ処理部と、
前記第１フレームを分離するセレクタと、
分離された前記第１フレームのペイロードデータを格納した第２フレームを生成する複数の第２フレーム生成部と
を具備し、
前記１フレーム送信部は、
前記各第２フレーマ送信部から入力された前記第２フレームのフレーム同期をとる第２フレーム同期部と、
前記第２フレームを多重して前記第１フレームを生成する第１フレーム生成部と
を具備するインターフェース回路。
請求項４に記載のインターフェース回路であって、
前記第１フレーマ受信部は、前記第１フレームＳＯＨ処理部から前記第１フレームのペイロードデータを入力して、前記第１フレームＰＴＲ処理部と前記第１フレームＰＯＨ処理部との処理に必要となる時間と同等の遅延時間を、前記第１フレームのペイロードデータに与えるＥＳ（エラストリックストアメモリ）
をさらに備え、
前記セレクタは、
前記ＥＳと前記第１フレームＰＯＨ処理部から、それぞれ前記第１フレームのペイロードデータを入力して、前記第１フレームのＳＯＨに含まれるポインタ情報に基づいて、前記第１フレームがペイロードにＶＣ４−２５６ｃのデータを格納している場合に、前記第１フレームＰＯＨ処理部から入力されるペイロードデータを選択して当該ペイロードデータを分離し、前記第１フレームがペイロードにＶ４−６４ｃ以下のデータを格納している場合に、前記ＥＳから入力されるペイロードデータを選択して当該ペイロードを分離する
インターフェース回路。
請求項５に記載のインターフェース回路であって、
前記各第２フレーマ受信部は、
前記第２フレームのＳＯＨを終端する第２フレームＳＯＨ処理部と、
前記ＳＯＨに含まれるポインタ情報に基づいて、前記第２フレームがペイロードにＶＣ４−６４ｃ以下のデータを格納している場合に、前記ＶＣ４−６４ｃ以下のデータの先頭を検出する第２フレームＰＴＲ処理部と、
前記第２フレームＳＯＨ処理部と前記第２フレームＰＴＲ処理部とから、それぞれ第２フレームのペイロードデータを入力して、前記第２フレームのＳＯＨに含まれるポインタ情報に基づいて、前記第２フレームがペイロードにＶＣ４−２４６ｃのデータを格納している場合には、前記第２フレームＳＯＨ処理部から入力された前記第２フレームのペイロードデータを出力し、前記第２フレームがペイロードにＶＣ４−６４ｃ以下のデータを格納している場合には、前記第２フレームＰＴＲ処理部から入力された前記第２フレームのペイロードデータを出力するセレクタと、
前記第２フレームのペイロードデータのＰＯＨを終端する第２フレームＰＯＨ処理部と
を備えるインターフェース回路。
第１フレーマと第２フレーマとを備え、
前記第１フレーマは、第１フレーマ送信部と第１フレーマ受信部とを具備し、
前記第２フレーマは、第２フレーマ送信部と第２フレーマ受信部とを具備するインターフェース回路において、
装置内インターフェースから入力される送信データを格納した第２フレームを生成するステップと、
前記第２フレーマ送信部から前記第２フレームを入力するステップと、
入力された前記第２フレームを多重して第１フレームを生成するステップと、
生成された前記第１フレームを伝送路へ送信するステップと、
伝送路から入力される前記第１フレームを終端するステップと、
前記第１フレームに格納された受信データを格納する前記第２フレームを生成するステップと
前記第１フレーマ受信部から前記第２フレームを入力するステップと、
入力される前記第２フレームを終端して前記第２フレームに格納された受信データを前記装置内インターフェースへ出力するステップと
を備えるデータ送受信方法。
請求項７に記載のデータ送受信方法であって、
前記第１フレームは、ＩＴＵ−ＴＧ．７０７に規定されるＳＴＭ−２５６、あるいはＴｅｌｃｏｒｄｉａＧＲ−２５３−ＣＯＲＥに規定されるＯＣ−７６８に準拠したフレームフォーマットにより構成され、
前記第２フレームは、ＩＴＵ−ＴＧ．７０７に規定されるＳＴＭ−６４、あるいはＴｅｌｃｏｒｄｉａＧＲ−２５３−ＣＯＲＥに規定されるＯＣ−１９２に準拠したフレームフォーマットにより構成される
データ送受信方法。
請求項８に記載のデータ送受信方法であって、
前記第２フレーマを複数備え、前記第２フレーマの各々は、前記第２フレーマ送信部と、前記第２フレーマ受信部とを具備し、
前記第２フレーマ送信部から前記第２フレームを入力するステップは、
前記前記複数の第２フレーマの具備する前記各第２フレーマ送信部から前記第２フレームを入力ステップ
を含み、
前記第１フレーマ受信部から前記第２フレームを入力するステップは、
前記第１フレーマ受信部から前記複数の第２フレーマの具備する前記各第２フレーマ受信部に前記第２フレームを入力するステップ
を含むデータ送受信方法。
請求項９に記載のデータ送受信方法であって、前記第１フレーマ受信部は、第１フレームＳＯＨ処理部と、ＥＳと、第１フレームＰＴＲ処理部と、第１フレームＰＯＨ処理部とを備え、前記第１フレームを終端するステップは、
前記第１フレームのＳＯＨ（ＳｅｃｔｉｏｎＯｖｅｒＨｅａｄ）を終端するステップと、
前記ＳＯＨに含まれるポインタ情報に基づいて、前記第１フレームがペイロードにＶＣ−２５６ｃのデータを格納する場合に、前記ＶＣ４−２５６ｃのデータの先頭位置を検出するステップと、
前記ＶＣ４−２５６ｃのデータのＰＯＨ（ＰａｔｈＯｖｅｒＨｅａｄ）を終端するステップと、
前記第１フレームを分離するステップと、
分離された前記第１フレームのペイロードデータを格納した第２フレームを生成するステップと
を具備し、
前記第２フレームを多重して第１フレームを生成するステップは、
前記第２フレーマ送信部から入力された前記第２フレームのフレーム同期をとるステップと、
前記第２フレームを多重して前記第１フレームを生成するステップと
を含むデータ送受信方法。
請求項９に記載のデータ送受信方法であって、前記第１フレームを終端するステップは、
前記第１フレームのペイロードデータを入力して、前記ＶＣ４−２５６ｃのデータの先頭位置を検出するステップと前記ＶＣ４−２５６ｃのデータのＰＯＨ（ＰａｔｈＯｖｅｒＨｅａｄ）を終端するステップの処理に必要となる時間と同等の遅延時間を、前記第１フレームのペイロードデータに与えるステップと、
前記ＥＳと前記第１フレームＰＯＨ処理部から、それぞれ前記第１フレームのペイロードデータを入力するステップと、
前記第１フレームのＳＯＨに含まれるポインタ情報に基づいて、前記第１フレームがペイロードにＶＣ４−２５６ｃのデータを格納している場合に、前記第１フレームＰＯＨ処理部から入力されるペイロードデータを選択して当該ペイロードを分離し、前記第１フレームがペイロードにＶ４−６４ｃ以下のデータを格納している場合に、前記ＥＳから入力されるペイロードデータを選択して当該ペイロードを分離するステップと
を含むデータ送受信方法。
請求項１０に記載のデータ送受信方法であって、受信データを前記装置内インターフェースへ出力するステップは、
前記第１フレーム受信部から入力された前記第２フレームのＳＯＨを終端するステップと、
前記第２フレームのＳＯＨに含まれるポインタ情報に基づいて、前記第２フレームがペイロードにＶＣ４−６４ｃ以下のデータを格納している場合に、前記ＶＣ４−６４ｃ以下のデータの先頭を検出するステップと、
前記第２フレームＳＯＨ処理部と前記第２フレームＰＴＲ処理部とから、それぞれ第２フレームのペイロードデータを入力するステップと、
前記第２フレームのＳＯＨに含まれるポインタ情報に基づいて、前記第２フレームがペイロードにＶＣ４−２４６ｃのデータを格納している場合には、前記第２フレームＳＯＨ処理部から入力された前記第２フレームのペイロードデータを出力し、前記第２フレームがペイロードにＶＣ４−６４ｃ以下のデータを格納している場合には、前記第２フレームＰＴＲ処理部から入力された前記第２フレームのペイロードデータを出力するステップと、
前記第２フレームのペイロードデータのＰＯＨを終端するステップと
を含むデータ送受信方法。