JP2011009463A - 固体撮像装置、および、その製造方法 - Google Patents
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Abstract
【課題】撮像画像の画像品質を向上し、製造歩留まりを向上させる。
【解決手段】画素分離ウェルPSの形成工程では、画素分離ウェルPSの形成領域のうち、複数の画素Pを間に挟む領域に、不純物をイオン注入して、第1の画素分離ウェルPS1を形成する。その後、第1の画素分離ウェルPS1の形成領域と異なる位置において複数の画素Pを間に挟む領域に不純物をイオン注入して、第2の画素分離ウェルPS2を形成する。読出しドレインFDの形成工程では、画素分離ウェルPSのうち、各部PS1,PS2のいずれか一方において不純物がイオン注入された部分に、複数の読出しドレインFDを形成する。つまり、両部PS1,PS2が交差する部分PS12に読出しドレインFDを形成しない。
【選択図】図3
【解決手段】画素分離ウェルPSの形成工程では、画素分離ウェルPSの形成領域のうち、複数の画素Pを間に挟む領域に、不純物をイオン注入して、第1の画素分離ウェルPS1を形成する。その後、第1の画素分離ウェルPS1の形成領域と異なる位置において複数の画素Pを間に挟む領域に不純物をイオン注入して、第2の画素分離ウェルPS2を形成する。読出しドレインFDの形成工程では、画素分離ウェルPSのうち、各部PS1,PS2のいずれか一方において不純物がイオン注入された部分に、複数の読出しドレインFDを形成する。つまり、両部PS1,PS2が交差する部分PS12に読出しドレインFDを形成しない。
【選択図】図3
Description
本発明は、固体撮像装置、および、その製造方法に関する。
デジタルビデオカメラ、デジタルスチルカメラなどの電子機器は、固体撮像装置を含む。たとえば、固体撮像装置として、CMOS(Complementary Metal Oxicide Semiconductor)型イメージセンサ、CCD(Charge Coupled Device)型イメージセンサを含む。
固体撮像装置においては、複数の画素が形成されている撮像領域が、半導体基板に設けられている。複数の画素のそれぞれにおいては、光電変換部が設けられている。光電変換部は、たとえば、フォトダイオードであり、外付けの光学系を介して入射する光を受光面で受光し光電変換することによって、信号電荷を生成する。
固体撮像装置のうち、CMOS型イメージセンサは、光電変換部のほかに、複数のトランジスタを含むように、画素が構成されている。複数のトランジスタは、光電変換部にて生成された信号電荷を読み出して、信号線へ電気信号として出力するように、複数のトランジスタが画素トランジスタとして構成されている。たとえば、転送トランジスタ,リセットトランジスタ,増幅トランジスタ,選択トランジスタの4つのトランジスタを、画素トランジスタとして、半導体基板の表面に設けている。そして、画素トランジスタを構成する複数のトランジスタに電気的に接続する配線を、半導体基板の表面に設けている。
CMOS型イメージセンサでは、画素サイズを縮小化するために、複数の光電変換部が、上記の画素トランジスタを共有するように、画素を構成することが提案されている。たとえば、2つ、または、4つの光電変換部が1つの画素トランジスタ群を共有する技術が提案されている(たとえば、特許文献1〜3参照)。
また、半導体基板において、配線や画素トランジスタを設けた表面側に対して反対側の裏面側から光を受光する裏面照射型が提案されている(たとえば、特許文献4参照)。
上記においては、複数の画素間を分離するように画素分離領域が基板に設けられている。たとえば、STIが画素分離領域として半導体基板に設けられている。この他に、pウェルなどの不純物拡散領域が画素分離領域として半導体基板に設けられている。一般に、画素分離領域として設けられたpウェルは、製造プロセスの世代に因らずに、0.1〜0.3μm程度の幅であると共に、たとえば、1500eV程度の高エネルギーで不純物をイオン注入することで形成される(たとえば、特許文献4〜6参照)。
図15は、画素分離ウェルを形成する工程を示す図である。図15では、(A),(B)の順にて、画素分離ウェルを形成する工程を示している。また、図15の(A),(B)においては、左側が断面を示し、右側が上面を示している。具体的には、(A)は、(B)に示すX1J−X2J部分に対応する面の断面を示している。
まず、図15(A)に示すように、半導体基板101J上に、レジストパターンRPJを形成する。
ここでは、図15(A)の断面図に示すように、半導体基板101Jの面のうち、画素分離ウェルPSJ(図15(B)参照)を形成する面101SJが露出するように開口KKを形成することで、レジストパターンRPJを設ける。また、図15(A)の上面図に示すように、水平方向xと垂直方向yとのそれぞれに開口KKが画素PJを区画するように、レジストパターンRPJを形成する。
つぎに、図15(B)に示すように、半導体基板101Jに、画素分離ウェルPSJを形成する。
ここでは、上記のレジストパターンRPJをマスクとして用いて、半導体基板101Jの表面から不純物をイオン注入することで、画素分離ウェルPSJを形成する。つまり、レジストパターンRPJの開口KKから不純物をイオン注入して画素分離ウェルPSJを形成する。たとえば、p型の不純物をイオン注入して、pウェルを設けることで、画素分離ウェルPSJを形成する。
図15にて示した製造工程は、画素セルピッチが広い場合(たとえば、2μm以上)には、好適に実施することができる。
しかし、画素セルピッチが狭い場合(たとえば、2μm未満)には、好適に製造することが困難な場合がある。この原因は、高エネルギーで不純物をイオン注入するために、レジスト膜厚が厚いと共に(3〜5μm程度)、レジストパターンの幅が狭くなるために、そのパターンが倒れる等の不具合が発生する場合があるからである。つまり、レジストパターンのアスペクト比が大きくなることに起因する。
このような不具合を解消するために、下記の製造工程で製造が実施されている。
図16と図17は、画素分離ウェルを形成する工程を示す図である。図16および図17では、(A),(B),(C),(D)の順にて、画素分離ウェルを形成する工程を示している。また、図16および図17の(A)〜(D)においては、上面を示している。
まず、図16(A)に示すように、半導体基板101J上に、レジストパターンRPJxを形成する。
ここでは、半導体基板101Jの面のうち、水平方向xに並ぶ画素分離ウェルの形成面101SJxが露出するように開口KKxを形成することで、レジストパターンRPJxを設ける。つまり、垂直方向yへ延在する開口KKxが水平方向xに並ぶ画素PJを区画するように、レジストパターンRPJxを形成する。
つぎに、図16(B)に示すように、半導体基板101Jに、画素分離ウェルPSxを形成する。
ここでは、上記のレジストパターンRPJxをマスクとして用いて、半導体基板101Jの表面から不純物をイオン注入することで、画素分離ウェルPSxを形成する。その後、レジストパターンRPJxを除去する。これにより、垂直方向yへ延在する画素分離ウェルPSxは、複数が水平方向xにて並ぶように形成される。
つぎに、図17(C)に示すように、半導体基板101J上に、レジストパターンRPJyを形成する。
ここでは、半導体基板101Jの面のうち、垂直方向yに並ぶ画素分離ウェルの形成面101SJyが露出するように開口KKyを形成することで、レジストパターンRPJyを設ける。つまり、水平方向xへ延在する開口KKyが、垂直方向yに並ぶ画素PJを区画するように、レジストパターンRPJyを形成する。このとき、開口KKyにおいては、上記にて形成した画素分離ウェルPSxの一部の表面が露出する。
つぎに、図17(D)に示すように、半導体基板101Jに、画素分離ウェルPSyを形成する。
ここでは、上記のレジストパターンRPJyをマスクとして用いて、半導体基板101Jの表面から不純物をイオン注入することで、画素分離ウェルPSyを形成する。その後、レジストパターンRPJyを除去する。これにより、水平方向xへ延在する画素分離ウェルPSyは、複数が垂直方向yにて並ぶように形成される。このとき、垂直方向yへ延在する画素分離ウェルPSxと、水平方向xへ延在する画素分離ウェルPSyとが交差する部分には、2回、不純物がイオン注入された領域PSxyが形成される。
このように、画素セルピッチが狭い場合には、レジストパターンの倒れ等による不具合の発生を防止するために、垂直方向yへ延在する画素分離ウェルPSxと、水平方向xへ延在する画素分離ウェルPSyとのそれぞれを、別工程で形成する。
図18は、図16と図17に示す製造工程を経て形成された画素分離ウェルPSJを用いて、固体撮像装置を形成する工程を示す図である。図18では、(A),(B)の順にて、固体撮像装置を形成する工程を示している。また、図18の(A),(B)においては、上面を示している。
図18(A)に示すように、上記の図16と図17に示す製造工程を経て形成された画素分離ウェルPSJは、垂直方向yへ延在する画素分離ウェルPSxと、水平方向xへ延在する画素分離ウェルPSyとを含む。そして、上述したように、両者の画素分離ウェルPSx,PSyが交差する部分には、2回、不純物がイオン注入された領域PSxyが形成されている。
この後、図18(B)に示すように、上記の画素分離ウェルPSJが形成された半導体基板101Jに、転送トランジスタ22Jなどの画素トランジスタPTrを形成する。
ここでは、転送トランジスタ22Jによってフォトダイオード21から信号電荷が読み出される読出しドレインFDJを、画素分離ウェルPSJに設ける。具体的には、画素分離ウェルPSJにて、垂直方向yへ延在する部分PSxと、水平方向xへ延在する部分PSyとが交差する領域PSxyの一部に、不純物を更にイオン注入することで、読出しドレインFDJを形成する。これにより、斜め方向に並ぶ複数の画素において、1つの読出しドレインFDJを共有することができる。
しかしながら、上記の固体撮像装置では、垂直方向yへ延在する部分PSxと、水平方向xへ延在する部分PSyとが交差する領域PSxyに読出しドレインFDJを形成することに起因して、撮像画像の画像品質が低下する場合がある。これは、交差する領域PSxyでは、上記のように、2回、不純物がイオン注入されているために、欠陥が多く存在する場合があるためである。たとえば、過剰なイオン注入ダメージによる過渡的増幅拡散等の特性変動が増大する場合がある。また、読出しドレイン(フローティングディフュージョン)に起因して白点等の固定ノイズが増大する場合がある。
一方で、この欠陥の発生を抑制するために1回のイオン注入で画素分離ウェルの全てを形成する場合には、上述したように、レジストパターンの倒れ等が生ずる場合があり、製品歩留まりの低下などの不具合が生ずる場合がある。
以上のように、固体撮像装置においては、撮像画像の画像品質が低下する場合があり、また、製造歩留まりの低下が生ずる場合がある。
したがって、本発明は、撮像画像の画像品質を向上可能であって、製造歩留まりを向上可能な、固体撮像装置の製造方法、固体撮像装置を提供する。
本発明の固体撮像装置の製造方法は、光電変換素子を含む画素が複数配列される半導体基板の撮像面に画素分離ウェルを形成する画素分離ウェル形成工程と、前記光電変換部から信号電荷が読み出される読出しドレインを、前記画素分離ウェルに複数形成する読出しドレイン形成工程とを具備し、前記画素分離ウェル形成工程は、前記画素分離ウェルを形成する領域のうち、複数の画素を間に挟む部分に不純物をイオン注入することによって、第1の画素分離ウェルを形成する第1ステップと、前記画素分離ウェルを形成する領域のうち、前記第1の画素分離ウェルと異なる位置において複数の画素を間に挟む部分に不純物をイオン注入することによって、第2の画素分離ウェルを形成する第2ステップとを有し、前記読出しドレイン形成工程では、前記画素分離ウェルのうち、前記第1ステップと前記第2ステップとのいずれか一方において不純物がイオン注入された部分に、前記複数の読出しドレインを形成する。
本発明の固体撮像装置は、光電変換素子を含む画素が複数配列される半導体基板の撮像面に形成された画素分離ウェルと、画素分離ウェルに複数が形成されており、前記前記光電変換部から信号電荷が読み出される、読出しドレインとを具備し、前記画素分離ウェルは、前記撮像面にて複数の画素を間に挟む部分に不純物をイオン注入することによって形成された第1の画素分離ウェルと、前記撮像面において前記第1の画素分離ウェルと異なる位置において複数の画素を間に挟む部分に不純物をイオン注入することによって形成された第2の画素分離ウェルとを有し、前記読出しドレインは、前記画素分離ウェルのうち、前記第1の画素分離ウェルの形成部分と前記第2の画素分離ウェルの形成部分とのいずれか一方へ不純物がイオン注入された部分に形成されている。
本発明においては、画素分離ウェルの形成領域のうち、複数の画素を間に挟む領域に、不純物をイオン注入して、第1の画素分離ウェルを形成する。そして、第1の画素分離ウェルの形成領域と異なる位置において複数の画素を間に挟む領域に不純物をイオン注入して、第2の画素分離ウェルを形成する。そして、その画素分離ウェルのうち、第1の画素分離ウェルと第2の画素分離ウェルのいずれか一方において不純物がイオン注入された部分に、複数の読出しドレインを形成する。つまり、第1の画素分離ウェルと第2の画素分離ウェルが交差する部分に読出しドレインを形成しない。
本発明によれば、撮像画像の画像品質を向上可能な、固体撮像装置、および、その製造方法を提供することができる。
以下に、本発明の実施形態について、図面を参照して説明する。
なお、説明は、下記の順序で行う。
1.実施形態1(4画素共有構造にて、2つのFDが傾斜方向に並ぶ場合)
2.実施形態2(4画素共有構造にて、2つのFDが傾斜方向に並ぶ場合)
3.実施形態3(4画素共有構造にて、2つのFDが垂直方向に並ぶ場合)
4.実施形態4(4画素共有構造にて、2つのFDが垂直方向に並ぶ場合)
5.その他
1.実施形態1(4画素共有構造にて、2つのFDが傾斜方向に並ぶ場合)
2.実施形態2(4画素共有構造にて、2つのFDが傾斜方向に並ぶ場合)
3.実施形態3(4画素共有構造にて、2つのFDが垂直方向に並ぶ場合)
4.実施形態4(4画素共有構造にて、2つのFDが垂直方向に並ぶ場合)
5.その他
<1.実施形態1>
(A)装置構成
(A−1)カメラの要部構成
図1は、本発明にかかる実施形態1において、カメラ40の構成を示す構成図である。
(A)装置構成
(A−1)カメラの要部構成
図1は、本発明にかかる実施形態1において、カメラ40の構成を示す構成図である。
図1に示すように、カメラ40は、固体撮像装置1と、光学系42と、制御部43と、信号処理回路44とを有する。各部について、順次、説明する。
固体撮像装置1は、光学系42を介して入射する光(被写体像)Hを撮像面Psで受光して光電変換することによって、信号電荷を生成する。ここでは、固体撮像装置1は、制御部43から出力される制御信号に基づいて駆動する。具体的には、信号電荷を読み出して、ローデータとして出力する。
光学系42は、結像レンズや絞りなどの光学部材を含み、入射する被写体像による光Hを、固体撮像装置1の撮像面Psへ集光するように配置されている。
制御部43は、各種の制御信号を固体撮像装置1と信号処理回路44とに出力し、固体撮像装置1と信号処理回路44とを制御して駆動させる。
信号処理回路44は、固体撮像装置1から出力されたローデータについて信号処理を実施することによって、被写体像についてデジタル画像を生成するように構成されている。
(A−2)固体撮像装置の要部構成
固体撮像装置1の全体構成について説明する。
固体撮像装置1の全体構成について説明する。
図2は、本発明にかかる実施形態1において、固体撮像装置1の全体構成を示す図である。
本実施形態の固体撮像装置1は、CMOS型イメージセンサであり、図2に示すように、基板101を含む。この基板101は、たとえば、シリコンからなる半導体基板であり、図2に示すように、基板101の面においては、撮像領域PAと、周辺領域SAとが設けられている。
撮像領域PAは、図2に示すように、矩形形状であり、複数の画素Pが水平方向xと垂直方向yとのそれぞれに、配置されている。つまり、画素Pがマトリクス状に並んでいる。そして、撮像領域PAにおいては、その中心が、図1に示した光学系42の光軸に対応するように配置されている。なお、撮像領域PAは、図1に示した撮像面Psに相当する。
撮像領域PAにおいて、画素Pは、入射光を受光して信号電荷を生成する。そして、その生成した信号電荷が画素トランジスタによって読み出されて出力される。画素Pの詳細な構成について後述する。
周辺領域SAは、図2に示すように、撮像領域PAの周囲に位置している。そして、この周辺領域SAにおいては、周辺回路が設けられている。
具体的には、図2に示すように、垂直駆動回路13と、カラム回路14と、水平駆動回路15と、外部出力回路17と、タイミングジェネレータ(TG)18と、シャッター駆動回路19とが、周辺回路として設けられている。
垂直駆動回路13は、図2に示すように、周辺領域SAにおいて、撮像領域PAの側部に設けられており、撮像領域PAの画素Pを行単位で選択して駆動させるように構成されている。
カラム回路14は、図2に示すように、周辺領域SAにおいて、撮像領域PAの下端部に設けられており、列単位で画素Pから出力される信号について信号処理を実施する。ここでは、カラム回路14は、CDS(Correlated Double Sampling;相関二重サンプリング)回路(図示なし)を含み、固定パターンノイズを除去する信号処理を実施する。
水平駆動回路15は、図2に示すように、カラム回路14に電気的に接続されている。水平駆動回路15は、たとえば、シフトレジスタを含み、カラム回路14にて画素Pの列ごとに保持されている信号を、順次、外部出力回路17へ出力させる。
外部出力回路17は、図2に示すように、カラム回路14に電気的に接続されており、カラム回路14から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路17は、AGC(Automatic Gain Control)回路17aとADC回路17bとを含む。外部出力回路17においては、AGC回路17aが信号にゲインをかけた後に、ADC回路17bがアナログ信号からデジタル信号へ変換して、外部へ出力する。
タイミングジェネレータ18は、図2に示すように、垂直駆動回路13、カラム回路14、水平駆動回路15,外部出力回路17,シャッター駆動回路19のそれぞれに電気的に接続されている。タイミングジェネレータ18は、各種のタイミング信号を生成し、垂直駆動回路13、カラム回路14、水平駆動回路15,外部出力回路17,シャッター駆動回路19に出力することで、各部について駆動制御を行う。
シャッター駆動回路19は、画素Pを行単位で選択して、画素Pにおける露光時間を調整するように構成されている。
(A−3)固体撮像装置の詳細構成
本実施形態にかかる固体撮像装置1の詳細内容について説明する。
本実施形態にかかる固体撮像装置1の詳細内容について説明する。
図3〜図6は、本発明にかかる実施形態1において、固体撮像装置1の要部を示す図である。
ここで、図3は、撮像領域PAの上面を示している。図4は、撮像領域PAの断面を示している。図4においては、図3に示すA1−A2部分の断面を示している。図5は、図3に示す撮像領域PAの一部を拡大して示している。図6は、撮像領域PAに設けられた画素Pの回路構成を示している。
図3〜図6に示すように、固体撮像装置1は、フォトダイオード21と、画素トランジスタPTrと、画素分離ウェルPSとを含む。ここで、画素トランジスタPTrは、図5,図6に示すように、転送トランジスタ22と、増幅トランジスタ23と、選択トランジスタ24と、リセットトランジスタ25とを含み、フォトダイオード21から信号電荷を読み出すように構成されている。
固体撮像装置を構成する各部について順次説明する。
(A−3−1)フォトダイオード21について
固体撮像装置1において、フォトダイオード21は、図3に示すように、複数の画素Pのそれぞれに対応するように、複数が配置されている。複数のフォトダイオード21は、撮像面(xy面)において、水平方向xと、この水平方向xに対して直交する垂直方向yとのそれぞれに並んで設けられている。各フォトダイオード21は、水平方向xおよび垂直方向yのそれぞれにおいて、同様な形状であって、等間隔で並ぶように設けられている。たとえば、各フォトダイオード21は、撮像面(xy面)において、格子状に形成された画素分離ウェルPSによって区画された領域のそれぞれに対応するように、受光面JSが四角形状(正方形)で形成されている。
固体撮像装置1において、フォトダイオード21は、図3に示すように、複数の画素Pのそれぞれに対応するように、複数が配置されている。複数のフォトダイオード21は、撮像面(xy面)において、水平方向xと、この水平方向xに対して直交する垂直方向yとのそれぞれに並んで設けられている。各フォトダイオード21は、水平方向xおよび垂直方向yのそれぞれにおいて、同様な形状であって、等間隔で並ぶように設けられている。たとえば、各フォトダイオード21は、撮像面(xy面)において、格子状に形成された画素分離ウェルPSによって区画された領域のそれぞれに対応するように、受光面JSが四角形状(正方形)で形成されている。
また、図4に示すように、フォトダイオード21は、基板101の内部に形成されている。
各フォトダイオード21は、入射光(被写体像)を受光し光電変換することによって信号電荷を生成して蓄積するように構成されている。たとえば、フォトダイオード21は、n型のシリコン半導体である基板101内に設けられたp型半導体領域に、n型電荷蓄積領域が形成されることで構成される。そして、各フォトダイオード21は、図6に示すように、その蓄積した信号電荷が、転送トランジスタ22によって読出しドレインFDへ転送されるように構成されている。
本実施形態においては、図5と図6に示すように、各フォトダイオード21は、転送トランジスタ22が設けられている。たとえば、図5,図6に示すように、4つのフォトダイオード21(21A_1,21A_2,21B_1,21B_2)に対応して、4つの転送トランジスタ22(22A_1,22A_2,22B_1,22B_2)が一対で設けられている。
そして、図5と図6に示すように、複数のフォトダイオード21が、1つの読出しドレインFDを共有するように構成されている。たとえば、一対(2つ)のフォトダイオード21(21A_1と21A_2、または、21B_1,21B_2)が、1つの読出しドレインFD(FDA、または、FDB)に対して設けられている。
そして、図5と図6に示すように、その複数のフォトダイオード21からなる組が、複数の組で、増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25とを共有するように構成されている。たとえば、4つのフォトダイオード21(21A_1,21A_2,21B_1,21B_2)からなる1組に対して、増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25とのそれぞれが1つずつ設けられている。
(A−3−2)画素トランジスタPTrについて
固体撮像装置1において、画素トランジスタPTrは、図3に示すように、各フォトダイオード21の間に設けられている。
固体撮像装置1において、画素トランジスタPTrは、図3に示すように、各フォトダイオード21の間に設けられている。
ここでは、画素トランジスタPTrは、撮像面(xy面)において、複数の画素Pを区画する画素分離ウェルPSに形成されている。画素トランジスタPTrは、基板101の画素分離ウェルPSに、活性化領域(図示なし)が形成されており、各ゲート電極が、たとえば、ポリシリコンを用いて形成されている。
画素トランジスタPTrにおいて、転送トランジスタ22は、図3に示すように、複数の画素Pのそれぞれに対応するように、複数が形成されている。
ここでは、図4に示すように、転送トランジスタ22は、転送ゲート22Gが、基板101の表面に、ゲート絶縁膜(図示なし)を介して、設けられている。転送ゲート22Gは、基板101の内部に設けられたフォトダイオード21の上方に設けられている。また、転送トランジスタ22において、転送ゲート22Gは、基板101の表面に設けられた、読出しドレインFD(フローティングディフュージョン)に隣接するように設けられている。ここでは、図4に示すように、一対の転送ゲート22Gが、1つの読出しドレインFDを挟むように形成されている。
そして、図6に示すように、転送トランジスタ22は、フォトダイオード21にて生成された信号電荷を、増幅トランジスタ23のゲートへ電気信号として出力するように構成されている。具体的には、図6に示すように、転送トランジスタ22は、転送線26からゲートに転送信号が与えられることによって、フォトダイオード21において蓄積された信号電荷を、読出しドレインFDに出力信号として転送する。
本実施形態においては、転送トランジスタ22のそれぞれは、図5と図6に示すように、フォトダイオード21のそれぞれに対応して設けられている。
たとえば、図5に示すように、各転送トランジスタ22は、撮像面(xy面)において水平方向xと垂直方向yとに対して傾斜する傾斜方向に並ぶ複数の画素Pの間に設けられた読出しドレインFDを、2つの転送トランジスタ22が挟むように形成されている。
具体的には、図5に示すように、2つの転送トランジスタ22A_1,22A_2が、傾斜方向に並ぶ2つのフォトダイオード21A_1,21A_2の間に設けられた読出しドレインFDAを挟むように設けられている。また、2つの転送トランジスタ22B_1,22B_2が、傾斜方向に並ぶ2つのフォトダイオード21B_1,21B_2の間に設けられた読出しドレインFDBを挟むように設けられている。
画素トランジスタPTrにおいて、増幅トランジスタ23は、図6に示すように、転送トランジスタ22から出力された電気信号を増幅して出力するように構成されている。
具体的には、増幅トランジスタ23は、ゲートが、読出しドレインFDに接続されている。また、増幅トランジスタ23は、ドレインが電源電位供給線Vddに接続され、ソースが選択トランジスタ24に接続されている。増幅トランジスタ23は、選択トランジスタ24がオン状態になるように選択されたときには、定電流源(図示なし)から定電流が供給されて、ソースフォロアとして動作する。このため、増幅トランジスタ23では、選択トランジスタ24に選択信号が供給されることによって、読出しドレインFDから出力された出力信号が増幅される。
画素トランジスタPTrにおいて、選択トランジスタ24は、図6に示すように、選択信号が入力された際に、増幅トランジスタ23によって出力された電気信号を、垂直信号線27へ出力するように構成されている。
具体的には、選択トランジスタ24は、図6に示すように、選択信号が供給されるアドレス線28にゲートが接続されている。選択トランジスタ24は、選択信号が供給された際にはオン状態になり、上記のように増幅トランジスタ23によって増幅された出力信号を、垂直信号線27に出力する。
画素トランジスタPTrにおいて、リセットトランジスタ25は、図6に示すように、増幅トランジスタ23のゲート電位をリセットするように構成されている。
具体的には、リセットトランジスタ25は、図6に示すように、リセット信号が供給されるリセット線29にゲートが接続されている。また、リセットトランジスタ25は、ドレインが電源電位供給線Vddに接続され、ソースが読出しドレインFDに接続されている。そして、リセットトランジスタ25は、リセット線29からリセット信号がゲートに供給された際に、読出しドレインFDを介して、増幅トランジスタ23のゲート電位を、電源電位にリセットする。
本実施形態では、上記の増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25とのそれぞれは、図5と図6に示すように、複数のフォトダイオード21からなる組によって、共有されるように構成されている。
たとえば、図5に示すように、4つのフォトダイオード21(21A_1,21A_2,21B_1,21B_2)からなる1組に対して、増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25とのそれぞれが1つずつ設けられている。
具体的には、図5に示すように、増幅トランジスタ23は、傾斜方向に並ぶ複数の画素Pの間に設けられる複数の読出しドレインFDにゲートが電気的に接続するように設けられている。たとえば、傾斜方向において並ぶ2つの読出しドレインFDA,FDBに電気的に接続されるように、増幅トランジスタ23のゲートが形成されている。ここでは、増幅トランジスタ23は、ゲートと各読出しドレインFDA,FDBとが電気的に接続される距離が、互いに同じになるように形成されている。
そして、図5に示すように、選択トランジスタ24とリセットトランジスタ25とのそれぞれは、増幅トランジスタ23を間に介在して、垂直方向yにおいて並ぶように設けられている。
(A−3−3)画素分離ウェルPSについて
固体撮像装置1において、画素分離ウェルPSは、図3に示すように、水平方向xに並ぶ複数の画素Pの間、および、垂直方向に並ぶ複数の画素Pの間に介在しており、各画素Pを分離するように構成されている。
固体撮像装置1において、画素分離ウェルPSは、図3に示すように、水平方向xに並ぶ複数の画素Pの間、および、垂直方向に並ぶ複数の画素Pの間に介在しており、各画素Pを分離するように構成されている。
ここでは、画素分離ウェルPSは、図4に示すように、基板101の表面から深さ方向へ形成されており、各画素Pのフォトダイオード21の間を分離するように設けられている。たとえば、画素分離ウェルPSは、pウェルであって、シリコン半導体である基板101に設けられたp型半導体領域に、p型の不純物をイオン注入することによって形成される。
本実施形態においては、図3に示すように、画素分離ウェルPSとして、第1の画素分離ウェルPS1と第2の画素分離ウェルPS2とのそれぞれが形成されている。(図3では、第1の画素分離ウェルPS1の形成部分に、左上方から右下方へ傾斜するハッチングを付している。また、第2の画素分離ウェルPS2の形成部分に、右上方から左下方へ傾斜するハッチングを付している。)
図3に示すように、第1の画素分離ウェルPS1は、撮像面(xy面)にて水平方向xと垂直方向yとのそれぞれに2つの画素Pが並ぶ第1の画素配列領域P1を区画するように形成されている。
具体的には、図3に示すように、第1の画素分離ウェルPS1は、水平方向xに延在する部分を含んでおり、この水平方向xに延在する部分は、複数が、垂直方向yにおいて、2つの画素Pを挟むように形成されている。また、第1の画素分離ウェルPS1は、垂直方向yに延在する部分を含んでおり、この垂直方向yに延在する部分は、複数が、水平方向xにおいて、2つの画素Pを挟むように形成されている。つまり、第1の画素分離ウェルPS1は、水平方向xに延在する部分と、垂直方向yに延在する部分とのそれぞれが、2画素ピッチで、各方向に並ぶように形成されている。
同様に、第2の画素分離ウェルPS2は、図3に示すように、撮像面(xy面)にて水平方向xと垂直方向yとのそれぞれに2つの画素Pが並ぶ第2の画素配列領域P2を区画するように形成されている。
具体的には、図3に示すように、第2の画素分離ウェルPS2は、水平方向xに延在する部分を含んでおり、この水平方向xに延在する部分は、複数が、垂直方向yにおいて、2つの画素Pを挟むように形成されている。また、第2の画素分離ウェルPS2は、垂直方向yに延在する部分を含んでおり、この垂直方向yに延在する部分は、複数が、水平方向xにおいて、2つの画素Pを挟むように形成されている。つまり、第2の画素分離ウェルPS2は、水平方向xに延在する部分と、垂直方向yに延在する部分とのそれぞれが、2画素ピッチで、各方向に並ぶように形成されている。
そして、第2の画素分離ウェルPS2は、撮像面(xy面)において、第1の画素配列領域P1に対して、水平方向xと垂直方向yとのそれぞれに、一つの画素Pの幅(一画素ピッチ)分、シフトした第2の画素配列領域P2を区画するように形成されている。
詳細については後述するが、上記の第1の画素分離ウェルPS1と第2の画素分離ウェルPS2とのそれぞれは、別工程において、各部を形成する部分に1回ずつ不純物がイオン注入されて形成される。このため、画素分離ウェルPSにおいて、第1の画素分離ウェルPS1と第2の画素分離ウェルPS2とが交差する領域PS12には、2回、不純物がイオン注入されている。
この画素分離ウェルPSでは、図3に示すように、第1の画素分離ウェルPS1と第2の画素分離ウェルPS2とが交差する領域PS12以外の部分に、複数の読出しドレインFDが形成されている。各読出しドレインFDは、画素分離ウェルPSにおいて、図4に示すように、基板101の表面の上側部分に形成されている。たとえば、読出しドレインFDは、画素分離ウェルPSにn型の不純物をイオン注入することによって形成される。
具体的には、図5に示すように、読出しドレインFDは、第1の画素分離ウェルPS1において、水平方向xに延在する部分と垂直方向yに延在する部分とが交差する部分に、読出しドレインFDBとして形成されている。
また、図5に示すように、読出しドレインFDは、第2の画素分離ウェルPS2において、水平方向xに延在する部分と垂直方向yに延在する部分とが交差する部分に、読出しドレインFDAとして形成されている。
(A−3−4)その他
なお、図4では、図示を省略しているが、基板101の表面には、配線層(図示なし)が設けられている。この配線層においては、各素子に電気的に接続された配線(図示なし)が絶縁層(図示なし)内に形成されている。
なお、図4では、図示を省略しているが、基板101の表面には、配線層(図示なし)が設けられている。この配線層においては、各素子に電気的に接続された配線(図示なし)が絶縁層(図示なし)内に形成されている。
各配線は、図6にて示した、転送線26,アドレス線28,垂直信号線27,リセット線29などの配線として機能するように形成されている。
この他に、基板101においては、オンチップレンズ(図示なし)とカラーフィルタ(図示なし)等の光学部材が画素Pに対応して設けられている。たとえば、基板101の裏面側から入射する裏面照射型である場合には、基板101の裏面側に、オンチップレンズや、カラーフィルタ等の光学部材が設けられる。このため、オンチップレンズ,カラーフィルタなどの光学部材を順次介して入射する光を、フォトダイオード21が受光するように構成されている。
(B)製造方法
以下より、上記の固体撮像装置1を製造する製造方法の要部について説明する。
以下より、上記の固体撮像装置1を製造する製造方法の要部について説明する。
図7〜図11は、本発明にかかる実施形態1において、固体撮像装置1を製造する方法の各工程にて設けられた要部を示す図である。
ここで、図7,図9,図11のそれぞれは、図3と同様に、撮像領域PAの上面を示している。これに対して、図8と図10は、撮像領域PAの断面を示している。図8は、図7に示すXA1−XA2部分の断面を示している。図10において、(A)は、図9に示すXA1−XA2部分の断面を示しており(図7のXA1−XA2部分と同様)、(B)は、図9に示すXB1−XB2部分の断面を示している。
(B−1)第1の画素分離ウェルPS1の形成
まず、図7に示すように、第1の画素分離ウェルPS1を形成する。
まず、図7に示すように、第1の画素分離ウェルPS1を形成する。
ここでは、フォトダイオード21を形成する領域に所定の不純物をイオン注入した後に、基板101の撮像面(xy面)に、第1の画素分離ウェルPS1を形成する。
本実施形態では、図7に示すように、撮像面(xy面)において画素分離ウェルPS(図3参照)を形成する部分のうち、複数の画素Pを間に挟む領域に、第1の画素分離ウェルPS1を形成する。
具体的には、図7に示すように、撮像面(xy面)に配列される複数の画素Pの一部であって、水平方向xと垂直方向yとのそれぞれに2つの画素Pが並ぶ第1の画素配列領域P1を区画する領域に、第1の画素分離ウェルPS1を形成する。これにより、水平方向xに延在する部分と、垂直方向yに延在する部分とを含むように、第1の画素分離ウェルPS1が形成される。
上記した第1の画素分離ウェルPS1の形成においては、図8に示すように、基板101の表面にフォトレジストパターンPR1を設ける。
具体的には、フォトレジスト膜(図示なし)を、たとえば、3〜5μmの厚みになるように、基板101の表面に設ける。その後、たとえば、KrF露光装置を用いて、パターン像をフォトレジスト膜へ露光する露光処理を実施する。たとえば、パターン形状を均一にするために、2回、露光処理を実施する。そして、その露光処理が実施されたフォトレジスト膜について現像処理を実施する。
これにより、図8に示すように、フォトレジストパターンPR1は、基板101の表面において、第1の画素分離ウェルPS1を形成する部分が露出するように開口KK1が形成されると共に、その他の部分が被覆された状態で設けられる。たとえば、フォトレジストパターンPR1は、3.5μm幅のピッチにおいて、0.55μm幅の開口KK1が設けられる。
そして、このフォトレジストパターンPR1をマスクとして用いて、基板101の表面に不純物をイオン注入することで、第1の画素分離ウェルPS1を形成する。つまり、画素ピッチの複数倍(ここでは、2倍)のピッチで格子状に形成されたレジストパターンPR1をマスクとして用いて、第1の画素分離ウェルPS1を形成する。たとえば、下記の条件に従って、イオン注入を実施する。
・不純物:ボロン
・注入エネルギー:1000〜1200keV
・不純物濃度:1〜3×1012
・不純物:ボロン
・注入エネルギー:1000〜1200keV
・不純物濃度:1〜3×1012
この後、たとえば、硫酸過水を用いて、フォトレジストパターンPR1を除去する。
(B−2)第2の画素分離ウェルPS2の形成
つぎに、図9に示すように、第2の画素分離ウェルPS2を形成する。
つぎに、図9に示すように、第2の画素分離ウェルPS2を形成する。
ここでは、図9に示すように、撮像面(xy面)において画素分離ウェルPS(図3参照)を形成する部分のうち、第1の画素分離ウェルPS1の形成領域と異なる位置にて2つの画素Pを間に挟む領域に、第2の画素分離ウェルPS2を形成する。
具体的には、図9に示すように、撮像面(xy面)に配列される複数の画素Pの一部であって、水平方向xと垂直方向yとのそれぞれに2つの画素Pが並ぶ第2の画素配列領域P2を区画する領域に、第2の画素分離ウェルPS2を形成する。これにより、水平方向xに延在する部分と、垂直方向yに延在する部分とを含むように、第2の画素分離ウェルPS2が形成される。
上記した第2の画素分離ウェルPS2の形成においては、図10に示すように、基板101の表面にフォトレジストパターンPR2を設ける。
具体的には、第1の画素分離ウェルPS1の形成(図7等)の場合と同様に、フォトレジスト膜(図示なし)を、たとえば、3〜5μmの厚みになるように、基板101の表面に設ける。その後、たとえば、KrF露光装置を用いて、パターン像をフォトレジスト膜へ露光する露光処理を実施する。たとえば、パターン形状を均一にするために、2回、露光処理を実施する。そして、その露光処理が実施されたフォトレジスト膜について現像処理を実施する。
これにより、図10に示すように、フォトレジストパターンPR2は、基板101の表面において、第1の画素分離ウェルPS1を形成する部分が露出するように開口KK2が形成されると共に、その他の部分が被覆された状態で設けられる。たとえば、フォトレジストパターンPR2は、3.5μm幅のピッチにおいて、0.55μm幅の開口KK1が設けられる。
そして、このフォトレジストパターンPR2をマスクとして用いて、基板101の表面に不純物をイオン注入することで、第2の画素分離ウェルPS2を形成する。つまり、上記のレジストパターンPR1を同じ形状で格子状に形成されたレジストパターンPR2をマスクとして用いて、第2の画素分離ウェルPS2を形成する。たとえば、下記の条件に従って、イオン注入を実施する。
・不純物:ボロン
・注入エネルギー:1000〜1200keV
・不純物濃度:1〜3×1012
・不純物:ボロン
・注入エネルギー:1000〜1200keV
・不純物濃度:1〜3×1012
図10(A)に示すように、第1の画素分離ウェルPS1が垂直方向yに延在する部分を含む断面においては、第2の画素分離ウェルPS2は、2つの第1の画素分離ウェルPS1の中心に位置するように形成される。
一方で、図10(B)に示すように、第1の画素分離ウェルPS1が水平方向xに延在する部分を含む断面においては、第2の画素分離ウェルPS2の形成と、第1の画素分離ウェルPS1の形成とが重複して行われた領域PS12が形成される。
この後、たとえば、硫酸過水を用いて、フォトレジストパターンPR1を除去する。
上記のような工程を経て、図11に示すように、画素分離ウェルPSが形成される。
具体的には、図11に示すように、水平方向xに並ぶ複数の画素Pの間、および、垂直方向yに並ぶ複数の画素Pの間に介在するように、画素分離ウェルPSが形成される。この画素分離ウェルPSは、格子状の第1の画素分離ウェルPS1が、格子状の第2の画素分離ウェルPS2に対して、1つの画素P分のピッチで、水平方向xと垂直方向yとのそれぞれへシフトするように形成されている。そして、第1の画素分離ウェルPS1と第2の画素分離ウェルPS2とが交差する領域PS12が、水平方向xと垂直方向yとのそれぞれにおいて、2つの画素Pのピッチを隔てるように形成される。
(B−3)読出しドレインFD等の形成
つぎに、図3等に示したように、読出しドレインFD等の各部を形成する。
つぎに、図3等に示したように、読出しドレインFD等の各部を形成する。
ここでは、図3に示す各画素トランジスタPTrのチャネル領域とゲート酸化膜とゲート電極とを、順次、形成する。そして、各画素トランジスタPTrのソース・ドレイン領域(読出しドレインFDを含む)を形成する。
上記の読出しドレインFDについては、図3に示すように、画素分離ウェルPSに複数形成する。この工程では、上記の画素分離ウェルPSのうち、第1の画素分離ウェルPS1の形成と、第2の画素分離ウェルPS2の形成との一方において、不純物がイオン注入された部分に、複数の読出しドレインFDを形成する。
具体的には、図3に示すように、第1の画素分離ウェルPS1において水平方向xに延在する部分と垂直方向yに延在する部分とが交差する部分に、読出しドレインFDを形成する。これと共に、第2の画素分離ウェルPS2において水平方向xに延在する部分と垂直方向yに延在する部分とが交差する部分に、読出しドレインFDを形成する。
上記の画素トランジスタPTrのうち、転送トランジスタ22については、図3に示すように、複数の画素Pのそれぞれに対応するように複数形成する。この工程では、図3に示すように、水平方向xと垂直方向yとに対して傾斜する傾斜方向に並ぶ複数の画素Pの間に設けられ、それらから信号電荷が読み出される読出しドレインFDを、複数の転送ゲートが挟むように、各転送トランジスタ22を形成する。
また、増幅トランジスタ23については、図5に示すように、複数の画素Pが1つを共有するように、複数形成する。この工程では、水平方向xと垂直方向yとに対して傾斜する傾斜方向に並ぶ複数の画素Pの間に設けられる各読出しドレインFDに、ゲートが電気的に接続されるように、増幅トランジスタ23を、画素分離ウェルPSに形成する。
具体的には、図5に示すように、増幅トランジスタ23のゲートが、撮像面(xy面)において、その上方に位置する読出しドレインFDAに電気的に接続されるように、増幅トランジスタ23を、画素分離ウェルPSに形成する。そして、これと共に、増幅トランジスタ23のゲートが、撮像面(xy面)において、その右側に位置する読出しドレインFDBに電気的に接続されるように、増幅トランジスタ23を、画素分離ウェルPSに形成する。
さらに、増幅トランジスタ23の形成工程では、上方の読出しドレインFDAがゲートに電気的に接続される距離と、右側の読出しドレインFDBがゲートに電気的に接続される距離とが、互いに同じになるように、増幅トランジスタ23を形成する。
このように、傾斜方向において並ぶ2つの読出しドレインFDA,FDBのそれぞれに、増幅トランジスタ23のゲートが電気的に接続するように、増幅トランジスタ23を形成する。
そして、選択トランジスタ24とリセットトランジスタ25とのそれぞれについては、図5に示すように、増幅トランジスタ23を間に介在して、垂直方向yにおいて並ぶように設ける。
この後、配線層(図示なし)やオンチップレンズ等の各部の形成を実施し、固体撮像装置1を完成させる。
(C)まとめ
以上のように、本実施形態において画素分離ウェルPSを形成する工程では、画素分離ウェルPSの形成領域のうち、複数の画素Pを間に挟む領域に、不純物をイオン注入して、第1の画素分離ウェルPS1を形成する。その後、その第1の画素分離ウェルPS1の形成領域と異なる位置において複数の画素Pを間に挟む領域に不純物をイオン注入して、第2の画素分離ウェルPS2を形成する(図7,図9参照)。そして、読出しドレインFDの形成工程では、その画素分離ウェルPSのうち、各部PS1,PS2のいずれか一方において不純物がイオン注入された部分に、複数の読出しドレインFDを形成する。つまり、両部PS1,PS2が交差する部分PS12に読出しドレインFDを形成しない(図3,図5参照)。
以上のように、本実施形態において画素分離ウェルPSを形成する工程では、画素分離ウェルPSの形成領域のうち、複数の画素Pを間に挟む領域に、不純物をイオン注入して、第1の画素分離ウェルPS1を形成する。その後、その第1の画素分離ウェルPS1の形成領域と異なる位置において複数の画素Pを間に挟む領域に不純物をイオン注入して、第2の画素分離ウェルPS2を形成する(図7,図9参照)。そして、読出しドレインFDの形成工程では、その画素分離ウェルPSのうち、各部PS1,PS2のいずれか一方において不純物がイオン注入された部分に、複数の読出しドレインFDを形成する。つまり、両部PS1,PS2が交差する部分PS12に読出しドレインFDを形成しない(図3,図5参照)。
このように、本実施形態では、不純物のイオン注入が多く実施された領域以外の領域(1回のみの領域)に、読出しドレインFDを形成している。このため、本実施形態においては、複数回、不純物がイオン注入されて欠陥が多く存在することに起因する不具合の発生を防止することができる。たとえば、過剰なイオン注入ダメージによる過渡的増幅拡散等の特性変動が増大することを防止できる。また、読出しドレイン(フローティングディフュージョン)に起因して白点等の固定ノイズが増大することを防止することができる。
また、本実施形態では、第1の画素分離ウェルPS1と第2の画素分離ウェルPS2とを、複数の画素Pを区画するように形成する。このため、第1の画素分離ウェルPS1と第2の画素分離ウェルPS2の形成にてマスクとして用いるレジストパターンPR1,PR2について、開口KK1,KK2のアスペクト比を低減させることができる。よって、本実施形態では、レジストパターンの倒れ等が生ずることを抑制可能であるので、製品歩留まりを向上させることができる。
したがって、本実施形態では、撮像画像の画像品質を向上可能であって、製造歩留まりを向上可能である。
また、本実施形態においては、増幅トランジスタ23のゲートが、その上方の読出しドレインFDAに電気的に接続される距離と、その右側の読出しドレインFDBに電気的に接続される距離とが、互いに同じになるように形成している(図5参照)。このため、本実施形態では、読み出した信号電荷を最短で増幅トランジスタ23に転送できるので、変換効率の向上と、配線間のカップリング容量の低減とが可能である。
また、本実施形態では、高価なArF露光装置を用いずに、KrF露光装置を用いて、画素分離ウェルPSを形成可能であるので、好適である。
<2.実施形態2>
(A)装置構成など
図12は、本発明にかかる実施形態2において、固体撮像装置1bの要部を示す図である。
(A)装置構成など
図12は、本発明にかかる実施形態2において、固体撮像装置1bの要部を示す図である。
ここで、図12は、図5と同様に、撮像領域PAの上面の一部を拡大して示している。
図12に示すように、本実施形態においては、画素トランジスタPTrbを構成する増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25の配置位置が、実施形態1と異なる。この点を除き、本実施形態は、実施形態1と同様である。このため、重複する部分については、記載を省略する。
図12に示すように、画素トランジスタPTrbにおいて、増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25は、実施形態1と同様に、複数のフォトダイオード21からなる組によって、共有されるように構成されている。
たとえば、図12に示すように、4つのフォトダイオード21(21A_1,21A2,21B_1,21B_2)からなる1組に対して、増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25とのそれぞれが1つずつ設けられている。
具体的には、図12に示すように、増幅トランジスタ23は、傾斜方向において並ぶ2つの読出しドレインFDA,FDBに、ゲートが電気的に接続されるように形成されている。ここでは、増幅トランジスタ23は、実施形態1の場合と同様に、ゲートと各読出しドレインFDA,FDBとが電気的に接続される距離が、互いに同じになるように形成されている。
しかし、図12に示すように、選択トランジスタ24とリセットトランジスタ25とのそれぞれは、実施形態1の場合と異なり、水平方向xにおいて増幅トランジスタ23を間に介在して並ぶように設けられている。
(B)まとめ
以上のように、本実施形態は、画素トランジスタPTrbの配置位置を除いて、実施形態1と同様に、各部が形成されている。
以上のように、本実施形態は、画素トランジスタPTrbの配置位置を除いて、実施形態1と同様に、各部が形成されている。
したがって、本実施形態では、実施形態1の場合と同様に、撮像画像の画像品質を向上可能であって、製造歩留まりを向上可能である。
<3.実施形態3>
(A)装置構成など
図13は、本発明にかかる実施形態3において、固体撮像装置1cの要部を示す図である。
(A)装置構成など
図13は、本発明にかかる実施形態3において、固体撮像装置1cの要部を示す図である。
ここで、図13は、図5と同様に、撮像領域PAの上面の一部を拡大して示している。
図13に示すように、本実施形態では、画素トランジスタPTrcを構成する増幅トランジスタ23において、ゲートが電気的に接続される2つの読出しドレインFDA,FDBのうちの一方(FDB)の位置が実施形態1と異なる。この点を除き、本実施形態は、実施形態1と同様である。このため、重複する部分については、記載を省略する。
図13に示すように、画素トランジスタPTrcにおいては、増幅トランジスタ23とと選択トランジスタ24とリセットトランジスタ25とが、実施形態1と同様に、複数のフォトダイオード21からなる組によって、共有されるように構成されている。
たとえば、図13に示すように、4つのフォトダイオード21(21A_1,21A2,21B_1,21B_2)からなる1組に対して、増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25とのそれぞれが1つずつ設けられている。
しかし、本実施形態では、図13に示すように、実施形態1の場合と異なり、増幅トランジスタ23は、垂直方向yにおいて並ぶ2つの読出しドレインFDA,FDBに、ゲートが電気的に接続されるように形成されている。ここでは、増幅トランジスタ23は、ゲートと各読出しドレインFDA,FDBとが電気的に接続される距離が、互いに同じになるように形成されている。
そして、図13に示すように、選択トランジスタ24とリセットトランジスタ25とのそれぞれは、実施形態1の場合と同様に、垂直方向yにおいて増幅トランジスタ23を間に介在して並ぶように設けられている。
(B)まとめ
以上のように、本実施形態は、増幅トランジスタ23において、ゲートが電気的に接続される2つの読出しドレインFDA,FDBのうちの一方(FDB)の位置が、実施形態1と異なることを除いて、実施形態1と同様に、各部が形成されている。
以上のように、本実施形態は、増幅トランジスタ23において、ゲートが電気的に接続される2つの読出しドレインFDA,FDBのうちの一方(FDB)の位置が、実施形態1と異なることを除いて、実施形態1と同様に、各部が形成されている。
したがって、本実施形態では、実施形態1の場合と同様に、撮像画像の画像品質を向上可能であって、製造歩留まりを向上可能である。
<4.実施形態4>
(A)装置構成など
図14は、本発明にかかる実施形態4において、固体撮像装置1dの要部を示す図である。
(A)装置構成など
図14は、本発明にかかる実施形態4において、固体撮像装置1dの要部を示す図である。
ここで、図14は、図5と同様に、撮像領域PAの上面の一部を拡大して示している。
図14に示すように、本実施形態においては、画素トランジスタPTrdを構成する増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25の配置位置が、実施形態1と異なる。この点を除き、本実施形態は、実施形態3と同様である。このため、重複する部分については、記載を省略する。
図14に示すように、画素トランジスタPTrdにおいて、増幅トランジスタ23と選択トランジスタ24とリセットトランジスタ25は、実施形態3と同様に、複数のフォトダイオード21からなる組によって、共有されるように構成されている。
具体的には、図14に示すように、増幅トランジスタ23は、垂直方向yにおいて並ぶ2つの読出しドレインFDA,FDBに、ゲートが電気的に接続されるように形成されている。
しかし、図14に示すように、選択トランジスタ24とリセットトランジスタ25とのそれぞれは、実施形態3の場合と異なり、水平方向xにおいて増幅トランジスタ23を間に介在して並ぶように設けられている。
(B)まとめ
以上のように、本実施形態は、画素トランジスタPTrdの配置位置を除いて、実施形態3と同様に、各部が形成されている。
以上のように、本実施形態は、画素トランジスタPTrdの配置位置を除いて、実施形態3と同様に、各部が形成されている。
したがって、本実施形態では、実施形態3の場合と同様に、撮像画像の画像品質を向上可能であって、製造歩留まりを向上可能である。
<5.その他>
本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
上記の実施形態では、2つの画素Pが並ぶ領域P1,P2を区画する領域に、第1または第2の画素分離ウェルPS1,PS2のそれぞれを形成する場合について説明したが、これに限定されない。3つ以上の画素Pが並ぶ領域を区画する領域に画素分離ウェルの一部を形成する工程を繰り返すことによって、画素分離ウェルを設けてもよい。たとえば、3つの画素が並ぶ領域を区画するように画素分離ウェルの一部を形成する工程を、上記の実施形態のように、3回、繰り返し実施することで、画素分離ウェルを設けてもよい。
また、上記の実施形態においては、カメラに本発明を適用する場合について説明したが、これに限定されない。スキャナーやコピー機などのように、固体撮像装置を備える他の電子機器に、本発明を適用しても良い。
また、上記の実施形態においては、複数のフォトダイオードの間において、画素トランジスタなどを共有するように構成される場合に、本発明を適用する場合について説明したが、これに限定されない。フォトダイオードのそれぞれに一組の画素トランジスタを設ける場合に、本発明を適用してもよい。
上記では、2つのフォトダイオードの間において、1つの読出しドレインを共有する構成について示したが、これに限定されない。3つ以上のフォトダイオードの間において1つの読出しドレインを共有する構成の場合に、本発明を適用しても良い。
なお、上記の実施形態において、1,1b,1c,1dは、本発明の固体撮像装置に相当する。また、上記の実施形態において、フォトダイオード21,21A,21Bは、本発明の光電変換素子に相当する。また、上記の実施形態において、転送トランジスタ22,22A,22Bは、本発明の転送トランジスタに相当する。また、上記の実施形態において、増幅トランジスタ23は、本発明の増幅トランジスタに相当する。また、上記の実施形態において、カメラ40は、本発明の電子機器に相当する。また、上記の実施形態において、基板101は、本発明の半導体基板に相当する。また、上記の実施形態において、読出しドレインFD,FDA,FDBは、本発明の読出しドレインに相当する。また、上記の実施形態において、読出しドレインFDAは、本発明の第1の読出しドレインに相当する。また、上記の実施形態において、読出しドレインFDBは、本発明の第2の読出しドレインに相当する。また、上記の実施形態において、画素Pは、本発明の画素に相当する。また、上記の実施形態において、第1の画素配列領域P1は、本発明の第1の画素配列領域に相当する。また、上記の実施形態において、第2の画素配列領域P2は、本発明の第2の画素配列領域に相当する。また、上記の実施形態において、撮像面Psは、本発明の撮像面に相当する。また、上記の実施形態において、画素分離ウェルPSは、本発明の画素分離ウェルに相当する。また、上記の実施形態において、第1の画素分離ウェルPS1は、本発明の第1の画素分離ウェルに相当する。また、上記の実施形態において、第2の画素分離ウェルPS2は、本発明の第2の画素分離ウェルに相当する。また、上記の実施形態において、水平方向xは、本発明の第1方向に相当する。また、上記の実施形態において、垂直方向yは、本発明の第2方向に相当する。
1,1b,1c,1d:固体撮像装置、13:垂直駆動回路、14:カラム回路、15:水平駆動回路、17:外部出力回路、17a:AGC回路、17b:ADC回路、18:タイミングジェネレータ、19:シャッター駆動回路、21,21A,21B:フォトダイオード、22,22A,22B:転送トランジスタ、22G:転送ゲート、23:増幅トランジスタ、24:選択トランジスタ、25:リセットトランジスタ、26:転送線、27:垂直信号線、28:アドレス線、29:リセット線、40:カメラ、42:光学系、43:制御部、44:信号処理回路、101:基板、FD,FDA,FDB:読出しドレイン、H:光、JS:受光面、P:画素、P1:第1の画素配列領域、P2:第2の画素配列領域、PA:撮像領域、PR1,PR2:フォトレジストパターン、Ps:撮像面、PS:画素分離ウェル、PS1:第1の画素分離ウェル、PS2:第2の画素分離ウェル、PTr,PTrb,PTrc,PTrd:画素トランジスタ、SA:周辺領域、x:水平方向、y:垂直方向
Claims (10)
- 光電変換素子を含む画素が複数配列される半導体基板の撮像面に画素分離ウェルを形成する画素分離ウェル形成工程と、
前記光電変換部から信号電荷が読み出される読出しドレインを、前記画素分離ウェルに複数形成する読出しドレイン形成工程と
を具備し、
前記画素分離ウェル形成工程は、
前記画素分離ウェルを形成する領域のうち、複数の画素を間に挟む部分に不純物をイオン注入することによって、第1の画素分離ウェルを形成する第1ステップと、
前記画素分離ウェルを形成する領域のうち、前記第1の画素分離ウェルと異なる位置において複数の画素を間に挟む部分に不純物をイオン注入することによって、第2の画素分離ウェルを形成する第2ステップと
を有し、
前記読出しドレイン形成工程では、前記画素分離ウェルのうち、前記第1ステップと前記第2ステップとのいずれか一方において不純物がイオン注入された部分に、前記複数の読出しドレインを形成する、
固体撮像装置の製造方法。 - 前記撮像面に、前記複数の画素を第1方向と前記第1方向と直交する第2方向とのそれぞれに配列するように形成するステップをさらに有し、
前記画素分離ウェル形成工程では、前記画素分離ウェルが、前記第1方向に並ぶ複数の画素の間、および、前記第2方向に並ぶ複数の画素の間に介在するように、前記画素分離ウェルを形成する、
請求項1に記載の固体撮像装置の製造方法。 - 前記第1ステップにおいては、画素ピッチの複数倍のピッチで格子状に形成された第1レジストパターンをマスクとして用いて、前記第1の画素分離ウェルを形成し、
前記第2ステップにおいては、前記第1レジストパターンを同じ形状で格子状に形成された第2レジストパターンをマスクとして用いて、前記第2の画素分離ウェルを形成する、
請求項1に記載の固体撮像装置の製造方法。 - 前記読出しドレイン形成工程では、
前記第1の画素分離ウェルにおいて前記第1方向に延在する部分と前記第2方向に延在する部分とが交差する部分と、前記第2の画素分離ウェルにおいて前記第1方向に延在する部分と前記第2方向に延在する部分とが交差する部分との少なくとも一方に、前記読出しドレインを形成する、
請求項2に記載の固体撮像装置の製造方法。 - 前記光電変換部から信号電荷を前記読出しドレインへ読み出す転送トランジスタを、前記複数の画素のそれぞれに対応するように複数形成する転送トランジスタ形成工程
を含み、
前記転送トランジスタ形成工程では、前記複数の読出しドレインのうち、前記第1方向と前記第2方向とに対して傾斜する傾斜方向に並ぶ複数の画素の間に設けられ、当該複数の画素から信号電荷が読み出される読出しドレインを、複数の転送ゲートが挟むように、前記複数の転送トランジスタを形成する、
請求項2に記載の固体撮像装置の製造方法。 - 前記複数の読出しドレインのうち、前記第1方向と前記第2方向とに対して傾斜する傾斜方向に並ぶ複数の画素の間に設けられる複数の読出しドレインに、ゲートが電気的に接続される増幅トランジスタを、前記画素分離ウェルに形成する増幅トランジスタ形成工程
を含み、
前記増幅トランジスタ形成工程では、当該増幅トランジスタのゲートが、前記複数の読出しドレインのうち、第1の読出しドレインに電気的に接続されると共に、前記第1の読出しドレインと異なる第2の読出しドレインに電気的に接続されるように、前記増幅トランジスタを形成する、
請求項2に記載の固体撮像装置の製造方法。 - 前記増幅トランジスタ形成工程では、当該増幅トランジスタのゲートと前記第1の読出しドレインとが電気的に接続される距離と、当該増幅トランジスタのゲートと前記第2の読出しドレインとが電気的に接続される距離とが、互いに同じになるように、前記増幅トランジスタを形成する、
請求項6に記載の固体撮像装置の製造方法。 - 前記増幅トランジスタ形成工程では、前記傾斜方向において並ぶ前記第1の読出しドレインと前記第2の読出しドレインとに、当該増幅トランジスタのゲートが電気的に接続するように、前記増幅トランジスタを形成する、
請求項7に記載の固体撮像装置の製造方法。 - 前記増幅トランジスタ形成工程では、前記第1方向または前記2方向とのいずれか一方において並ぶ前記第1の読出しドレインと前記第2の読出しドレインとに、当該増幅トランジスタのゲートが電気的に接続するように、前記増幅トランジスタを形成する、
請求項7に記載の固体撮像装置の製造方法。 - 光電変換素子を含む画素が複数配列される半導体基板の撮像面に形成された画素分離ウェルと、
画素分離ウェルに形成され、前記光電変換部から信号電荷が読み出される複数の読出しドレインと
を具備し、
前記画素分離ウェルは、
前記撮像面にて複数の画素を間に挟む部分に不純物をイオン注入することによって形成された第1の画素分離ウェルと、
前記撮像面において前記第1の画素分離ウェルと異なる位置において複数の画素を間に挟む部分に不純物をイオン注入することによって形成された第2の画素分離ウェルと
を有し、
前記読出しドレインは、前記画素分離ウェルのうち、前記第1の画素分離ウェルの形成部分と前記第2の画素分離ウェルの形成部分とのいずれか一方へ不純物がイオン注入された部分に形成されている、
固体撮像装置。
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JP2009151416A JP2011009463A (ja) | 2009-06-25 | 2009-06-25 | 固体撮像装置、および、その製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2014033055A (ja) * | 2012-08-02 | 2014-02-20 | Canon Inc | 固体撮像素子および撮像装置 |
JP2016181628A (ja) * | 2015-03-24 | 2016-10-13 | キヤノン株式会社 | 半導体装置の製造方法 |
US10770499B2 (en) | 2017-10-31 | 2020-09-08 | Samsung Electronics Co., Ltd. | Image sensor |
-
2009
- 2009-06-25 JP JP2009151416A patent/JP2011009463A/ja active Pending
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