JP2011002411A - Test device of semiconductor integrated circuit, test method, and semiconductor integrated circuit - Google Patents

Test device of semiconductor integrated circuit, test method, and semiconductor integrated circuit Download PDF

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貴至 松本
Hitoshi Nakamura
均 中村
Toshiaki Furukabu
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Sueo Endo
末男 遠藤
Kazuhiro Otsuka
和博 大塚
Eiichi Ueda
栄一 上田
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Abstract

PROBLEM TO BE SOLVED: To provide a test device for testing a semiconductor integrated circuit in a short time without applying excessive stress.SOLUTION: The test device 1 of the semiconductor integrated circuit 10 testing the semiconductor integrated circuit 10 by applying a voltage to a semiconductor element of the semiconductor integrated circuit 10 includes a voltage application part 2, a breakdown detection part 3, and a test voltage determination part 4. The voltage application part applies the voltage previously determined on a breakdown measurement circuit element 11 provided in the semiconductor integrated circuit and for measuring a test voltage applied to the semiconductor element. The breakdown detection part 3 detects the breakdown of the breakdown measurement circuit element 11 and the test voltage determination part 4 determines the voltage as the test voltage.

Description

本発明は、半導体集積回路の試験装置及び試験方法、並びに半導体集積回路に関する。   The present invention relates to a semiconductor integrated circuit test apparatus and test method, and a semiconductor integrated circuit.

半導体集積回路の信頼性を確保するために、製造後の半導体集積回路に各種のストレスを付加して潜在的な不具合を顕在化させ、不具合の生じたものを排除するような試験方法が用いられている。   In order to ensure the reliability of the semiconductor integrated circuit, a test method is used in which various stresses are applied to the semiconductor integrated circuit after manufacture to reveal potential defects and to eliminate the defects. ing.

このような試験において、半導体集積回路に付加されるストレス条件としては、高電圧の印加、その印加時間、温度等がある。そして、一般に全ての半導体集積回路に対して一律のストレス条件を設定し、試験されている。   In such a test, stress conditions applied to the semiconductor integrated circuit include application of a high voltage, application time, temperature, and the like. In general, a uniform stress condition is set for all semiconductor integrated circuits and tested.

近年の半導体集積回路の多様化にしたがって、半導体集積回路内に設けられた全ての半導体素子に対してそれぞれストレス条件を設定して試験する必要がある。しかしながら、複数のストレス条件を設定してそれぞれ試験するので、試験時間の延長及び処理能力の低下が問題となっている。   With the recent diversification of semiconductor integrated circuits, it is necessary to set and test stress conditions for all the semiconductor elements provided in the semiconductor integrated circuit. However, since a plurality of stress conditions are set and tested, there is a problem in that the test time is extended and the processing capacity is lowered.

上述したように複数の半導体素子のそれぞれに適したストレス条件を設定しない場合、量産した半導体集積回路の全ての半導体素子に対して同一のストレス条件で試験することになる。このような場合、半導体素子を破壊しないように弱い電圧をストレス条件として設定する必要があり、弱い電圧で所定のストレスを与えるために、電圧の印加時間が長くなるという問題があった。   As described above, when the stress condition suitable for each of the plurality of semiconductor elements is not set, all the semiconductor elements of the mass-produced semiconductor integrated circuit are tested under the same stress condition. In such a case, it is necessary to set a weak voltage as a stress condition so as not to destroy the semiconductor element, and there has been a problem that the application time of the voltage becomes long in order to give a predetermined stress with the weak voltage.

このような問題をするために、特許文献１に記載の試験方法においては、半導体記憶装置のメモリセルキャパシタに半導体記憶装置の不良を検出するための条件データを格納した後、当該条件データを所定の期待値と比較して半導体記憶装置の不良を検出している。そして、半導体記憶装置の不良品の数に応じてバーンイン回数を決定し、決定した回数バーンインを行うことによって、バーンイン試験時間を短縮し、かつ初期不良の検出率を向上させている。   In order to make such a problem, in the test method described in Patent Document 1, after storing condition data for detecting a defect of the semiconductor memory device in the memory cell capacitor of the semiconductor memory device, the condition data is stored in a predetermined manner. Compared with the expected value, a defect of the semiconductor memory device is detected. By determining the number of burn-ins according to the number of defective products of the semiconductor memory device and performing the determined number of burn-ins, the burn-in test time is shortened and the initial defect detection rate is improved.

特開２００６−３５１１４１号公報（２００６年１２月２８日公開）JP 2006-351141 A (released on December 28, 2006)

出荷試験の対象となる半導体集積回路においては、製造時の異物混入による酸化膜異常や、アライメントずれの発生の程度等の製造上の誤差によって、個々の半導体素子で耐圧が異なる場合がある。したがって、特に電圧の印加については、出荷試験においてストレス条件を一律にした場合、過剰にストレスが付加される半導体素子があり、半導体集積回路が破壊されたり、ダメージを受けたまま出荷されたりする問題がある。また、ストレス過剰をさけるために、弱い電圧を印加して試験した場合に、電圧の印加時間が長くなる結果、試験時間が長くなるという問題も生じる。さらに、半導体集積回路の回路規模の増大によって、多数のストレス条件を設定する必要であり、テストパターンが増大するという問題も生じる。   In a semiconductor integrated circuit to be subjected to a shipping test, the breakdown voltage may be different among individual semiconductor elements due to manufacturing errors such as an oxide film abnormality due to foreign matter contamination during manufacturing and the degree of occurrence of misalignment. Therefore, especially with regard to voltage application, if the stress conditions are uniform in the shipping test, there is a semiconductor element that is excessively stressed, and the semiconductor integrated circuit is destroyed or shipped while being damaged. There is. Further, in order to avoid excessive stress, when a test is performed by applying a weak voltage, the voltage application time becomes longer, resulting in a problem that the test time becomes longer. Furthermore, as the circuit scale of the semiconductor integrated circuit increases, it is necessary to set a number of stress conditions, and there is a problem that the test pattern increases.

また、特許文献１に記載の試験方法は、メモリセルキャパシタに予め不良を検出するための条件データを格納する必要があり、半導体記憶装置以外の他の半導体装置の耐圧試験等には採用できない。   Further, the test method described in Patent Document 1 needs to store condition data for detecting a defect in advance in a memory cell capacitor, and cannot be employed for a withstand voltage test of other semiconductor devices other than the semiconductor memory device.

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、半導体集積回路の試験時間を短縮することが可能な半導体集積回路の試験装置及び試験方法、並びに半導体集積回路を提供することにある。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a test apparatus and test method for a semiconductor integrated circuit capable of shortening the test time of the semiconductor integrated circuit, and a semiconductor integrated circuit. There is to do.

本発明に係る半導体集積回路の試験装置は、上記課題を解決するために、半導体集積回路に設けられた半導体素子に電圧を印加することによって、当該半導体集積回路を試験する半導体集積回路の試験装置であって、上記半導体集積回路に設けられた、上記半導体素子に印加する試験電圧を測定するための耐圧測定回路素子に、予め定められた電圧を印加する電圧印加手段と、上記電圧が印加された上記耐圧測定回路素子のブレークダウンを検出するブレークダウン検出手段と、上記ブレークダウン検出手段が上記耐圧測定回路素子のブレークダウンを検出したとき、上記電圧を上記半導体素子に印加する試験電圧として決定する試験電圧決定手段とを備えていることを特徴としている。   In order to solve the above problems, a semiconductor integrated circuit test apparatus according to the present invention tests a semiconductor integrated circuit by applying a voltage to a semiconductor element provided in the semiconductor integrated circuit. And a voltage applying means for applying a predetermined voltage to a withstand voltage measuring circuit element provided in the semiconductor integrated circuit for measuring a test voltage applied to the semiconductor element, and the voltage is applied. A breakdown detecting means for detecting a breakdown of the breakdown voltage measuring circuit element; and when the breakdown detecting means detects a breakdown of the breakdown voltage measuring circuit element, the voltage is determined as a test voltage to be applied to the semiconductor element. And a test voltage determining means.

本発明に係る半導体集積回路の試験方法は、半導体集積回路に設けられた半導体素子に電圧を印加することによって、当該半導体集積回路を試験する半導体集積回路の試験方法であって、上記半導体集積回路に設けられた、上記半導体素子に印加する試験電圧を測定するための耐圧測定回路素子に、予め定められた電圧を印加する電圧印加工程と、上記電圧が印加された上記耐圧測定回路素子のブレークダウンを検出するブレークダウン検出工程と、上記耐圧測定回路素子のブレークダウンを検出したとき、上記電圧を上記半導体素子に印加する試験電圧として決定する試験電圧決定工程とを包含することを特徴としている。   A test method for a semiconductor integrated circuit according to the present invention is a test method for a semiconductor integrated circuit in which the semiconductor integrated circuit is tested by applying a voltage to a semiconductor element provided in the semiconductor integrated circuit. A voltage applying step of applying a predetermined voltage to a withstand voltage measuring circuit element for measuring a test voltage applied to the semiconductor element, and a break of the withstand voltage measuring circuit element to which the voltage is applied A breakdown detection step for detecting a down and a test voltage determination step for determining the voltage as a test voltage to be applied to the semiconductor element when a breakdown of the breakdown voltage measuring circuit element is detected. .

本発明に係る半導体集積回路は、半導体素子と、上記半導体素子に印加する試験電圧を測定するための耐圧測定回路素子とを備えていることを特徴としている。   A semiconductor integrated circuit according to the present invention includes a semiconductor element and a withstand voltage measurement circuit element for measuring a test voltage applied to the semiconductor element.

上記の構成によれば、本発明に係る半導体集積回路の試験装置及び試験方法は、半導体素子と、当該半導体素子に印加する試験電圧を測定するための耐圧測定回路素子とを備えた本発明に係る半導体集積回路を試験する。本発明において、電圧印加手段は、まず予め定められた電圧を耐圧測定回路素子に印加する。そしてブレークダウン検出手段は、当該電圧が印加された耐圧測定回路素子のブレークダウンを検出する。そして、試験電圧決定手段は、ブレークダウン検出手段がブレークダウンを検出したとき、上記電圧を試験電圧として決定する。   According to the above configuration, a semiconductor integrated circuit test apparatus and test method according to the present invention includes a semiconductor element and a withstand voltage measurement circuit element for measuring a test voltage applied to the semiconductor element. Such a semiconductor integrated circuit is tested. In the present invention, the voltage applying means first applies a predetermined voltage to the withstand voltage measuring circuit element. The breakdown detecting means detects a breakdown of the withstand voltage measuring circuit element to which the voltage is applied. The test voltage determining means determines the voltage as the test voltage when the breakdown detecting means detects the breakdown.

このように、試験電圧を測定するための耐圧測定回路素子のブレークダウンに基づいて試験電圧を決定するので、半導体素子に過剰ストレスとならず適切に試験することが可能であり、かつ半導体集積回路を短時間で試験することができる。   As described above, since the test voltage is determined based on the breakdown of the withstand voltage measurement circuit element for measuring the test voltage, the semiconductor element can be appropriately tested without being overstressed, and the semiconductor integrated circuit Can be tested in a short time.

また、本発明に係る半導体集積回路の試験装置は、上記半導体素子に上記試験電圧を印加する試験電圧印加手段をさらに備えていることが好ましい。これにより、半導体素子に適切に試験電圧を印加し、半導体集積回路を適切に試験することができる。   The semiconductor integrated circuit testing apparatus according to the present invention preferably further includes a test voltage applying means for applying the test voltage to the semiconductor element. Thereby, it is possible to appropriately apply a test voltage to the semiconductor element and appropriately test the semiconductor integrated circuit.

本発明に係る半導体集積回路の試験装置において、上記半導体集積回路は、耐圧の異なる複数の半導体素子と、耐圧の異なる複数の上記耐圧測定回路素子とを備え、上記電圧印加手段は、複数の上記耐圧測定回路素子に、それぞれ異なる予め定められた電圧を印加し、上記試験電圧決定手段は、上記ブレークダウン検出手段が複数の上記耐圧測定回路素子のブレークダウンを検出したとき、上記電圧のうち最も低い電圧を上記試験電圧として決定することが好ましい。   In the semiconductor integrated circuit testing apparatus according to the present invention, the semiconductor integrated circuit includes a plurality of semiconductor elements having different withstand voltages and a plurality of the withstand voltage measuring circuit elements having different withstand voltages, and the voltage applying means includes a plurality of the above-described voltage applying means. A different predetermined voltage is applied to each of the withstand voltage measuring circuit elements, and the test voltage determining means has the highest voltage among the voltages when the breakdown detecting means detects a breakdown of the plurality of withstand voltage measuring circuit elements. It is preferable to determine a low voltage as the test voltage.

これにより、耐圧の異なる複数の半導体素子に対して過剰のストレスを付加することなく適切に試験することが可能な試験電圧を決定することが可能であり、半導体集積回路を短時間で試験することができる。   Thus, it is possible to determine a test voltage that can be appropriately tested without applying excessive stress to a plurality of semiconductor elements having different withstand voltages, and to test a semiconductor integrated circuit in a short time. Can do.

本発明に係る半導体集積回路の試験装置において、上記半導体集積回路は、耐圧の異なる複数の半導体素子と、耐圧の異なる複数の上記耐圧測定回路素子とを備え、上記電圧印加手段は、複数の上記耐圧測定回路素子に、それぞれ異なる予め定められた電圧を印加し、上記ブレークダウン検出手段が、予め定められた特定の耐圧測定回路素子のブレークダウンを検出したとき、上記試験電圧決定手段は、上記電圧を上記試験電圧として決定することが好ましい。   In the semiconductor integrated circuit testing apparatus according to the present invention, the semiconductor integrated circuit includes a plurality of semiconductor elements having different withstand voltages and a plurality of the withstand voltage measuring circuit elements having different withstand voltages, and the voltage applying means includes a plurality of the above-described voltage applying means. A different predetermined voltage is applied to each of the withstand voltage measuring circuit elements, and when the breakdown detecting means detects a breakdown of a predetermined specific withstand voltage measuring circuit element, the test voltage determining means Preferably, the voltage is determined as the test voltage.

これにより、耐圧の異なる複数の半導体素子に対して過剰のストレスを付加することなく適切に試験することが可能な試験電圧を決定することが可能であり、半導体集積回路を短時間で試験することができる。   Thus, it is possible to determine a test voltage that can be appropriately tested without applying excessive stress to a plurality of semiconductor elements having different withstand voltages, and to test a semiconductor integrated circuit in a short time. Can do.

本発明に係る半導体集積回路の試験装置は、半導体集積回路上に設けられた半導体素子に電圧を印加することによって、当該半導体集積回路を試験する半導体集積回路の試験装置であって上記半導体集積回路に設けられた、上記半導体素子に印加する試験電圧を測定するための耐圧測定回路素子に、予め定められた電圧を印加する電圧印加手段と、上記電圧が印加された上記耐圧測定回路素子のブレークダウンを検出するブレークダウン検出手段と、上記ブレークダウン検出手段が上記耐圧測定回路素子のブレークダウンを検出したとき、上記電圧を上記半導体素子に印加する試験電圧として決定する試験電圧決定手段とを備えているので、半導体素子の試験電圧を適切に設定することが可能であり、過剰なストレスを付加することがなく、半導体集積回路の試験時間を短縮することができる。   A semiconductor integrated circuit test apparatus according to the present invention is a semiconductor integrated circuit test apparatus for testing a semiconductor integrated circuit by applying a voltage to a semiconductor element provided on the semiconductor integrated circuit. A voltage applying means for applying a predetermined voltage to a withstand voltage measuring circuit element for measuring a test voltage applied to the semiconductor element, and a break of the withstand voltage measuring circuit element to which the voltage is applied. Breakdown detecting means for detecting down, and test voltage determining means for determining the voltage as a test voltage to be applied to the semiconductor element when the breakdown detecting means detects a breakdown of the breakdown voltage measuring circuit element. Therefore, it is possible to set the test voltage of the semiconductor element appropriately, without adding excessive stress, It is possible to shorten the test time of the conductor integrated circuits.

本発明の一実施形態に係る半導体集積回路の試験装置の概略を示すブロック図である。1 is a block diagram illustrating an outline of a semiconductor integrated circuit test apparatus according to an embodiment of the present invention. 本発明の一実施形態に係る半導体集積回路の試験装置における半導体集積回路の試験処理の流れの一例を示すシーケンス図である。It is a sequence diagram which shows an example of the flow of the test processing of the semiconductor integrated circuit in the testing apparatus of the semiconductor integrated circuit which concerns on one Embodiment of this invention. 本発明の一実施形態に係る半導体集積回路の概略を示す模式図である。1 is a schematic diagram showing an outline of a semiconductor integrated circuit according to an embodiment of the present invention. 本発明の一実施形態に係る半導体集積回路の試験装置における半導体集積回路の試験処理の概略を説明する模式図である。It is a schematic diagram explaining the outline of the test processing of the semiconductor integrated circuit in the testing apparatus of the semiconductor integrated circuit which concerns on one Embodiment of this invention.

本発明に係る半導体集積回路の試験装置１の一実施形態について、図１及び２を参照して以下に説明する。図１は、本発明の一実施形態に係る半導体集積回路の試験装置１の概略を示すブロック図であり、図２は、本発明の一実施形態に係る半導体集積回路の試験装置１における半導体集積回路１０の試験処理の流れの一例を示すシーケンス図である。   An embodiment of a semiconductor integrated circuit testing apparatus 1 according to the present invention will be described below with reference to FIGS. FIG. 1 is a block diagram showing an outline of a semiconductor integrated circuit test apparatus 1 according to an embodiment of the present invention. FIG. 2 shows a semiconductor integrated circuit in the semiconductor integrated circuit test apparatus 1 according to an embodiment of the present invention. FIG. 6 is a sequence diagram illustrating an example of a test process flow of the circuit 10.

図１に示すように、本発明に係る半導体集積回路の試験装置１（以下、単に試験装置１と称することもある）は、電圧印加部（電圧印加手段、試験電圧印加手段）２と、ブレークダウン検出部（ブレークダウン検出手段）３と、試験電圧決定部（試験電圧決定手段）４と、電圧切替部５とを備えている。   As shown in FIG. 1, a semiconductor integrated circuit test apparatus 1 according to the present invention (hereinafter also simply referred to as a test apparatus 1) includes a voltage application unit (voltage application means, test voltage application means) 2 and a break. A down detection unit (breakdown detection unit) 3, a test voltage determination unit (test voltage determination unit) 4, and a voltage switching unit 5 are provided.

試験装置１は、半導体集積回路１０に電圧を印加して、半導体集積回路１０を試験するものである。試験装置１による試験の対象となる半導体集積回路１０は、半導体素子と、当該半導体素子に印加する試験電圧を測定するために用いられる耐圧測定回路素子１１（図３）とを備えている。半導体集積回路１０において、耐圧測定回路素子１１は、半導体素子が設けられていない空きスペースに設けられている。   The test apparatus 1 tests the semiconductor integrated circuit 10 by applying a voltage to the semiconductor integrated circuit 10. A semiconductor integrated circuit 10 to be tested by the test apparatus 1 includes a semiconductor element and a withstand voltage measuring circuit element 11 (FIG. 3) used for measuring a test voltage applied to the semiconductor element. In the semiconductor integrated circuit 10, the withstand voltage measuring circuit element 11 is provided in an empty space where no semiconductor element is provided.

耐圧測定回路素子１１は、所定の電圧を印加されるとブレークダウン（絶縁破壊）するものであり、耐圧測定回路素子１１は半導体素子と同様に製造することができる。本明細書において、試験電圧は、半導体集積回路１０を試験するために半導体素子に印加される電圧を意図している。   The withstand voltage measuring circuit element 11 breaks down when a predetermined voltage is applied, and the withstand voltage measuring circuit element 11 can be manufactured in the same manner as a semiconductor element. In this specification, the test voltage is intended to be a voltage applied to a semiconductor element in order to test the semiconductor integrated circuit 10.

電圧印加部２は、半導体集積回路１０に設けられた半導体素子又は耐圧測定回路素子１１に電圧を印加する。電圧印加部２は、電圧切替部５が切り替えた、予め定められた電圧を耐圧測定回路素子１１に印加する。なお、耐圧測定回路素子１１に印加する電圧は、試験する半導体集積回路１０上の耐圧測定回路素子１１の特性に応じて適宜設定することができる。また、予め特定の耐圧測定回路素子１１がブレークダウンするまで電圧を印加して電圧を算出し、これに基づいて適切な電圧を予想し、電圧として設定してもよい。   The voltage application unit 2 applies a voltage to a semiconductor element or a withstand voltage measurement circuit element 11 provided in the semiconductor integrated circuit 10. The voltage application unit 2 applies a predetermined voltage switched by the voltage switching unit 5 to the withstand voltage measurement circuit element 11. The voltage applied to the withstand voltage measuring circuit element 11 can be set as appropriate according to the characteristics of the withstand voltage measuring circuit element 11 on the semiconductor integrated circuit 10 to be tested. Alternatively, a voltage may be calculated by applying a voltage in advance until a specific breakdown voltage measuring circuit element 11 breaks down, and an appropriate voltage may be predicted based on the voltage and set as a voltage.

また、電圧印加部２は、電圧切替部５が試験電圧決定部４の決定に基づいて切り替えた試験電圧を、耐圧測定回路素子１１に印加する。電圧印加部２は、半導体集積回路１０が複数の半導体素子及び耐圧測定回路素子１１を備えているとき、各半導体素子及び耐圧測定回路素子１１に所定の電圧を印加する。   The voltage application unit 2 applies the test voltage switched by the voltage switching unit 5 based on the determination of the test voltage determination unit 4 to the withstand voltage measurement circuit element 11. The voltage application unit 2 applies a predetermined voltage to each semiconductor element and the withstand voltage measurement circuit element 11 when the semiconductor integrated circuit 10 includes a plurality of semiconductor elements and withstand voltage measurement circuit elements 11.

ブレークダウン検出部３は、電圧印加部２が電圧を印加したことによる耐圧測定回路素子１１におけるブレークダウンの発生を検出する。ブレークダウン検出部３は、耐圧測定回路素子１１のリーク電流を測定することによって、ブレークダウンの発生を検出するようになっていてもよい。ブレークダウン検出部３は、半導体集積回路１０が複数の耐圧測定回路素子１１を備えているとき、各耐圧測定回路素子１１のブレークダウンを検出する。   The breakdown detection unit 3 detects the occurrence of breakdown in the withstand voltage measurement circuit element 11 due to the voltage application unit 2 applying a voltage. The breakdown detection unit 3 may be configured to detect the occurrence of breakdown by measuring the leakage current of the withstand voltage measurement circuit element 11. The breakdown detection unit 3 detects a breakdown of each breakdown voltage measurement circuit element 11 when the semiconductor integrated circuit 10 includes a plurality of breakdown voltage measurement circuit elements 11.

試験電圧決定部４は、ブレークダウン検出部３によるブレークダウンの検出に基づいて、半導体集積回路１０の試験において半導体素子に印加する試験電圧を決定する。また、試験電圧決定部４は、ブレークダウン検出部３によるブレークダウンの検出に基づいて、半導体素子に試験電圧を印加する印加時間を決定するようになっていてもよい。試験電圧決定部４は、ブレークダウン検出部３が耐圧測定回路素子１１のブレークダウンを検出したとき、ブレークダウン時に耐圧測定回路素子１１に印加された電圧を試験電圧として決定することができる。   The test voltage determination unit 4 determines a test voltage to be applied to the semiconductor element in the test of the semiconductor integrated circuit 10 based on the detection of breakdown by the breakdown detection unit 3. The test voltage determination unit 4 may determine an application time for applying the test voltage to the semiconductor element based on the detection of breakdown by the breakdown detection unit 3. When the breakdown detection unit 3 detects a breakdown of the withstand voltage measurement circuit element 11, the test voltage determination unit 4 can determine the voltage applied to the withstand voltage measurement circuit element 11 during the breakdown as the test voltage.

また、試験電圧決定部４は、半導体集積回路１０が複数の耐圧測定回路素子１１を備えており、ブレークダウン検出部３が複数の耐圧測定回路素子のブレークダウンを検出したとき、当該ブレークダウン時の電圧のうち最も低い電圧を試験電圧として決定してもよい。さらに、試験電圧決定部４は、半導体集積回路１０に備えられた複数の耐圧測定回路素子１１のうち、予め定められた特定の耐圧測定回路素子１１がブレークダウンした時に印加された電圧を試験電圧として決定してもよい。   In addition, the test voltage determination unit 4 includes a semiconductor integrated circuit 10 having a plurality of breakdown voltage measurement circuit elements 11, and when the breakdown detection unit 3 detects a breakdown of the plurality of breakdown voltage measurement circuit elements, The lowest voltage may be determined as the test voltage. Further, the test voltage determination unit 4 uses the voltage applied when a predetermined specific withstand voltage measurement circuit element 11 among the plurality of withstand voltage measurement circuit elements 11 provided in the semiconductor integrated circuit 10 breaks down as the test voltage. May be determined as

電圧切替部５は、試験電圧決定部４の決定に基づいて、半導体素子に印加する電圧を試験電圧に切り替える。また、電圧切替部５は、電圧印加部２が耐圧測定回路素子１１に印加する電圧を、制御部（図示せず）からの命令に基づいて所定の電圧に切り替える。電圧印加部２は、電圧切替部５が切り替えた電圧を半導体素子又は耐圧測定回路素子１１に印加する。   The voltage switching unit 5 switches the voltage applied to the semiconductor element to the test voltage based on the determination by the test voltage determination unit 4. Moreover, the voltage switching part 5 switches the voltage which the voltage application part 2 applies to the pressure | voltage resistant measurement circuit element 11 to a predetermined voltage based on the command from a control part (not shown). The voltage application unit 2 applies the voltage switched by the voltage switching unit 5 to the semiconductor element or the withstand voltage measurement circuit element 11.

次に、試験装置１による半導体集積回路１０の試験処理の流れ（試験方法）を、図２を参照して説明する。まずステップＳ１０において、電圧印加部２は、半導体集積回路１０に設けられた耐圧測定回路素子１１に、電圧切替部５が切り替えた所定の電圧を印加する（電圧印加工程）。そしてステップＳ１１において、電圧の印加により耐圧測定回路素子１１がブレークダウンしたとき、ブレークダウン検出部３が耐圧測定回路素子１１のブレークダウンを検出する（ブレークダウン検出工程）。   Next, the flow of test processing (test method) of the semiconductor integrated circuit 10 by the test apparatus 1 will be described with reference to FIG. First, in step S10, the voltage application unit 2 applies a predetermined voltage switched by the voltage switching unit 5 to the withstand voltage measurement circuit element 11 provided in the semiconductor integrated circuit 10 (voltage application step). In step S11, when the breakdown voltage measuring circuit element 11 breaks down due to application of a voltage, the breakdown detection unit 3 detects a breakdown of the breakdown voltage measuring circuit element 11 (breakdown detection step).

次に、ステップＳ１２において、試験電圧決定部４が、ブレークダウン検出部３による耐圧測定回路素子１１のブレークダウンの検出に基づいて、半導体素子に印加する試験電圧及び試験電圧の印加時間を決定する（試験電圧決定工程）。そして、電圧切替部が試験電圧決定部４の決定に基づいて、半導体素子に印加する電圧を試験電圧に切り替え、電圧印加部２が半導体素子に試験電圧を印加する（ステップＳ１３）。半導体素子に試験電圧を印加し、半導体素子の不良の有無を点検することによって、半導体集積回路１０の試験を終了する。このように試験した半導体集積回路１０は初期不良が精度よく検出されており、信頼性が高いので、このような半導体集積回路１０を搭載した半導体装置等の信頼性を高めることができる。   Next, in step S12, the test voltage determination unit 4 determines the test voltage to be applied to the semiconductor element and the application time of the test voltage based on the detection of breakdown of the withstand voltage measurement circuit element 11 by the breakdown detection unit 3. (Test voltage determination step). Then, the voltage switching unit switches the voltage applied to the semiconductor element to the test voltage based on the determination of the test voltage determination unit 4, and the voltage application unit 2 applies the test voltage to the semiconductor element (step S13). The test of the semiconductor integrated circuit 10 is completed by applying a test voltage to the semiconductor element and checking the semiconductor element for defects. Since the semiconductor integrated circuit 10 thus tested has an early defect detected with high accuracy and has high reliability, the reliability of a semiconductor device or the like on which the semiconductor integrated circuit 10 is mounted can be improved.

次に、半導体集積回路１０に複数の耐圧測定回路素子１１が設けられた構成について、図３及び４を参照して説明する。図３は、本発明の一実施形態に係る半導体集積回路１０の概略を示す模式図であり、図４は、本発明の一実施形態に係る試験装置１における半導体集積回路１０の試験処理の概略を説明する模式図である。   Next, a configuration in which a plurality of withstand voltage measurement circuit elements 11 are provided in the semiconductor integrated circuit 10 will be described with reference to FIGS. FIG. 3 is a schematic diagram showing an outline of the semiconductor integrated circuit 10 according to one embodiment of the present invention, and FIG. 4 is an outline of test processing of the semiconductor integrated circuit 10 in the test apparatus 1 according to one embodiment of the present invention. FIG.

図３に示すように、半導体集積回路１０は、その外縁近傍に複数の耐圧測定回路素子１１を備えている。図３において半導体集積回路１０の中央の耐圧測定回路素子１１が設けられていない部分には、半導体素子が設けられている。このように、本発明に係る半導体集積回路１０においては、半導体素子が設けられていない空きスペースに耐圧測定回路素子１１を設けているので、試験電圧の測定のために半導体集積回路の面積を大きくする必要がない。また、図３に示す複数の耐圧測定回路素子１１は、それぞれ線幅、方向及び配置が異なっている。具体的には、複数の耐圧測定回路素子１１を、Ｘ−Ｙ方向に任意の角度（例えば９０度）ずらして配置し、それぞれの配線幅が異なっている。   As shown in FIG. 3, the semiconductor integrated circuit 10 includes a plurality of breakdown voltage measuring circuit elements 11 in the vicinity of the outer edge thereof. In FIG. 3, a semiconductor element is provided in a portion of the semiconductor integrated circuit 10 where the withstand voltage measuring circuit element 11 is not provided. As described above, in the semiconductor integrated circuit 10 according to the present invention, since the withstand voltage measuring circuit element 11 is provided in an empty space where no semiconductor element is provided, the area of the semiconductor integrated circuit is increased in order to measure the test voltage. There is no need to do. Further, the plurality of withstand voltage measurement circuit elements 11 shown in FIG. 3 have different line widths, directions, and arrangements. Specifically, the plurality of withstand voltage measurement circuit elements 11 are arranged with an arbitrary angle (for example, 90 degrees) shifted in the XY direction, and the respective wiring widths are different.

半導体集積回路１０には、耐圧等の特性の異なる複数の半導体素子が設けられる場合がある。このような場合、図３に示す半導体集積回路１０に示すように、これらの半導体素子に対応するように、耐圧の異なる複数の耐圧測定回路素子１１を半導体集積回路１０に設けることによって、それぞれの半導体素子に対応する試験電圧を決定することができる。   The semiconductor integrated circuit 10 may be provided with a plurality of semiconductor elements having different characteristics such as withstand voltage. In such a case, as shown in the semiconductor integrated circuit 10 shown in FIG. 3, a plurality of withstand voltage measuring circuit elements 11 having different withstand voltages are provided in the semiconductor integrated circuit 10 so as to correspond to these semiconductor elements. A test voltage corresponding to the semiconductor element can be determined.

また、実際に製造される半導体集積回路１０は、異物混入による酸化膜異常が生じない場合であっても、製造時のアライメントずれのような誤差によって、個々の半導体素子の耐圧が異なる場合がある。このような場合であっても、図３に示す半導体集積回路１０であれば、電圧印加部２が複数の耐圧測定回路素子１１のそれぞれに所定の電圧を印加し、ブレークダウン検出部３がいずれの耐圧測定回路素子１１がブレークダウンしたかを検出することによって、当該ブレークダウンの検出に基づいて適切に試験電圧を決定することができる。   In addition, the semiconductor integrated circuit 10 that is actually manufactured may have different breakdown voltages of individual semiconductor elements due to errors such as misalignment during manufacturing even when no oxide film abnormality occurs due to contamination. . Even in such a case, in the case of the semiconductor integrated circuit 10 shown in FIG. 3, the voltage application unit 2 applies a predetermined voltage to each of the plurality of breakdown voltage measurement circuit elements 11, and the breakdown detection unit 3 By detecting whether or not the breakdown voltage measuring circuit element 11 is broken down, the test voltage can be appropriately determined based on the detection of the breakdown.

なお、試験電圧決定部４において、特定の耐圧測定回路素子１１がブレークダウンした場合に、その電圧を試験電圧とするというような条件を予め設定しておくことによって、試験電圧を決定することができる。また、ブレークダウン検出部３が複数の耐圧測定回路素子１１のブレークダウンを検出したとき、当該電圧のうち、最も低い電圧を試験電圧として決定してもよい。   In the test voltage determination unit 4, when a specific breakdown voltage measuring circuit element 11 breaks down, the test voltage can be determined by setting in advance such a condition that the voltage is set as the test voltage. it can. When the breakdown detection unit 3 detects a breakdown of the plurality of withstand voltage measurement circuit elements 11, the lowest voltage among the voltages may be determined as the test voltage.

また、複数の耐圧測定回路素子１１が半導体集積回路１０に設けられている場合、電圧印加部２は、一度に全ての耐圧測定回路素子１１に所定の電圧を印加してもよい。また、電圧印加部２の最大印加電圧、印加端子数、分解能等の問題により、一度に全ての耐圧測定回路素子１１に電圧を印加することができない場合には、電圧の印加を複数回に分けて行ってもよい。   When a plurality of withstand voltage measurement circuit elements 11 are provided in the semiconductor integrated circuit 10, the voltage application unit 2 may apply a predetermined voltage to all the withstand voltage measurement circuit elements 11 at one time. In addition, when the voltage cannot be applied to all the withstand voltage measurement circuit elements 11 at once due to problems such as the maximum applied voltage of the voltage application unit 2, the number of applied terminals, and the resolution, the voltage application is divided into multiple times. You may go.

例えば、Ａグループの耐圧測定回路素子１１には電圧ａを印加し、Ｂグループの耐圧測定回路素子１１には電圧ｂを印加するような場合には、電圧印加部２に電圧を印加するためのモジュールが１つしかなく、ａ及びｂの異なる電圧を一度に印加することができない。このような場合には、まず電圧ａをＡグループの耐圧測定回路素子１１に印加し、次に電圧を切り替えて、電圧ｂをＢグループの耐圧測定回路素子１１に印加する。   For example, when a voltage a is applied to the withstand voltage measurement circuit element 11 of the A group and a voltage b is applied to the withstand voltage measurement circuit element 11 of the B group, the voltage application unit 2 is applied with a voltage. There is only one module, and different voltages a and b cannot be applied at one time. In such a case, the voltage a is first applied to the A group withstand voltage measuring circuit element 11, then the voltage is switched, and the voltage b is applied to the B group withstand voltage measuring circuit element 11.

図４に示すように、半導体集積回路１０に設けられた複数の耐圧測定回路素子１１はそれぞれ、電圧印加部２及びブレークダウン検出部３に接続されている。電圧印加部２から各耐圧測定回路素子１１に電圧が印加され、ブレークダウン検出部３が耐圧測定回路素子１１のブレークダウンを検出し、試験電圧決定部４及び電圧切替部５を経て、そして電圧印加部２にフィードバックされる。そして、電圧印加部２にフィードバックされた試験電圧が半導体素子に印加される。試験装置１の試験の対象となる半導体素子のそれぞれは、電圧印加部２に接続されている。   As shown in FIG. 4, the plurality of withstand voltage measurement circuit elements 11 provided in the semiconductor integrated circuit 10 are connected to the voltage application unit 2 and the breakdown detection unit 3, respectively. A voltage is applied from the voltage application unit 2 to each withstand voltage measurement circuit element 11, the breakdown detection unit 3 detects the breakdown of the withstand voltage measurement circuit element 11, passes through the test voltage determination unit 4 and the voltage switching unit 5, and the voltage Feedback is applied to the application unit 2. Then, the test voltage fed back to the voltage application unit 2 is applied to the semiconductor element. Each of the semiconductor elements to be tested by the test apparatus 1 is connected to the voltage application unit 2.

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。   The present invention is not limited to the above-described embodiments, and various modifications can be made within the scope shown in the claims. That is, embodiments obtained by combining technical means appropriately modified within the scope of the claims are also included in the technical scope of the present invention.

本発明に係る半導体集積回路の試験装置によれば、試験電圧を適切に設定し、短時間で試験することができるので、各種半導体装置の試験に適用することが可能である。   According to the semiconductor integrated circuit test apparatus of the present invention, the test voltage can be set appropriately and the test can be performed in a short time, so that it can be applied to the test of various semiconductor devices.

１ 試験装置
２ 電圧印加部（フィードバック電圧印加手段、試験電圧印加手段）
３ ブレークダウン検出部（ブレークダウン検出手段）
４ 試験電圧決定部（試験電圧決定手段）
５ 電圧切替部
１０ 半導体集積回路
１１ 耐圧測定回路素子 DESCRIPTION OF SYMBOLS 1 Test apparatus 2 Voltage application part (feedback voltage application means, test voltage application means)
3 Breakdown detector (breakdown detection means)
4 Test voltage determining unit (Test voltage determining means)
5 Voltage switching unit 10 Semiconductor integrated circuit 11 Withstand voltage measuring circuit element

Claims (6)

半導体集積回路に設けられた半導体素子に電圧を印加することによって、当該半導体集積回路を試験する半導体集積回路の試験装置であって、
上記半導体集積回路に設けられた、上記半導体素子に印加する試験電圧を測定するための耐圧測定回路素子に、予め定められた電圧を印加する電圧印加手段と、
上記電圧が印加された上記耐圧測定回路素子のブレークダウンを検出するブレークダウン検出手段と、
上記ブレークダウン検出手段が上記耐圧測定回路素子のブレークダウンを検出したとき、上記電圧を上記半導体素子に印加する試験電圧として決定する試験電圧決定手段と
を備えていることを特徴とする半導体集積回路の試験装置。 A semiconductor integrated circuit test apparatus for testing a semiconductor integrated circuit by applying a voltage to a semiconductor element provided in the semiconductor integrated circuit,
Voltage application means for applying a predetermined voltage to a withstand voltage measurement circuit element for measuring a test voltage applied to the semiconductor element, provided in the semiconductor integrated circuit;
Breakdown detection means for detecting breakdown of the withstand voltage measuring circuit element to which the voltage is applied;
A semiconductor integrated circuit comprising: test voltage determining means for determining the voltage as a test voltage to be applied to the semiconductor element when the breakdown detecting means detects a breakdown of the breakdown voltage measuring circuit element Testing equipment. 上記半導体素子に上記試験電圧を印加する試験電圧印加手段をさらに備えていることを特徴とする請求項１に記載の半導体集積回路の試験装置。   2. The semiconductor integrated circuit testing apparatus according to claim 1, further comprising test voltage applying means for applying the test voltage to the semiconductor element. 上記半導体集積回路は、耐圧の異なる複数の半導体素子と、耐圧の異なる複数の上記耐圧測定回路素子とを備え、
上記電圧印加手段は、複数の上記耐圧測定回路素子に、それぞれ異なる予め定められた電圧を印加し、
上記試験電圧決定手段は、上記ブレークダウン検出手段が複数の上記耐圧測定回路素子のブレークダウンを検出したとき、上記電圧のうち最も低い電圧を上記試験電圧として決定することを特徴とする請求項１又は２に記載の半導体集積回路の試験装置。 The semiconductor integrated circuit includes a plurality of semiconductor elements having different breakdown voltages and a plurality of the breakdown voltage measuring circuit elements having different breakdown voltages,
The voltage application means applies different predetermined voltages to the plurality of withstand voltage measurement circuit elements,
2. The test voltage determining means determines the lowest voltage among the voltages as the test voltage when the breakdown detecting means detects a breakdown of the plurality of withstand voltage measuring circuit elements. Or a test apparatus for a semiconductor integrated circuit according to 2; 上記半導体集積回路は、耐圧の異なる複数の半導体素子と、耐圧の異なる複数の上記耐圧測定回路素子とを備え、
上記電圧印加手段は、複数の上記耐圧測定回路素子に、それぞれ異なる予め定められた電圧を印加し、
上記ブレークダウン検出手段が、予め定められた特定の耐圧測定回路素子のブレークダウンを検出したとき、上記試験電圧決定手段は、上記電圧を上記試験電圧として決定することを特徴とする請求項１又は２に記載の半導体集積回路の試験装置。 The semiconductor integrated circuit includes a plurality of semiconductor elements having different breakdown voltages and a plurality of the breakdown voltage measuring circuit elements having different breakdown voltages,
The voltage application means applies different predetermined voltages to the plurality of withstand voltage measurement circuit elements,
2. The test voltage determining means determines the voltage as the test voltage when the breakdown detecting means detects a breakdown of a predetermined specific withstand voltage measuring circuit element. 3. A test apparatus for a semiconductor integrated circuit according to 2. 半導体集積回路に設けられた半導体素子に電圧を印加することによって、当該半導体集積回路を試験する半導体集積回路の試験方法であって、
上記半導体集積回路に設けられた、上記半導体素子に印加する試験電圧を測定するための耐圧測定回路素子に、予め定められた電圧を印加する電圧印加工程と、
上記電圧が印加された上記耐圧測定回路素子のブレークダウンを検出するブレークダウン検出工程と、
上記耐圧測定回路素子のブレークダウンを検出したとき、上記電圧を上記半導体素子に印加する試験電圧として決定する試験電圧決定工程と
を包含することを特徴とする半導体集積回路の試験方法。 A method for testing a semiconductor integrated circuit, which tests a semiconductor integrated circuit by applying a voltage to a semiconductor element provided in the semiconductor integrated circuit,
A voltage application step of applying a predetermined voltage to a withstand voltage measurement circuit element for measuring a test voltage applied to the semiconductor element provided in the semiconductor integrated circuit;
A breakdown detecting step of detecting a breakdown of the withstand voltage measuring circuit element to which the voltage is applied;
And a test voltage determining step of determining the voltage as a test voltage to be applied to the semiconductor element when a breakdown of the breakdown voltage measuring circuit element is detected. 半導体素子と、
上記半導体素子に印加する試験電圧を測定するための耐圧測定回路素子とを備えていることを特徴とする半導体集積回路。 A semiconductor element;
A semiconductor integrated circuit comprising: a withstand voltage measuring circuit element for measuring a test voltage applied to the semiconductor element.
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