JP2016164524A - Test method of semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a technology of allowing an appropriate load to be charged on a semiconductor device when the semiconductor device is tested with a test device.SOLUTION: A semiconductor device 1 including a gate 11, a collector 12, and an emitter 13 is tested with a test device 2. The test device 2 includes: a gate resistor 21 connected to the gate 11; a switch device 22 that is connected to the gate 11 via the gate resistor 21 and turns on or off the semiconductor device 1 by switching the gate voltage; and an inductive load 32 for applying a surge voltage to the gap between the collector 12 and emitter 13 when the semiconductor device 1 is turned off. In the present test process, the resistance value of the gate resistor 21 is set lower than a first resistance value Rg1.SELECTED DRAWING: Figure 1

Description

本明細書に開示の技術は、半導体装置の試験方法に関する。   The technology disclosed in this specification relates to a method for testing a semiconductor device.

例えば特許文献１に開示されているように、半導体装置を試験装置によって試験する方法が知られている。半導体装置は、ゲートと一対の主端子を有している。試験装置は、ゲートに接続されたゲート抵抗と、ゲート電圧の切り換えによって半導体装置をオン／オフする切り換え装置と、半導体装置がターンオフしたときに一対の主端子間にサージ電圧を印加する誘導性負荷を備えている。サージ電圧によって半導体装置にアバランシェブレークダウンが生じる。これによって、半導体装置のアバランシェ耐量を試験する。   For example, as disclosed in Patent Document 1, a method of testing a semiconductor device with a test apparatus is known. The semiconductor device has a gate and a pair of main terminals. The test equipment consists of a gate resistor connected to the gate, a switching device that turns on and off the semiconductor device by switching the gate voltage, and an inductive load that applies a surge voltage between a pair of main terminals when the semiconductor device is turned off. It has. An avalanche breakdown occurs in the semiconductor device due to the surge voltage. Thus, the avalanche resistance of the semiconductor device is tested.

特開２００７−０３３０４２号公報JP 2007-033042 A

従来の試験方法では、半導体装置がターンオフしたときに、アバランシェブレークダウンが生じるために必要なサージ電圧が発生しないことがある。このため、アバランシェ耐量の試験に必要な負荷が半導体装置に作用しないことがあった。あるいは、半導体装置がターンオフしたときに必要以上のサージ電圧が発生してしまうことがある。このため、半導体装置に必要以上の負荷が作用してしまうことがあった。そこで本明細書は、半導体装置を試験装置によって試験するときに半導体装置に適切な負荷が作用する試験方法を開示する。   In the conventional test method, when the semiconductor device is turned off, a surge voltage necessary for avalanche breakdown may not be generated. For this reason, the load required for the avalanche resistance test may not act on the semiconductor device. Or, when the semiconductor device is turned off, an excessive surge voltage may be generated. For this reason, a load more than necessary may act on the semiconductor device. Therefore, this specification discloses a test method in which an appropriate load acts on a semiconductor device when the semiconductor device is tested by a test device.

本明細書に開示する半導体装置の試験方法は、ゲートと一対の主端子を有する半導体装置を試験装置によって試験する。試験装置は、ゲートに接続されたゲート抵抗と、ゲート抵抗を介してゲートに接続されており、ゲート電圧の切り換えによって半導体装置をオン／オフする切り換え装置と、半導体装置がターンオフするときに一対の主端子間にサージ電圧を印加する誘導性負荷を備えている。試験方法は、半導体装置のサンプルをゲート抵抗の抵抗値を変えながら試験装置によって試験し、サンプルのゲート抵抗の抵抗値と一対の主端子間に印加されるサージ電圧との関係を示すグラフを取得する仮試験工程と、取得されたグラフに基づいて半導体装置のゲート抵抗の抵抗値を設定して半導体装置を試験装置によって試験する本試験工程、を備えている。グラフでは、ゲート抵抗の抵抗値が第１抵抗値であるときにサージ電圧が最大となり、ゲート抵抗の抵抗値が第１抵抗値より低くなるに従ってサージ電圧が低くなる。本試験工程では、ゲート抵抗の抵抗値を第１抵抗値より低い抵抗値に設定する。   According to the semiconductor device testing method disclosed in this specification, a semiconductor device having a gate and a pair of main terminals is tested by the test apparatus. The test apparatus includes a gate resistor connected to the gate, a gate resistor connected to the gate, a switching device for turning on / off the semiconductor device by switching the gate voltage, and a pair of devices when the semiconductor device is turned off. An inductive load for applying a surge voltage between the main terminals is provided. The test method is to test a semiconductor device sample with a test device while changing the resistance value of the gate resistance, and obtain a graph showing the relationship between the resistance value of the gate resistance of the sample and the surge voltage applied between the pair of main terminals. A provisional test step, and a main test step of setting the resistance value of the gate resistance of the semiconductor device based on the acquired graph and testing the semiconductor device with the test device. In the graph, the surge voltage becomes maximum when the resistance value of the gate resistance is the first resistance value, and the surge voltage becomes lower as the resistance value of the gate resistance becomes lower than the first resistance value. In this test process, the resistance value of the gate resistance is set to a resistance value lower than the first resistance value.

従来の試験方法では、ゲート抵抗の抵抗値が高いと、半導体装置がターンオフするときのスイッチング速度が遅くなり、誘導性負荷によって発生する起電力が小さくなる。したがって、ゲート抵抗の抵抗値が高すぎると、アバランシェブレークダウンが生じるために必要なサージ電圧が一対の主端子間に印加されない。逆に、ゲート抵抗の抵抗値が低いと、半導体装置がターンオフするときのスイッチング速度が速くなり、誘導性負荷によって発生する起電力が大きくなる。したがって、ゲート抵抗の抵抗値が低すぎると、必要以上のサージ電圧が一対の主端子間に印加されてしまう。   In the conventional test method, when the resistance value of the gate resistance is high, the switching speed when the semiconductor device is turned off becomes slow, and the electromotive force generated by the inductive load becomes small. Therefore, if the resistance value of the gate resistance is too high, a surge voltage necessary for causing avalanche breakdown is not applied between the pair of main terminals. Conversely, when the resistance value of the gate resistance is low, the switching speed when the semiconductor device is turned off increases, and the electromotive force generated by the inductive load increases. Therefore, if the resistance value of the gate resistance is too low, an excessive surge voltage is applied between the pair of main terminals.

これに対し、本明細書に開示する試験方法では、本試験工程の前に仮試験工程を実行し、ゲート抵抗の抵抗値と半導体装置に印加されるサージ電圧の関係を求める。そして、そのグラフに基づいて、ゲート抵抗の抵抗値を、第１抵抗値（サージ電圧がピークとなる抵抗値）より低い抵抗値に設定する。ゲート抵抗の抵抗値が第１抵抗値よりも高いと、半導体装置がアバランシェブレークダウンしない。本明細書に開示の試験方法のように、ゲート抵抗の抵抗値を第１抵抗値よりも小さく設定することで、半導体装置に適切なサージ電圧を印加することができる。このようにゲート抵抗の抵抗値を設定してから試験対象の半導体装置を試験するので、この試験方法では、半導体装置に適切な負荷を与えることができる。   On the other hand, in the test method disclosed in this specification, a temporary test process is performed before the main test process, and the relationship between the resistance value of the gate resistance and the surge voltage applied to the semiconductor device is obtained. Then, based on the graph, the resistance value of the gate resistance is set to a resistance value lower than the first resistance value (the resistance value at which the surge voltage peaks). If the resistance value of the gate resistance is higher than the first resistance value, the semiconductor device does not break down the avalanche. As in the test method disclosed in this specification, an appropriate surge voltage can be applied to the semiconductor device by setting the resistance value of the gate resistance to be smaller than the first resistance value. Since the semiconductor device to be tested is tested after setting the resistance value of the gate resistance in this way, in this test method, an appropriate load can be applied to the semiconductor device.

実施形態に係る試験方法を説明するための回路図である。It is a circuit diagram for demonstrating the test method which concerns on embodiment. 三相インバータの回路図である。It is a circuit diagram of a three-phase inverter. 試験方法における動作波形を示すグラフである。It is a graph which shows the operation | movement waveform in a test method. ゲート抵抗の抵抗値と一対の主端子間に印加されるサージ電圧との関係を示すグラフである。It is a graph which shows the relationship between the resistance value of gate resistance, and the surge voltage applied between a pair of main terminals.

１．半導体装置
まず、半導体装置について説明する。半導体装置としては、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等を用いることができる。また、トレンチゲート型の半導体装置を用いることができる。本実施形態では、半導体装置としてトレンチゲート型のＩＧＢＴを用いている。図１に示すように、半導体装置１は、ゲート１１、コレクタ１２及びエミッタ１３（一対の主端子）を備えている。半導体装置１は、例えば三相インバータ等の半導体モジュールに用いられる。三相インバータは、例えばハイブリッド車に用いられる。図２に示すように、三相インバータ１００は、複数の半導体装置１と複数のＦＷＤ（Free Wheeling Diode）１０１を備えており、直流電力を交流電力に変換する。各半導体装置１と各ＦＷＤ１０１が逆並列で接続されている。三相インバータ１００は、直流電源とモータ（いずれも図示省略）のそれぞれに接続されている。 1. Semiconductor Device First, a semiconductor device will be described. As the semiconductor device, for example, an IGBT (Insulated Gate Bipolar Transistor), a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), or the like can be used. Further, a trench gate type semiconductor device can be used. In the present embodiment, a trench gate type IGBT is used as the semiconductor device. As shown in FIG. 1, the semiconductor device 1 includes a gate 11, a collector 12, and an emitter 13 (a pair of main terminals). The semiconductor device 1 is used for a semiconductor module such as a three-phase inverter. A three-phase inverter is used for a hybrid vehicle, for example. As shown in FIG. 2, the three-phase inverter 100 includes a plurality of semiconductor devices 1 and a plurality of FWDs (Free Wheeling Diodes) 101, and converts DC power into AC power. Each semiconductor device 1 and each FWD 101 are connected in reverse parallel. Three-phase inverter 100 is connected to each of a DC power source and a motor (both not shown).

図１に示す半導体装置１では、コレクタ１２とエミッタ１３（一対の主端子）の間に電圧が印加された状態で、ゲート１１に所定のゲート電圧が印加されて半導体装置１がターンオンすると、エミッタ１３からコレクタ１２へキャリアが流れる。すなわち、コレクタ１２からエミッタ１３へ電流が流れる。また、半導体装置１では、コレクタ１２とエミッタ１３の間に過大な電圧が印加されるとアバランシェブレークダウンが生じる。半導体装置１にアバランシェブレークダウンが生じると、衝突電離によってエミッタ１３からコレクタ１２へ流れるキャリアが増大する。すなわち、コレクタ１２からエミッタ１３へ流れる電流が増大する。   In the semiconductor device 1 shown in FIG. 1, when a predetermined gate voltage is applied to the gate 11 in a state where a voltage is applied between the collector 12 and the emitter 13 (a pair of main terminals), the emitter 1 is turned on. The carrier flows from 13 to the collector 12. That is, a current flows from the collector 12 to the emitter 13. In the semiconductor device 1, an avalanche breakdown occurs when an excessive voltage is applied between the collector 12 and the emitter 13. When an avalanche breakdown occurs in the semiconductor device 1, carriers flowing from the emitter 13 to the collector 12 increase due to impact ionization. That is, the current flowing from the collector 12 to the emitter 13 increases.

２．試験装置
次に、試験装置について説明する。図１に示すように、試験装置２は、ゲート抵抗２１と切り換え装置２２を備えている。半導体装置１、ゲート抵抗２１、切り換え装置２２を一巡する切り換え回路５１が試験装置２に形成されている。また、試験装置２は、電源３１と誘導性負荷３２とダイオード３３を備えている。半導体装置１、電源３１、誘導性負荷３２を一巡する電圧印加回路５２が試験装置２に形成されている。また、試験装置２は、電流計４１を備えている。 2. Next, the test apparatus will be described. As shown in FIG. 1, the test apparatus 2 includes a gate resistor 21 and a switching device 22. A switching circuit 51 that makes a round of the semiconductor device 1, the gate resistor 21, and the switching device 22 is formed in the test apparatus 2. The test apparatus 2 includes a power source 31, an inductive load 32, and a diode 33. A voltage application circuit 52 that circulates the semiconductor device 1, the power supply 31, and the inductive load 32 is formed in the test apparatus 2. The test apparatus 2 includes an ammeter 41.

ゲート抵抗２１は、半導体装置１のゲート１１と切り換え装置２２との間に配置されており、ゲート１１と切り換え装置２２に接続されている。ゲート抵抗２１の抵抗値は、所定の値に設定されている。ゲート抵抗２１の抵抗値については後述する。   The gate resistor 21 is disposed between the gate 11 of the semiconductor device 1 and the switching device 22, and is connected to the gate 11 and the switching device 22. The resistance value of the gate resistor 21 is set to a predetermined value. The resistance value of the gate resistor 21 will be described later.

切り換え装置２２は、ゲート抵抗２１と半導体装置１のエミッタ１３との間に配置されており、ゲート抵抗２１とエミッタ１３に接続されている。切り換え装置２２は、ゲート電圧を高電位と低電位の間で切り換える。ゲート電圧の切り換えによって半導体装置１がオン／オフする。切り換え装置２２としては、例えばパルスジェネレータを用いることができる。   The switching device 22 is disposed between the gate resistor 21 and the emitter 13 of the semiconductor device 1, and is connected to the gate resistor 21 and the emitter 13. The switching device 22 switches the gate voltage between a high potential and a low potential. The semiconductor device 1 is turned on / off by switching the gate voltage. As the switching device 22, for example, a pulse generator can be used.

電源３１は、半導体装置１のコレクタ１２とエミッタ１３（一対の主端子）に接続されている。電源３１は、コレクタ１２とエミッタ１３間に電源電圧を印加する。   The power source 31 is connected to the collector 12 and the emitter 13 (a pair of main terminals) of the semiconductor device 1. The power supply 31 applies a power supply voltage between the collector 12 and the emitter 13.

誘導性負荷３２は、半導体装置１のコレクタ１２と電源３１の間に配置されており、コレクタ１２と電源３１に接続されている。誘導性負荷３２の一例はコイルである。半導体装置１がターンオンして電圧印加回路５２が閉じているときに誘導性負荷３２にエネルギーが蓄積される。半導体装置１がターンオフすると電圧印加回路５２に電流を流そうとする起電力が誘導性負荷３２によって瞬間的に発生する。誘導性負荷３２によって発生した起電力は、コレクタ１２とエミッタ１３（一対の主端子）の間に作用する。   The inductive load 32 is disposed between the collector 12 and the power supply 31 of the semiconductor device 1 and is connected to the collector 12 and the power supply 31. An example of the inductive load 32 is a coil. Energy is stored in the inductive load 32 when the semiconductor device 1 is turned on and the voltage application circuit 52 is closed. When the semiconductor device 1 is turned off, an electromotive force for causing a current to flow through the voltage application circuit 52 is instantaneously generated by the inductive load 32. The electromotive force generated by the inductive load 32 acts between the collector 12 and the emitter 13 (a pair of main terminals).

ダイオード３３は、誘導性負荷３２に並列に接続されている。誘導性負荷３２で発生した起電力によるエネルギーがダイオード３３で消費される。電流計４１は、エミッタ１３と電源３１に接続されており、電圧印加回路５２に流れる電流を計測する。   The diode 33 is connected to the inductive load 32 in parallel. Energy due to the electromotive force generated in the inductive load 32 is consumed by the diode 33. The ammeter 41 is connected to the emitter 13 and the power supply 31 and measures the current flowing through the voltage application circuit 52.

３．試験方法
次に、試験方法について説明する。上記の試験装置によって半導体装置を試験するときは、まず初期状態では、図３（ａ）に示すように、半導体装置１のコレクタ１２とエミッタ１３の間に電圧Ｖｃｅ１が印加されている。また、初期状態では、図３（ｂ）に示すように、ゲート１１のゲート電圧Ｖｇｅがオフの値に設定されている。すなわち、半導体装置１がオフにされている。よって、コレクタ１２とエミッタ１３の間にキャリアが流れるチャネルが形成されず、エミッタ１３からコレクタ１２へキャリアが流れない。すなわち、図３（ｃ）に示すように、コレクタ１２からエミッタ１３へ電流Ｉｃが流れていない。 3. Test Method Next, the test method will be described. When testing a semiconductor device with the above-described test apparatus, first, in an initial state, a voltage V ce1 is applied between the collector 12 and the emitter 13 of the semiconductor device 1 as shown in FIG. In the initial state, as shown in FIG. 3B, the gate voltage Vge of the gate 11 is set to an off value. That is, the semiconductor device 1 is turned off. Therefore, a channel through which carriers flow is not formed between the collector 12 and the emitter 13, and carriers do not flow from the emitter 13 to the collector 12. That is, as shown in FIG. 3C, the current Ic does not flow from the collector 12 to the emitter 13.

次に、切り換え装置２２がゲート１１のゲート電圧Ｖｇｅをオンの値Ｖｇｅ１に切り換えると、コレクタ１２とエミッタ１３の間にチャネルが形成され、そのチャネルを通ってエミッタ１３からコレクタ１２へキャリアが流れる。すなわち、半導体装置１がターンオンして、コレクタ１２からエミッタ１３へ電流Ｉｃ１が流れる。これにより、電圧印加回路５２に電流が流れる。 Next, when the switching device 22 switches the gate voltage V ge of the gate 11 to the ON value V ge1 , a channel is formed between the collector 12 and the emitter 13, and carriers are transferred from the emitter 13 to the collector 12 through the channel. Flowing. That is, the semiconductor device 1 is turned on, and a current I c1 flows from the collector 12 to the emitter 13. As a result, a current flows through the voltage application circuit 52.

次に、切り換え装置２２がゲート１１のゲート電圧Ｖｇｅをオフの値に切り換えると、コレクタ１２とエミッタ１３の間に形成されていたチャネルが消滅して、エミッタ１３からコレクタ１２へキャリアが流れなくなる。すなわち、半導体装置１がターンオフして、コレクタ１２からエミッタ１３へ電流Ｉｃが流れなくなる。これにより、電圧印加回路５２が遮断され、電圧印加回路５２に電流が流れなくなる。 Next, when the switching device 22 switches the gate voltage V ge of the gate 11 to an off value, the channel formed between the collector 12 and the emitter 13 disappears and carriers do not flow from the emitter 13 to the collector 12. . That is, the semiconductor device 1 is turned off, and the current I c does not flow from the collector 12 to the emitter 13. As a result, the voltage application circuit 52 is cut off and no current flows through the voltage application circuit 52.

このとき、半導体装置１のターンオフによって電圧印加回路５２に電流が流れなくなるが、誘導性負荷３２によって電圧印加回路５２に電流を流そうとする起電力が瞬間的に発生する。そして、誘導性負荷３２によって発生した起電力がコレクタ１２とエミッタ１３の間に作用する。この起電力によって、コレクタ１２とエミッタ１３の間にサージ電圧Ｖｓｕｒｇｅが印加される。すなわち、誘導性負荷３２によって瞬間的に起電力が発生すると、コレクタ１２とエミッタ１３の間にサージ電圧Ｖｓｕｒｇｅが瞬間的に印加される。したがって、半導体装置１がターンオフすると、電源３１による電圧Ｖｃｅ１と起電力によるサージ電圧Ｖｓｕｒｇｅがコレクタ１２とエミッタ１３の間に印加される。 At this time, no current flows through the voltage application circuit 52 due to the turn-off of the semiconductor device 1, but an electromotive force is generated instantaneously to cause the current to flow through the voltage application circuit 52 by the inductive load 32. The electromotive force generated by the inductive load 32 acts between the collector 12 and the emitter 13. Due to the electromotive force, a surge voltage V surge is applied between the collector 12 and the emitter 13. In other words, when an electromotive force is instantaneously generated by the inductive load 32, the surge voltage V surge is instantaneously applied between the collector 12 and the emitter 13. Therefore, when the semiconductor device 1 is turned off, the voltage V ce1 from the power supply 31 and the surge voltage V surge due to the electromotive force are applied between the collector 12 and the emitter 13.

半導体装置１がターンオフしたときに誘導性負荷３２によって発生した起電力が高いと、コレクタ１２とエミッタ１３の間に高いサージ電圧が印加される。これによって、半導体装置１にアバランシェブレークダウンが生じる。一方、誘導性負荷３２によって発生した起電力が低いと、サージ電圧も低くなり、アバランシェブレークダウンは生じない。   If the electromotive force generated by the inductive load 32 when the semiconductor device 1 is turned off is high, a high surge voltage is applied between the collector 12 and the emitter 13. As a result, an avalanche breakdown occurs in the semiconductor device 1. On the other hand, when the electromotive force generated by the inductive load 32 is low, the surge voltage is also low, and no avalanche breakdown occurs.

その後、半導体装置１がターンオフしたときに誘導性負荷３２によって瞬間的に発生した起電力が消滅すると、サージ電圧Ｖｓｕｒｇｅが消滅する。これにより、上記の初期状態に戻る。 Thereafter, when the electromotive force instantaneously generated by the inductive load 32 disappears when the semiconductor device 1 is turned off, the surge voltage V surge disappears. Thereby, it returns to said initial state.

４．仮試験工程
次に、仮試験工程について説明する。上記の試験装置２によって半導体装置１を本試験する場合は、事前に、半導体装置１のサンプル（以下、半導体装置１のサンプルを単に半導体装置１と言う場合がある。）を用いて仮試験工程を行う。仮試験工程によって、ゲート抵抗２１の抵抗値と一対の主端子（コレクタ１２とエミッタ１３）間に印加されるサージ電圧との関係を予め取得する。図４は、ゲート抵抗２１の抵抗値Ｒｇと一対の主端子（コレクタ１２とエミッタ１３）間に印加されるサージ電圧Ｖｓｕｒｇｅとの関係を示すグラフである。図４のグラフの横軸は、ゲート抵抗２１の抵抗値Ｒｇである。図４のグラフの縦軸は、一対の主端子（コレクタ１２とエミッタ１３）間に印加されるサージ電圧Ｖｓｕｒｇｅである。 4). Temporary test process Next, a temporary test process is demonstrated. When the semiconductor device 1 is subjected to the main test using the test apparatus 2 described above, a preliminary test process is performed in advance using a sample of the semiconductor device 1 (hereinafter, the sample of the semiconductor device 1 may be simply referred to as the semiconductor device 1). I do. In the preliminary test process, the relationship between the resistance value of the gate resistor 21 and the surge voltage applied between the pair of main terminals (collector 12 and emitter 13) is acquired in advance. FIG. 4 is a graph showing the relationship between the resistance value Rg of the gate resistor 21 and the surge voltage V surge applied between the pair of main terminals (collector 12 and emitter 13). The horizontal axis of the graph of FIG. 4 is the resistance value Rg of the gate resistor 21. The vertical axis of the graph in FIG. 4 represents the surge voltage V surge applied between the pair of main terminals (collector 12 and emitter 13).

上記のように、試験装置２によって半導体装置１を試験すると、半導体装置１がターンオフしたときに誘導性負荷３２によって起電力が発生する。このとき、半導体装置１がターンオフするときのスイッチング速度が速いと、誘導性負荷３２によって発生する起電力が大きくなる。逆に、半導体装置１がターンオフするときのスイッチング速度が遅いと、起電力が小さくなる。また、半導体装置１がターンオフするときのスイッチング速度は、試験装置２のゲート抵抗２１の抵抗値に依存する。ゲート抵抗２１の抵抗値が低いと、スイッチング速度が速くなり、ゲート抵抗２１の抵抗値が高いと、スイッチング速度が遅くなる。したがって、ゲート抵抗２１の抵抗値が低いと、誘導性負荷３２によって発生する起電力が大きくなる。一方、ゲート抵抗２１の抵抗値が高いと、誘導性負荷３２によって発生する起電力が小さくなる。   As described above, when the semiconductor device 1 is tested by the test apparatus 2, an electromotive force is generated by the inductive load 32 when the semiconductor device 1 is turned off. At this time, if the switching speed when the semiconductor device 1 is turned off is high, the electromotive force generated by the inductive load 32 increases. Conversely, when the switching speed when the semiconductor device 1 is turned off is slow, the electromotive force is reduced. Further, the switching speed when the semiconductor device 1 is turned off depends on the resistance value of the gate resistor 21 of the test device 2. When the resistance value of the gate resistor 21 is low, the switching speed is increased, and when the resistance value of the gate resistor 21 is high, the switching speed is decreased. Therefore, when the resistance value of the gate resistor 21 is low, the electromotive force generated by the inductive load 32 increases. On the other hand, when the resistance value of the gate resistor 21 is high, the electromotive force generated by the inductive load 32 is reduced.

また、上記のように、半導体装置１がターンオフしたときに、誘導性負荷３２によって発生する起電力によって、コレクタ１２とエミッタ１３の間にサージ電圧Ｖｓｕｒｇｅが印加される。図４の第１範囲９１は、半導体装置１にアバランシェブレークダウンが生じない範囲である。第１範囲９１のようにゲート抵抗２１の抵抗値Ｒｇが高いと、半導体装置１のスイッチング速度が遅くなるので、誘導性負荷３２によって発生する起電力が小さくなる。このため、半導体装置１に印加されるサージ電圧Ｖｓｕｒｇｅが小さくなり、アバランシェブレークダウンが生じない。第１範囲９１では、ゲート抵抗２１の抵抗値Ｒｇが低くなるに従って、誘導性負荷３２によって発生する起電力が大きくなり、コレクタ１２とエミッタ１３の間に印加されるサージ電圧Ｖｓｕｒｇｅの値が高くなる。ゲート抵抗２１の抵抗値Ｒｇが第１抵抗値Ｒｇ１であるときに、サージ電圧Ｖｓｕｒｇｅが最大になる。 As described above, when the semiconductor device 1 is turned off, the surge voltage V surge is applied between the collector 12 and the emitter 13 by the electromotive force generated by the inductive load 32. A first range 91 in FIG. 4 is a range in which no avalanche breakdown occurs in the semiconductor device 1. When the resistance value Rg of the gate resistor 21 is high as in the first range 91, the switching speed of the semiconductor device 1 is slowed down, so the electromotive force generated by the inductive load 32 is small. For this reason, the surge voltage V surge applied to the semiconductor device 1 is reduced, and no avalanche breakdown occurs. In the first range 91, the electromotive force generated by the inductive load 32 increases as the resistance value Rg of the gate resistor 21 decreases, and the value of the surge voltage V surge applied between the collector 12 and the emitter 13 increases. Become. When the resistance value Rg of the gate resistor 21 is the first resistance value Rg1, the surge voltage V surge is maximized.

ゲート抵抗２１の抵抗値Ｒｇが図４の第１範囲９１より低い第２範囲９２の値になると、半導体装置１のスイッチング速度が速くなり、半導体装置１にアバランシェブレークダウンが生じるようになる。半導体装置１にアバランシェブレークダウンが生じるので、第２範囲９２では、第１範囲９１と異なる挙動になる。半導体装置１にアバランシェブレークダウンが生じると、衝突電離によってエミッタ１３からコレクタ１２へ流れるキャリアが増大する。すなわち、コレクタ１２からエミッタ１３へ流れる電流が増大する。半導体装置１にアバランシェブレークダウンが生じると、コレクタ１２からエミッタ１３へ大きな電流が流れるので、コレクタ１２とエミッタ１３の間の実質的な抵抗が低くなり、コレクタ１２とエミッタ１３の間に印加されるサージ電圧Ｖｓｕｒｇｅの値が低くなる。よって、グラフの第２範囲９２では、ゲート抵抗２１の抵抗値Ｒｇが低くなるに従って、コレクタ１２とエミッタ１３の間に印加されるサージ電圧Ｖｓｕｒｇｅの値が低くなる。このため、第１範囲９１と第２範囲９２の境界の抵抗値Ｒｇ１において、サージ電圧Ｖｓｕｒｇｅがピークとなる。ゲート抵抗２１の抵抗値Ｒｇが第１抵抗値Ｒｇ１より低くなるに従ってサージ電圧Ｖｓｕｒｇｅが低くなる。 When the resistance value Rg of the gate resistor 21 becomes a value in the second range 92 that is lower than the first range 91 in FIG. 4, the switching speed of the semiconductor device 1 increases, and an avalanche breakdown occurs in the semiconductor device 1. Since the avalanche breakdown occurs in the semiconductor device 1, the second range 92 behaves differently from the first range 91. When an avalanche breakdown occurs in the semiconductor device 1, carriers flowing from the emitter 13 to the collector 12 increase due to impact ionization. That is, the current flowing from the collector 12 to the emitter 13 increases. When an avalanche breakdown occurs in the semiconductor device 1, a large current flows from the collector 12 to the emitter 13, so that a substantial resistance between the collector 12 and the emitter 13 is lowered and applied between the collector 12 and the emitter 13. The value of the surge voltage V surge is lowered. Therefore, in the second range 92 of the graph, the value of the surge voltage V surge applied between the collector 12 and the emitter 13 decreases as the resistance value Rg of the gate resistor 21 decreases. For this reason, the surge voltage V surge has a peak in the resistance value Rg1 at the boundary between the first range 91 and the second range 92. As the resistance value Rg of the gate resistor 21 becomes lower than the first resistance value Rg1, the surge voltage V surge becomes lower.

ゲート抵抗２１の抵抗値Ｒｇが図４の第２範囲９２より低い第３範囲９３でも、ゲート抵抗２１の抵抗値Ｒｇが低くなるに従って、コレクタ１２とエミッタ１３の間に印加されるサージ電圧Ｖｓｕｒｇｅの値が低くなる。但し、ゲート抵抗２１の抵抗値Ｒｇが第２範囲９２よりも低い第３範囲９３の値になると、半導体装置１がターンオフするときのスイッチング速度が更に速くなる。そうすると、コレクタ１２とエミッタ１３の間に印加されるサージ電圧Ｖｓｕｒｇｅの値が更に低くなることによって電源３１の電圧の影響が生じることになり、衝突電離によってキャリアが増大する割合（インパクトイオン化率）が低下する。このため、コレクタ１２からエミッタ１３に流れる電流が増大する割合が低下する。これによって、ゲート抵抗２１の抵抗値Ｒｇが低くなるに従ってサージ電圧Ｖｓｕｒｇｅの値が低くなる割合が低下する。すなわち、図４のグラフで、第２範囲９２と第３範囲９３の境界の抵抗値Ｒｇ２で、グラフが屈曲する。第３範囲９３では、第２範囲９２よりもグラフの傾き（抵抗値Ｒｇが低くなるにしたがってサージ電圧Ｖｓｕｒｇｅの値が低くなる割合）が小さい。ゲート抵抗２１の抵抗値Ｒｇが第１抵抗値Ｒｇ１より低い第２抵抗値Ｒｇ２であるときにグラフの傾きが変わり、ゲート抵抗２１の抵抗値Ｒｇが第２抵抗値Ｒｇ２より高いときのグラフの傾きが第２抵抗値Ｒｇ２より低いときのグラフの傾きより大きい。 Even in the third range 93 in which the resistance value Rg of the gate resistor 21 is lower than the second range 92 in FIG. 4, the surge voltage V surge applied between the collector 12 and the emitter 13 as the resistance value Rg of the gate resistor 21 decreases. The value of becomes low. However, when the resistance value Rg of the gate resistor 21 becomes a value in the third range 93 lower than the second range 92, the switching speed when the semiconductor device 1 is turned off is further increased. As a result, the value of the surge voltage V surge applied between the collector 12 and the emitter 13 is further lowered, which causes the influence of the voltage of the power source 31, and the rate at which carriers increase due to impact ionization (impact ionization rate). Decreases. For this reason, the rate at which the current flowing from the collector 12 to the emitter 13 increases decreases. As a result, as the resistance value Rg of the gate resistor 21 decreases, the rate at which the value of the surge voltage Vsurge decreases. That is, in the graph of FIG. 4, the graph is bent at the resistance value Rg <b> 2 at the boundary between the second range 92 and the third range 93. In the third range 93, the slope of the graph (the ratio at which the value of the surge voltage V surge decreases as the resistance value Rg decreases) is smaller than that in the second range 92. The slope of the graph changes when the resistance value Rg of the gate resistor 21 is the second resistance value Rg2 lower than the first resistance value Rg1, and the slope of the graph when the resistance value Rg of the gate resistor 21 is higher than the second resistance value Rg2. Is greater than the slope of the graph when lower than the second resistance value Rg2.

図４のグラフにおいて、第１範囲９１と第２範囲９２の境界は、サージ電圧Ｖｓｕｒｇｅの最大値に基づいて規定される。第１範囲９１と第２範囲９２の境界におけるゲート抵抗２１の抵抗値Ｒｇ１は、サージ電圧Ｖｓｕｒｇｅが最大値をとるときの抵抗値Ｒｇである。すなわち、第２範囲９２におけるゲート抵抗２１の抵抗値Ｒｇの上限値は、サージ電圧Ｖｓｕｒｇｅが最大値をとるときの抵抗値Ｒｇ１である。 In the graph of FIG. 4, the boundary between the first range 91 and the second range 92 is defined based on the maximum value of the surge voltage V surge . The resistance value Rg1 of the gate resistor 21 at the boundary between the first range 91 and the second range 92 is the resistance value Rg when the surge voltage V surge takes the maximum value. That is, the upper limit value of the resistance value Rg of the gate resistor 21 in the second range 92 is the resistance value Rg1 when the surge voltage V surge takes the maximum value.

また、第２範囲９２と第３範囲９３の境界は、グラフの傾きに基づいて規定される。第２範囲９２と第３範囲９３の境界におけるゲート抵抗２１の抵抗値Ｒｇ２は、グラフの傾きが急な傾きから緩やかな傾きに変わるときの抵抗値Ｒｇである。すなわち、第２範囲９２と第３範囲９３の境界におけるゲート抵抗２１の抵抗値Ｒｇ２は、グラフの関数を仮定して、関数の二回微分の値が０（ゼロ）より小さくなるときの抵抗値Ｒｇである。よって、第２範囲９２におけるゲート抵抗２１の抵抗値Ｒｇの下限値は、グラフの傾きが急な傾きから緩やかな傾きに変わるときの抵抗値Ｒｇ、すなわち、グラフの関数を仮定して、関数の二回微分の値が０（ゼロ）より小さくなるときの抵抗値Ｒｇである。   The boundary between the second range 92 and the third range 93 is defined based on the slope of the graph. The resistance value Rg2 of the gate resistor 21 at the boundary between the second range 92 and the third range 93 is the resistance value Rg when the slope of the graph changes from a steep slope to a gentle slope. That is, the resistance value Rg2 of the gate resistance 21 at the boundary between the second range 92 and the third range 93 is a resistance value when the value of the second derivative of the function is smaller than 0 (zero) assuming a graph function. Rg. Therefore, the lower limit value of the resistance value Rg of the gate resistor 21 in the second range 92 is the resistance value Rg when the slope of the graph changes from a steep slope to a gentle slope, that is, assuming a function of the graph, This is the resistance value Rg when the value of the second derivative is smaller than 0 (zero).

５．本試験工程
次に、本試験工程について説明する。上記のように、仮試験工程では、試験装置２によって半導体装置１のサンプルを事前に試験することによって、ゲート抵抗２１の抵抗値Ｒｇと一対の主端子（コレクタ１２とエミッタ１３）間に印加されるサージ電圧Ｖｓｕｒｇｅとの関係が予め求められた。仮試験工程を行った後に、試験装置２によって半導体装置１を本試験するときは、仮試験工程によって予め求められたゲート抵抗２１の抵抗値Ｒｇと一対の主端子（コレクタ１２とエミッタ１３）間に印加されるサージ電圧Ｖｓｕｒｇｅとの関係を示すグラフに基づいて、試験装置２のゲート抵抗２１の抵抗値を設定する。 5. Main Test Process Next, the main test process will be described. As described above, in the preliminary test process, the sample of the semiconductor device 1 is tested in advance by the test apparatus 2, and is applied between the resistance value Rg of the gate resistor 21 and the pair of main terminals (collector 12 and emitter 13). The relationship with the surge voltage V surge is determined in advance. When the semiconductor device 1 is fully tested by the test apparatus 2 after the provisional test process, the resistance value Rg of the gate resistor 21 obtained in advance by the provisional test process and the pair of main terminals (collector 12 and emitter 13) The resistance value of the gate resistor 21 of the test apparatus 2 is set based on a graph showing the relationship with the surge voltage V surge applied to the test device 2.

具体的には、本試験工程では、ゲート抵抗２１の抵抗値を、第１抵抗値Ｒｇ１より低い抵抗値に設定する。本実施例では、ゲート抵抗２１の抵抗値を、図４のグラフの第２範囲９２における抵抗値Ｒｇに設定する。よって、試験装置２のゲート抵抗２１の抵抗値の上限値は、サージ電圧Ｖｓｕｒｇｅが最大値をとるときの抵抗値Ｒｇであり、ゲート抵抗２１の抵抗値の下限値は、グラフの傾きが急な傾きから緩やかな傾きに変わるときの抵抗値Ｒｇ、すなわち、グラフの関数を仮定して、関数の二回微分の値が０（ゼロ）より小さくなるときの抵抗値Ｒｇである。半導体装置１に応じて、第２範囲９２内でゲート抵抗２１の抵抗値を調節する。例えば、アバランシェ耐量の基準が低い試験を行う場合は、第３範囲９３に近い第２範囲９２内でゲート抵抗２１の抵抗値を設定する。また、アバランシェ耐量の基準が高い試験を行う場合は、第１範囲９１に近い第２範囲９２内でゲート抵抗２１の抵抗値を設定する。 Specifically, in this test process, the resistance value of the gate resistor 21 is set to a resistance value lower than the first resistance value Rg1. In this embodiment, the resistance value of the gate resistor 21 is set to the resistance value Rg in the second range 92 of the graph of FIG. Therefore, the upper limit value of the resistance value of the gate resistance 21 of the test apparatus 2 is the resistance value Rg when the surge voltage V surge takes the maximum value, and the lower limit value of the resistance value of the gate resistance 21 has a steep slope of the graph. Resistance value Rg when changing from a gentle slope to a gentle slope, that is, a resistance value Rg when the value of the second derivative of the function is smaller than 0 (zero) assuming a function of the graph. The resistance value of the gate resistor 21 is adjusted within the second range 92 according to the semiconductor device 1. For example, when a test with a low avalanche resistance standard is performed, the resistance value of the gate resistor 21 is set within the second range 92 close to the third range 93. When performing a test with a high standard of avalanche resistance, the resistance value of the gate resistor 21 is set within the second range 92 close to the first range 91.

上記の説明から明らかなように、上記の試験装置２は、ゲート１１に接続されたゲート抵抗２１と、ゲート電圧の切り換えによって半導体装置１をオン／オフする切り換え装置２２と、半導体装置１がターンオフしたときに一対の主端子（コレクタ１２とエミッタ１３）間に作用する起電力を発生させる誘導性負荷３２を備えている。誘導性負荷３２によって発生する起電力によって一対の主端子（コレクタ１２とエミッタ１３）間にサージ電圧Ｖｓｕｒｇｅが印加される。また、予め求められたゲート抵抗２１の抵抗値Ｒｇと一対の主端子（コレクタ１２とエミッタ１３）間に印加されるサージ電圧Ｖｓｕｒｇｅとの関係に基づいてゲート抵抗２１の抵抗値が設定されている。この試験装置２によって、ゲート１１と一対の主端子（コレクタ１２とエミッタ１３）を有する半導体装置１を本試験する。 As is clear from the above description, the test apparatus 2 includes a gate resistor 21 connected to the gate 11, a switching device 22 for turning on / off the semiconductor device 1 by switching the gate voltage, and the semiconductor device 1 being turned off. Inductive load 32 for generating an electromotive force acting between the pair of main terminals (collector 12 and emitter 13) is provided. A surge voltage V surge is applied between the pair of main terminals (collector 12 and emitter 13) by an electromotive force generated by the inductive load 32. The resistance value of the gate resistor 21 is set based on the relationship between the resistance value Rg of the gate resistor 21 obtained in advance and the surge voltage V surge applied between the pair of main terminals (collector 12 and emitter 13). Yes. With this test apparatus 2, a semiconductor device 1 having a gate 11 and a pair of main terminals (collector 12 and emitter 13) is fully tested.

上記のように、試験装置２のゲート抵抗２１の抵抗値が高いと、半導体装置１がターンオフするときのスイッチング速度が遅くなり、誘導性負荷３２によって発生する起電力が小さくなる。したがって、ゲート抵抗２１の抵抗値が高すぎると、誘導性負荷３２によって発生する起電力が小さすぎて、アバランシェブレークダウンが生じるために必要な電圧がコレクタ１２とエミッタ１３（一対の主端子）の間に印加されない。逆に、ゲート抵抗２１の抵抗値が低いと、半導体装置１がターンオフするときのスイッチング速度が速くなり、誘導性負荷３２によって発生する起電力が大きくなる。したがって、ゲート抵抗２１の抵抗値が低すぎると、誘導性負荷３２によって発生する起電力が大きすぎて、必要以上の電圧がコレクタ１２とエミッタ１３（一対の主端子）の間に印加されてしまう。   As described above, when the resistance value of the gate resistor 21 of the test apparatus 2 is high, the switching speed when the semiconductor device 1 is turned off becomes slow, and the electromotive force generated by the inductive load 32 becomes small. Therefore, if the resistance value of the gate resistor 21 is too high, the electromotive force generated by the inductive load 32 is too small, and the voltage necessary for the occurrence of avalanche breakdown is generated between the collector 12 and the emitter 13 (a pair of main terminals). Not applied in between. On the other hand, when the resistance value of the gate resistor 21 is low, the switching speed when the semiconductor device 1 is turned off increases, and the electromotive force generated by the inductive load 32 increases. Therefore, if the resistance value of the gate resistor 21 is too low, the electromotive force generated by the inductive load 32 is too large, and an excessive voltage is applied between the collector 12 and the emitter 13 (a pair of main terminals). .

しかしながら、本明細書に開示する試験方法では、予め求められたゲート抵抗２１の抵抗値Ｒｇと一対の主端子（コレクタ１２とエミッタ１３）間に印加されるサージ電圧Ｖｓｕｒｇｅとの関係に基づいてゲート抵抗２１の抵抗値が設定されているので、ゲート抵抗２１の抵抗値を適切な値に設定することができる。これによって、半導体装置１がターンオフするときのスイッチング速度が適切な速度になり、誘導性負荷３２によって発生する起電力が適切な大きさになる。したがって、半導体装置１のアバランシェブレークダウンが生じるために必要な電圧がコレクタ１２とエミッタ１３の間に印加されると共に、必要以上の電圧がコレクタ１２とエミッタ１３の間に印加されることを抑制できる。よって、アバランシェ耐量の試験に必要な負荷が半導体装置１に作用すると共に、必要以上の負荷が半導体装置１に作用することを抑制できる。すなわち、半導体装置１を試験装置２によって試験するときに半導体装置１に適切な負荷が作用する。 However, in the test method disclosed in this specification, based on the relationship between the resistance value Rg of the gate resistor 21 obtained in advance and the surge voltage V surge applied between the pair of main terminals (collector 12 and emitter 13). Since the resistance value of the gate resistor 21 is set, the resistance value of the gate resistor 21 can be set to an appropriate value. Thereby, the switching speed when the semiconductor device 1 is turned off becomes an appropriate speed, and the electromotive force generated by the inductive load 32 becomes an appropriate magnitude. Therefore, a voltage necessary for causing the avalanche breakdown of the semiconductor device 1 is applied between the collector 12 and the emitter 13, and an excessive voltage can be suppressed from being applied between the collector 12 and the emitter 13. . Therefore, it is possible to suppress the load necessary for the avalanche resistance test from acting on the semiconductor device 1 and to prevent the load more than necessary from acting on the semiconductor device 1. That is, an appropriate load acts on the semiconductor device 1 when the semiconductor device 1 is tested by the test device 2.

本試験を行うときにゲート抵抗２１の抵抗値が適切に設定されていない場合は、本試験を適切に行うことができない。例えば、ゲート抵抗２１の抵抗値が図４のグラフの第３範囲９３内の抵抗値に設定されていると、半導体装置１にアバランシェブレークダウンが生じないので、コレクタ１２とエミッタ１３の間に大きな電流が流れない。よって、半導体装置１のアバランシェ耐量を試験することができない。また、ゲート抵抗２１の抵抗値が図４のグラフの第１範囲９１内の抵抗値に設定されていると、必要以上にコレクタ１２とエミッタ１３の間に大きな電流が流れてしまう。これによって、試験条件が必要以上に厳しくなり、適切に本試験を行うことができない。しかしながら、上記の試験方法によれば、予め求められたゲート抵抗２１の抵抗値Ｒｇと一対の主端子（コレクタ１２とエミッタ１３）間に印加されるサージ電圧との関係に基づいて、ゲート抵抗２１の抵抗値が第２範囲９２内の抵抗値に設定されているので、半導体装置１にアバランシェブレークダウンが生じ、コレクタ１２とエミッタ１３の間に適切な大きさの電流が流れる。これにより、半導体装置１のアバランシェ耐量を適切に試験することができる。   If the resistance value of the gate resistor 21 is not properly set when performing this test, the test cannot be performed properly. For example, when the resistance value of the gate resistor 21 is set to a resistance value within the third range 93 of the graph of FIG. 4, the avalanche breakdown does not occur in the semiconductor device 1, so that a large value is present between the collector 12 and the emitter 13. Current does not flow. Therefore, the avalanche resistance of the semiconductor device 1 cannot be tested. Further, if the resistance value of the gate resistor 21 is set to a resistance value within the first range 91 in the graph of FIG. 4, an unnecessarily large current flows between the collector 12 and the emitter 13. As a result, the test conditions become stricter than necessary, and the main test cannot be performed appropriately. However, according to the above test method, the gate resistance 21 is based on the relationship between the resistance value Rg of the gate resistance 21 obtained in advance and the surge voltage applied between the pair of main terminals (collector 12 and emitter 13). Is set to a resistance value within the second range 92, an avalanche breakdown occurs in the semiconductor device 1, and an appropriate current flows between the collector 12 and the emitter 13. Thereby, it is possible to appropriately test the avalanche resistance of the semiconductor device 1.

また、上記の試験方法では、アバランシェ耐量の基準を適切に設定できる。例えば、アバランシェ耐量の基準が低い試験を行う場合は、第３範囲９３に近い第２範囲９２内でゲート抵抗２１の抵抗値を設定する。また、アバランシェ耐量の基準が高い試験を行う場合は、第１範囲９１に近い第２範囲９２内でゲート抵抗２１の抵抗値を設定する。これにより、半導体装置１の良品と不良品を判別する基準を適切に設定することができる。   Further, in the above test method, the standard of avalanche resistance can be set appropriately. For example, when a test with a low avalanche resistance standard is performed, the resistance value of the gate resistor 21 is set within the second range 92 close to the third range 93. When performing a test with a high standard of avalanche resistance, the resistance value of the gate resistor 21 is set within the second range 92 close to the first range 91. Thereby, the reference | standard which discriminate | determines the non-defective product from the semiconductor device 1 can be set appropriately.

また、上記の試験方法は、半導体装置１が半導体モジュールに含まれており、半導体装置１のアバランシェ耐量と起電力によって半導体装置１に作用する負荷との関係が不明瞭である場合に特に有効な方法である。   The above test method is particularly effective when the semiconductor device 1 is included in a semiconductor module and the relationship between the avalanche resistance of the semiconductor device 1 and the load acting on the semiconductor device 1 due to the electromotive force is unclear. Is the method.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

１；半導体装置
２；試験装置
１１；ゲート
１２；コレクタ（主端子）
１３；エミッタ（主端子）
２１；ゲート抵抗
２２；切り換え装置
３１；電源
３２；誘導性負荷
３３；ダイオード
４１；電流計
５１；切り換え回路
５２；電圧印加回路
９１；第１範囲
９２；第２範囲
９３；第３範囲
１００；三相インバータ DESCRIPTION OF SYMBOLS 1; Semiconductor device 2; Test apparatus 11; Gate 12; Collector (main terminal)
13: Emitter (main terminal)
21; gate resistor 22; switching device 31; power supply 32; inductive load 33; diode 41; ammeter 51; switching circuit 52; voltage application circuit 91; first range 92; second range 93; Phase inverter

Claims (1)

ゲートと一対の主端子を有する半導体装置を試験装置によって試験する試験方法であって、
前記試験装置は、
前記ゲートに接続されたゲート抵抗と、
前記ゲート抵抗を介して前記ゲートに接続されており、ゲート電圧の切り換えによって前記半導体装置をオン／オフする切り換え装置と、
前記半導体装置がターンオフするときに一対の前記主端子間にサージ電圧を印加する誘導性負荷、を備えており、
前記試験方法は、
前記半導体装置のサンプルを前記ゲート抵抗の抵抗値を変えながら前記試験装置によって試験し、前記サンプルの前記ゲート抵抗の抵抗値と一対の前記主端子間に印加されるサージ電圧との関係を示すグラフを取得する仮試験工程と、
取得された前記グラフに基づいて前記半導体装置の前記ゲート抵抗の抵抗値を設定して前記半導体装置を前記試験装置によって試験する本試験工程、を備えており、
前記グラフでは、前記ゲート抵抗の抵抗値が第１抵抗値であるときに前記サージ電圧が最大となり、前記ゲート抵抗の抵抗値が前記第１抵抗値より低くなるに従って前記サージ電圧が低くなり、
前記本試験工程では、前記ゲート抵抗の抵抗値を前記第１抵抗値より低い抵抗値に設定する、半導体装置の試験方法。
A test method for testing a semiconductor device having a gate and a pair of main terminals with a test apparatus,
The test apparatus comprises:
A gate resistor connected to the gate;
A switching device connected to the gate via the gate resistor and turning on / off the semiconductor device by switching a gate voltage;
An inductive load that applies a surge voltage between the pair of main terminals when the semiconductor device is turned off, and
The test method is
A graph showing a relationship between a resistance value of the gate resistance of the sample and a surge voltage applied between the pair of main terminals, by testing the sample of the semiconductor device with the test device while changing the resistance value of the gate resistance. A provisional test process to obtain
A test step of setting the resistance value of the gate resistance of the semiconductor device based on the acquired graph and testing the semiconductor device with the test device;
In the graph, the surge voltage becomes maximum when the resistance value of the gate resistance is the first resistance value, and the surge voltage becomes lower as the resistance value of the gate resistance becomes lower than the first resistance value.
The test method for a semiconductor device, wherein in the main test step, the resistance value of the gate resistance is set to a resistance value lower than the first resistance value.
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