JP2011215007A - Testing device and testing method - Google Patents
Testing device and testing method Download PDFInfo
- Publication number
- JP2011215007A JP2011215007A JP2010083609A JP2010083609A JP2011215007A JP 2011215007 A JP2011215007 A JP 2011215007A JP 2010083609 A JP2010083609 A JP 2010083609A JP 2010083609 A JP2010083609 A JP 2010083609A JP 2011215007 A JP2011215007 A JP 2011215007A
- Authority
- JP
- Japan
- Prior art keywords
- test
- probe
- thermography
- tester
- probe card
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Measuring Leads Or Probes (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
Description
本発明は試験装置及び試験方法に関するものであり、例えば、プローブカードPinの温度監視機能を備えた半導体試験装置等の試験装置の機構に関するものである。 The present invention relates to a test apparatus and a test method, for example, to a mechanism of a test apparatus such as a semiconductor test apparatus having a temperature monitoring function of a probe card Pin.
一般に、高集積化した半導体装置を高品質、且つ、安定して市場に提供するためには、製造された半導体装置を厳しくチェック(試験・検査)する必要がある。半導体集積回路装置の製造工程においては、半導体ウェーハに多数の集積回路装置、即ち、半導体チップを形成したのち、ウェーハ状態で各半導体チップに対する第一次の電気的特性試験を行い、良品と不良品の選別を行っている。次いで、半導体ウェーハを半導体チップにダイシングして、選別試験、即ち、プロービング試験で良品と判定された半導体チップのみを取り出してパッケージ化している。 Generally, in order to provide a highly integrated semiconductor device with high quality and stability to the market, it is necessary to strictly check (test / inspect) the manufactured semiconductor device. In the manufacturing process of a semiconductor integrated circuit device, a large number of integrated circuit devices, that is, semiconductor chips are formed on a semiconductor wafer, and then a primary electrical characteristic test is performed on each semiconductor chip in the wafer state. Sorting out. Next, the semiconductor wafer is diced into semiconductor chips, and only the semiconductor chips determined as non-defective products in the sorting test, that is, the probing test, are taken out and packaged.
図8は、従来の試験装置の概念的構成図であり、テスター10に試験項目を含めた外部入力が外部入力部11に入力され、制御部12を介してプローバー20側の制御部21に伝達されて、測定部30によって半導体チップ等の試験対象物の試験・測定を行う。
FIG. 8 is a conceptual configuration diagram of a conventional test apparatus. An external input including test items in the
図9は、従来の試験装置の測定部の概念的構成図であり、プローブピン34を植設したセラミックリング33を固着したプローブカード基盤32を備えたプローブカード31を半導体ウェーハ81に当接して試験・測定を行う。このプローブカード基盤32はプリント配線基板で構成され、裏面側にポゴパッド35を備えるとともに、強度を高めるためのスティフナ36を備えている。
FIG. 9 is a conceptual configuration diagram of a measurement unit of a conventional test apparatus, in which a
リミットが設定されている電源22からポゴパッド35を介して各プローブピン34に電流を流して測定を行う。この場合、電流を流すプローブピン34の選択はプログラム上で行う。大元の電源22に電流のリミットが設定されているが、各プローブピン34の電流にはリミットが設定できる構成にはなっていない。
Measurement is performed by passing a current from the
開発初期の段階では、半導体製造工程及び、試験プログラムを含む試験環境に不具合が存在している可能性が高く半導体装置に想定以上の電流が流れて300℃程度まで温度が上昇するケースがある。例えば、半導体製造工程及び、試験プログラムの不具合が発生した場合、プローブカードの特定のプローブピンに大電流が流れ、温度上昇によりプローブピンの変色や焼損に至るケースが発生する。 In the early stage of development, there is a high possibility that a defect exists in the semiconductor manufacturing process and the test environment including the test program, and there is a case where the current exceeds the expected level and the temperature rises to about 300 ° C. For example, when a defect occurs in a semiconductor manufacturing process or a test program, a large current flows through a specific probe pin of the probe card, and a case in which the probe pin is discolored or burnt due to a temperature rise occurs.
これにより半導体装置及び、試験環境に損傷を与え開発スケジュールの遅延を引き起こす要因にもなっている。したがって、半導体装置及び試験環境の不具合を検知し損傷をいかに食い止めるかが課題となっている。こうした状況のなか、各社共に試験時の異常検知を図られている。 As a result, the semiconductor device and the test environment are damaged and the development schedule is delayed. Therefore, the problem is how to detect the failure of the semiconductor device and the test environment and stop the damage. Under these circumstances, each company is trying to detect abnormalities during testing.
例えば、感熱ダイオードを用いて半導体チップの温度を監視し、温度が上場した場合に、測定を中止することが提案されている。或いは、TABテープの試験において、赤外線撮像素子(サーモグラフィ)を用いて短絡やオープン不良を測定することも提案されている。 For example, it has been proposed to monitor the temperature of a semiconductor chip using a thermal diode and stop the measurement when the temperature is listed. Alternatively, it has been proposed to measure a short circuit or an open defect using an infrared imaging element (thermography) in a TAB tape test.
上述のように、現状の半導体試験装置には大元となる電源に電流計が装備されているがプローブカードの各プローブピンに流れる電流を個別に常時測定できる構成になっていない。このため半導体製造工程及び、試験プログラムの不具合が発生した場合、プローブピンの変色や焼損の発生を抑止することができないという問題がある。 As described above, the current semiconductor test apparatus is equipped with an ammeter in the main power supply, but it is not configured so that the current flowing through each probe pin of the probe card can be constantly measured individually. For this reason, when the trouble of a semiconductor manufacturing process and a test program generate | occur | produces, there exists a problem that discoloration of a probe pin and generation | occurrence | production of burning cannot be suppressed.
なお、各プローブピンの系統に個別に電流計を設置すればプローブピンの変色や焼損の発生を抑止することは可能であるが、全てのプローブピンに電流計を設置するのは非現実的である。 Although it is possible to suppress discoloration and burnout of the probe pins by installing an ammeter for each probe pin system individually, it is impractical to install ammeters on all probe pins. is there.
また、感熱ダイオードを用いた監視では、特定のプローブピンの不具合や、半導体チップにおける不良個所の特定は困難であるという問題がある。また、赤外線撮像素子を用いた検査は、比較的ラフな測定で十分なTABテープの試験に関するものであり、これを半導体チップ等の電子デバイスの試験装置にどのように適用するかについての問題は解決されていない。 Further, in monitoring using a thermal diode, there is a problem that it is difficult to identify a defect of a specific probe pin or a defective part in a semiconductor chip. In addition, the inspection using the infrared imaging element relates to a test of a TAB tape that is sufficient with a relatively rough measurement, and there is a problem about how to apply this to a test device for an electronic device such as a semiconductor chip. It has not been solved.
したがって、本発明は、簡単な機構により特定のプローブピンに大電流が流れることを回避することを目的とする。 Therefore, an object of the present invention is to avoid a large current from flowing through a specific probe pin by a simple mechanism.
開示する一観点からは、テスターヘッドと、前記テスターヘッドと電気的に接続されるパファーマンスボードと、前記パフォーマンスボードと電気的に接続されるフロックリングと、前記フロックリングに電気的に接続されるプローブカードとを少なくとも備えたテスター本体部を有する試験装置であって、前記テスター本体側に前記プローブカードに配設したプローブピンの温度を監視するサーモグラフィを有する試験装置が提供される。 From one aspect to be disclosed, a tester head, a performance board electrically connected to the tester head, a flock ring electrically connected to the performance board, and an electrical connection to the flock ring There is provided a test apparatus having a tester body having at least a probe card, and having a thermography for monitoring a temperature of a probe pin disposed on the probe card on the tester body side.
また、開示する別の観点からは、テスターヘッドと、前記テスターヘッドと電気的に接続されるパファーマンスボードと、前記パフォーマンスボードと電気的に接続されるフロックリングと、前記フロックリングに電気的に接続されるプローブカードとを少なくとも備えたテスター本体部を有する試験装置を用いた試験方法であって、前記プローブカードに設けた前記プローブピンを試験対象物に当接して試験行う際に、前記プローブピンの温度を前記テスター本体側に設けたサーモグラフィで監視する試験方法が提供される。 From another point of view, a tester head, a performance board electrically connected to the tester head, a flock ring electrically connected to the performance board, and the flock ring electrically A test method using a test apparatus having a tester main body portion including at least a probe card to be connected, wherein the probe pin provided on the probe card is in contact with a test object for testing. There is provided a test method for monitoring the temperature of a pin by a thermography provided on the tester body side.
開示の試験装置及び試験方法によれば、簡単な機構により特定のプローブピンに大電流が流れることを回避することができる。 According to the disclosed test apparatus and test method, it is possible to avoid a large current from flowing to a specific probe pin by a simple mechanism.
ここで、図1及び図2を参照して、本発明の実施の形態の試験装置を説明する。図1は本発明の実施の形態の試験装置の概念的構成図であり、外部入力部11と制御部12を備えたテスター10と、制御部21、測定部30、サーモグラフィ40を備えたプローバー20とによって構成される。また、テスター本体部にはデータベース51を格納したデータ格納部50が備えられている。このデータベース51には予め測定対象デバイス毎に設定した温度アラーム値を格納しておくとともに、サーモグラフィ40で取得した画像データを格納しておく。
Here, with reference to FIG.1 and FIG.2, the test device of embodiment of this invention is demonstrated. FIG. 1 is a conceptual configuration diagram of a test apparatus according to an embodiment of the present invention. The
テスター10の外部入力部11に試験項目を含めた外部入力が入力され、制御部12を介してプローバー20側の制御部21に伝達されて、測定部30によって半導体チップ等の試験対象物の試験・測定を行う。また、この試験装置には、異常が発生した場合に、試験対象物を測定部30から退避させる退避機構が備えられている。
An external input including test items is input to the external input unit 11 of the
この時、測定部30の近傍にサーモグラフィ40を設けて測定部30におけるプローブピンの温度を監視し、測定した温度が予め設定した温度アラーム値を超えた時に、試験を停止すると共に、試験対象物を測定部30から退避させる。この場合の温度アラーム値は、試験対象物によって異なるが、例えば、通常の半導体集積回路装置においては、300℃程度に温度が上昇するとプローブピンの先端部が蒸発して損傷するので、例えば、100℃に設定する。
At this time, a
図2は、本発明の実施の形態の試験装置の測定部の概念的構成図であり、プリント配線基板からなるプローブカード基盤32に試験対象物60のパッド数に対応した数のプローブピン34を植設したセラミックリング33を固着してプローブカード31とする。プローブカード基盤32の裏面側にはプローブピン34に電気的に接続するポゴパッド35を備えるとともに、強度を高めるための枠状のスティフナ36を備えている。
FIG. 2 is a conceptual configuration diagram of the measurement unit of the test apparatus according to the embodiment of the present invention. The number of
また、スティフナ36の中央の開口部37を望むようにサーモグラフィ40を配置し、プローブピン34の全体の温度を監視するとともに、異常が発生した場合に画像として取得する。異常が発生した場合、例えば、測定した温度が、予め設定した温度アラーム値を超えた場合には、取得した画像をデータ格納部50にデータベース51として格納する。或いは、異常が発生しない場合にもリアルタイムデータとして格納しても良い。
Further, the
このような装置構成において、リミットが設定されている電源22からポゴパッド35を介して各プローブピン36に電流を流して測定を行う。この場合、電流を流すプローブピン33の選択はプログラム上で行う。
In such an apparatus configuration, measurement is performed by passing a current from the
サーモグラフィ40による測定温度が、予め設定した温度アラーム値を超えた場合には、その情報をテスター10の外部入力部11に入力して、制御部12からの指令により、電流の印加を停止する。それと同時に、試験対象物60をプローブカード基盤32から退避させる。
When the temperature measured by the
その結果、半導体装置の不具合や試験環境の不具合を簡単が機構によって検知することが可能になり、不具合による半導体装置やプローブピンへの損傷を未然に防ぐことが可能となる。また、開発段階においては、試験装置や半導体チップ自体に損傷が発生することがないので、開発遅延を防止することが可能となる。 As a result, it is possible to easily detect a failure of the semiconductor device and a failure of the test environment by the mechanism, and it is possible to prevent damage to the semiconductor device and the probe pin due to the failure. In the development stage, the test apparatus and the semiconductor chip itself are not damaged, so that development delay can be prevented.
また、データベース51に異常発生時のデータを画像データとして格納しておくことでで、半導体チップにおける異常ヵ所の特定にかかる手番を短縮することが可能になる。
Further, by storing the data at the time of occurrence of an abnormality in the
なお、半導体ウェーハに設けた複数の半導体チップを同時に測定するために、複数対のプローブピンセットを備えたプローブカードを用いる場合には、一つのプローブピンセットのみに対応するように一つのサーモグラフィを設けるだけで良い。 When using a probe card with a plurality of pairs of probe tweezers to simultaneously measure a plurality of semiconductor chips provided on a semiconductor wafer, only one thermography is provided to support only one probe tweezers. Good.
即ち、隣接する半導体チップは、一般的には同じ製造履歴を有しており、一つの半導体チップに不具合があれば、隣接する半導体チップにも不具合があるので、サーモグラフィはプローブカードに一個だけ設ければ良い。各プローブピンセットに対してそれぞれサーモグラフィを設けても良いが、装置構成が複雑化するとともに、高コスト化につながる。 That is, adjacent semiconductor chips generally have the same manufacturing history, and if there is a defect in one semiconductor chip, there is also a defect in the adjacent semiconductor chip, so only one thermography is provided on the probe card. Just do it. Although thermography may be provided for each probe tweezer, the apparatus configuration is complicated and the cost is increased.
以上を前提として、次に、図3乃至図5を参照して、本発明の実施例1の試験装置を説明する。図3は、本発明の実施例1の試験装置の説明図であり、図3(a)は、本発明の実施例1の試験装置の斜視図であり、図3(b)は、プローブカードの取り付け状態を示す斜視図である。図に示すように、試験装置70は、プローバー本体部71と、プローバー本体部71に対して開閉自在に取り付けられたテストヘッド72とからなる。
Based on the above, the test apparatus according to the first embodiment of the present invention will be described next with reference to FIGS. 3 is an explanatory diagram of the test apparatus according to the first embodiment of the present invention, FIG. 3 (a) is a perspective view of the test apparatus according to the first embodiment of the present invention, and FIG. 3 (b) is a probe card. It is a perspective view which shows the attachment state of. As shown in the figure, the
テストヘッド72にはパフォーマンスボード74が装着され、テストヘッド72に設けられたコンタクトピン(73)がパフォーマンスボード74に当接する。一方、プローバー本体部71にはフロックリング76が設けられ、このフロックリング76にプローブカード31が装着され、フロックリング76に設けたコンタクトピン(77)がプローブカード31に当接する。このフロックリング76の上部で、且つ、投影的にフロックリング76の内側にサーモグラフィ40を配置する。
A
プローバー本体部71内にはx−y方向に移動可能なワークユニット79が収容されており、このワークユニット79の上部には、z方向に移動可能なステージを備えたワークサブユニット80が設けられている。このステージ上に試験対象物である半導体ウェーハ81を載置し、試験時にはステージをz方向に上昇させて半導体ウェーハ81に設けたパッドとプローブカード31に設けたプローブピン34とを当接させる。
A
図4は、試験装置の試験中の説明図であり、図4(a)は試験中の斜視図であり、また、図4(b)は試験中の各部材の接続状態の説明図である。図4(a)に示すように、試験を行う際には、テストヘッド72を閉じてパフォーマンスボード74をフロックリング76に当接させる。
FIG. 4 is an explanatory diagram during the test of the test apparatus, FIG. 4 (a) is a perspective view during the test, and FIG. 4 (b) is an explanatory diagram of a connection state of each member during the test. . As shown in FIG. 4A, when performing a test, the
図4(b)に示すように、試験中は、テストヘッド72に設けられたコンタクトピン73がパフォーマンスボード74に当接し、パフォーマンスボード74に設けたコンタクトピン75がフロックリング76に当接する。また、フロックリング76に設けたコンタクトピン77がプローブカード31に当接し、プローブカード31に設けたプローブピン34が半導体ウェーハ81に設けたパッドと当接する。テスター10からの電気信号は上述の接続関係を介して半導体ウェーハ81に入力されて測定が行われる。
As shown in FIG. 4B, during the test, the
図5は、試験装置におけるサーモグラフィ設置状況の説明図であり、試験中の状態を示している。断面がL字状の中空筒状の取り付け部材41をフロックリング76に設けた開口部78に挿入する。なお、この場合、取り付け部材41は、例えば、ステンレスで作製し、フロックリング76に対して電気的に絶縁状態とするために、その間に絶縁物を介挿する(図示は省略)。
FIG. 5 is an explanatory diagram of a thermography installation state in the test apparatus, and shows a state during the test. A hollow
この取り付け部材41の内部にサーモグラフィ40を挿入し、例えば、ねじ部材42を用いて、取り付け部材41に固定する。サーモグラフィ40は、フロックリング76に設けた開口部78、スティフナ36に設けた開口部37、プローブカード基盤32に設けた開口部、及び、セラミックリング33に設けた開口部を介して、プローブピン34の温度を監視する。
The
図6は、異常検知時の退避状態の説明図である。サーモグラフィ40が予め設定した温度アラーム温度より高い温度を検知した場合には、電源22からの電流の供給を停止するとともに、ワークサブユニット80に設けたステージを下降させて、プローブカード31から半導体ウェーハ81を退避させる。
FIG. 6 is an explanatory diagram of a retracted state when an abnormality is detected. When the
このように、本発明の実施例1においては、プローブカード31の近傍にサーモグラフィ40を設けてプローブピン34の温度をリアルタイムで監視しているので、異常が発生し始めた時に、直ちに、電流の供給を停止することが可能になる。その結果、プローブピンが過剰に温度上昇して損傷することがなく、且つ、半導体チップ側にも電極パッドを介して大電流が流れることがない。
As described above, in the first embodiment of the present invention, the
図7は、本発明の実施例2の試験装置の測定部近傍の概念的構成図であり、ここでは、4個同時測定可能なプローブカードとして示している。図に示すように、プローブカード基盤32には4つのセラミックリング331〜334が設けられており、その内のひとつのセラミックリング331に対応するように、サーモグラフィ40が設けられている。
FIG. 7 is a conceptual configuration diagram of the vicinity of the measurement unit of the test apparatus according to the second embodiment of the present invention, and here, it is shown as a probe card capable of measuring four simultaneously. As shown, the
このように、複数個の半導体チップを同時測定する場合にも、設けるサーモグラフィ40は1個のみ設ければ良く、簡単な装置構成によって半導体チップ或いは測定環境に不具合が生じた場合にも、プローブピンの損傷の発生を確実に回避することができる。なお、図7においては、4個同時測定の例を示しているが、2個同時、8個同時、或いは、16個同時等の他の個数の同時測定の場合にも、設置するサーモグラフィは1個だけで良い。
As described above, even when a plurality of semiconductor chips are simultaneously measured, only one
ここで、実施例1及び実施例2を含む本発明の実施の形態に関して、以下の付記を開示する。
(付記1)
テスターヘッドと、前記テスターヘッドと電気的に接続されるパファーマンスボードと、前記パフォーマンスボードと電気的に接続されるフロックリングと、前記フロックリングに電気的に接続されるプローブカードとを少なくとも備えたテスター本体部を
有する試験装置であって、前記テスター本体側に前記プローブカードに配設したプローブピンの温度を監視するサーモグラフィを有する試験装置。
(付記2)
前記サーモグラフィを、前記フロックリングの上部で、且つ、投影的に前記フロックリングの内側に配設した付記1に記載の試験装置。
(付記3)
前記サーモグラフィで異常を検知した場合に、試験対象物を前記プローブカードから退避させる退避機構を有する付記1または付記2に記載の試験装置。
(付記4)
前記サーモグラフィで異常を検知した場合のデータをデータベースとして格納するデータ格納機構を有する付記1乃至付記3のいずれか1に記載の試験装置。
(付記5)
前記データ格納機構に、試験対象物の温度アラーム値を格納してある付記4に記載の試験装置。
(付記6)
前記プローブカードが、複数の測定対象物を同時に測定可能にする複数のプローブピンセットを有しており、前記サーモグラフィを前記プローブピンセットのうちの一つのプローブピンセットのみに設けた付記1乃至付記5のいずれか1に記載の試験装置。
(付記7)
テスターヘッドと、前記テスターヘッドと電気的に接続されるパファーマンスボードと、前記パフォーマンスボードと電気的に接続されるフロックリングと、前記フロックリングに電気的に接続されるプローブカードとを少なくとも備えたテスター本体部を有する試験装置を用いた試験方法であって、前記プローブカードに設けた前記プローブピンを試験対象物に当接して試験を行う際に、前記プローブピンの温度を前記テスター本体側に設けたサーモグラフィで監視する試験方法。
(付記8)
前記サーモグラフィが検出した温度が、予め設定した温度アラーム値に達した時に、前記試験対象物を前記プローブカードから退避させる付記7に記載の試験方法。
Here, the following supplementary notes are disclosed regarding the embodiment of the present invention including Example 1 and Example 2.
(Appendix 1)
A tester head, a performance board electrically connected to the tester head, a flock ring electrically connected to the performance board, and a probe card electrically connected to the flock ring A test apparatus having a tester body, wherein the tester has a thermography for monitoring a temperature of a probe pin disposed on the probe card on the tester body side.
(Appendix 2)
The test apparatus according to
(Appendix 3)
The test apparatus according to
(Appendix 4)
The test apparatus according to any one of
(Appendix 5)
The test apparatus according to appendix 4, wherein a temperature alarm value of a test object is stored in the data storage mechanism.
(Appendix 6)
The probe card has a plurality of probe tweezers capable of simultaneously measuring a plurality of objects to be measured, and any one of
(Appendix 7)
A tester head, a performance board electrically connected to the tester head, a flock ring electrically connected to the performance board, and a probe card electrically connected to the flock ring A test method using a test apparatus having a tester body, wherein when the test is performed by bringing the probe pin provided on the probe card into contact with a test object, the temperature of the probe pin is set to the tester body side. Test method to monitor with the provided thermography.
(Appendix 8)
The test method according to appendix 7, wherein the test object is retracted from the probe card when the temperature detected by the thermography reaches a preset temperature alarm value.
10 テスター
11 外部入力部
12 制御部
20 プローバー
21 制御部
22 電源
30 測定部
31 プローブカード
32 プローブカード基盤
33 セラミックリング
34 プローブピン
35 ポゴパッド
36 スティフナ
37 開口部
40 サーモグラフィ
41 取り付け部材
42 ねじ部材
50 データ格納部
51 データベース
60 試験対象物
70 試験装置
71 プローバー本体部
72 テストヘッド
73,75,77 コンタクトピン
74 パフォーマンスボード
76 フロックリング
78 開口部
79 ワークユニット
80 ワークサブユニット
81 半導体ウェーハ
DESCRIPTION OF
Claims (5)
前記テスター本体側に前記プローブカードに配設したプローブピンの温度を監視するサーモグラフィを有する試験装置。 A tester head, a performance board electrically connected to the tester head, a flock ring electrically connected to the performance board, and a probe card electrically connected to the flock ring A test apparatus having a tester body,
A test apparatus having a thermography for monitoring a temperature of a probe pin disposed on the probe card on the tester main body side.
前記テスターヘッドと電気的に接続されるパファーマンスボードと、前記パフォーマンスボードと電気的に接続されるフロックリングと、前記フロックリングに電気的に接続されるプローブカードとを少なくとも備えたテスター本体部を有する試験装置を用いた試験方法であって、
前記プローブカードに設けた前記プローブピンを試験対象物に当接して試験を行う際に、前記プローブピンの温度を前記テスター本体側に設けたサーモグラフィで監視する試験方法。
With a tester head,
A tester main body comprising at least a performance board electrically connected to the tester head, a flock ring electrically connected to the performance board, and a probe card electrically connected to the flock ring A test method using a test apparatus having
A test method for monitoring the temperature of the probe pin with a thermography provided on the tester body side when the test is performed with the probe pin provided on the probe card in contact with a test object.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010083609A JP2011215007A (en) | 2010-03-31 | 2010-03-31 | Testing device and testing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010083609A JP2011215007A (en) | 2010-03-31 | 2010-03-31 | Testing device and testing method |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011215007A true JP2011215007A (en) | 2011-10-27 |
Family
ID=44944896
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010083609A Pending JP2011215007A (en) | 2010-03-31 | 2010-03-31 | Testing device and testing method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011215007A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104237823A (en) * | 2014-07-31 | 2014-12-24 | 上海华力微电子有限公司 | Method for effectively verifying probe card abnormality |
CN113552819A (en) * | 2021-06-09 | 2021-10-26 | 清华大学 | Logic protection device and method based on multiple bottom-layer board cards |
JP2023031729A (en) * | 2021-08-25 | 2023-03-09 | 株式会社 東京ウエルズ | Electric measuring device for electronic component |
-
2010
- 2010-03-31 JP JP2010083609A patent/JP2011215007A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104237823A (en) * | 2014-07-31 | 2014-12-24 | 上海华力微电子有限公司 | Method for effectively verifying probe card abnormality |
CN113552819A (en) * | 2021-06-09 | 2021-10-26 | 清华大学 | Logic protection device and method based on multiple bottom-layer board cards |
JP2023031729A (en) * | 2021-08-25 | 2023-03-09 | 株式会社 東京ウエルズ | Electric measuring device for electronic component |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11187747B2 (en) | Inspection system and malfunction analysis/prediction method for inspection system | |
US8138783B2 (en) | Testable integrated circuit and IC test method | |
US6414508B1 (en) | Methods for predicting reliability of semiconductor devices using voltage stressing | |
TWI398649B (en) | Semiconductor test system with self - test for electrical channel | |
US7617427B2 (en) | Method and apparatus for detecting defects in integrated circuit die from stimulation of statistical outlier signatures | |
CN111862019B (en) | Intelligent detection and fault diagnosis method for thermoelectric and photoelectric soft multidimensional information fusion circuit | |
KR20070075589A (en) | Method for detecting an abnormality of probe card | |
TWI539166B (en) | Check the wafer and test system | |
KR20080113987A (en) | High temperature reverse bias tester for monitoring defective semiconductor device in real-time | |
JP2011215007A (en) | Testing device and testing method | |
KR101866427B1 (en) | Testing device for test sockets of semiconductor chips | |
KR101499851B1 (en) | System for testing integrity of burn-in boards for various burn-in tests | |
CN102128991B (en) | Aging test device and test method thereof | |
JP5032892B2 (en) | Circuit board inspection method and apparatus | |
JP2008026122A (en) | Maintenance method for semiconductor element inspecting apparatus | |
JP6618826B2 (en) | Circuit board inspection equipment | |
US6230293B1 (en) | Method for quality and reliability assurance testing of integrated circuits using differential Iddq screening in lieu of burn-in | |
KR100787742B1 (en) | Probe card cognition apparatus and probe card cognition method using the same | |
JP2008172045A (en) | Inspection method for semiconductor device and contact resistance measuring circuit | |
KR100591757B1 (en) | EDS inspection system | |
JP2004095802A (en) | Semiconductor testing apparatus | |
KR20080002496A (en) | Test system for semiconductor device | |
JP2009105124A (en) | Tester apparatus | |
TW201403093A (en) | Device and method for testing electronic component devices on a carrier or a substrate | |
JP4062424B2 (en) | Memory test system and memory test method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20110915 |