JP2010525650A - パケットヘッダ構造 - Google Patents

Abstract

本発明は、同一の値を持つビットの第１のシーケンスからなる第１のビットフィールドと、ビットの第２のシーケンスからなる第２のビットフィールドとを有するデータパケットヘッダに関し、ビットの前記第２のシーケンスは、ランレングス制限を受け、送信の順序においてビットの前記第１のシーケンスの直後に配置される。前記第１のシーケンス内のビット数は、前記ランレングス制限に等しい又は超過し、前記第２のシーケンスのビットは、ビットの前記第２のシーケンスの最初のビットの値と反対の同一の値を持つ。本発明は、同様に、データストリームを検出する相関器に関し、前記相関器は、前記データストリームに対する正しいクロックフェーズを決定する。

Description

本発明は、データパケットに対する新しいヘッダ構造に関する。本発明は、同等に、送受信器を使用してこのようなヘッダを生成する方法及び相関器によりこのようなヘッダを検出する方法に関する。本発明は、対応する送受信器及び相関器、並びに前記方法を実施するのに適したコンピュータプログラムにも関する。

クロック同期としても知られるクロック抽出は、受信データストリームからローカルクロック信号を再生成するプロセスに与えられた名称であり、これは、前記データストリームをデータバッファにサンプリングするのに使用される。受信器におけるクロック信号の成功した再生成は、送信されたビットシーケンスが、受信バッファに正しくクロックされることを保証する。図１は、前記受信データストリームに対して位相エラーを持つビットクロックによりサンプリングされる波形を示すことによりこれを示す。ビットエラーは、チャネルフィルタリングによりビットのエッジの周りで生じる可能性が高く、これは、理想的なサンプリング点が各ビットの中間であることを意味する。図１において、図の上からの第１のストリームは、元のデータストリームに対応し、第２のストリームは、正しくサンプリングされたデータストリームに対応し、最後のストリームは、不正確にサンプリングされたデータストリームに対応する。この例において、位相エラーは、ビットシーケンス０１１０１０００１０が００１００００００１０として復号される結果となった。

受信された信号からクロック信号を抽出する様々な方法が存在し、全ての方法は、前記受信データストリームが合理的な数の遷移又はエッジを持つことを要求する。前記エッジは、ローカルクロックが正しい同期を得るように調整することができる基準点として使用される。

これらのエッジに対する必要条件は、どのように前記データが送信器側で符号化されるかに関して制限を加える。生データパケットは、いかなる組み合わせのビットをも含むことができ、一部のものは、エッジがある場合にはわずかしか含まないかもしれない。この理由により、例えば、媒体アクセス制御（ＭＡＣ）プロトコルは、しばしば、適切な数のエッジを含む既知のビットストリングを含むプリアンブルをパケットの開始部分に追加する。図２は、このようなヘッダを有する典型的なパケットヘッダ構造を示す。プリアンブルは、前記生データが到着する前に相関を得るためにクロック抽出回路により使用され、したがって、一度データが到着すると前記データが正しく復号されることができることを保証する。前記プリアンブルは、有利には、０ビット及び１ビット（以下、'０'及び'１'と称される）が交互に並び、最大数のエッジを提供するビットシーケンスを含む。典型的なプリアンブルの一例は、１０１０１０１０である。前記プリアンブルがより長いと、適切なクロック抽出回路により達成されることができる同期はより良好である。

長いパケットに対して、前記受信データストリームからのクロック抽出を続行することは、時々有益である。これは、例えば、パケット全体の持続時間に対して、デジタル位相ロックループ（ＤＰＬＬ）を使用することにより達成されることができる。これは、より長いパケットにおいてより目立つようになる前記送信器のクロックにおけるドリフトが、前記受信器において補償されることを保証する。この方法の不利点は、ＤＰＬＬが、前記パケットの持続時間に対してオーバサンプリングレートで実行しなければならず、したがってより多くのエネルギを費やすことである。

一度前記ビットクロックが正しく得られると、前記受信器をワードレベルで同期させることが必要である。これは、通常は、図２に示されるプリアンブルの直後に送信される同期ワードを使用して達成される。ビット同期を達成した前記受信器は、既知の同期ワードの受信をモニタする。この時点で、後に続くデータを成功裏に処理することができる。前記同期ワードは、回復不可能なパケットエラーをもたらすエラーを引き起こすビットエラーに対してロバストであるように設計されるべきである。

しかしながら、前記送信されたデータに追加される追加情報は、送信するのに必要とされる追加のエネルギ及び時間による送信における不所望なオーバヘッドを表す。これらのオーバヘッドを最小化することは、プロトコル設計の重要部分である。

通信システムにおいて、メッセージが特定の受信者に対して予定されていることは、通常である。適切な配送機構を可能にするために、装置は、しばしば、アドレスを与えられ、前記アドレスは、前記装置と通信するのに他の装置により使用されることができる。前記メッセージが受信ノードに対して予定されていない場合に前記受信ノードが可能な限り迅速に電源を落とすことを可能にするように前記データパケット内の前記同期ワードの間もなく後に目標アドレスを配置する送信プロトコルを設計することは、一般的な慣例である。これの可能な最適化は、したがって、前記同期ワードとして前記装置アドレスを使用することである。このようにして、前記同期ワードとの一致は、前記受信装置に対する時間整列を示すだけでなく、前記パケットが前記受信装置に対して予定されていることをも示す。

本発明は、最小のオーバヘッドを持つ新しいパケットヘッダ構造を提供し、したがって電力低減をもたらすことを目的とする。本発明は、前記パケットヘッダ構造を検出する効率的な方法をも提供する。

本発明の第１の態様によると、請求項１５に記載のデータパケットに対するヘッダが提供される。

第１のビットフィールドは、電力節約を可能にする受信器回路に対する起動トリガとして使用されることができる。実際に、連続した'１'又は'０'からなる前記第１のビットフィールドのビットシーケンスは、ローパスフィルタのような単純な機構が、前記パケットの受信時に使用される相関器を始動させるのに使用されることを可能にする。起動シーケンスが検出されるまで前記受信器の処理のほとんどが電源を落とされることを可能にする起動シーケンスを検出するユニークかつ容易な方法が存在する。

更に、前記第１のビットフィールドのビットが第２のビットフィールドの最初のビットとは異なるという事実は、エッジが保証されることを保証する。最大ランレングス制限は、前記第１のフィールドに適用されないので、前記データパケットヘッダからなるバイナリワードの非対称性が保証され、したがってフレーミングエラーが防止されることができる。これの一例は、バイナリ値１１０に対応するノイズに先行された１１０１１０１１０１のアドレシングフィールドを持つビットシーケンスであることができる。この場合、前記受信器は、マッチすべきビットより３ビット早くマッチし、結果としてフレーミングエラー及び失われたパケットを生じる。しかしながら、前記第１のビットフィールドのビットシーケンス内のビット数は、前記第２のビットフィールドのビットシーケンスの最大ランレングスを超過するので、フレーミングエラーは生じない。

前記ランレングス制限は、特定数のエッジが前記パケットヘッダ内に設けられるという利点をも持つ。前記ランレングス制限は、他の装置に対するアドレスを含む受信されたパケットがノイズと区別されることができる規則をも提供し、前記受信装置が電力を節約するために正しくオフに切り換えることを可能にする。

前記ヘッダ構造は、デューティサイクルプロトコルを作成し、これは、有用なデータが受信され、有効に復号されることができる前にどれだけの時間受信器が動作しなくてはならないかに関して非常に効率的である。

本発明の他の態様によると、請求項１に記載のパケットヘッダを生成する方法が提供される。

本発明の他の態様によると、通信システムの送受信器のコンピュータ手段にロードされ、実行される場合に、第２の態様に記載の方法を実施する命令を有するコンピュータプログラムが提供される。

本発明の他の態様によると、請求項６に記載の送受信器が提供される。

本発明の他の態様によると、請求項７に記載のデータパケットヘッダを検出する方法が提供される。

本発明の他の態様によると、相関器のコンピュータ手段にロードされ、実行される場合に、第４の態様に記載の方法を実施する命令を有するコンピュータプログラムが提供される。

本発明の他の態様によると、請求項１４に記載の相関器が提供される。前記相関器は、少数のビットに対して信頼できるように動作するように前記ビットの中間において最適なサンプルを知的に採取するのにオーバサンプリングされた値の全てを使用するように設計される。

本発明の他のフィーチャ及び利点は、添付の図面を参照して、非限定的な模範的実施例の以下の記載から明らかになる。

元のデータストリーム並びに対応する正確に及び不正確にサンプリングされたデータストリームを示す。 従来のデータパケットヘッダ構造の一例を示す。 一実施例によるデータパケットヘッダ構造の一例を示す。 他の実施例によるデータパケットヘッダ構造の他の例を示す。 図３Ａ及び３Ｂのヘッダと同じ長さを持つ従来のデータパケットヘッダ構造の例を示す。 パケットヘッダ構造を検出する本発明の第６の態様による相関器の一実施例を示す。 図５の相関器のシミュレーション結果を示す。 最適なサンプリング点の選択を示す相関結果の一部を示す。 例外を含む相関器結果の一部を示す。 データストリームを検出する方法を示すフローチャートである。 データストリームを検出する方法を示すフローチャートである。

本発明の一部の実施例は、ここで添付の図面を参照してより詳細に記載される。次の２つの模範的なヘッダ構造は、図３Ａ及び３Ｂを参照して説明され、図３Ａに示されるヘッダ構造は、図４に示される従来のヘッダ構造と比較される。

図３Ａは、一実施例によるヘッダ構造の第１の例を示す。図３Ａのヘッダ構造は、この例において１３ビット長であり、以下のビットシーケンス１１１０１１００１０１１０からなる。前記ヘッダの長さが、決してこの特定の値に限定されないが、前記長さがいかなる合理的な値をも取ることができることに注意すべきである。図３Ａに示されるように、前記ヘッダは、２つのビットフィールドからなる。以下の記載の目的で、第１のビットフィールドは、例外フィールドと称され、第２のビットフィールドは、アドレシングフィールドと称される。前記例外フィールドの長さは３ビットである。これは、前記ヘッダ構造の先頭に配置され、同じ値、例えば論理'１'を持つビットからなる。

前記アドレシングフィールドは、送信の順序において前記例外フィールドの直ちに後に続き、この例において、１０ビットからなる。前記アドレシングフィールドの最初のビットは、前記例外フィールド内のビットの同一の値とは異なる、すなわち反対の値を取る。したがって、この例において、前記アドレシングフィールドの最初のビットは０である。更に、この例の前記アドレシングフィールドにおけるランレングス制限は、３ビットである。これは、前記アドレシングフィールドにおいて、同じ値を取る２より多い連続したビットが存在できないことを意味する。例えば、'０１１０１'は有効であるが、'０１１１０'は、ワードの中間の３つの連続した'１'のため、有効ではない。一般に、ｎが２より大きい正の整数であるとして、ｎビットのランレングス制限は、同じ値を持つｎ−１より多い連続したビットが存在することができないことを意味する。

しかしながら、前記ランレングス制限は、前記例外フィールドに適用されない。前記アドレシングフィールドのビットシーケンスは、したがって、２つの規則、すなわちランレングス制限、及び前記例外フィールドのビットが前記アドレシングフィールドの最初のビットと同じ値を取ることができないことによってのみ制限される。

図３Ｂは、本発明の一実施例によるヘッダ構造の他の例を示す。また、この場合、前記ヘッダ構造は、１３ビット長であるが、ここで、前記例外フィールドは、最初の例の３つの'１'とは反対に３つの'０'からなる。シーケンス全体は、この例において、０００１１００１１０１００である。ここで、前記例外フィールドのビットが前記アドレシングフィールドの最初のビットと同じ値を取ることができないという規則を満たすために、前記アドレシングフィールドの最初のビットは１である。図３Ａの例のように、前記ランレングス制限は、３にセットされ、この規則の達成は、前記アドレシングフィールドにおいて同じ値を取る連続したビットの最大数が２に制限されることを通知することにより見られることができる。

上記の例において、前記例外フィールドの長さは、前記ランレングス制限に等しい。しかしながら、前記例外フィールドの長さは、このランレングス制限より長いことも可能である。例えば、上に示された例において、前記例外フィールドの長さは、４ビットであることができる。全体的なヘッダ長が同じに保たれると仮定すると、ビットのより長いランは、誤った起動信号を与えるノイズの可能性を減少させるので、前記例外フィールドの長さを伸ばすことは、前記例外フィールドの起動フィーチャを向上させる。ビットエラーが前記例外フィールドの開始又は終了において生じた場合に、前記例外フィールドは、依然として存在するので、ビットのより長いランは、ワード整列における潜在的なエラーをも減少させる。負の側面において、前記アドレシングフィールドのランレングスを増加することは、潜在的に利用可能であるエッジの数を減少させ、クロック同期の性能を減少させる。これは、利用可能な有効アドレスの数をも減少させ、ネットワークサイズを潜在的に制限するが、これは、応用の必要条件に依存して問題ではないかもしれない。前記アドレシングフィールドを減少させることなく前記例外フィールドを伸ばすことも可能であるが、これは、前記ヘッダの長さを増加する。これは、トレードオフが何であるべきかを決定するプロトコル設計者次第である。

図３Ａの提案されたヘッダ構造の性能は、ここで、図４に示される従来のヘッダ構造の性能と比較される。図３Ａのように、図４のヘッダ構造は１３ビット長である。この場合、図４のヘッダ構造は、交互の値を持つ６ビットのビット同期フィールド及び７ビット長のアドレシング及びワード同期フィールドからなる。図４に示されるように、このビットシーケンスは、以下のビット、０１０１０１００００１１０からなる。

比較の目的で、下で比較される２つのパケットヘッダ構造を実施するのに要する回路の電力消費の差が無視できると仮定される。

更に、両方の例のヘッダのビットエラーが、特に明記しない限りパケットエラーを引き起こすと仮定されると仮定される。現実の実施において、１つ又は複数のエラーがいずれかのシステムにおいて許容されると決定されることができる。しかしながら、これは、以下に示される議論に影響しない。

ビットクロック抽出の成功は、較正することができるビットエッジの数の減少レートで向上する。従来の設計において、前記ビット同期フィールドの長さは、どれだけ良好に前記クロックが受信データストリームと整列されたかにより決定されるビットエラーレート（ＢＥＲ）と、不所望なエネルギオーバヘッドを示すビット同期フィールド長との間のトレードオフである。提案されたヘッダ構造に対しても同じことが言える。この場合、エッジは、アドレシングフィールドランレングス規則により保証される。これの長さを増加することは、標準的な構造において前記ビット同期フィールドを調整する場合より低いレートではあるが、ビットエッジの数を増加する。

前記クロック抽出が関与している限り、選択された例は、同等の性能を提供する。提案されたヘッダ構造に関して、１０ビットのアドレシングフィールドに対して、少なくとも４つのエッジ、及びこのフィールドと前記例外フィールドとの間に生じる追加エッジが存在し、５つのエッジの保証される最小値を与える。

図４の標準的な例に関して、ここで、ビットエッジの数は、従来的に前記ビット同期フィールドの長さにより決定され、したがって５である。クロック抽出回路の性能を向上させるために、前記ビット同期フィールドに加えて前記アドレシング及びワード同期フィールドを使用するシステムを検討することは実行可能である。この場合、エッジの数は、５ないし１２の範囲を取る。しかしながら、これは、前記回路が前記アドレシング及びワード同期フィールドを正しく受信することができるために前記ビット同期フィールドの終了により十分に良好なフェーズを選択していなくてはならないので、予測されることができるより少ない利益を持つ。これのビットエラーは、パケットエラーに帰着する。上で与えられた両方の例において、オーバサンプリング回路は、１３ビットヘッダの終了時に動作停止されることができる。前記オーバサンプリング回路の目的は、後で前記相関器が詳細に説明されるときに説明される。

同期ワード整列、したがって有効パケット検出は、図４の標準的なヘッダに対する７ビットの中で行われる。ゼロビットエラーの仮定の下で、一次まで、所定のＢＥＲ、Ｍに対して、有効パケットを拒絶する、すなわち偽陰性（false negative）の確率は、７Ｍである。ノイズからパケットを識別する、すなわち偽陽性（false positive）の確率は、Ｍ７である。

提案されたシステムに対して、同期ワード整列は、最大限の１３ビットにわたり効果的に行われる。偽陰性の確率は１３Ｍであり、偽陽性の確率はＭ１３である。

これらの例に対して、提案されたパケットヘッダ構造は、ノイズの拒絶において実質的により良好（Ｍ７と比較してＭ１３）に、及びパケットエラーレートに関してわずかに劣悪（７Ｍと比較して１３Ｍ）に機能する。後者の比較は、不利点に見えるかもしれないが、信号対雑音比の比較的小さな増加のみが、性能のこの減少を補償するのに必要とされる。反対に、偽陽性の改良は、実質的であり、ファントムパケット、すなわちノイズから間違って抽出されたパケットを受信する際に無駄になる電力の大きな減少をもたらすことができる。後で説明されるように、一度だけ相関させるフィーチャと組み合わせる場合、この低い偽陽性レートは、パケットエラーレート（ＰＥＲ）を大幅に改良する。許容可能なエラー及びワード長のような変数が、不可避のトレードオフを持つ応用の要求に対していずれかの構造の性能を合わせるように調整されることができることに注意すべきである。

提案された方法の重要な利点は、標準的な方法が１２８（２７）のみのアドレスを可能にするのに対し、１３ビット長のヘッダ構造に対して１７８のユニークなアドレスを可能にすることである。これは、同等な性能に対して、より多数の装置が迅速かつ効率的にアドレスされることができることを意味する。提案された方法を使用することにより得られることができるアドレスの数は、総当たりを含む多数の方法で計算されることができる。可能性の数を計算する場合、前記ランレングス制限は、留意されなければならない。同じ同期ワードは、したがって、多くのユニークなアドレスを含み、これは、前記受信器に前記受信器がアドレスされているか否かを知らせる。全てのアドレスされていない受信器は、再び電力を落とすことができるように前記受信器に対するものではない有効な同期ワード及びアドレス（３つの繰り返しビット及び後に続く３つのビット繰り返しを持たない１０ビット）を受信したことを検出することができる。

単一チャネルシステムに対して、一度１つの装置が送信すると、範囲内の全ての他の装置をブロックする。意図される受け手は、明らかにこのメッセージを受信するようにリッスンしなければならないが、範囲内の残りの装置に対して、前記装置は、電力を節約するために前記メッセージの持続時間に対して受信器をオフに切り換えることができる。提案された発明のランレングス規則及び例外規則は、装置が、１３ビット全てにわたり、ネットワーク内の他の装置に対して予定されるパケットを確実に検出することを可能にする。前記規則は、この検出が、全ての有効なネットワーク装置のルックアップテーブルを使用する必要なしに行われることを可能にし、これは、従来のヘッダ構造と同様の機能を実施するのに必要とされるものである。オンボードタイマは、パケット持続時間が経過した後に無線器を起動するのに使用されることができる。このようにして、大きなエネルギ節約が、ネットワークの性能を落とすことなく行われることができる。

図５は、パケットヘッダを検出することができる相関器５００を示す。相関器５００が、本発明において提案されるパケット構造及び従来のパケット構造を同様に検出することができることに注意すべきである。相関器５００の構造及び動作は、ここで、図５を参照してより詳細に説明される。変調器の前に、受信されたデータストリームを復調する復調器及び前記例外フィールドを検出する例外フィールド検出器が存在することができる。前記例外フィールド検出器は、例えば、前記変調器からの前記受信されたデータストリームをモニタする単純な状態機械（simple state machine）を使用して実現されることができる。

この例において、データビットは、前記受信データレートの４倍でシフトレジスタ５０１にクロック又はオーバサンプリングされる。他のオーバサンプリングレートは、同様に使用されることができる。したがって、各データビットに対して、異なるフェーズを各々持つ４つのデータサンプルが存在する。シフトレジスタ５０１の動作は、クロック信号により制御される。シフトレジスタ５０１の４つの位置ごとに、相関ワード、すなわち前記例外フィールド及び前記アドレシングフィールドの内容を含む相関レジスタ５０５内のビットと比較ブロック５０３により比較される。したがって、前記相関レジスタは、この例において、図３Ａ及び３Ｂのパケットヘッダ構造の長さに対応する１３ビットを含む。しかしながら、前記相関において、前記ヘッダのサブセクション、例えば前記アドレシングフィールドのみを使用することも可能である。

比較結果は、各相関サイクルのエラーが相関結果を形成するために合計される合計ブロック５０７にフィードされる。各測定されたチップと相関レジスタ５０５内の対応するビットとの間の合計マッチは、ゼロのエラーカウントが４段結果レジスタ５０９にクロックされる結果となる。このレジスタの内容は、４つの最も近い結果、すなわち１ビット期間に相当する量の時間に対応する結果を解析するのに使用される決定ブロック５１１に直接的にフィードされる。決定ブロック５１１の任務は、これらの結果に依存して適切なクロックフェーズを選択することである。

図５において、クロック入力を４で除算し、その結果をπ／２ラジアン離れた４つの信号として出力する４による除算ブロック５１３も示されている。相関器５００は、相関器５００内で４倍のオーバサンプリングを提供するように４倍のビットレートで動作するので、前記クロック信号は、４により除算される。４による除算ブロック５１３からの出力は、決定ブロック５１１により制御されるマルチプレクサ５１５にフィードされる。決定ブロック５１１は、前記パケットをサンプリングするためにこれら４つの入力の１つを選択する。

一度正しいフェーズが選択されると、前記クロックは、受信バッファ（図示されない）に前記パケットの残りをクロックするのに使用される。これと並列して、成功した相関は、ワード整列を提供するバイトクロックとして使用される８による除算カウンタ（図示されない）においてリセットを生成することにより示されることができる。前記８による除算ブロックは、一度パケットが受信されて相関されると、バイトのクロックを可能にする。したがって、相関器５００は、前記受信されたパケットヘッダと相関レジスタ５０５に記憶された相関ワードとの間の成功したマッチを示すのに使用される。

４段結果レジスタ５０９が、決定ブロック５１１の実施に基づいて必要であってもよく、必要でなくてもよいことに注意する必要がある。例えば、状態機械実施は、提供するメモリが前記状態機械の状態に効果的に埋め込まれるので、４段結果レジスタ５０９を必要としない。

図６は、前記受信されたデータに加えられたノイズなしの図５に示される相関器設計のシミュレーション結果を示す。上の波形（相関結果）は、全てのビット比較を合計するのに使用される合計ブロック５０７の出力を示す。縦軸は、測定されたエラーに対応する。一度前記ヘッダが全体として受信されると、合計ブロック５０７から報告されるエラーが、前記受信されたヘッダが相関レジスタ５０５内のヘッダと整列されるビットの持続時間に対してゼロになることが見られることができる。この時点で、決定ブロック５１１は、これを検出し、前記パケットのデータの残りをクロックするためにいずれのフェーズを選択するかに関して選択する。

"復調データ"は、前記復調器の出力である。この復調されたデータは、効果的に"無限に"サンプリングされ、すなわちビット間の遷移は、既知の時間に生じない。この信号は、したがって、アプリケーションにより使用するメモリ内にシフトされることができるように正しいフェーズでサンプリングされなければならない。目により、各ビットを区別し、この例におけるパターンを読み出すことは、比較的容易である。しかしながら、ハードウェアで行うことは、それほど平凡なことではない。円で囲まれた領域は、受信された相関ヘッダを示す。どこが最良のサンプリング点であるかを決定する、すなわちクロック抽出のプロセスは、相関器５００の主な目的の１つである。

"選択されたクロック"波形は、したがって、"変調データ"波形に対して比較されるべきであり、読み手は、前記"選択されたクロック"波形の正のエッジが、前記"変調データ"波形内のビットの各々のおおよそ中心にあることを見ることができるべきである。前記"選択されたクロック"波形において見ることができるフェーズの変化は、前記決定ブロックが、前記ヘッダ相関（円で囲まれた）から得られた結果に作用し、正しいサンプリング点を保証するように新しいフェーズを選択することを示す。上の前記"選択されたクロック"波形は、マルチプレクサ５１５の出力であり、この波形のフェーズ変化は、マルチプレクサ５１５における異なる入力を選択する決定ブロック５１１の結果である。前記クロックの周波数が同じままであるが、前記フェーズがシフトしたことが見られることができる。前記クロックの周波数は、前記データのビットレートに等しい。

"クロックされたデータ"波形は、したがって、"選択されたクロック"により正のエッジにおいてサンプリングされた前記"変調データ"波形である。相関器５００が成功する場合、この波形は、元の送信されたデータ（図示されない）と同一であるべきであるが、前記"復調データ"波形により暗示される。

図７は、正しいクロックフェーズを選択する第１のアルゴリズムを示す。決定ブロック５１１は、対応するサンプル値、すなわち相関結果が所定のエラー閾値より下である全てのサンプル点の中間に入るサンプル点又はフェーズを選択し、これは、成功する相関の中心点を表す。図７の例において、クロックフェーズ'１'及び'２'は、両方とも中間にあり、したがって前記決定の更なる改良が必要でありうる。各オプションの近隣値を見ることは、より多くの情報を提供する。前記選択されたサンプル点は、近隣のサンプル点におけるエラーの最小合計を持つものであるべきであり、したがってこの場合、サンプル点'２'が、１つのゼロエラー近傍、及び１つの非ゼロエラー近傍を持ち、サンプル点'１'は、２つのゼロエラー近傍を持ち、したがって、サンプル点１が最適である。これがユニークな結果を生成しない場合でさえ、任意の決定が行われることができる。エラー閾値は、現実のシステム内のアルゴリズムを調整する目的で前記閾値より下の全てのエラーを"ゼロ"にするのに使用されることができる。

図８は、正しいクロックフェーズを選択する第２のアルゴリズムを示す。この場合、決定アルゴリズムは、特異な結果を拒絶する。図８に示される両方のグラフにおいて、フェーズ'２'は、特異な結果であるとみなされることができる。したがって、図８において、左から一番目のグラフにおいて、最適フェーズは'１'又は'２'である。この場合、この結果が特異であるとみなされることができる場合でさえ、近隣のサンプルフェーズ、すなわちサンプルフェーズ'１'及び'３'の相関結果が前記閾値より下であるので、同期はフェーズ'２'において行われることができる。他方で、二番目のグラフにおいて、前記サンプルが前記閾値より下である場合でさえ、このサンプルは特異な結果であるとみなされることができ、前記近隣サンプルフェーズの相関結果が前記閾値より上であるので、同期はフェーズ'２'において行われるべきでない。

相関器５００の動作は、図９のフローチャートを参照して次に記載される。ステップ９０１において、相関器５００は、本発明によるパケットヘッダを有するデータストリームを受信する。次に、前記受信されたデータストリームは、ステップ９０３において、オーバサンプリング係数ｎによりオーバサンプリングされる。これは、各ビットに対して、ｎのサンプルが取られることを意味し、ｎは正の整数である。これら２つのステップは、必ずしも相関器５００により実行されないが、これら２つのステップを実行する別個の回路が存在することができることに注意する必要がある。次いで、ステップ９０５において、前記相関結果に対するエラー閾値が規定される。このステップが、例えばステップ９０１の前に同様に実行されることができることに注意する必要がある。

次に、ステップ９０７において、前記オーバサンプリングされたデータサンプルの少なくとも１つが、シフトレジスタ５０１にフィードされる。シフトレジスタ５０１がいっぱいである場合、シフトレジスタ５０１の前記データサンプル又は複数のデータサンプルは、前記受信データサンプルに対するスペースを解放するために除去される。次いで、データサンプルのシーケンスのｎ番目のサンプル、この場合、前記シフトレジスタの長さ全体ごとに、比較結果を得るために相関レジスタ５０５内に配置された相関ワードと比較される。前記比較は、１つの相関サイクル中に行われる。前記相関サイクル中に、新しいデータサンプルは、シフトレジスタ５０１にフィードされない。幾つかの比較結果が得られた後に、この例においては、相関レジスタ５０５内に１３ビットが存在するので１３の比較結果の後に、これらの比較結果は、ステップ９１１において相関結果を得るために合計ブロック５０７において合計される。ステップ９１３において、前記相関結果が前記エラー閾値より下になるかどうかが決定される。そうではない場合、この手順はステップ９０７に続行する。

他方で、前記相関結果が前記エラー閾値より下になる場合、ステップ９１５において、この相関結果は、４段結果レジスタ５０９にフィードされる。他のデータサンプルは、シフトレジスタ５０１にフィードされ、他の相関は、少なくともｎ−１の後の相関結果が４段結果レジスタ５０９にフィードされるように実行される。ステップ９１７において、対応するデータサンプルフェーズが、これらの相関結果に対して決定される。

次いで、ステップ９１９において、前記エラー閾値より下になる第１の相関結果と前記閾値より下になる第１のサンプル後の（ｎ−１）番目のサンプルとの間に前記サンプルの中間に入る１つのサンプルのみが存在するかどうかが決定される。中間に１つのサンプルのみが存在する場合、このサンプルフェーズは、ステップ９２１において、データストリームクロックフェーズに対して選択されることができる。

他方で、上記の例のように中間に２つのサンプルが存在する場合、この手順はステップ９２３に続行する。上で既に説明されたように、近隣サンプルが確認され、正しいサンプルフェーズが、前記近隣サンプルフェーズにおいてエラーの最小の合計を持つサンプルフェーズであるように決定される。

上で既に説明されたように、上記の方法は、例外を考慮に入れることにより更に修正されることができる。

相関器５００において、前記エラー閾値より下に現れるサンプルにより開始される状態機械が存在することができる。このサンプルのフェーズは記録される。後のサンプルの値は、前記状態機械を通る経路を規定し、４つのサンプル後に、前記状態機械は、これが有効な相関ワードであるか否か（すなわち図８の右側のパターンが有効なワードではない）の決定を出力し、もしそうであれば、（前記第１のサンプルの記録されたフェーズに基づいて）いずれのフェーズがクロッキングの残りに対して使用されるべきかの決定を出力する。前記状態機械は、トリガ後に４つのクロックサンプルに対して実行するように設計され、したがって、決定は、これら４つのサンプルの終了時に行われる。一度前記第１の相関結果が前記エラー閾値より下になると、（４のオーバサンプリング係数を使用して）第３の後続する相関は、前記状態機械が正しいサンプルフェーズについて肯定の決定を行うことができるように前記エラー閾値より下にならなければならない。そうではない場合、相関器５００は、実行し続け、前記エラー閾値より下になる他の相関結果を探す。

上に提示されたアルゴリズムの拡張は、一度前記相関器５００が始動されると、一度だけマッチすることを意味する"一度相関"ポリシーを実施することである。これは、パケット内に含まれるデータに対する相関を防止し、したがって、時間整列を妨害する。これが成功するために、しかしながら、有効なパケットが受信される前にノイズと相関する確率は、前記パケットが失われないように非常に小さく保たれなければならない。これは、上記のようにＭ１３の実質的に減少された偽陽性エラーレートにより保証される。偽陽性が更に減少される必要がある場合、信号強度検出は、送信器が存在することを補償するように相関と組み合わせられることができる。他の最適化は、前記ヘッダの統計が適宜に変更されるようにパケットフィールドサイズ及びランレングス規則を調整することにより達成されることができる。

本発明は、図面及び先行する記載において詳細に図示及び記載されているが、このような図示及び記載は、説明的又は模範的であり、限定的ではないとみなされるべきであり、本発明は、開示された実施例に限定されない。

開示された実施例に対する他の変形例は、図面、開示及び添付の請求項の検討から、請求された本発明を実施する当業者により理解され、達成されることができる。例えば、上に示された実施例が、３ビットの例外フィールドと３ビットランレングス制限を持つ１０ビットのアドレシングフィールドとを有する１３ビットのヘッダを記載する場合でさえ、フィールド長の他の組み合わせは除外されず、値が調整されるので性能がエネルギ消費に対してトレードされる。本発明のヘッダ構造は、例えば、ＭＡＣ通信に適用可能であり、したがって、エネルギ効率が高度に決定的である超低電力通信システムのような効率を最大化することを目指す全ての無線システムにおいて使用される。

有効なヘッダを検出する前記相関器に対する代替的な実施は、整合フィルタを使用することである。前記クロックフェーズは、前記フィルタの出力の結果として生じる最大（又は最小）から見つけられ、検出は、この出力の値に基づいて推定されることができる。請求項において、単語"有する"は、他の要素又はステップを除外せず、不定冠詞"１つの"（"a"又は"an"）は複数を除外しない。単一のプロセッサ又は他のユニットが、請求項に記載された複数のアイテムの機能を満たしてもよい。異なるフィーチャが相互に異なる従属請求項に記載されているという単なる事実は、これらのフィーチャの組み合わせが有利に使用されることができないことを示さない。請求項内の参照符号は、本発明の範囲を限定するように解釈されるべきでない。

Claims (15)

1. データパケットヘッダを生成する方法において、前記方法が、
   同一の値を持つビットの第１のシーケンスからなる第１のビットフィールドを生成するステップと、
   送信の順序においてビットの前記第１のシーケンスの直後にビットの第２のシーケンスからなる第２のビットフィールドを配置するステップであって、前記第２のシーケンスがランレングス制限を受ける、前記配置するステップと、
   を有し、
   前記第１のシーケンスのビットが、ビットの前記第２のシーケンスの最初のビットと反対の同一の値を持つように規定され、
   前記第１のシーケンスのビット数が、前記最大ランレングス制限に等しい又は超過するように規定される、
   方法。
2. 前記第１のビットフィールド及び前記第２のビットフィールド内の全てのビットが、アドレスビットとして機能する、請求項１に記載の方法。
3. 前記第１のビットフィールド及び前記第２のビットフィールド内の全てのビットが、クロック抽出及びワード整列に対して機能する、請求項１に記載の方法。
4. 前記第１のビットフィールドが、一度有効な第１のビットフィールドが受信されると前記パケットヘッダを受信することができるシステムの相関器を始動し、これにより前記第１のビットフィールドが前記システムに対する起動フィールドとして機能する、請求項１に記載の方法。
5. 通信システムの送受信器のコンピュータ手段にロードされ、実行される場合に、請求項１ないし４のいずれか一項に記載の方法の全てのステップを実施する命令を有するコンピュータプログラム。
6. データパケットヘッダを生成する通信システムの送受信器において、前記送受信器が、
   同一の値を持つビットの第１のシーケンスからなる第１のビットフィールドを生成する手段と、
   送信の順序においてビットの前記第１のシーケンスの直後にビットの第２のシーケンスからなる第２のビットフィールドを配置する手段であって、前記第２のシーケンスがランレングス制限を受ける、前記配置する手段と、
   を有し、前記送受信器は、前記第１のシーケンスのビットが、ビットの前記第２のシーケンスの最初のビットと反対の同一の値を持つように規定され、前記第１のシーケンスのビット数が、前記最大ランレングス制限に等しい又は超過するように規定される、送受信器。
7. データパケットヘッダを検出する相関方法において、
   ａ）データパケットヘッダを有するデータストリームを受信するステップと、
   ｂ）データサンプルを得るようにｎのオーバサンプリング係数を使用することにより前記データストリームをオーバサンプリングするステップであって、各データサンプルが、ｎの異なるサンプルフェーズを持ち、ｎが正の整数である、前記オーバサンプリングするステップと、
   ｃ）少なくとも１つのデータサンプルをシフトレジスタにフィードし、前記シフトレジスタがいっぱいである場合には、前記シフトレジスタから最後のサンプルを除去するステップと、
   ｄ）前記シフトレジスタに収容されたデータサンプルのシーケンスを選択し、比較結果を得るために、１相関サイクル中に前記シーケンスのｎ番目のサンプルごとに相関レジスタに収容される対応する相関ワードビットと比較するステップと、
   ｅ）相関結果を得るように１相関サイクル中に得られた全ての前記比較結果を合計するステップと、
   ｆ）前記相関結果に対してエラー閾値を規定するステップと、
   ｇ）前記エラー閾値より下の第１の相関結果が得られた後に前記ステップｃないしｅを少なくともｎ−１回繰り返すステップと、
   ｈ）前記データストリームに対する正しいクロックフェーズが得られたかどうか前記エラー閾値の下になった前記第１の相関結果の後のｎ−１の連続した相関結果を決定するステップと、
   を有する方法。
8. 前記データサンプルのシーケンスの長さが、前記シフトレジスタの長さに等しい、請求項７に記載の方法。
9. 前記方法が、前記エラー閾値の下になった前記第１の相関結果に対して、前記ｎ−１の後続する相関結果まで、対応するデータサンプルフェーズを決定し、前記第１の相関後の（ｎ−１）番目のサンプルフェーズが、前記エラー閾値の下になる場合、前記ｎの相関結果の１つを選択し、クロックフェーズに対して対応するサンプルフェーズを使用するステップを有する、請求項７に記載の方法。
10. 前記選択されたサンプルフェーズが、対応する相関結果が前記エラー閾値の下になる前記第１のサンプルフェーズと、対応する相関結果が前記エラー閾値の下になる前記第１の相関後の（ｎ−１）番目のサンプルフェーズとの間の前記サンプルフェーズの中間に入る、請求項９に記載の方法。
11. 前記方法が、前記中間に入る複数のサンプルフェーズが存在する場合に、近隣のサンプルフェーズを調べ、前記近隣のサンプルフェーズにおいてエラーの最小合計を持つサンプルフェーズを選択するステップを有する、請求項１０に記載の方法。
12. 前記選択されたサンプルフェーズの対応する相関結果が、前記エラー閾値の下になる、請求項１０に記載の方法。
13. 相関器のコンピュータ手段にロードされ、実行される場合に請求項７ないし１２のいずれか一項に記載の方法のステップを実施する命令を有するコンピュータプログラム。
14. データストリームのパケットヘッダを検出する相関器において、
    オーバサンプリング係数ｎによりオーバサンプリングされたデータサンプルを収容するシフトレジスタと、
    長さｍの相関ワードを収容する相関レジスタであって、ｍが正の整数である、前記相関レジスタと、
    比較結果を得るために前記データサンプル及び相関ワードビットを比較するｍの比較ブロックと、
    相関結果を形成するために前記比較結果を合計する合計ブロックであって、前記合計ブロックが、前記相関結果に対するエラー閾値を含み、前記エラー閾値より下になる相関結果及びｎ−１の後続する相関結果を決定ブロックに転送する、前記合計ブロックと、
    前記データストリームの正しいクロックフェーズの決定を行う前記決定ブロックにおいて、前記決定ブロックが、前記データストリームに対する正しいクロックフェーズが得られたかどうか前記エラー閾値より下になった前記第１の相関結果の後のｎ−１の連続した相関結果を決定する、前記決定ブロックと、
    を有する相関器。
15. 同一の値を持つビットの第１のシーケンスからなる第１のビットフィールドと、ビットの第２のシーケンスからなる第２のビットフィールドとを有するデータパケットヘッダにおいて、ビットの前記第２のシーケンスが、ランレングス制限を受け、送信の順序においてビットの前記第１のシーケンスの直後に配置され、前記第１のシーケンス内のビット数が、前記ランレングス制限に等しい又は超過し、前記第１のシーケンスのビットが、ビットの前記第２のシーケンスの最初のビットと反対の同一の値を持つ、データパケットヘッダ。

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