JP2010512722A - Ｖｃｏ利得補償及び位相ノイズ低減のためのプログラマブルバラクタ - Google Patents

Ｖｃｏ利得補償及び位相ノイズ低減のためのプログラマブルバラクタ Download PDF

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Abstract

【解決手段】プログラマブルバラクタ装置は、複数のデジタルバラクタビットによって制御される複数のバイナリ重み付けバラクタを含み得る。プログラマブルバラクタ装置は、複数のバイナリ重み付けバラクタと、プログラマブルバラクタ装置の実効容量を低減するために複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとする制御とを含み得る。プログラマブルバラクタ装置の実効容量を変化させる方法は、複数のバイナリ重み付けバラクタを設けることと、プログラマブルバラクタ装置の実効容量を低減するために複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとすることとを含み得る。
【選択図】図１

Description

優先権の主張
この出願は、２００６年１２月１２日に出願され、“PROGRAMMABLE VARACTOR FOR VCO GAIN COMPENSATION AND PHASE NOISE REDUCTION”と表題された、米国仮出願番号６０／８６９，６８２の優先権を主張する。
この発明は、概して電圧制御発振器（ＶＣＯ）に関する。より具体的には、この発明は、ＶＣＯのプログラマブルバラクタ（programmable varactor）に関する。
電子発振器は、電気信号を生成する電子回路であり得る。電圧制御発振器（ＶＣＯ）は、電子発振器であり得る。ＶＣＯは、例えば携帯電話のような無線送受信機に使用され得る。
ＶＣＯの出力信号の周波数は、ＶＣＯの入力チューニング電圧によって制御され得る。この周波数は、特定の容量を有する可変キャパシタによって調整され得る。示すように、この特定の容量は、入力チューニング電圧の関数であり得る。
Figure 2010512722
Figure 2010512722
なお、ＬはＶＣＯのタンク回路のインダクタンスであり、Ｃは全タンク回路容量であり、Ｃ０は寄生タンク容量であり、ＣＣＴは粗同調（coarse tune）バンク容量であり、ＣＶＡＲはバラクタ容量であり、Ｎは位相ロックループ（ＰＬＬ）のカウンタ値（分周比）であり、Ｖはバラクタ制御電圧であり、ＫＶはＶＣＯ利得の大きさである。ＰＬＬにクロックが与えられる際、ＶＣＯの発振周波数は、ターゲット周波数と等しくなり、例えば、ｆ＝Ｎ×ｆrefであり、ｆrefはＰＬＬの基準周波数である。
ＶＣＯの利得ＫＶは、上記のようにｆ３に比例する。周波数のチューニング範囲の幅に起因して（例えば、広いｆ及びＮの範囲）、ＶＣＯの利得の変化は、ＶＣＯの周波数範囲にわたって、実際の周波数設計によって決まる周波数範囲の高い方から低い方まで２：１から８：１の比率で、非常に大きい。
ＶＣＯの利得の大きな変化に関連した問題がある。ＰＬＬのバンド幅は、ＶＣＯ利得と共に変化し、スパー及び集積（spur and integrated）位相ノイズの問題を引き起こす。ＰＬＬのダイナミクスもまた変化し、セットリングタイム問題を引き起こす。位相ノイズは、Leeson方程式に従って高周波数ほど悪く、そして振幅変調−位相変調（ＡＭ−ＰＭ）変換に起因して高いＶＣＯ利得ほど悪い。上記のように、ＶＣＯ利得は高い周波数ほど大きく、これが位相ノイズを実に悪化させる。
従来、ＶＣＯ利得補償が、チャージポンプ電流を調整することによって行われる。例えば、ＶＣＯが高い際にはチャージポンプ電流ＩＣＰを小さくし、逆も同じである。もしＶＣＯ利得とＩＣＰとの積が一定であれば、ループトランスファ（loop transfer）関数Ｈ（ｓ）は変化しないが、ループフィルタ抵抗Ｒからのノイズは、異なるＶＣＯ利得について異なる以下のトランスファ関数を有する。
Figure 2010512722
ここで、ＣＺ及びＣＰはそれぞれゼロ及び極ループキャパシタ（zero and pole loop capacitors）であり、ＲはＰＬＬループフィルタ抵抗であり、Ｋはボルツマン定数１．３８ｅ−２３ジュール／ケルビンであり、Ｔは絶対温度である。ＫＶが高くなると、ループフィルタ抵抗からのノイズの寄与が大きくなる結果となる。
以上のように、より良いＶＣＯ利得補償の要求がある。より具体的には、チャージポンプ電流を調整すること以外により、ＶＣＯ利得を比較的一定に維持することが望ましい。
一形態は、複数のバイナリ重み付けバラクタ；及び、プログラマブルバラクタ装置の実効容量を低減するため、複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとする制御、を含むプログラマブルバラクタ装置を含む。
別の形態は、複数のバイナリ重み付けバラクタ；及び、プログラマブルバラクタ装置の実効容量を低減するために、複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとすることにより、複数のバイナリ重み付けバラクタを制御する複数のビット、を含むプログラマブルバラクタ装置を含む。
別の形態は、周波数における信号を出力する信号出力；信号の周波数に作用する入力チューニング電圧；利得；及び、プログラマブルバラクタ装置、を含む電圧制御発振器を含む。プログラマブルバラクタ装置は、複数のバイナリ重み付けバラクタと、周波数の値にかかわらず利得の値を実質的に一定に維持するために、それぞれが複数のバイナリ重み付けバラクタの１つに対応し、複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとする複数の制御線とを含み、複数の制御線の１つまたはそれ以上は、周波数に比例するカウンタ値に基づいて、複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとする。
また別の形態は、イネーブルに固定されたバラクタ；複数のバイナリ重み付けバラクタ；プログラマブルバラクタ装置の実効容量を低減するために、それぞれが複数のバイナリ重み付けバラクタの１つに対応し、複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとする複数の制御線；及び、ターゲット発振周波数に比例するカウンタ値に基づいて、複数の制御線を制御するバラクタビット、を含むプログラマブルバラクタ装置を含む。
更に別の形態は、複数のバラクタを設ける手段；及び、プログラマブルバラクタ装置の実効容量を変化させるため、複数のバラクタを制御する手段、を含むプログラマブルバラクタ装置を含む。
更なる形態は、複数のバイナリ重み付けバラクタを設けること；及び、プログラマブルバラクタ装置の実効容量を低減するため、複数のバイナリ重み付けバラクタの１つまたはそれ以上をディセーブルとすること、を含むプログラマブルバラクタ装置の実効容量を変化させる方法を含む。
更なる形態は、複数のバイナリ重み付けバラクタを設けるステップ；及び、プログラマブルバラクタ装置の実効容量を低減するため、複数のバイナリ重み付けバラクタの１つまたはそれ以上をディセーブルとするステップ、を含むプログラマブルバラクタ装置の実効容量を変化させる方法を含む。
これらの形態は、以下の図面、説明、及び特許請求の範囲を参照して、より一層理解されるだろう。
図１は、この発明の一形態に係る電圧制御発振器（ＶＣＯ）のプログラマブルバラクタ装置の概略図である。 図２は、この発明の別の形態に係る電圧制御発振器（ＶＣＯ）のプログラマブルバラクタ装置の概略図である。 図３ａは、この発明の一形態に係るプログラマブルバラクタ装置を含む回路における、Ｖtune電圧に対するバラクタ容量のグラフである。 図３ｂは、この発明の一形態に係るプログラマブルバラクタ装置を含む回路における、Ｖtune電圧に対するバラクタ感度のグラフである。 図４は、この発明の一形態に係るプログラマブルバラクタ装置による、補償を行った際のシミュレートしたＶＣＯ利得の変化と、補償無しの際のシミュレートしたＶＣＯ利得の変化のグラフである。 図５ａは、この発明の一形態に係るプログラマブルバラクタ装置による、補償を行った際の測定されたＶＣＯ利得の変化と、補償無しの際の測定されたＶＣＯ利得の変化のグラフである。 図５ｂは、周波数に対する、図３ａ及び３ｂの制御コードのようなバラクタ制御コードのグラフである。 図６ａは、この発明の一形態に係る６ビットから７ビットへの粗同調コードマッピングにおける、論理６ビット粗同調コードに対する物理７ビット粗同調コードのグラフである。 図６ｂは、６ビットから７ビットへの粗同調コードマッピングによる場合とよらない場合における、粗同調コードに対する粗同調周波数ステップのグラフである。 図７ａは、この発明の一形態に係る６ビットから８ビットへの粗同調コードマッピングにおける、論理６ビット粗同調コードに対する物理８ビット粗同調コードのグラフである。 図７ｂは、６ビットから８ビットへの粗同調コードマッピングによる場合とよらない場合における、粗同調コードに対する粗同調周波数ステップのグラフである。 図８ａは、この発明の一形態に係るプログラマブルバラクタ装置を含む回路における、チューニング電圧に対するＶＣＯ利得のグラフである。 図８ｂは、プログラマブルバラクタ装置を用いない回路における、チューニング電圧に対するＶＣＯ利得のグラフである。 図９は、オフセット周波数に対する、閉ループシンセサイザの位相ノイズのグラフである。 図１０は、この発明の一形態に係るプログラマブルバラクタ装置の実効容量を変化させる方法のフローチャートである。
以下の詳細な説明は、本発明の実施についての、現在のところ熟慮されたベストのモードである。この説明は、限定された意義に理解されるものでは無く、この発明の範囲は、添付された特許請求の範囲によってより良く定義されているので、この発明の一般的な原理を例示する目的でなされるに過ぎない。
概して、この発明の形態は、ＶＣＯのＶＣＯ利得の大きさが実質的に一定を維持するように、選択的にディセーブルされる複数のバラクタを含み得る。形態は、携帯電話のような無線送受信機を含む、ＶＣＯを利用する種々のアプリケーションにおいて役立ち得る。
この発明の形態は、少なくとも、バラクタを複数のバイナリ重み付けバラクタ（binary weighted varactor）にデジタル化する点で、一般的なＶＣＯと異なり得る。この発明の形態はまた、少なくとも、複数のバイナリ重み付けバラクタを制御するためのビットを与える点で、一般的なＶＣＯと異なり得る。この発明の形態は更に、少なくとも、可変容量のバラクタをＶＣＯに適用する点で、一般的なＶＣＯと異なり得る。この発明の形態は更に、少なくとも、ＶＣＯ周波数に比例するカウンタ値に基づいて複数の重み付けバラクタを制御する点で、一般的なＶＣＯと異なり得る。
図面を参照して、同じ参照番号は、全図にわたって対応する部分を指定する。図１は、この発明の典型的な形態に係る電圧制御発振器（ＶＣＯ）のプログラマブルバラクタ装置１００の略図である。プログラマブルバラクタ装置１００の感度は、ＶＣＯ利得が実質的に一定を維持するように、ＶＣＯ周波数に基づいて、以下説明するように調整され得る（例えば、ＶＣＯ利得補償無しの場合に比べて、ＶＣＯ利得がより一定を維持している図４を参照）。
プログラマブルバラクタ装置１００は、複数のデジタルバラクタビットによって制御される複数のバイナリ重み付けバラクタを含み得る。一形態においては、このプログラマブルバラクタ装置１００は、イネーブルを維持し得る固定バラクタ（fixed varactor）１０２と、３ビットで制御されるバイナリ重み付けバラクタ１０４、１０６、１０８の、付加的な経路（additional branches）とを含み得る。しかしながら、別の形態においては、プログラマブルバラクタ装置は、異なる数のバイナリ重み付けバラクタの付加的な経路と、付加的なビット数とを含み得る。例えば、プログラマブルバラクタ装置は、２、４、またはその他の適切な数の、バイナリ重み付けバラクタの経路とビットを含み得る。
一形態では、プログラマブルバラクタ装置１００は、ＤＣ結合を介してタンク回路１０１に接続され得る。よって、プログラマブルバラクタ装置１００は、タンク回路に直接接続され得る。
プログラマブルバラクタ装置１００は、制御線１１２、１１４、１１６を含み得る。制御線１１２、１１４、１１６は、後述する３ビット共に、バイナリ重み付けバラクタ１０４、１０６、１０８の１つ（またはそれ以上）がイネーブルされるかディセーブルされるかを制御し得る。もし、バイナリ重み付けバラクタ１０４、１０６、１０８の１つがイネーブルにされる場合には、その制御線１１２、１１４、１１６はＶtune（ＰＬＬから生成されたＶＣＯチューニング電圧）に接続され得る。もし、バイナリ重み付けバラクタ１０４、１０６、１０８の１つがディセーブルにされる場合には、その制御線１１２、１１４、１１６は接地され、その結果、この経路についてｄＣＶＡＲ／ｄＶはゼロとなり得る。
ＶＣＯ利得が最も小さくなり得る最低周波数（これに限定されるもので無いが、例えば３．２ＧＨｚ）では、全てのバラクタがイネーブルとされ得る。すなわち、固定バラクタ１０２、及びバイナリ重み付けバラクタ１０４、１０６、１０８の３つの付加的な経路の全てがイネーブルとされ得る。周波数が、最高周波数（これに限定されるもので無いが、例えば４．４ＧＨｚ）に向かって増加（例えば、Ｎの増加）するにつれて、バラクタ実効容量（ｄＣ／ｄＶ）が徐々に低下するように、バイナリ重み付けバラクタのいくつかがディセーブルとされ得る。すなわち、バイナリ重み付けバラクタ１０４、１０６、１０８の１つまたはそれ以上が、バラクタ実効容量が徐々に低下するように、１つずつ、ディセーブルとされ得る。よって、ＶＣＯ利得は、実質的に一定を保ち得る。例えば、ＶＣＯ利得の変動は、±１０％未満であり得る。
プログラマブルバラクタ装置１００のバラクタ実効容量は、３ビットに基づいて制御され得る。固定バラクタ（Ｃvar）１０２は、常時イネーブルとされ得る。バイナリ重み付けバラクタ１０４、１０６、１０８の３つの付加的な経路は、この３ビットによって制御され得る。Ｂ０、Ｂ１、及びＢ２が、３ビットのバイナリ制御ビットを意味し得る。Ｂ２は、最上位ビットであり得る。Ｂ０は最下位ビットを示し得る。Ｂ０ｂ、Ｂ１ｂ、及びＢ２ｂは、Ｂ０、Ｂ１、及びＢ２の補数（complementary）であり得る。最小有効ビット（least significant bit）（０００）の容量値は、Ｃvar０であり得る。００１では、容量値はＣvar＋Ｃvar０であり得る。０１０では、値はＣvar＋２×Ｃvar０であり得る。０１１では、値はＣvar＋３×Ｃvar０であり得る。１００では、値はＣvar＋４×Ｃvar０であり得る。１０１では、値はＣvar＋５×Ｃvar０であり得る。１１０では、値はＣvar＋６×Ｃvar０であり得る。１１１では、値はＣvar＋７×Ｃvar０であり得る。Ｃvar２は、２×Ｃvar１であり、４×Ｃvar０であり得る。３ビットは、ＰＬＬのＮカウンタ値（例えば分周比）から導かれ、ＶＣＯ周波数に比例し得る。
図２は、この発明の別の形態に係るＶＣＯのプログラマブルバラクタ装置２００の略図である。
プログラマブルバラクタ装置２００は、イネーブルを維持し得る固定バラクタ２０２を含み得る。プログラマブルバラクタ装置２００は、バラクタビットにより制御されるバイナリ重み付けバラクタ２０４、２０６、２０８の付加的な経路を含み得る。図２は、３ビットによって制御されるバイナリ重み付けバラクタ２０４、２０６、２０８の３つの付加的な経路を示している。別の形態では、プログラマブルバラクタ装置は、異なる数のバイナリ重み付けバラクタの付加的な経路と付加的なビット数とを含み得る。例えば、プログラマブルバラクタ装置は、２、４、またはその他の適切な数の、バイナリ重み付けバラクタの経路とビットを含み得る。
プログラマブルバラクタ装置２００は、ＡＣ結合を介してタンク回路２０１に接続され得る。よって、プログラマブルバラクタ装置２００は、結合キャパシタを介してタンク回路に接続され得る。
プログラマブルバラクタ装置２００は、制御線２１２、２１４、２１６を含み得る。制御線２１２、２１４、２１６は、３ビットと共に、バイナリ重み付けバラクタ２０４、２０６、２０８の１つ（またはそれ以上）がイネーブルされるかディセーブルされるかを制御し得る。もし、バイナリ重み付けバラクタ２０４、２０６、２０８の１つがイネーブルにされる場合には、その制御線２１２、２１４、２１６は共通モード電圧（ＶＣＭ）に接続され得る。もし、バイナリ重み付けバラクタ２０４、２０６、２０８の１つがディセーブルにされる場合には、その制御線２１２、２１４、２１６は接地され得る。ＶＣＭは、バイアス回路によって生成されたＤＣ電圧であり得る、共通モード電圧を示し得る。Ｖtune−ＶＣＭは、バラクタ制御電圧Ｖであり得る。バイアス抵抗は、バラクタを、高周波信号、例えばＶＣＯ発振周波数における信号についてのＶtuneから分離させつつ、ＤＣ電圧Ｖtuneをバラクタに送り得る。
図３ａは、この発明の一形態に係る、図１のプログラマブルバラクタ装置１００のようなプログラマブルバラクタ装置を含む回路における、Ｖtune電圧に対するバラクタ容量のグラフである。図３ｂは、この発明の一形態に係るプログラマブルバラクタ装置を含む回路における、Ｖtune電圧に対するバラクタ感度（sensitivity）のグラフである。図３ａ及び３ｂの両方において、８個の曲線が存在し、それぞれは、３ビット制御における状態のひとつを表し得る。図３ａに示すように、容量は制御信号（ｃｖ）及びＶtune電圧に依存して変化する。図３ｂに示すように、感度は制御信号とＶtune電圧に依存して変化する。制御信号がゼロ（ｃｖ＝０）の際、バラクタ感度は最小値となり得る。制御信号が７（ｃｖ＝７）の際、バラクタ感度は最高となり得る。
図４は、この発明の一形態に係るプログラマブルバラクタ装置における、補償を行った状態のシミュレートしたＶＣＯ利得の変化と、補償を行わない状態のシミュレートしたＶＣＯ利得の変化のグラフである。補償を行った状態では、ＶＣＯ利得の変化は、ＶＣＯ周波数の範囲の間、比較的にごく僅かの値である。限定することの無い例として、例えば３ビットを用いた際には、ＶＣＯ利得の変化は±１０％であり得る。もしより多くの制御ビットを使用すれば、変化はより小さくなり得る。これに対して補償を行わない状態では、ＶＣＯ利得の変化は、ＶＣＯ周波数範囲の間、比較的大きい。例えば、周波数範囲が３．２ＧＨｚから４．４ＧＨｚである場合、ＶＣＯ利得の最大値と最小値との比率は、２．４：１であり得る。これは例に過ぎない。もし、例えば周波数範囲が大きくなれば、ＶＣＯ利得の変化も大きくなり得る。
図５ａは、この発明の一形態に係るプログラマブルバラクタ装置における、補償を行った状態で測定されたＶＣＯ利得の変化と、補償を行わない状態で測定されたＶＣＯ利得の変化のグラフである。図４と同様に、補償を行った状態では、ＶＣＯ利得の変化は、ＶＣＯ周波数の範囲の間、比較的ごく僅かな量である（限定することの無い例として、±１２％）。これに対して、補償無しでは、ＶＣＯ利得の変化は、ＶＣＯ周波数範囲の間、比較的大きい。例えば、ＶＣＯ利得の最大値と最小値との比率は、２．７：１であり得る。
図５ｂは、周波数に対する、図３ａの制御コードのようなバラクタ制御コードのグラフである。図５ｂにおけるバラクタ制御コードは、図５ａに示されるような周波数に対するＶＣＯ利得に対応し得る。
粗同調スキーム
ＶＣＯは一般的に、粗同調周波数動作（coarse tune frequency operation）を介して粗同調され得る。プログラマブルバラクタ装置と共に、ＶＣＯ利得は補償され得る。補償されたＫＶは、周波数及び粗同調コードに対して比較的（relatively）一定であり得る。しかしながら、粗同調周波数ステップΔｆは、それでもｆ３に比例し得る。
Figure 2010512722
但し、Δｆ＜＜ｆである。またΔＣｉ＝ΔＣｊであり、例えば全ての粗同調コードにつき、同じ容量ステップである。
Figure 2010512722
ここで、ＣｉとＣｊはそれぞれ、粗同調コードｉ、ｊについての、粗同調キャパシタバンク容量であり、ΔＣｉ及びΔＣｊはそれぞれ、粗同調コードがｉからｉ＋１に変化した際、及びｊからｊ＋１に変化した際の容量変化であり、Δｆｉ及びΔｆｊは、ＶＣＯ発振周波数の変化に対応する。
実質的に一定であり得る粗同調周波数動作が望まれ得る。補償されたＶＣＯ利得についての各周波数チャネルをカバーする、同数の粗同調カーブを維持するため、１／ｆ３に比例するΔＣと、一定なΔｆとが必要とされ得る。これは、同数の論理制御ビットを用いつつも、粗同調キャパシタバンクに、１〜２の追加物理制御ビットを加えることで得られ得る。論理ビットから物理ビットへの非線形なマッピングと共に、論理ΔＣは、１／ｆ３に近似的に比例するようになり、Δｆは比較的一定となり得る。よって、均一な間隔（evenly spaced）の粗同調ステップが、望ましい粗同調カバレッジを得るために、論理から物理への粗同調コードマッピングを介して実装され得る。１〜２ビットあれば十分であり得るが、更なるビットが加えられても良い。更にビットが加えられれば、Δｆはより一定となり得る。
図６ａは、この発明の一形態に係る６ビットから７ビットへの粗同調コードマッピングにおける、論理６ビット粗同調コードに対する物理７ビット粗同調コードのグラフである。図６ｂは、６ビットから７ビットへの粗同調コードマッピングがある場合と無い場合の、粗同調コードに対する粗同調周波数ステップのグラフである。粗同調コードマッピングによれば、粗同調周波数ステップの変化は、粗同調コードマッピング無しの場合よりも、非常に小さい。これに限定されない例として、６ビットから７ビットへの粗同調コードマッピングありの粗同調周波数ステップの変化は±３０％であり得る一方、粗同調コードマッピング無しの場合の粗同調ステップの最大値と最小値との比率は、４．６：１であり得る。
図７ａは、この発明の一形態に係る６ビットから８ビットへの粗同調コードマッピングにおける、論理６ビット粗同調コードに対する物理８ビット粗同調コードのグラフである。図７ｂは、６ビットからから８ビットへの粗同調コードマッピングがある場合と無い場合の、粗同調コードに対する粗同調周波数ステップのグラフである。６ビットから８ビットへの粗同調コードマッピングによれば、粗同調周波数ステップの変化は、図６ａに示されるような６ビットから７ビットへの粗同調コードマッピングよりも更に小さい。これに限定されない例として、６ビットから８ビットへの粗同調コードマッピングありの粗同調周波数ステップの変化は、±１７％であり得る。
図８ａは、この発明の一形態に係るプログラマブルバラクタ装置を含む回路における、チューニング電圧に対するＶＣＯ利得のグラフである。図８ｂは、プログラマブルバラクタ装置を用いない回路における、チューニング電圧に対するＶＣＯ利得のグラフである。図８ａ及び８ｂに示されるように、プログラマブルバラクタ装置を含む回路において、プログラマブルバラクタ装置を含まない装置における場合よりもより小さいＶＣＯ利得の変化が見られる。
図９は、閉ループシンセサイザの位相ノイズのグラフである。実線は低チャージポンプ電流で補償された高いＶＣＯ利得を示す。破線は、低いＶＣＯ利得を示す。低ＫＶケースにおけるＶＣＯ利得は、例えば、高ＫＶケースにおけるそれの半分であり得る。両ケースにおいて、ＶＣＯ利得とチャージポンプ電流との積は、同じであり得る。よって、ＰＬＬループダイナミクスは、両ケースにおいて同じであり得る。しかしながら、低ＶＣＯ利得における位相ノイズ結果は、低チャージポンプ電流で補償された高いＶＣＯ利得における位相ノイズ結果よりも良い。典型的な形態においては、高Ｋｖケースにおける１ｋＨｚから１００ＫＨｚまでの積算位相ノイズは−２９．４ｄＢであり、低ＫＶケースでは−３１．３ｄＢであり得る。よって、低ＫＶケースでは、１．９ｄＢの向上が見られ得る。
図１０は、この発明の形態に係る、図１のプログラマブルバラクタ装置１００のような、プログラマブルバラクタ装置の実効容量を変化させる方法１０００のフローチャートである。方法１０００は、図１のバラクタ１０４、１０６、１０８のような、複数のバイナリ重み付けバラクタを設けるステップ１００２；及び、複数のバイナリ重み付けバラクタの１つまたはそれ以上をディセーブルにして、プログラマブルバラクタ装置の実効容量を低減するステップ１００４、を含み得る。ディセーブルするステップ１００４は、ＶＣＯ周波数に比例するカウンタ値に基づいて、複数のバイナリ重み付けバラクタの１つまたはそれ以上をディセーブルにすることを含み得る。方法１０００は更に、粗同調マッピングのステップを含み得る。粗同調マッピングは、ＣＣＴについての、論理から物理への粗同調コードのマッピングであり得る。ＣＣＴは、図１及び２で集中（lumped）キャパシタとして示されるように、図６及び７において７ビットまたは８ビットのような粗同調コードによって制御される複数のバイナリキャパシタであり得る。
当然ながら、上記は、この発明の典型的な実施形態に関連するものとして理解されるべきであり、下記の特許請求の範囲において説明されるこの発明の範囲と思想から逸脱することなく、変形され得ることが理解されるべきである。

Claims (29)

  1. 複数のバイナリ重み付けバラクタと、
    プログラマブルバラクタ装置の実効容量を低減するため、前記複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとする制御と
    を備えるプログラマブルバラクタ装置。
  2. 前記制御は、それぞれが前記複数の重み付けバラクタの１つに対応する、複数の制御線を備える、請求項１のプログラマブルバラクタ装置。
  3. 前記制御は、バラクタ制御ビットを備える、請求項１のプログラマブルバラクタ装置。
  4. 前記制御は、ターゲット発振周波数に比例するカウンタ値に基づいて、前記複数のバイナリ重み付けバラクタの１つまたはそれ以上を、選択的にディセーブルにする、請求項１のプログラマブルバラクタ装置。
  5. 前記プログラマブルバラクタ装置を調整するバイナリ重み付け制御ビットを更に備える、請求項１のプログラマブルバラクタ装置。
  6. 論理制御ビットよりも少なくとも１ビット以上のビット数である物理制御ビット、を備える粗同調キャパシタバンクを備える、請求項１のプログラマブルバラクタ装置。
  7. 前記粗同調キャパシタバンクは、７ビットの物理制御ビットを備える、請求項６のプログラマブルバラクタ装置。
  8. 前記粗同調キャパシタバンクは、８ビットの物理制御ビットを備える、請求項６のプログラマブルバラクタ装置。
  9. 複数のバイナリ重み付けバラクタと、
    プログラマブルバラクタ装置の実効容量を低減するために、前記複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとすることにより、前記複数のバイナリ重み付けバラクタを制御する複数のビットと
    を備えるプログラマブルバラクタ装置。
  10. 周波数における信号を出力する信号出力と、
    前記信号の前記周波数に作用する入力チューニング電圧と、
    利得と、
    プログラマブルバラクタ装置と
    を備え、
    前記プログラマブルバラクタ装置は、
    複数のバイナリ重み付けバラクタと、
    前記周波数の値にかかわらず前記利得の値を実質的に一定に維持するために、それぞれが前記複数のバイナリ重み付けバラクタの１つに対応し、前記複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとする複数の制御線と
    を備え、前記複数の制御線の１つまたはそれ以上は、前記周波数に比例するカウンタ値に基づいて、前記複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとする、電圧制御発振器。
  11. 前記複数の制御線を制御するバラクタビットを備える制御を更に備える、請求項１０の電圧制御発振器。
  12. 前記プログラマブルバラクタ装置を調整するバイナリ重み付け制御ビットを更に備える、請求項１０の電圧制御発振器。
  13. 論理制御ビットよりも少なくとも１ビット以上のビット数である物理制御ビット、を備える粗同調キャパシタバンクを備える、請求項１０の電圧制御発振器。
  14. イネーブルに固定されたバラクタと、
    複数のバイナリ重み付けバラクタと、
    プログラマブルバラクタ装置の実効容量を低減するために、それぞれが前記複数のバイナリ重み付けバラクタの１つに対応し、前記複数のバイナリ重み付けバラクタの１つまたはそれ以上を選択的にディセーブルとする複数の制御線と、
    ターゲット発振周波数に比例するカウンタ値に基づいて、前記複数の制御線を制御するバラクタビットと
    を備えるプログラマブルバラクタ装置。
  15. 前記プログラマブルバラクタ装置は、ＤＣ結合によりタンク回路に直接接続される、請求項１４のプログラマブルバラクタ装置。
  16. 前記プログラマブルバラクタ装置は、ＡＣ結合により、１つまたはそれ以上の結合キャパシタを介してタンク回路に接続される、請求項１４のプログラマブルバラクタ装置。
  17. 前記複数のバイナリ重み付けバラクタは、３つのバイナリ重み付けバラクタを備える、請求項１４のプログラマブルバラクタ装置。
  18. 前記複数の制御線は、３つの制御線を備える、請求項１４のプログラマブルバラクタ装置。
  19. 前記プログラマブルバラクタ装置を調整するバイナリ重み付け制御ビットを更に備える、請求項１４のプログラマブルバラクタ装置。
  20. 論理制御ビットよりも少なくとも１ビット以上のビット数である物理制御ビット、を備える粗同調キャパシタバンクを備える、請求項１４のプログラマブルバラクタ装置。
  21. 複数のバラクタを設ける手段と、
    プログラマブルバラクタ装置の実効容量を変化させるため、前記複数のバラクタを制御する手段と
    を備えるプログラマブルバラクタ装置。
  22. 前記複数のバラクタを制御する手段は、ターゲット発振周波数に比例するカウンタ値に基づいて、前記複数のバラクタを制御する手段を備える、請求項２１のプログラマブルバラクタ装置。
  23. 粗同調キャパシタバンクを粗同調マッピングする手段を更に備える、請求項２１のプログラマブルバラクタ装置。
  24. 複数のバイナリ重み付けバラクタを設けることと、
    プログラマブルバラクタ装置の実効容量を低減するため、前記複数のバイナリ重み付けバラクタの１つまたはそれ以上をディセーブルとすることと
    を備える、プログラマブルバラクタ装置の実効容量を変化させる方法。
  25. 前記ディセーブルとすることは、ターゲット発振周波数に比例するカウンタ値に基づいて、前記複数のバイナリ重み付けバラクタの１つまたはそれ以上をディセーブルとすることを備える、請求項２４記載のプログラマブルバラクタ装置の実効容量を変化させる方法。
  26. 粗同調キャパシタバンクを粗同調マッピングすることを更に備える、請求項２４のプログラマブルバラクタ装置の実効容量を変化させる方法。
  27. 複数のバイナリ重み付けバラクタを設けるステップと、
    プログラマブルバラクタ装置の実効容量を低減するため、前記複数のバイナリ重み付けバラクタの１つまたはそれ以上をディセーブルとするステップと
    を備える、プログラマブルバラクタ装置の実効容量を変化させる方法。
  28. 前記ディセーブルとするステップは、ターゲット発振周波数に比例するカウンタ値に基づいて、前記複数のバイナリ重み付けバラクタの１つまたはそれ以上をディセーブルとするステップを備える、請求項２７記載のプログラマブルバラクタ装置の実効容量を変化させる方法。
  29. 粗同調キャパシタバンクを粗同調マッピングするステップを更に備える、請求項２７のプログラマブルバラクタ装置の実効容量を変化させる方法。
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