JP4649818B2 - 電圧制御発振器及びｐｌｌ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、インダクタと可変容量とで構成される共振回路を備える電圧制御発振器、及び、このような電圧制御発振器を含めて構成されるＰＬＬ（phase-locked loop）回路に関する。
【０００２】
情報伝送システムの分野においては、伝送情報量の飛躍的増大に対応するために、大容量情報伝送システムの構築が要請されており、伝送ビットレートは向上の一途をたどっている。このような大容量情報伝送システムにおいては、信号伝送に不可欠なクロック信号を発生する発振器を含むＰＬＬ回路は、非常に重要なコンポーネントである。
【０００３】
近年、大容量情報伝送システムにおいてクロック信号を発生する発振器に要求される周波数は１０ＧＨzを越えるものとなっており、クロック信号として純度の高い、すなわち、ジッタの少ない信号が要求されている。周波数の低い領域では、リングオシレータ等で集積回路上での発振器を実現しているが、リングオシレータは、ジッタが大きく、超高周波におけるクロック信号源としては適していない。
【０００４】
このため、１０ＧＨzを超える高周波のクロック信号源としては、集積回路上では、インダクタと可変容量とで構成される共振回路を備える電圧制御発振器が用いられることが多い。この場合には、製造プロセス条件のバラツキ等によって特性にバラツキが発生した場合に何らかの対策が必要となる。例えば、初期状態における制御電圧を調整することにより発振周波数を初期調整する必要がある。
【０００５】
【従来の技術】
図１４はインダクタと可変容量とで構成される共振回路を有する従来の電圧制御発振器の一例を示す回路図である。図１４中、１は共振回路、２は高電圧側の電源電圧ＶＤＤを供給するＶＤＤ電源線、３、４はインダクタ、５、６はバラクタダイオード等の可変容量、７は制御電圧（ＶＣＯＮＴ）入力端子である。
【０００６】
８は共振回路１を負荷とする増幅部であり、９、１０はｎＭＯＳトランジスタ、１１は電流源、１２は低電圧側の電源電圧ＶＳＳを供給するＶＳＳ電源線である。本例では、インダクタ３と可変容量５とでｎＭＯＳトランジスタ９の負荷をなす１つの並列共振回路が構成され、インダクタ４と可変容量６とでｎＭＯＳトランジスタ１０の負荷をなす１つの並列共振回路が構成されている。なお、ＳＣ、／ＳＣは出力される発振信号（クロック信号）である。
【０００７】
図１４に示す従来の電圧制御発振器は、制御電圧ＶＣＯＮＴを変化させることにより可変容量５、６の容量値を変化させ、発振周波数ｆｃを変化させるというものである。発振周波数ｆｃは、インダクタ３、４のインダクタンスをＬ、可変容量５、６の容量値をＣとすると、ｆｃ＝１／２π√ＬＣとなるが、初期状態における発振周波数ｆｃが所要の周波数となるように、初期状態における制御電圧ＶＣＯＮＴの電圧値を調整する必要がある。
【０００８】
図１５は制御電圧ＶＣＯＮＴの電圧値の初期調整方法を説明するための図である。図１５中、Ｗ１は制御電圧ＶＣＯＮＴの可変範囲、Ｑ１は設計中心値での可変容量５、６の制御電圧特性、Ｙ１は設計中心値での可変容量５、６の容量値の可変範囲、Ｑ２は設計中心値からずれた場合の可変容量５、６の制御電圧特性の一例、Ｙ２は可変容量５、６が制御電圧特性Ｑ２を取る場合に使用できる容量値５、６の範囲を示している。
【０００９】
可変容量５、６が制御電圧特性Ｑ１を取る場合には、初期状態における制御電圧ＶＣＯＮＴの電圧値は、可変容量５、６の容量値が中心容量値Ｃ０となる電圧値Ｖ１に調整される。これに対して、可変容量５、６が制御電圧特性Ｑ２を取る場合には、初期状態における制御電圧ＶＣＯＮＴの電圧値は、可変容量５、６が中心容量値Ｃ０となる電圧値Ｖ２に調整される。
【００１０】
ここで、可変容量５、６が制御電圧特性Ｑ２を取る場合において、初期状態における制御電圧ＶＣＯＮＴの電圧値がＶ２になるように調整して所要の発振周波数を得ることができるようにすると、変化させることができる可変容量５、６の範囲は、矢印Ｙ２で示すように狭くなってしまう。
【００１１】
このような状態を予定することは、図１４に示す従来の電圧制御発振器を含むＰＬＬ回路を設計する場合において、製造プロセスの条件や温度変動等の条件による特性変動を考慮した周波数制御装置を設計しようとすると、例えば、帰還制御部の利得設計が困難となり、場合によっては設計不可能となる場合が生じてしまう。なお、可変容量５、６にインダクタを直列接続した電圧制御発振器も提案されているが（例えば、特許文献１参照）、同様の問題点を有している。
【００１２】
かかる問題点を解消するために、電圧制御発振器を図１６に示すように構成することが考えられる。図１６中、１３は共振回路であり、１４はＶＤＤ電源線、１５、１６はインダクタ、１７、１８は可変容量、１９−１、１９−２、１９−ｎ、２０−１、２０−２、２０−ｎは固定容量として使用する可変容量、２１は制御電圧入力端子である。なお、可変容量１９−３〜１９−［ｎ−１］、２０−３〜２０−［ｎ−１］は図示を省略している。
【００１３】
２２は共振回路１３を負荷とする増幅部であり、２３、２４はｎＭＯＳトランジスタ、２５は電流源、２６はＶＳＳ電源線である。また、ＶＡは可変容量１９−１〜１９−ｎ、２０−１〜２０−ｎを固定容量として使用する場合の電圧値、ＶＢは可変容量１９−１〜１９−ｎ、２０−１〜２０−ｎの容量値を極めて小さくして実質的には固定容量としては使用しない場合の電圧値である。
【００１４】
本例では、インダクタ１５と可変容量１７と可変容量１９−１〜１９−ｎの中の固定容量として使用される可変容量とでｎＭＯＳトランジスタ２３の負荷をなす１つの並列共振回路が構成され、インダクタ１６と可変容量１８と可変容量２０−１〜２０−ｎの中の固定容量として使用される可変容量とでｎＭＯＳトランジスタ２４の負荷をなす１つの並列共振回路が構成されている。
【００１５】
図１６に示す参考例の電圧制御発振器においては、発振周波数ｆｃは、インダクタ１５、１６のインダクタンスをＬ、可変容量１７、１８の容量値をＣａ、可変容量１９−１〜１９−ｎ、２０−１〜２０−ｎを固定容量として使用する場合の各容量値をＣｂ、可変容量１９−１〜１９−ｎ、２０−１〜２０−ｎの中の固定容量として使用する可変容量の数を２ｎとすると、ｆｃ＝１／２π√Ｌ（Ｃａ＋ｎＣｂ）となるが、共振回路１３を構成する２個の並列共振回路の容量値の制御電圧特性を調整する必要がある。
【００１６】
図１７は共振回路１３を構成する２個の並列共振回路の容量値の制御電圧特性の初期調整方法を説明するための図である。図１７中、Ｗ２は制御電圧ＶＣＯＮＴの可変範囲、Ｑ３は設計中心値での共振回路１３を構成する２個の並列共振回路の容量値の制御電圧特性を示しており、図１６に示す参考例の電圧制御発振器は、例えば、可変容量１７、１８が制御電圧特性としてＱ４を取る場合には、可変容量１９−１〜１９−ｎ、２０−１〜２０−ｎの中から固定容量として使用する可変容量を選択し、共振回路１３を構成する２個の並列共振回路の容量値の制御電圧特性をＱ３又はこれに近い特性に調整するというものである。
【００１７】
【特許文献１】
特開平１１−９７９２８号公報
【００１８】
【発明が解決しようとする課題】
図１６に示す参考例の電圧制御発振器においては、共振回路１３を構成する容量の一部を初期調整のために固定成分として与えてしまうために、発振周波数の可変範囲、すなわち、共振回路１３を構成する容量の可変範囲を制限してしまうことになる。例えば、図１７に示すように、共振回路１３を構成する２個の並列共振回路の容量値の制御電圧特性をＱ４からＱ３に調整した場合には、共振回路１３を構成する２個の並列共振回路の容量値の可変範囲は、矢印Ｙ３で示すように制限されてしまう。なお、Ｙ４は設計中心値での共振回路１３を構成する２個の並列共振回路の容量値の可変範囲を示している。
【００１９】
したがって、図１６に示す参考例の電圧制御発振器を含むＰＬＬ回路を設計する場合において、製造プロセスの条件や温度変動等の条件による特性変動を考慮した周波数制御装置を設計しようとすると、例えば、帰還制御部の利得設計が困難となり、場合によっては、設計不可能となる場合が生じてしまうという問題点がある。
【００２０】
本発明は、かかる点に鑑み、製品ごとに可変容量に特性上のバラツキがある場合であっても、設計した周波数範囲と同一又は略同一の範囲で発振周波数を変化させることができるようにし、周波数制御装置の設計を容易に行うことができるようにした電圧制御発振器、及び、この電圧制御発振器を使用してクロック信号として、純度の高い、すなわち、ジッタの少ない信号を得ることができるようにしたＰＬＬ回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の電圧制御発振器は、インダクタと、制御電圧により容量値を可変とされた複数の可変容量を有する共振回路を備える電圧制御発振器であって、可変容量設定信号により選択動作を制御され、前記複数の可変容量の中から制御電圧を供給する可変容量を選択する可変容量選択部を備えるというものである。
【００２２】
本発明のＰＬＬ回路は、本発明の電圧制御発振器と、本発明の電圧制御発振器の発振周波数を制御する周波数制御装置を備えるというものである。
【００２３】
【発明の実施の形態】
以下、図１〜図１３を参照して、本発明の電圧制御発振器の第１、第２実施形態及び本発明のＰＬＬ回路の第１実施形態〜第５実施形態について説明する。
【００２４】
（本発明の電圧制御発振器の第１実施形態・・図１〜図３）
図１は本発明の電圧制御発振器の第１実施形態を示す回路図である。図１中、２７は共振回路であり、２８はＶＤＤ電源線、２９、３０はインダクタ、３１−ｉ、３２−ｉは可変容量である。但し、ｉ＝１、２、…、ｎであり、以下、同様である。なお、可変容量３１−３〜３１−（ｎ−１）、３２−３〜３２−（ｎ−１）は図示を省略している。
【００２５】
また、３３は可変容量設定信号Ｓ１〜Ｓｎにより制御されて可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎの中から使用する可変容量を選択する可変容量選択部、３４は制御電圧入力端子である。３５は共振回路２７を負荷とする増幅部であり、３６、３７はｎＭＯＳトランジスタ、３８は電流源、３９はＶＳＳ電源線である。
【００２６】
本発明の電圧制御発振器の第１実施形態においては、インダクタ２９と、可変容量３１−１〜３１−ｎの中の使用される可変容量（後述するように、制御電圧ＶＣＯＮＴが供給される可変容量）とでｎＭＯＳトランジスタ３６の負荷をなす１つの並列共振回路が構成され、インダクタ３０と、可変容量３２−１〜３２−ｎの中の使用される可変容量（後述するように、制御電圧ＶＣＯＮＴが供給される可変容量）とでｎＭＯＳトランジスタ３７の負荷をなす１つの並列共振回路が構成されている。
【００２７】
図２は可変容量選択部３３の構成を示す回路図である。図２中、４０−ｉはｎＭＯＳトランジスタとｐＭＯＳトランジスタからなるアナログ・スイッチ、４１−ｉは可変容量設定信号Ｓｉを反転するインバータである。但し、アナログ・スイッチ４０−３〜４０−（ｎ−１）及びインバータ４１−３〜４１−（ｎ−１）は図示を省略している。アナログ・スイッチ４０−ｉは、可変容量設定信号Ｓｉ＝ＨレベルのときはＯＮ、可変容量設定信号Ｓｉ＝ＬレベルのときはＯＦＦとなる。
【００２８】
４２はＶＤＤ電源線、４３−ｉはｎＭＯＳトランジスタとｐＭＯＳトランジスタからなるアナログ・スイッチ、４４−ｉは可変容量設定信号Ｓｉを反転するインバータである。但し、アナログ・スイッチ４３−３〜４３−（ｎ−１）及びインバータ４４−３〜４４−（ｎ−１）は図示を省略している。アナログ・スイッチ４３−ｉは、可変容量設定信号Ｓｉ＝ＨレベルのときはＯＦＦ、可変容量設定信号Ｓｉ＝ＬレベルのときはＯＮとなる。
【００２９】
このように構成された可変容量選択部３３においては、可変容量３１−ｉ、３２−ｉが使用される場合には、可変容量設定信号Ｓｉ＝Ｈレベルとされ、アナログ・スイッチ４０−ｉ＝ＯＮ、アナログ・スイッチ４３−ｉ＝ＯＦＦとされる。この結果、可変容量３１−ｉはインダクタ２９と制御電圧入力端子３４との間に接続されると共に、可変容量３２−ｉはインダクタ３０と制御電圧入力端子３４との間に接続され、これら可変容量３１−ｉ、３２−ｉには制御電圧ＶＣＯＮＴが供給されることになる。
【００３０】
これに対して、可変容量３１−ｉ、３２−ｉが不使用とされる場合には、可変容量設定信号Ｓｉ＝Ｌレベルとされ、アナログ・スイッチ４０−ｉ＝ＯＦＦ、アナログ・スイッチ４３−ｉ＝ＯＮとされる。この結果、可変容量３１−ｉはインダクタ２９とＶＤＤ電源線４２との間に接続されると共に、可変容量３２−ｉはインダクタ３０とＶＤＤ電源線４２との間に接続され、これら可変容量３１−ｉ、３２−ｉには電源電圧ＶＤＤが供給され、可変容量３１−ｉ、３２−ｉの容量値は最小値とされる。
【００３１】
図３は共振回路２７を構成する２個の並列共振回路が取り得る容量値の制御電圧特性を示す図である。図３中、Ｗ３は制御電圧ＶＣＯＮＴの可変範囲、Ｑ５は設計中心値の制御電圧特性、Ｐｉは可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎの各々からなる２個の可変容量部から各々ｉ個の可変容量を選択した場合の制御電圧特性を示している。但し、制御電圧特性Ｐ４〜Ｐｍ−１、Ｐｍ＋１〜Ｐｎ−１は図示を省略している。なお、制御電圧特性Ｐ１〜Ｐｍの図上、右端の部分は、厳密には若干の差をもって、Ｐ１＜Ｐ２＜…＜Ｐｎとなっているが、説明の都合上、Ｐ１＝Ｐ２＝…＝Ｐｎとしている。
【００３２】
このように、本発明の電圧制御発振器の第１実施形態においては、可変容量設定信号Ｓ１〜Ｓｎを変化させることにより、共振回路２７を構成する２個の並列共振回路の容量値の制御電圧特性として、傾きが順に異なるｎ個の制御電圧特性Ｐ１〜Ｐｎを得ることができるので、これら制御電圧特性Ｐ１〜Ｐｎの中から、その中心容量値が設計上での中心容量値Ｃ０と同一又は略同一となるものを選択することができる。
【００３３】
したがって、本発明の電圧制御発振器の第１実施形態によれば、製品ごとに可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎに特性上のバラツキがある場合であっても、これら特性上のバラツキを吸収し、制御電圧ＶＣＯＮＴの中心値で共振回路２７を構成する２個の並列共振回路の中心容量値を設計上の中心容量値Ｃ０と同一又は略同一とし、発振周波数の範囲として所要の周波数範囲と同一又は略同一の範囲を得ることができるので、本発明の電圧制御発振器の第１実施形態を含むＰＬＬ回路を設計する場合において、周波数制御装置の設計を容易に行うことができる。
【００３４】
（本発明の電圧制御発振器の第２実施形態・・図４〜図７）
図４は本発明の電圧制御発振器の第２実施形態を示す回路図である。本発明の電圧制御発振器の第２実施形態は、図１に示す本発明の電圧制御発振器の第１実施形態が備える共振回路２７と回路構成の異なる共振回路４５を設け、その他については、図１に示す本発明の電圧制御発振器の第１実施形態と同様に構成したものである。
【００３５】
共振回路４５において、４６−ｉ、４７−iは容量値の制御電圧特性の極性（傾き）を可変容量３１−ｉ、３２−ｉと逆方向とする可変容量である。但し、可変容量４６−３〜４６−（ｎ−１）、４７−３〜４７−（ｎ−１）は図示を省略している。４８は可変容量設定信号Ｓ１〜Ｓｎにより制御されて可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎの中から使用する可変容量を選択する可変容量選択部である。
【００３６】
すなわち、共振回路４５は、容量値の制御電圧特性の極性を可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎと逆方向とする可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎと、可変容量設定信号Ｓ１〜Ｓｎにより制御されて可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎの中から使用する可変容量を選択する可変容量選択部４８を設け、その他については、図１に示す共振回路２７と同様に構成したものである。
【００３７】
図５は可変容量選択部４８の構成を示す回路図である。図５中、４９−ｉはｎＭＯＳトランジスタとｐＭＯＳトランジスタからなるアナログ・スイッチ、５０−ｉは可変容量設定信号Ｓｉを反転するインバータである。但し、アナログ・スイッチ４９−３〜４９−（ｎ−１）及びインバータ５０−３〜５０−（ｎ−１）は図示を省略している。アナログ・スイッチ４９−ｉは、可変容量設定信号Ｓｉ＝ＨレベルのときはＯＮ、可変容量設定信号Ｓｉ＝ＬレベルのときはＯＦＦとなる。
【００３８】
５１はＶＤＤ電源線、５２−ｉはｎＭＯＳトランジスタとｐＭＯＳトランジスタからなるアナログ・スイッチ、５３−ｉは可変容量設定信号Ｓｉを反転するインバータである。但し、アナログ・スイッチ５２−３〜５２−（ｎ−１）及びインバータ５３−３〜５３−（ｎ−１）は図示を省略している。アナログ・スイッチ５２−ｉは、可変容量設定信号Ｓｉ＝ＨレベルのときはＯＦＦ、可変容量設定信号Ｓｉ＝ＬレベルのときはＯＮとなる。
【００３９】
このように構成された可変容量選択部４８においては、可変容量設定信号Ｓｉ＝Ｈレベルとされると、アナログ・スイッチ４９−ｉ＝ＯＮ、アナログ・スイッチ５２−ｉ＝ＯＦＦとなる。この結果、可変容量４６−ｉはインダクタ２９と制御電圧入力端子３４との間に接続されると共に、可変容量４７−ｉはインダクタ３０と制御電圧入力端子３４との間に接続され、これら可変容量４６−ｉ、４７−ｉには制御電圧ＶＣＯＮＴが供給されることになる。
【００４０】
これに対して、可変容量設定信号Ｓｉ＝Ｌレベルとされると、アナログ・スイッチ４９−ｉ＝ＯＦＦ、アナログ・スイッチ５２−ｉ＝ＯＮとされる。この結果、可変容量４６−ｉはインダクタ２９とＶＤＤ電源線５１との間に接続されると共に、可変容量４７−ｉはインダクタ３０とＶＤＤ電源線５１との間に接続され、これら可変容量４６−ｉ、４７−ｉには電源電圧ＶＤＤが供給され、可変容量４６−ｉ、４７−ｉの容量値は最小値となる。
【００４１】
したがって、本発明の電圧制御発振器の第２実施形態においては、可変容量設定信号Ｓｉ＝Ｈレベルとされると、可変容量３１−ｉ、３２−ｉ、４６−ｉ、４７−ｉは選択され、可変容量設定信号Ｓｉ＝Ｌレベルとされると、可変容量３１−ｉ、３２−ｉ、４６−ｉ、４７−ｉは非選択とされる。
【００４２】
図６は可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎの各々からなる２個の可変容量部が取り得る容量値の制御電圧特性を示す図である。図６中、Ｒｉは可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎの各々からなる２個の可変容量部から各々ｉ個の可変容量を選択した場合の制御電圧特性を示している。但し、制御電圧特性Ｒ３〜Ｒｎ−１は図示を省略している。
【００４３】
図７は本発明の電圧制御発振器の第２実施形態の効果を説明するための図である。Ｑ５は共振回路４５を構成する２個の並列共振回路の容量値の設計中心値の制御電圧特性、Ｐｍは可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎの各々からなる２個の可変容量部から各々ｍ個の可変容量を選択した場合の２個の可変容量部の容量値の制御電圧特性であり、この例では、制御電圧特性Ｐｍの場合の中心容量値が設計上の中心容量値Ｃ０と一致した場合を示している。
【００４４】
この場合において、可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎがない場合には、共振回路４５の容量値の制御電圧特性としてＰｍが選択されることになる。この場合、発振周波数を設計値通りの周波数範囲で変化させることができるが、制御電圧特性Ｐｍ、Ｑ５の傾きは一致しないので、ＰＬＬ回路を構成する場合には、発振周波数の変動に対する帰還応答特性が一定となるように、周波数制御装置を構成する帰還制御部に利得可変型の利得制御部を使用する必要があり、その分、周波数制御装置の回路構成が複雑になってしまう。
【００４５】
ところが、本発明の電圧制御発振器の第２実施形態においては、容量値の制御電圧特性の極性を可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎと逆方向にする可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎを設けている。この結果、可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎの各々からなる２個の可変容量部の容量値の制御電圧特性がＰｍとなる場合には、可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎからなる２個の可変容量部の容量値の制御電圧特性をＲｍとすることができる。
【００４６】
この場合、可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎの容量値を適当な値としておくことにより、共振回路４５を構成する並列共振回路の容量値の制御電圧特性がＱ５と同一又はこれと略同一の特性Ｑ６となるようにすることができる。
【００４７】
すなわち、本発明の電圧制御発振器の第２実施形態によれば、製品ごとに可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎ、４６−１〜４６−ｎ、４７−１〜４７−ｎに特性上のバラツキがある場合であっても、これら特性上のバラツキを吸収し、制御電圧ＶＣＯＮＴの中心値で共振回路４５を構成する２個の並列共振回路の中心容量値を設計上の中心容量値Ｃ０と同一又は略同一にし、発振周波数の範囲として所要の周波数範囲と同一ないし略同一の範囲を得ることができる。
【００４８】
したがって、本発明の電圧制御発振器の第２実施形態を含むＰＬＬ回路を設計する場合において、周波数制御装置の設計を容易に行うことができる。しかも、周波数制御装置を構成する帰還制御部に利得可変型でない帰還制御部を設けることができ、周波数制御装置の回路構成を簡略化することができる。
【００４９】
（本発明のＰＬＬ回路の第１実施形態・・図８）
図８は本発明のＰＬＬ回路の第１実施形態を示す回路図である。図８中、５４は本発明の電圧制御発振器の第１実施形態、５５は電圧制御発振器５４の発振周波数ｆｃを制御する周波数制御装置である。
【００５０】
周波数制御装置５５において、５６は可変容量設定信号Ｓ１〜Ｓｎを発生する可変容量設定部、５７は基準信号を発生する基準信号発生部、５８は電圧制御発振器５４から出力される発振信号と基準信号との位相差及び周波数差を検出する位相周波数検出部、５９は位相周波数検出部５８の出力に応答して制御電圧ＶＣＯＮＴを電圧制御発振器５４に供給する帰還制御部である。
【００５１】
帰還制御部５９は、可変容量設定信号Ｓ１〜Ｓｎに応じて帰還利得を可変する利得可変型の帰還制御部であり、これは、例えば、利得加算型の増幅回路を用いて構成することができるし、あるいは、チャージポンプの電流値を制御するような構成としても良い。
【００５２】
本発明のＰＬＬ回路の第１実施形態においては、電圧制御発振器５４の共振回路２７を構成する２個の並列共振回路の容量値の制御電圧特性は可変容量設定部５６から供給される可変容量設定信号Ｓ１〜Ｓｎにより設定される。なお、可変容量設定信号Ｓ１〜Ｓｎの値の設定は人手により行われる。
【００５３】
そして、電圧制御発振器５４から出力される発振信号と基準信号発生部５７から出力される基準信号の位相差及び周波数差が位相周波数検出部５８で検出され、その検出信号が帰還制御部５９に供給され、帰還制御部５９からは電圧制御発振器５４から出力される発振信号と基準信号発生部５７から出力される基準信号の位相差及び周波数差を一致させるような制御電圧ＶＣＯＮＴが電圧制御発振器５４に供給される。
【００５４】
ここで、帰還制御部５９は、制御電圧ＶＣＯＮＴとして、電圧制御発振器５４の共振回路２７を構成する２個の並列共振回路の容量値の制御電圧特性の傾きが設計上の制御電圧特性に比較して大きい場合には、利得可変型でない場合に比べて絶対値が小さい電圧を出力し、電圧制御発振器５４の共振回路２７を構成する２個の並列共振回路の容量値の制御電圧特性の傾きが設計上の制御電圧特性に比較して小さい場合には、利得可変型でない場合に比べて絶対値が大きい制御電圧を出力し、発振周波数変動に対する帰還応答特性が一定となるように動作する。
【００５５】
以上のように、本発明のＰＬＬ回路の第１実施形態によれば、本発明の電圧制御発振器の第１実施形態５４を使用しているので、製品ごとに可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎに特性上のバラツキがある場合であっても、これら特性上のバラツキを吸収し、制御電圧ＶＣＯＮＴの中心値で共振回路２７を構成する２個の並列共振回路の容量値を設計上の中心容量値Ｃ０と同一又は略同一にし、発振周波数の範囲として所要の周波数範囲と同一又は略同一の範囲を得ることができる。したがって、周波数制御装置５５の設計を容易に行うことができると共に、クロック信号として、純度の高い、すなわち、ジッタの少ない信号を得ることができる。
【００５６】
（本発明のＰＬＬ回路の第２実施形態・・図９）
図９は本発明のＰＬＬ回路の第２実施形態を示す回路図である。本発明のＰＬＬ回路の第２実施形態は、図８に示す本発明のＰＬＬ回路の第１実施形態が備える周波数制御装置５５と回路構成の異なる周波数制御装置６０を設け、その他については、図８に示す本発明のＰＬＬ回路の第１実施形態と同様に構成したものである。
【００５７】
周波数制御装置６０は、位相周波数検出部５８により得られる周波数比較信号をフィルタを通さずに可変容量設定部５６に供給し、可変容量設定部５６は、周波数比較信号に基づいて、電圧制御発振器５４において設定する可変容量の数を発振周波数ｆｃが所要の周波数になる方向に（発振周波数ｆｃが基準信号の周波数ｆｒより高い場合には、可変容量値を大きくする方向に、逆であれば、小さくする方向）に制御するように動作するものとし、その他については、図８に示す周波数制御装置５５と同様に構成したものである。
【００５８】
本発明のＰＬＬ回路の第２実施形態によれば、本発明の電圧制御発振器の第１実施形態５４を使用しているので、製品ごとに可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎに特性上のバラツキがある場合であっても、これら特性上のバラツキを吸収し、制御電圧ＶＣＯＮＴの中心値で共振回路２７を構成する２個の並列共振回路の中心容量値を設計上の中心容量値Ｃ０と同一又は略同一にし、発振周波数の範囲として所要の周波数範囲と同一又は略同一の周波数範囲を得ることができる。
【００５９】
したがって、周波数制御装置６０の設計を容易に行うことができると共に、クロック信号として、純度の高い、すなわち、ジッタの少ない信号を得ることができる。しかも、電圧制御発振器５４の共振回路２７の可変容量の設定を自動的に行うことができる。
【００６０】
（本発明のＰＬＬ回路の第３実施形態・・図１０、図１１）
図１０は本発明のＰＬＬ回路の第３実施形態を示す回路図である。本発明のＰＬＬ回路の第３実施形態は、図９に示す本発明のＰＬＬ回路の第２実施形態が備える周波数制御装置６０と回路構成の異なる周波数制御装置６１を設け、その他については、図９に示す本発明のＰＬＬ回路の第２実施形態と同様に構成したものである。
【００６１】
周波数制御装置６１は、可変容量設定部としてアップ・ダウン・カウンタ６２を設け、位相周波数検出部５８から出力されるフィルタを通した位相周波数比較信号をアップ・ダウン・カウンタ６２に供給し、アップ・ダウン・カウンタ６２は、その出力で電圧制御発振器５４において設定する可変容量の数を発振周波数ｆｃが所要周波数になる方向に制御するようにし、その他については、図９に示す周波数制御装置６０と同様に構成したものである。
【００６２】
本発明のＰＬＬ回路の第３実施形態では、電圧制御発振器５４の共振回路２７を構成する２個の並列共振回路は、それぞれ、ｎ個の可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎを備えているが、ｎ＝２kとし、２個の並列共振回路のそれぞれにおいて、２k個の可変容量を２k-1個のグループＡk-1、２k-2個のグループＡk-2、２k-3個のグループＡk-3、…、２個のグループＡ1、１個のグループＡ0にグループ化する。
【００６３】
アップ・ダウン・カウンタ６２は、その計数出力をｋビットとし、２k-1の桁から２0の桁に向かって順に各ビットをグループＡk-1、Ａk-2、…、Ａ0に対応させ、その計数出力の２j（但し、ｊ＝０、１、…、ｋ−１）の桁が“１”のときは、グループＡjの可変容量を選択し、“０”のときは、グループＡjの可変容量を選択しないように電圧制御発振器５４の可変容量選択部３３を制御すると共に、固定出力として、グループＡk-1、Ａk-2、…、Ａ0に入らない１個の可変容量については、常に選択するように可変容量選択部３３を制御するものとする。
【００６４】
図１１はアップ・ダウン・カウンタ６２の可変容量設定動作を説明するための図である。アップ・ダウン・カウンタ６２は、計数出力の初期値を［１００…００］とし、２k-1の桁のみを“１”とする。この結果、電圧制御発振器５４の共振回路２７を構成する２個の並列共振回路では、グループＡk-1のｋ−１個の可変容量が選択される。
【００６５】
次に、位相周波数検出部５８の比較出力が発振周波数ｆｃ＞基準周波数ｆｒを示しているときは、アップ・ダウン・カウンタ６２は、計数出力を［１１０…００］とし、グループＡk-1、Ａk-2の２k-1＋２k-2個の可変容量が選択されるようにする。これに対して、位相周波数検出部５８の比較出力が発振周波数ｆｃ＜基準周波数ｆｒを示しているときは、アップ・ダウン・カウンタ６２は、計数出力を［０１０…００］とし、グループＡk-2の２k-2個の可変容量が選択されるようにする。以下、同様の動作を２0の桁まで行う。
【００６６】
例えば、ｎ＝１６の場合、電圧制御発振器５４の共振回路２７を構成する２個の並列共振回路は、それぞれ、１６個の可変容量を備えていることになるが、この場合には、２個の並列共振回路のそれぞれにおいて、１６個の可変容量を８個のグループＡ3、４個のグループＡ2、２個のグループＡ1、１個のグループＡ0にグループ化する。
【００６７】
そして、アップ・ダウン・カウンタ６２は、計数出力を４ビットとし、２3の桁から２0の桁に向かって順に各ビットをグループＡ3、Ａ2、Ａ1、Ａ0に対応させ、計数出力の２j（但し、ｊ＝０、１、２、３）の桁が“１”のときは、グループＡjの可変容量を選択し、“０”のときは、グループＡjの可変容量を選択しないように電圧制御発振器５４の可変容量選択部３３を制御すると共に、固定出力として、グループＡ3、Ａ2、Ａ1、Ａ0に入らない１個の可変容量については、常に選択するように可変容量選択部３３を制御するものとする。
【００６８】
ここで、アップ・ダウン・カウンタ６２は、計数出力の初期値を［１０００］とし、計数出力の２3の桁のみを“１”とする。この結果、電圧制御発振器５４の共振回路２７を構成する２個の並列共振回路においては、グループＡ3の８個の可変容量が選択されることになる。
【００６９】
次に、位相周波数検出部５８の出力が発振周波数ｆｃ＞基準周波数ｆｒを示しているときは、アップ・ダウン・カウンタ６２は、出力を［１１００］とし、グループＡ3、Ａ2の８＋４＝１２個の可変容量が選択されるようにする。これに対して、位相周波数検出部５８の比較出力が発振周波数ｆｃ＜基準周波数ｆｒを示しているときは、アップ・ダウン・カウンタ６２は、出力を［０１００］とし、グループＡ2の４個の可変容量が選択されるようにする。以下、同様の動作を２0の桁まで行う。
【００７０】
本発明のＰＬＬ回路の第３実施形態によれば、本発明の電圧制御発振器の第１実施形態５４を使用しているので、製品ごとに可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎに特性上のバラツキがある場合であっても、これら特性上のバラツキを吸収し、制御電圧ＶＣＯＮＴの中心値で共振回路２７を構成する２個の並列共振回路の中心容量値を設計上の中心容量値Ｃ０と同一又は略同一にし、発振周波数の範囲として所要の周波数範囲と同一又は略同一の周波数範囲を得ることができる。
【００７１】
したがって、周波数制御装置６１の設計を容易に行うことができると共に、クロック信号として、純度の高い、すなわち、ジッタの少ない信号を得ることができる。しかも、電圧制御発振器５４の共振回路２７の可変容量の設定を自動的に行うことができる。
【００７２】
（本発明のＰＬＬ回路の第４実施形態・・図１２）
図１２は本発明のＰＬＬ回路の第４実施形態を示す回路図である。本発明のＰＬＬ回路の第４実施形態は、図１０に示すＰＬＬ回路の第３実施形態が備える周波数制御装置６１と回路構成の異なる周波数制御装置６３を設け、その他については、図１０に示すＰＬＬ回路の第３実施形態と同様に構成したものである。
【００７３】
周波数制御装置６３は、固定電位発生部６４と、極性判定部６５と、切り替え部６６を設け、切り替え部６６の出力を電圧制御発振器５４の制御電圧入力端子３４に供給するようにし、その他については、図１０に示す周波数制御装置６１と同様に構成したものである。
【００７４】
固定電位発生部６４は、制御電圧ＶＣＯＮＴの可変範囲の中心電圧ＶＤを出力するものである。極性判定部６５は、アップ・ダウン・カウンタ６２の計数出力の最下位ビットの値の変化を監視し、これが初期値の後の最初の決定値から変化したときは、発振周波数ｆｃの基準周波数ｆｒに対する高低が逆方向に遷移したと判定するものである。
【００７５】
切り替え部６６は、極性判定部６５の出力により制御されて固定電位発生部６４が出力する固定電位ＶＤ又は帰還制御部５９が出力する制御電圧ＶＣＯＮＴのいずれかを選択して電圧制御発振器５４の制御電圧入力端子３４に供給するものである。
【００７６】
極性判定部６５は、アップ・ダウン・カウンタ６２の計数出力の最下位ビットの値が初期値の後の最初の決定値から変化しない間は、固定電位ＶＤを電圧制御発振器５４の制御電圧入力端子３４に供給し、アップ・ダウン・カウンタ６２の計数出力の最下位ビットの値が初期値の後の最初の決定値から変化したときは、制御電圧ＶＣＯＮＴを電圧制御発振器５４の制御電圧入力端子３４に供給するように切り替え部６６を制御する。なお、極性判定部６５は、例えば、データ入力が切断されて発振信号に同期はずれが起こった場合等、所定の場合にはリセットされる。
【００７７】
本発明のＰＬＬ回路の第４実施形態によれば、本発明の電圧制御発振器の第１実施形態５４を使用しているので、製品ごとに可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎに特性上のバラツキがある場合であっても、これら特性上のバラツキを吸収し、制御電圧ＶＣＯＮＴの中心値で共振回路２７を構成する２個の並列共振回路の中心容量値を設計上の中心容量値Ｃ０と同一又は略同一にし、発振周波数の範囲として所要の周波数範囲と同一又は略同一の周波数範囲を得ることができる。
【００７８】
したがって、周波数制御装置６１の設計を容易に行うことができると共に、クロック信号として、純度の高い、すなわち、ジッタの少ない信号を得ることができる。しかも、電圧制御発振器５４の共振回路２７の可変容量の設定を自動的に行うことができる。また、発振周波数ｆｃがある一定の範囲に入った後に、期間制御部５９による制御電圧ＶＣＯＮＴを電圧制御発振器５４に供給するようにしているので、動作の安定化を図ることができる。
【００７９】
（本発明のＰＬＬ回路の第５実施形態・・図１３）
図１３は本発明のＰＬＬ回路の第５実施形態を示す回路図である。本発明のＰＬＬ回路の第５実施形態は、図１２に示すＰＬＬ回路の第４実施形態が備える周波数制御装置６３と回路構成の異なる周波数制御装置６７を設け、その他については、図１２に示すＰＬＬ回路の第４実施形態と同様に構成したものである。
【００８０】
周波数制御装置６７は、制御値記憶部６８を設け、制御値記憶部６８にアップ・ダウン・カウンタ６２の計数出力の最下位ビットの値が初期値の後の最初の決定値から変化したときのアップ・ダウン・カウンタ６２の計数出力を記憶させ、発振信号に同期はずれが起こった場合等、所定の場合には、制御値記憶部６８に記憶している値を再度、アップ・ダウン・カウンタ６２にロードして位相比較動作に入るようにし、その他については、図１２に示す周波数制御装置６３と同様に構成したものである。
【００８１】
本発明のＰＬＬ回路の第５実施形態によれば、本発明の電圧制御発振器の第１実施形態５４を使用しているので、製品ごとに可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎに特性上のバラツキがある場合であっても、これら特性上のバラツキを吸収し、制御電圧ＶＣＯＮＴの中心値で共振回路２７を構成する２個の並列共振回路の中心容量値を設計上の中心容量値Ｃ０と同一又は略同一にし、発振周波数の範囲として所要の周波数範囲と同一又は略同一の周波数範囲を得ることができる。
【００８２】
したがって、周波数制御装置６７の設計を容易に行うことができると共に、クロック信号として、純度の高い、すなわち、ジッタの少ない信号を得ることができる。しかも、電圧制御発振器５４の共振回路２７の可変容量の設定を自動的に行うことができる。また、発振周波数ｆｃがある一定の範囲に入った後に、期間制御部５９による制御電圧ＶＣＯＮＴを電圧制御発振器５４に供給するようにしているので、動作の安定化を図ることができる。更に、発振信号に同期はずれが生じた場合の周波数引き込みまでの時間を短縮することができる。
【００８３】
なお、本発明の電圧制御発振器の第１実施形態及び第２実施形態においては、共振回路を差動負荷とした場合について説明しているが、本発明の電圧制御発振器は、インダクタと可変容量とで構成される共振回路を有する電圧制御発振器に広く適用することができる。
【００８４】
また、本発明のＰＬＬ回路の第１実施形態〜第５実施形態においては、電圧制御発振器として、本発明の電圧制御発振器の第１実施形態を使用しているが、本発明の電圧制御発振器の第２実施形態を使用する場合には、帰還制御部は、利得可変型でない帰還制御部で足りる。
【００８５】
また、本発明のＰＬＬ回路の第３実施形態〜第５実施形態においては、アップ・ダウン・カウンタ６２は、その計数出力の２jの桁が“１”のときはグループＡjの可変容量を選択し、“０”のときはグループＡjの可変容量を選択しないように電圧制御発振器５４の可変容量選択部３３を制御するようにした場合について説明したが、計数出力の初期値を［０００…０１］又は［１００…００］とし、位相周波数検出部５８の出力に応じて１ずつインクリメント又はディクリメントさせるように構成しても良い。
【００８６】
このようにする場合、本発明のＰＬＬ回路の第３実施形態〜第５実施形態においては、アップ・ダウン・カウンタ６２の計数出力をデコードして可変容量設定信号Ｓ１〜Ｓｎを出力する可変容量設定信号発生部が必要となる。更に、本発明の第４実施形態及び第５実施形態においては、極性判定部６５は、アップ・ダウン・カウンタ６２の計数出力の全ビット又は位相周波数検出部５８の出力から発振周波数ｆｃの基準周波数ｆｒに対する高低が逆方向に遷移したか否かを判定するように構成する必要がある。
【００８７】
ここで、本発明の電圧制御発振器及びＰＬＬ回路を整理すると、本発明の電圧制御発振器及びＰＬＬ回路には、以下に述べる電圧制御発振器及びＰＬＬ回路が含まれる。
【００８８】
（付記１）インダクタと、制御電圧により容量値を可変とされた複数の可変容量を有する共振回路を備える電圧制御発振器であって、可変容量設定信号により選択動作を制御され、前記複数の可変容量の中から前記制御電圧を供給する可変容量を選択する可変容量選択部を備えることを特徴とする電圧制御発振器。
【００８９】
（付記２）前記複数の可変容量の各々は、前記制御電圧に対する容量変化の極性が異なる２つの可変容量からなることを特徴とする付記１記載の電圧制御発振器。
【００９０】
（付記３）インダクタと、制御電圧により容量値を可変とされた複数の可変容量を有する共振回路を備える電圧制御発振器と、該電圧制御発振器の発振周波数を制御する周波数制御装置を有するＰＬＬ回路であって、前記電圧制御発振器は、可変容量設定信号により選択動作を制御され、前記複数の可変容量の中から前記制御電圧を供給する可変容量を選択する可変容量選択部を備えることを特徴とするＰＬＬ回路。
【００９１】
（付記４）前記周波数制御装置は、前記可変容量設定信号を発生する可変容量設定部と、基準信号を発生する基準信号発生部と、前記電圧制御発振器から出力される発振信号と前記基準信号との位相差及び周波数差を検出する位相周波数検出部と、前記可変容量設定信号に応じて帰還利得を可変とされ、前記位相周波数検出部の出力に応答して前記制御電圧を前記電圧制御発振器に供給する帰還制御部を備えることを特徴とする付記３記載のＰＬＬ回路。
【００９２】
（付記５）前記可変容量設定部は、前記複数の可変容量のうち、前記制御電圧を供給する可変容量の設定に必要な情報を前記位相周波数検出部から得るようにされていることを特徴とする付記４記載のＰＬＬ回路。
【００９３】
（付記６）前記可変容量設定部は、アップ・ダウン・カウンタから構成されていることを特徴とする付記５記載のＰＬＬ回路。
【００９４】
（付記７）前記アップ・ダウン・カウンタは、計数出力のビット数をｋビットとし、周波数比較による計数を最上位のビットから順に変化させる構成とされていることを特徴とする付記６記載のＰＬＬ回路。
【００９５】
（付記８）固定電位を発生する固定電位発生部と、前記発振信号の周波数の前記基準信号の周波数に対する高低が逆方向に遷移したか否かを判定する極性判定部と、該極性判定部に制御されて前記固定電位発生部が出力する固定電位又は前記帰還制御部が出力する制御電圧のいずれかを選択して前記電圧制御発振器の制御電圧入力端子に供給する切り替え部を有し、前記極性判定部は、前記発振信号の周波数の前記基準信号の周波数に対する高低が逆方向に遷移しない間は、前記固定電位発生部が出力する固定電位を前記電圧制御発振器の制御電圧入力端子に供給し、前記発振信号の周波数の前記基準信号の周波数に対する高低が逆方向に遷移したときは、前記帰還制御部が出力する制御電圧を前記電圧制御発振器の制御電圧入力端子に供給するように、前記切り替え部を制御することを特徴とする付記７記載のＰＬＬ回路。
【００９６】
（付記９）前記極性判定部は、前記アップ・ダウン・カウンタの計数出力の最下位ビットの値が初期値の後の最初の決定値から変化したときは、前記発振信号の周波数の前記基準信号の周波数に対する高低が逆方向に遷移したと判定することを特徴とする付記８記載のＰＬＬ回路。
【００９７】
（付記１０）前記アップ・ダウン・カウンタの計数出力を記憶する制御値記憶部を設け、前記アップ・ダウン・カウンタに、所定の条件下において前記制御値記憶部の記憶値を強制的に入力することを特徴とする付記９記載のＰＬＬ回路。
【００９８】
【発明の効果】
以上のように、本発明の電圧制御発振器によれば、製品ごとに可変容量に特性上のバラツキがある場合であっても、この特性上のバラツキを吸収し、制御電圧の中心値で共振回路の中心容量値を設計上の中心容量値と同一ないし略同一にし、発振周波数の範囲として所要の周波数範囲と同一又は略同一の周波数範囲を得ることができるので、本発明の電圧制御発振器の第１実施形態を含むＰＬＬ回路を設計する場合において、周波数制御装置の設計を容易に行うことができる。
【００９９】
本発明のＰＬＬ回路によれば、本発明の電圧制御発振器を使用しているので、周波数制御装置の設計を容易に行うことができると共に、クロック信号として、純度の高い、すなわち、ジッタの少ない信号を得ることができる。
【図面の簡単な説明】
【図１】本発明の電圧制御発振器の第１実施形態を示す回路図である。
【図２】本発明の電圧制御発振器の第１実施形態が備える可変容量選択部の構成を示す回路図である。
【図３】本発明の電圧制御発振器の第１実施形態が備える共振回路を構成する２個の並列共振回路が取り得る容量値の制御電圧特性を示す図である。
【図４】本発明の電圧制御発振器の第２実施形態を示す回路図である。
【図５】本発明の電圧制御発振器の第２実施形態が備える第１、第２の可変容量選択部の中の第２の可変容量選択部の構成を示す回路図である。
【図６】本発明の電圧制御発振器の第２実施形態において新たに付加された可変容量部の容量値の制御電圧特性を示す図である。
【図７】本発明の電圧制御発振器の第２実施形態の効果を説明するための図である。
【図８】本発明のＰＬＬ回路の第１実施形態を示す回路図である。
【図９】本発明のＰＬＬ回路の第２実施形態を示す回路図である。
【図１０】本発明のＰＬＬ回路の第３実施形態を示す回路図である。
【図１１】本発明のＰＬＬ回路の第３実施形態が備えるアップ・ダウン・カウンタの可変容量設定動作を説明するための図である。
【図１２】本発明のＰＬＬ回路の第４実施形態を示す回路図である。
【図１３】本発明のＰＬＬ回路の第５実施形態を示す回路図である。
【図１４】従来の電圧制御発振器の一例を示す回路図である。
【図１５】図１４に示す従来の電圧制御発振器の制御電圧の電圧値の初期調整方法を説明するための図である。
【図１６】参考例の電圧制御発振器を示す回路図である。
【図１７】図１６に示す参考例の電圧制御発振器が備える共振回路を構成する２個の並列共振回路の容量値の制御電圧特性の初期調整方法を説明するための図である。
【符号の説明】
ＶＣＯＮＴ…制御電圧
ＳＣ、／ＳＣ…発振信号
【発明の属する技術分野】
本発明は、インダクタと可変容量とで構成される共振回路を備える電圧制御発振器、及び、このような電圧制御発振器を含めて構成されるＰＬＬ（phase-locked loop）回路に関する。
【０００２】
情報伝送システムの分野においては、伝送情報量の飛躍的増大に対応するために、大容量情報伝送システムの構築が要請されており、伝送ビットレートは向上の一途をたどっている。このような大容量情報伝送システムにおいては、信号伝送に不可欠なクロック信号を発生する発振器を含むＰＬＬ回路は、非常に重要なコンポーネントである。
【０００３】
近年、大容量情報伝送システムにおいてクロック信号を発生する発振器に要求される周波数は１０ＧＨzを越えるものとなっており、クロック信号として純度の高い、すなわち、ジッタの少ない信号が要求されている。周波数の低い領域では、リングオシレータ等で集積回路上での発振器を実現しているが、リングオシレータは、ジッタが大きく、超高周波におけるクロック信号源としては適していない。
【０００４】
このため、１０ＧＨzを超える高周波のクロック信号源としては、集積回路上では、インダクタと可変容量とで構成される共振回路を備える電圧制御発振器が用いられることが多い。この場合には、製造プロセス条件のバラツキ等によって特性にバラツキが発生した場合に何らかの対策が必要となる。例えば、初期状態における制御電圧を調整することにより発振周波数を初期調整する必要がある。
【０００５】
【従来の技術】
図１４はインダクタと可変容量とで構成される共振回路を有する従来の電圧制御発振器の一例を示す回路図である。図１４中、１は共振回路、２は高電圧側の電源電圧ＶＤＤを供給するＶＤＤ電源線、３、４はインダクタ、５、６はバラクタダイオード等の可変容量、７は制御電圧（ＶＣＯＮＴ）入力端子である。
【０００６】
８は共振回路１を負荷とする増幅部であり、９、１０はｎＭＯＳトランジスタ、１１は電流源、１２は低電圧側の電源電圧ＶＳＳを供給するＶＳＳ電源線である。本例では、インダクタ３と可変容量５とでｎＭＯＳトランジスタ９の負荷をなす１つの並列共振回路が構成され、インダクタ４と可変容量６とでｎＭＯＳトランジスタ１０の負荷をなす１つの並列共振回路が構成されている。なお、ＳＣ、／ＳＣは出力される発振信号（クロック信号）である。
【０００７】
図１４に示す従来の電圧制御発振器は、制御電圧ＶＣＯＮＴを変化させることにより可変容量５、６の容量値を変化させ、発振周波数ｆｃを変化させるというものである。発振周波数ｆｃは、インダクタ３、４のインダクタンスをＬ、可変容量５、６の容量値をＣとすると、ｆｃ＝１／２π√ＬＣとなるが、初期状態における発振周波数ｆｃが所要の周波数となるように、初期状態における制御電圧ＶＣＯＮＴの電圧値を調整する必要がある。
【０００８】
図１５は制御電圧ＶＣＯＮＴの電圧値の初期調整方法を説明するための図である。図１５中、Ｗ１は制御電圧ＶＣＯＮＴの可変範囲、Ｑ１は設計中心値での可変容量５、６の制御電圧特性、Ｙ１は設計中心値での可変容量５、６の容量値の可変範囲、Ｑ２は設計中心値からずれた場合の可変容量５、６の制御電圧特性の一例、Ｙ２は可変容量５、６が制御電圧特性Ｑ２を取る場合に使用できる容量値５、６の範囲を示している。
【０００９】
可変容量５、６が制御電圧特性Ｑ１を取る場合には、初期状態における制御電圧ＶＣＯＮＴの電圧値は、可変容量５、６の容量値が中心容量値Ｃ０となる電圧値Ｖ１に調整される。これに対して、可変容量５、６が制御電圧特性Ｑ２を取る場合には、初期状態における制御電圧ＶＣＯＮＴの電圧値は、可変容量５、６が中心容量値Ｃ０となる電圧値Ｖ２に調整される。
【００１０】
ここで、可変容量５、６が制御電圧特性Ｑ２を取る場合において、初期状態における制御電圧ＶＣＯＮＴの電圧値がＶ２になるように調整して所要の発振周波数を得ることができるようにすると、変化させることができる可変容量５、６の範囲は、矢印Ｙ２で示すように狭くなってしまう。
【００１１】
このような状態を予定することは、図１４に示す従来の電圧制御発振器を含むＰＬＬ回路を設計する場合において、製造プロセスの条件や温度変動等の条件による特性変動を考慮した周波数制御装置を設計しようとすると、例えば、帰還制御部の利得設計が困難となり、場合によっては設計不可能となる場合が生じてしまう。なお、可変容量５、６にインダクタを直列接続した電圧制御発振器も提案されているが（例えば、特許文献１参照）、同様の問題点を有している。
【００１２】
かかる問題点を解消するために、電圧制御発振器を図１６に示すように構成することが考えられる。図１６中、１３は共振回路であり、１４はＶＤＤ電源線、１５、１６はインダクタ、１７、１８は可変容量、１９−１、１９−２、１９−ｎ、２０−１、２０−２、２０−ｎは固定容量として使用する可変容量、２１は制御電圧入力端子である。なお、可変容量１９−３〜１９−［ｎ−１］、２０−３〜２０−［ｎ−１］は図示を省略している。
【００１３】
２２は共振回路１３を負荷とする増幅部であり、２３、２４はｎＭＯＳトランジスタ、２５は電流源、２６はＶＳＳ電源線である。また、ＶＡは可変容量１９−１〜１９−ｎ、２０−１〜２０−ｎを固定容量として使用する場合の電圧値、ＶＢは可変容量１９−１〜１９−ｎ、２０−１〜２０−ｎの容量値を極めて小さくして実質的には固定容量としては使用しない場合の電圧値である。
【００１４】
本例では、インダクタ１５と可変容量１７と可変容量１９−１〜１９−ｎの中の固定容量として使用される可変容量とでｎＭＯＳトランジスタ２３の負荷をなす１つの並列共振回路が構成され、インダクタ１６と可変容量１８と可変容量２０−１〜２０−ｎの中の固定容量として使用される可変容量とでｎＭＯＳトランジスタ２４の負荷をなす１つの並列共振回路が構成されている。
【００１５】
図１６に示す参考例の電圧制御発振器においては、発振周波数ｆｃは、インダクタ１５、１６のインダクタンスをＬ、可変容量１７、１８の容量値をＣａ、可変容量１９−１〜１９−ｎ、２０−１〜２０−ｎを固定容量として使用する場合の各容量値をＣｂ、可変容量１９−１〜１９−ｎ、２０−１〜２０−ｎの中の固定容量として使用する可変容量の数を２ｎとすると、ｆｃ＝１／２π√Ｌ（Ｃａ＋ｎＣｂ）となるが、共振回路１３を構成する２個の並列共振回路の容量値の制御電圧特性を調整する必要がある。
【００１６】
図１７は共振回路１３を構成する２個の並列共振回路の容量値の制御電圧特性の初期調整方法を説明するための図である。図１７中、Ｗ２は制御電圧ＶＣＯＮＴの可変範囲、Ｑ３は設計中心値での共振回路１３を構成する２個の並列共振回路の容量値の制御電圧特性を示しており、図１６に示す参考例の電圧制御発振器は、例えば、可変容量１７、１８が制御電圧特性としてＱ４を取る場合には、可変容量１９−１〜１９−ｎ、２０−１〜２０−ｎの中から固定容量として使用する可変容量を選択し、共振回路１３を構成する２個の並列共振回路の容量値の制御電圧特性をＱ３又はこれに近い特性に調整するというものである。
【００１７】
【特許文献１】
特開平１１−９７９２８号公報
【００１８】
【発明が解決しようとする課題】
図１６に示す参考例の電圧制御発振器においては、共振回路１３を構成する容量の一部を初期調整のために固定成分として与えてしまうために、発振周波数の可変範囲、すなわち、共振回路１３を構成する容量の可変範囲を制限してしまうことになる。例えば、図１７に示すように、共振回路１３を構成する２個の並列共振回路の容量値の制御電圧特性をＱ４からＱ３に調整した場合には、共振回路１３を構成する２個の並列共振回路の容量値の可変範囲は、矢印Ｙ３で示すように制限されてしまう。なお、Ｙ４は設計中心値での共振回路１３を構成する２個の並列共振回路の容量値の可変範囲を示している。
【００１９】
したがって、図１６に示す参考例の電圧制御発振器を含むＰＬＬ回路を設計する場合において、製造プロセスの条件や温度変動等の条件による特性変動を考慮した周波数制御装置を設計しようとすると、例えば、帰還制御部の利得設計が困難となり、場合によっては、設計不可能となる場合が生じてしまうという問題点がある。
【００２０】
本発明は、かかる点に鑑み、製品ごとに可変容量に特性上のバラツキがある場合であっても、設計した周波数範囲と同一又は略同一の範囲で発振周波数を変化させることができるようにし、周波数制御装置の設計を容易に行うことができるようにした電圧制御発振器、及び、この電圧制御発振器を使用してクロック信号として、純度の高い、すなわち、ジッタの少ない信号を得ることができるようにしたＰＬＬ回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の電圧制御発振器は、インダクタと、制御電圧により容量値を可変とされた複数の可変容量を有する共振回路を備える電圧制御発振器であって、可変容量設定信号により選択動作を制御され、前記複数の可変容量の中から制御電圧を供給する可変容量を選択する可変容量選択部を備えるというものである。
【００２２】
本発明のＰＬＬ回路は、本発明の電圧制御発振器と、本発明の電圧制御発振器の発振周波数を制御する周波数制御装置を備えるというものである。
【００２３】
【発明の実施の形態】
以下、図１〜図１３を参照して、本発明の電圧制御発振器の第１、第２実施形態及び本発明のＰＬＬ回路の第１実施形態〜第５実施形態について説明する。
【００２４】
（本発明の電圧制御発振器の第１実施形態・・図１〜図３）
図１は本発明の電圧制御発振器の第１実施形態を示す回路図である。図１中、２７は共振回路であり、２８はＶＤＤ電源線、２９、３０はインダクタ、３１−ｉ、３２−ｉは可変容量である。但し、ｉ＝１、２、…、ｎであり、以下、同様である。なお、可変容量３１−３〜３１−（ｎ−１）、３２−３〜３２−（ｎ−１）は図示を省略している。
【００２５】
また、３３は可変容量設定信号Ｓ１〜Ｓｎにより制御されて可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎの中から使用する可変容量を選択する可変容量選択部、３４は制御電圧入力端子である。３５は共振回路２７を負荷とする増幅部であり、３６、３７はｎＭＯＳトランジスタ、３８は電流源、３９はＶＳＳ電源線である。
【００２６】
本発明の電圧制御発振器の第１実施形態においては、インダクタ２９と、可変容量３１−１〜３１−ｎの中の使用される可変容量（後述するように、制御電圧ＶＣＯＮＴが供給される可変容量）とでｎＭＯＳトランジスタ３６の負荷をなす１つの並列共振回路が構成され、インダクタ３０と、可変容量３２−１〜３２−ｎの中の使用される可変容量（後述するように、制御電圧ＶＣＯＮＴが供給される可変容量）とでｎＭＯＳトランジスタ３７の負荷をなす１つの並列共振回路が構成されている。
【００２７】
図２は可変容量選択部３３の構成を示す回路図である。図２中、４０−ｉはｎＭＯＳトランジスタとｐＭＯＳトランジスタからなるアナログ・スイッチ、４１−ｉは可変容量設定信号Ｓｉを反転するインバータである。但し、アナログ・スイッチ４０−３〜４０−（ｎ−１）及びインバータ４１−３〜４１−（ｎ−１）は図示を省略している。アナログ・スイッチ４０−ｉは、可変容量設定信号Ｓｉ＝ＨレベルのときはＯＮ、可変容量設定信号Ｓｉ＝ＬレベルのときはＯＦＦとなる。
【００２８】
４２はＶＤＤ電源線、４３−ｉはｎＭＯＳトランジスタとｐＭＯＳトランジスタからなるアナログ・スイッチ、４４−ｉは可変容量設定信号Ｓｉを反転するインバータである。但し、アナログ・スイッチ４３−３〜４３−（ｎ−１）及びインバータ４４−３〜４４−（ｎ−１）は図示を省略している。アナログ・スイッチ４３−ｉは、可変容量設定信号Ｓｉ＝ＨレベルのときはＯＦＦ、可変容量設定信号Ｓｉ＝ＬレベルのときはＯＮとなる。
【００２９】
このように構成された可変容量選択部３３においては、可変容量３１−ｉ、３２−ｉが使用される場合には、可変容量設定信号Ｓｉ＝Ｈレベルとされ、アナログ・スイッチ４０−ｉ＝ＯＮ、アナログ・スイッチ４３−ｉ＝ＯＦＦとされる。この結果、可変容量３１−ｉはインダクタ２９と制御電圧入力端子３４との間に接続されると共に、可変容量３２−ｉはインダクタ３０と制御電圧入力端子３４との間に接続され、これら可変容量３１−ｉ、３２−ｉには制御電圧ＶＣＯＮＴが供給されることになる。
【００３０】
これに対して、可変容量３１−ｉ、３２−ｉが不使用とされる場合には、可変容量設定信号Ｓｉ＝Ｌレベルとされ、アナログ・スイッチ４０−ｉ＝ＯＦＦ、アナログ・スイッチ４３−ｉ＝ＯＮとされる。この結果、可変容量３１−ｉはインダクタ２９とＶＤＤ電源線４２との間に接続されると共に、可変容量３２−ｉはインダクタ３０とＶＤＤ電源線４２との間に接続され、これら可変容量３１−ｉ、３２−ｉには電源電圧ＶＤＤが供給され、可変容量３１−ｉ、３２−ｉの容量値は最小値とされる。
【００３１】
図３は共振回路２７を構成する２個の並列共振回路が取り得る容量値の制御電圧特性を示す図である。図３中、Ｗ３は制御電圧ＶＣＯＮＴの可変範囲、Ｑ５は設計中心値の制御電圧特性、Ｐｉは可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎの各々からなる２個の可変容量部から各々ｉ個の可変容量を選択した場合の制御電圧特性を示している。但し、制御電圧特性Ｐ４〜Ｐｍ−１、Ｐｍ＋１〜Ｐｎ−１は図示を省略している。なお、制御電圧特性Ｐ１〜Ｐｍの図上、右端の部分は、厳密には若干の差をもって、Ｐ１＜Ｐ２＜…＜Ｐｎとなっているが、説明の都合上、Ｐ１＝Ｐ２＝…＝Ｐｎとしている。
【００３２】
このように、本発明の電圧制御発振器の第１実施形態においては、可変容量設定信号Ｓ１〜Ｓｎを変化させることにより、共振回路２７を構成する２個の並列共振回路の容量値の制御電圧特性として、傾きが順に異なるｎ個の制御電圧特性Ｐ１〜Ｐｎを得ることができるので、これら制御電圧特性Ｐ１〜Ｐｎの中から、その中心容量値が設計上での中心容量値Ｃ０と同一又は略同一となるものを選択することができる。
【００３３】
したがって、本発明の電圧制御発振器の第１実施形態によれば、製品ごとに可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎに特性上のバラツキがある場合であっても、これら特性上のバラツキを吸収し、制御電圧ＶＣＯＮＴの中心値で共振回路２７を構成する２個の並列共振回路の中心容量値を設計上の中心容量値Ｃ０と同一又は略同一とし、発振周波数の範囲として所要の周波数範囲と同一又は略同一の範囲を得ることができるので、本発明の電圧制御発振器の第１実施形態を含むＰＬＬ回路を設計する場合において、周波数制御装置の設計を容易に行うことができる。
【００３４】
（本発明の電圧制御発振器の第２実施形態・・図４〜図７）
図４は本発明の電圧制御発振器の第２実施形態を示す回路図である。本発明の電圧制御発振器の第２実施形態は、図１に示す本発明の電圧制御発振器の第１実施形態が備える共振回路２７と回路構成の異なる共振回路４５を設け、その他については、図１に示す本発明の電圧制御発振器の第１実施形態と同様に構成したものである。
【００３５】
共振回路４５において、４６−ｉ、４７−iは容量値の制御電圧特性の極性（傾き）を可変容量３１−ｉ、３２−ｉと逆方向とする可変容量である。但し、可変容量４６−３〜４６−（ｎ−１）、４７−３〜４７−（ｎ−１）は図示を省略している。４８は可変容量設定信号Ｓ１〜Ｓｎにより制御されて可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎの中から使用する可変容量を選択する可変容量選択部である。
【００３６】
すなわち、共振回路４５は、容量値の制御電圧特性の極性を可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎと逆方向とする可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎと、可変容量設定信号Ｓ１〜Ｓｎにより制御されて可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎの中から使用する可変容量を選択する可変容量選択部４８を設け、その他については、図１に示す共振回路２７と同様に構成したものである。
【００３７】
図５は可変容量選択部４８の構成を示す回路図である。図５中、４９−ｉはｎＭＯＳトランジスタとｐＭＯＳトランジスタからなるアナログ・スイッチ、５０−ｉは可変容量設定信号Ｓｉを反転するインバータである。但し、アナログ・スイッチ４９−３〜４９−（ｎ−１）及びインバータ５０−３〜５０−（ｎ−１）は図示を省略している。アナログ・スイッチ４９−ｉは、可変容量設定信号Ｓｉ＝ＨレベルのときはＯＮ、可変容量設定信号Ｓｉ＝ＬレベルのときはＯＦＦとなる。
【００３８】
５１はＶＤＤ電源線、５２−ｉはｎＭＯＳトランジスタとｐＭＯＳトランジスタからなるアナログ・スイッチ、５３−ｉは可変容量設定信号Ｓｉを反転するインバータである。但し、アナログ・スイッチ５２−３〜５２−（ｎ−１）及びインバータ５３−３〜５３−（ｎ−１）は図示を省略している。アナログ・スイッチ５２−ｉは、可変容量設定信号Ｓｉ＝ＨレベルのときはＯＦＦ、可変容量設定信号Ｓｉ＝ＬレベルのときはＯＮとなる。
【００３９】
このように構成された可変容量選択部４８においては、可変容量設定信号Ｓｉ＝Ｈレベルとされると、アナログ・スイッチ４９−ｉ＝ＯＮ、アナログ・スイッチ５２−ｉ＝ＯＦＦとなる。この結果、可変容量４６−ｉはインダクタ２９と制御電圧入力端子３４との間に接続されると共に、可変容量４７−ｉはインダクタ３０と制御電圧入力端子３４との間に接続され、これら可変容量４６−ｉ、４７−ｉには制御電圧ＶＣＯＮＴが供給されることになる。
【００４０】
これに対して、可変容量設定信号Ｓｉ＝Ｌレベルとされると、アナログ・スイッチ４９−ｉ＝ＯＦＦ、アナログ・スイッチ５２−ｉ＝ＯＮとされる。この結果、可変容量４６−ｉはインダクタ２９とＶＤＤ電源線５１との間に接続されると共に、可変容量４７−ｉはインダクタ３０とＶＤＤ電源線５１との間に接続され、これら可変容量４６−ｉ、４７−ｉには電源電圧ＶＤＤが供給され、可変容量４６−ｉ、４７−ｉの容量値は最小値となる。
【００４１】
したがって、本発明の電圧制御発振器の第２実施形態においては、可変容量設定信号Ｓｉ＝Ｈレベルとされると、可変容量３１−ｉ、３２−ｉ、４６−ｉ、４７−ｉは選択され、可変容量設定信号Ｓｉ＝Ｌレベルとされると、可変容量３１−ｉ、３２−ｉ、４６−ｉ、４７−ｉは非選択とされる。
【００４２】
図６は可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎの各々からなる２個の可変容量部が取り得る容量値の制御電圧特性を示す図である。図６中、Ｒｉは可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎの各々からなる２個の可変容量部から各々ｉ個の可変容量を選択した場合の制御電圧特性を示している。但し、制御電圧特性Ｒ３〜Ｒｎ−１は図示を省略している。
【００４３】
図７は本発明の電圧制御発振器の第２実施形態の効果を説明するための図である。Ｑ５は共振回路４５を構成する２個の並列共振回路の容量値の設計中心値の制御電圧特性、Ｐｍは可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎの各々からなる２個の可変容量部から各々ｍ個の可変容量を選択した場合の２個の可変容量部の容量値の制御電圧特性であり、この例では、制御電圧特性Ｐｍの場合の中心容量値が設計上の中心容量値Ｃ０と一致した場合を示している。
【００４４】
この場合において、可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎがない場合には、共振回路４５の容量値の制御電圧特性としてＰｍが選択されることになる。この場合、発振周波数を設計値通りの周波数範囲で変化させることができるが、制御電圧特性Ｐｍ、Ｑ５の傾きは一致しないので、ＰＬＬ回路を構成する場合には、発振周波数の変動に対する帰還応答特性が一定となるように、周波数制御装置を構成する帰還制御部に利得可変型の利得制御部を使用する必要があり、その分、周波数制御装置の回路構成が複雑になってしまう。
【００４５】
ところが、本発明の電圧制御発振器の第２実施形態においては、容量値の制御電圧特性の極性を可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎと逆方向にする可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎを設けている。この結果、可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎの各々からなる２個の可変容量部の容量値の制御電圧特性がＰｍとなる場合には、可変容量４６−１〜４６−ｎ、４７−１〜４７−ｎからなる２個の可変容量部の容量値の制御電圧特性をＲｍとすることができる。
【００４６】
この場合、可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎの容量値を適当な値としておくことにより、共振回路４５を構成する並列共振回路の容量値の制御電圧特性がＱ５と同一又はこれと略同一の特性Ｑ６となるようにすることができる。
【００４７】
すなわち、本発明の電圧制御発振器の第２実施形態によれば、製品ごとに可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎ、４６−１〜４６−ｎ、４７−１〜４７−ｎに特性上のバラツキがある場合であっても、これら特性上のバラツキを吸収し、制御電圧ＶＣＯＮＴの中心値で共振回路４５を構成する２個の並列共振回路の中心容量値を設計上の中心容量値Ｃ０と同一又は略同一にし、発振周波数の範囲として所要の周波数範囲と同一ないし略同一の範囲を得ることができる。
【００４８】
したがって、本発明の電圧制御発振器の第２実施形態を含むＰＬＬ回路を設計する場合において、周波数制御装置の設計を容易に行うことができる。しかも、周波数制御装置を構成する帰還制御部に利得可変型でない帰還制御部を設けることができ、周波数制御装置の回路構成を簡略化することができる。
【００４９】
（本発明のＰＬＬ回路の第１実施形態・・図８）
図８は本発明のＰＬＬ回路の第１実施形態を示す回路図である。図８中、５４は本発明の電圧制御発振器の第１実施形態、５５は電圧制御発振器５４の発振周波数ｆｃを制御する周波数制御装置である。
【００５０】
周波数制御装置５５において、５６は可変容量設定信号Ｓ１〜Ｓｎを発生する可変容量設定部、５７は基準信号を発生する基準信号発生部、５８は電圧制御発振器５４から出力される発振信号と基準信号との位相差及び周波数差を検出する位相周波数検出部、５９は位相周波数検出部５８の出力に応答して制御電圧ＶＣＯＮＴを電圧制御発振器５４に供給する帰還制御部である。
【００５１】
帰還制御部５９は、可変容量設定信号Ｓ１〜Ｓｎに応じて帰還利得を可変する利得可変型の帰還制御部であり、これは、例えば、利得加算型の増幅回路を用いて構成することができるし、あるいは、チャージポンプの電流値を制御するような構成としても良い。
【００５２】
本発明のＰＬＬ回路の第１実施形態においては、電圧制御発振器５４の共振回路２７を構成する２個の並列共振回路の容量値の制御電圧特性は可変容量設定部５６から供給される可変容量設定信号Ｓ１〜Ｓｎにより設定される。なお、可変容量設定信号Ｓ１〜Ｓｎの値の設定は人手により行われる。
【００５３】
そして、電圧制御発振器５４から出力される発振信号と基準信号発生部５７から出力される基準信号の位相差及び周波数差が位相周波数検出部５８で検出され、その検出信号が帰還制御部５９に供給され、帰還制御部５９からは電圧制御発振器５４から出力される発振信号と基準信号発生部５７から出力される基準信号の位相差及び周波数差を一致させるような制御電圧ＶＣＯＮＴが電圧制御発振器５４に供給される。
【００５４】
ここで、帰還制御部５９は、制御電圧ＶＣＯＮＴとして、電圧制御発振器５４の共振回路２７を構成する２個の並列共振回路の容量値の制御電圧特性の傾きが設計上の制御電圧特性に比較して大きい場合には、利得可変型でない場合に比べて絶対値が小さい電圧を出力し、電圧制御発振器５４の共振回路２７を構成する２個の並列共振回路の容量値の制御電圧特性の傾きが設計上の制御電圧特性に比較して小さい場合には、利得可変型でない場合に比べて絶対値が大きい制御電圧を出力し、発振周波数変動に対する帰還応答特性が一定となるように動作する。
【００５５】
以上のように、本発明のＰＬＬ回路の第１実施形態によれば、本発明の電圧制御発振器の第１実施形態５４を使用しているので、製品ごとに可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎに特性上のバラツキがある場合であっても、これら特性上のバラツキを吸収し、制御電圧ＶＣＯＮＴの中心値で共振回路２７を構成する２個の並列共振回路の容量値を設計上の中心容量値Ｃ０と同一又は略同一にし、発振周波数の範囲として所要の周波数範囲と同一又は略同一の範囲を得ることができる。したがって、周波数制御装置５５の設計を容易に行うことができると共に、クロック信号として、純度の高い、すなわち、ジッタの少ない信号を得ることができる。
【００５６】
（本発明のＰＬＬ回路の第２実施形態・・図９）
図９は本発明のＰＬＬ回路の第２実施形態を示す回路図である。本発明のＰＬＬ回路の第２実施形態は、図８に示す本発明のＰＬＬ回路の第１実施形態が備える周波数制御装置５５と回路構成の異なる周波数制御装置６０を設け、その他については、図８に示す本発明のＰＬＬ回路の第１実施形態と同様に構成したものである。
【００５７】
周波数制御装置６０は、位相周波数検出部５８により得られる周波数比較信号をフィルタを通さずに可変容量設定部５６に供給し、可変容量設定部５６は、周波数比較信号に基づいて、電圧制御発振器５４において設定する可変容量の数を発振周波数ｆｃが所要の周波数になる方向に（発振周波数ｆｃが基準信号の周波数ｆｒより高い場合には、可変容量値を大きくする方向に、逆であれば、小さくする方向）に制御するように動作するものとし、その他については、図８に示す周波数制御装置５５と同様に構成したものである。
【００５８】
本発明のＰＬＬ回路の第２実施形態によれば、本発明の電圧制御発振器の第１実施形態５４を使用しているので、製品ごとに可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎに特性上のバラツキがある場合であっても、これら特性上のバラツキを吸収し、制御電圧ＶＣＯＮＴの中心値で共振回路２７を構成する２個の並列共振回路の中心容量値を設計上の中心容量値Ｃ０と同一又は略同一にし、発振周波数の範囲として所要の周波数範囲と同一又は略同一の周波数範囲を得ることができる。
【００５９】
したがって、周波数制御装置６０の設計を容易に行うことができると共に、クロック信号として、純度の高い、すなわち、ジッタの少ない信号を得ることができる。しかも、電圧制御発振器５４の共振回路２７の可変容量の設定を自動的に行うことができる。
【００６０】
（本発明のＰＬＬ回路の第３実施形態・・図１０、図１１）
図１０は本発明のＰＬＬ回路の第３実施形態を示す回路図である。本発明のＰＬＬ回路の第３実施形態は、図９に示す本発明のＰＬＬ回路の第２実施形態が備える周波数制御装置６０と回路構成の異なる周波数制御装置６１を設け、その他については、図９に示す本発明のＰＬＬ回路の第２実施形態と同様に構成したものである。
【００６１】
周波数制御装置６１は、可変容量設定部としてアップ・ダウン・カウンタ６２を設け、位相周波数検出部５８から出力されるフィルタを通した位相周波数比較信号をアップ・ダウン・カウンタ６２に供給し、アップ・ダウン・カウンタ６２は、その出力で電圧制御発振器５４において設定する可変容量の数を発振周波数ｆｃが所要周波数になる方向に制御するようにし、その他については、図９に示す周波数制御装置６０と同様に構成したものである。
【００６２】
本発明のＰＬＬ回路の第３実施形態では、電圧制御発振器５４の共振回路２７を構成する２個の並列共振回路は、それぞれ、ｎ個の可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎを備えているが、ｎ＝２kとし、２個の並列共振回路のそれぞれにおいて、２k個の可変容量を２k-1個のグループＡk-1、２k-2個のグループＡk-2、２k-3個のグループＡk-3、…、２個のグループＡ1、１個のグループＡ0にグループ化する。
【００６３】
アップ・ダウン・カウンタ６２は、その計数出力をｋビットとし、２k-1の桁から２0の桁に向かって順に各ビットをグループＡk-1、Ａk-2、…、Ａ0に対応させ、その計数出力の２j（但し、ｊ＝０、１、…、ｋ−１）の桁が“１”のときは、グループＡjの可変容量を選択し、“０”のときは、グループＡjの可変容量を選択しないように電圧制御発振器５４の可変容量選択部３３を制御すると共に、固定出力として、グループＡk-1、Ａk-2、…、Ａ0に入らない１個の可変容量については、常に選択するように可変容量選択部３３を制御するものとする。
【００６４】
図１１はアップ・ダウン・カウンタ６２の可変容量設定動作を説明するための図である。アップ・ダウン・カウンタ６２は、計数出力の初期値を［１００…００］とし、２k-1の桁のみを“１”とする。この結果、電圧制御発振器５４の共振回路２７を構成する２個の並列共振回路では、グループＡk-1のｋ−１個の可変容量が選択される。
【００６５】
次に、位相周波数検出部５８の比較出力が発振周波数ｆｃ＞基準周波数ｆｒを示しているときは、アップ・ダウン・カウンタ６２は、計数出力を［１１０…００］とし、グループＡk-1、Ａk-2の２k-1＋２k-2個の可変容量が選択されるようにする。これに対して、位相周波数検出部５８の比較出力が発振周波数ｆｃ＜基準周波数ｆｒを示しているときは、アップ・ダウン・カウンタ６２は、計数出力を［０１０…００］とし、グループＡk-2の２k-2個の可変容量が選択されるようにする。以下、同様の動作を２0の桁まで行う。
【００６６】
例えば、ｎ＝１６の場合、電圧制御発振器５４の共振回路２７を構成する２個の並列共振回路は、それぞれ、１６個の可変容量を備えていることになるが、この場合には、２個の並列共振回路のそれぞれにおいて、１６個の可変容量を８個のグループＡ3、４個のグループＡ2、２個のグループＡ1、１個のグループＡ0にグループ化する。
【００６７】
そして、アップ・ダウン・カウンタ６２は、計数出力を４ビットとし、２3の桁から２0の桁に向かって順に各ビットをグループＡ3、Ａ2、Ａ1、Ａ0に対応させ、計数出力の２j（但し、ｊ＝０、１、２、３）の桁が“１”のときは、グループＡjの可変容量を選択し、“０”のときは、グループＡjの可変容量を選択しないように電圧制御発振器５４の可変容量選択部３３を制御すると共に、固定出力として、グループＡ3、Ａ2、Ａ1、Ａ0に入らない１個の可変容量については、常に選択するように可変容量選択部３３を制御するものとする。
【００６８】
ここで、アップ・ダウン・カウンタ６２は、計数出力の初期値を［１０００］とし、計数出力の２3の桁のみを“１”とする。この結果、電圧制御発振器５４の共振回路２７を構成する２個の並列共振回路においては、グループＡ3の８個の可変容量が選択されることになる。
【００６９】
次に、位相周波数検出部５８の出力が発振周波数ｆｃ＞基準周波数ｆｒを示しているときは、アップ・ダウン・カウンタ６２は、出力を［１１００］とし、グループＡ3、Ａ2の８＋４＝１２個の可変容量が選択されるようにする。これに対して、位相周波数検出部５８の比較出力が発振周波数ｆｃ＜基準周波数ｆｒを示しているときは、アップ・ダウン・カウンタ６２は、出力を［０１００］とし、グループＡ2の４個の可変容量が選択されるようにする。以下、同様の動作を２0の桁まで行う。
【００７０】
本発明のＰＬＬ回路の第３実施形態によれば、本発明の電圧制御発振器の第１実施形態５４を使用しているので、製品ごとに可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎに特性上のバラツキがある場合であっても、これら特性上のバラツキを吸収し、制御電圧ＶＣＯＮＴの中心値で共振回路２７を構成する２個の並列共振回路の中心容量値を設計上の中心容量値Ｃ０と同一又は略同一にし、発振周波数の範囲として所要の周波数範囲と同一又は略同一の周波数範囲を得ることができる。
【００７１】
したがって、周波数制御装置６１の設計を容易に行うことができると共に、クロック信号として、純度の高い、すなわち、ジッタの少ない信号を得ることができる。しかも、電圧制御発振器５４の共振回路２７の可変容量の設定を自動的に行うことができる。
【００７２】
（本発明のＰＬＬ回路の第４実施形態・・図１２）
図１２は本発明のＰＬＬ回路の第４実施形態を示す回路図である。本発明のＰＬＬ回路の第４実施形態は、図１０に示すＰＬＬ回路の第３実施形態が備える周波数制御装置６１と回路構成の異なる周波数制御装置６３を設け、その他については、図１０に示すＰＬＬ回路の第３実施形態と同様に構成したものである。
【００７３】
周波数制御装置６３は、固定電位発生部６４と、極性判定部６５と、切り替え部６６を設け、切り替え部６６の出力を電圧制御発振器５４の制御電圧入力端子３４に供給するようにし、その他については、図１０に示す周波数制御装置６１と同様に構成したものである。
【００７４】
固定電位発生部６４は、制御電圧ＶＣＯＮＴの可変範囲の中心電圧ＶＤを出力するものである。極性判定部６５は、アップ・ダウン・カウンタ６２の計数出力の最下位ビットの値の変化を監視し、これが初期値の後の最初の決定値から変化したときは、発振周波数ｆｃの基準周波数ｆｒに対する高低が逆方向に遷移したと判定するものである。
【００７５】
切り替え部６６は、極性判定部６５の出力により制御されて固定電位発生部６４が出力する固定電位ＶＤ又は帰還制御部５９が出力する制御電圧ＶＣＯＮＴのいずれかを選択して電圧制御発振器５４の制御電圧入力端子３４に供給するものである。
【００７６】
極性判定部６５は、アップ・ダウン・カウンタ６２の計数出力の最下位ビットの値が初期値の後の最初の決定値から変化しない間は、固定電位ＶＤを電圧制御発振器５４の制御電圧入力端子３４に供給し、アップ・ダウン・カウンタ６２の計数出力の最下位ビットの値が初期値の後の最初の決定値から変化したときは、制御電圧ＶＣＯＮＴを電圧制御発振器５４の制御電圧入力端子３４に供給するように切り替え部６６を制御する。なお、極性判定部６５は、例えば、データ入力が切断されて発振信号に同期はずれが起こった場合等、所定の場合にはリセットされる。
【００７７】
本発明のＰＬＬ回路の第４実施形態によれば、本発明の電圧制御発振器の第１実施形態５４を使用しているので、製品ごとに可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎに特性上のバラツキがある場合であっても、これら特性上のバラツキを吸収し、制御電圧ＶＣＯＮＴの中心値で共振回路２７を構成する２個の並列共振回路の中心容量値を設計上の中心容量値Ｃ０と同一又は略同一にし、発振周波数の範囲として所要の周波数範囲と同一又は略同一の周波数範囲を得ることができる。
【００７８】
したがって、周波数制御装置６１の設計を容易に行うことができると共に、クロック信号として、純度の高い、すなわち、ジッタの少ない信号を得ることができる。しかも、電圧制御発振器５４の共振回路２７の可変容量の設定を自動的に行うことができる。また、発振周波数ｆｃがある一定の範囲に入った後に、期間制御部５９による制御電圧ＶＣＯＮＴを電圧制御発振器５４に供給するようにしているので、動作の安定化を図ることができる。
【００７９】
（本発明のＰＬＬ回路の第５実施形態・・図１３）
図１３は本発明のＰＬＬ回路の第５実施形態を示す回路図である。本発明のＰＬＬ回路の第５実施形態は、図１２に示すＰＬＬ回路の第４実施形態が備える周波数制御装置６３と回路構成の異なる周波数制御装置６７を設け、その他については、図１２に示すＰＬＬ回路の第４実施形態と同様に構成したものである。
【００８０】
周波数制御装置６７は、制御値記憶部６８を設け、制御値記憶部６８にアップ・ダウン・カウンタ６２の計数出力の最下位ビットの値が初期値の後の最初の決定値から変化したときのアップ・ダウン・カウンタ６２の計数出力を記憶させ、発振信号に同期はずれが起こった場合等、所定の場合には、制御値記憶部６８に記憶している値を再度、アップ・ダウン・カウンタ６２にロードして位相比較動作に入るようにし、その他については、図１２に示す周波数制御装置６３と同様に構成したものである。
【００８１】
本発明のＰＬＬ回路の第５実施形態によれば、本発明の電圧制御発振器の第１実施形態５４を使用しているので、製品ごとに可変容量３１−１〜３１−ｎ、３２−１〜３２−ｎに特性上のバラツキがある場合であっても、これら特性上のバラツキを吸収し、制御電圧ＶＣＯＮＴの中心値で共振回路２７を構成する２個の並列共振回路の中心容量値を設計上の中心容量値Ｃ０と同一又は略同一にし、発振周波数の範囲として所要の周波数範囲と同一又は略同一の周波数範囲を得ることができる。
【００８２】
したがって、周波数制御装置６７の設計を容易に行うことができると共に、クロック信号として、純度の高い、すなわち、ジッタの少ない信号を得ることができる。しかも、電圧制御発振器５４の共振回路２７の可変容量の設定を自動的に行うことができる。また、発振周波数ｆｃがある一定の範囲に入った後に、期間制御部５９による制御電圧ＶＣＯＮＴを電圧制御発振器５４に供給するようにしているので、動作の安定化を図ることができる。更に、発振信号に同期はずれが生じた場合の周波数引き込みまでの時間を短縮することができる。
【００８３】
なお、本発明の電圧制御発振器の第１実施形態及び第２実施形態においては、共振回路を差動負荷とした場合について説明しているが、本発明の電圧制御発振器は、インダクタと可変容量とで構成される共振回路を有する電圧制御発振器に広く適用することができる。
【００８４】
また、本発明のＰＬＬ回路の第１実施形態〜第５実施形態においては、電圧制御発振器として、本発明の電圧制御発振器の第１実施形態を使用しているが、本発明の電圧制御発振器の第２実施形態を使用する場合には、帰還制御部は、利得可変型でない帰還制御部で足りる。
【００８５】
また、本発明のＰＬＬ回路の第３実施形態〜第５実施形態においては、アップ・ダウン・カウンタ６２は、その計数出力の２jの桁が“１”のときはグループＡjの可変容量を選択し、“０”のときはグループＡjの可変容量を選択しないように電圧制御発振器５４の可変容量選択部３３を制御するようにした場合について説明したが、計数出力の初期値を［０００…０１］又は［１００…００］とし、位相周波数検出部５８の出力に応じて１ずつインクリメント又はディクリメントさせるように構成しても良い。
【００８６】
このようにする場合、本発明のＰＬＬ回路の第３実施形態〜第５実施形態においては、アップ・ダウン・カウンタ６２の計数出力をデコードして可変容量設定信号Ｓ１〜Ｓｎを出力する可変容量設定信号発生部が必要となる。更に、本発明の第４実施形態及び第５実施形態においては、極性判定部６５は、アップ・ダウン・カウンタ６２の計数出力の全ビット又は位相周波数検出部５８の出力から発振周波数ｆｃの基準周波数ｆｒに対する高低が逆方向に遷移したか否かを判定するように構成する必要がある。
【００８７】
ここで、本発明の電圧制御発振器及びＰＬＬ回路を整理すると、本発明の電圧制御発振器及びＰＬＬ回路には、以下に述べる電圧制御発振器及びＰＬＬ回路が含まれる。
【００８８】
（付記１）インダクタと、制御電圧により容量値を可変とされた複数の可変容量を有する共振回路を備える電圧制御発振器であって、可変容量設定信号により選択動作を制御され、前記複数の可変容量の中から前記制御電圧を供給する可変容量を選択する可変容量選択部を備えることを特徴とする電圧制御発振器。
【００８９】
（付記２）前記複数の可変容量の各々は、前記制御電圧に対する容量変化の極性が異なる２つの可変容量からなることを特徴とする付記１記載の電圧制御発振器。
【００９０】
（付記３）インダクタと、制御電圧により容量値を可変とされた複数の可変容量を有する共振回路を備える電圧制御発振器と、該電圧制御発振器の発振周波数を制御する周波数制御装置を有するＰＬＬ回路であって、前記電圧制御発振器は、可変容量設定信号により選択動作を制御され、前記複数の可変容量の中から前記制御電圧を供給する可変容量を選択する可変容量選択部を備えることを特徴とするＰＬＬ回路。
【００９１】
（付記４）前記周波数制御装置は、前記可変容量設定信号を発生する可変容量設定部と、基準信号を発生する基準信号発生部と、前記電圧制御発振器から出力される発振信号と前記基準信号との位相差及び周波数差を検出する位相周波数検出部と、前記可変容量設定信号に応じて帰還利得を可変とされ、前記位相周波数検出部の出力に応答して前記制御電圧を前記電圧制御発振器に供給する帰還制御部を備えることを特徴とする付記３記載のＰＬＬ回路。
【００９２】
（付記５）前記可変容量設定部は、前記複数の可変容量のうち、前記制御電圧を供給する可変容量の設定に必要な情報を前記位相周波数検出部から得るようにされていることを特徴とする付記４記載のＰＬＬ回路。
【００９３】
（付記６）前記可変容量設定部は、アップ・ダウン・カウンタから構成されていることを特徴とする付記５記載のＰＬＬ回路。
【００９４】
（付記７）前記アップ・ダウン・カウンタは、計数出力のビット数をｋビットとし、周波数比較による計数を最上位のビットから順に変化させる構成とされていることを特徴とする付記６記載のＰＬＬ回路。
【００９５】
（付記８）固定電位を発生する固定電位発生部と、前記発振信号の周波数の前記基準信号の周波数に対する高低が逆方向に遷移したか否かを判定する極性判定部と、該極性判定部に制御されて前記固定電位発生部が出力する固定電位又は前記帰還制御部が出力する制御電圧のいずれかを選択して前記電圧制御発振器の制御電圧入力端子に供給する切り替え部を有し、前記極性判定部は、前記発振信号の周波数の前記基準信号の周波数に対する高低が逆方向に遷移しない間は、前記固定電位発生部が出力する固定電位を前記電圧制御発振器の制御電圧入力端子に供給し、前記発振信号の周波数の前記基準信号の周波数に対する高低が逆方向に遷移したときは、前記帰還制御部が出力する制御電圧を前記電圧制御発振器の制御電圧入力端子に供給するように、前記切り替え部を制御することを特徴とする付記７記載のＰＬＬ回路。
【００９６】
（付記９）前記極性判定部は、前記アップ・ダウン・カウンタの計数出力の最下位ビットの値が初期値の後の最初の決定値から変化したときは、前記発振信号の周波数の前記基準信号の周波数に対する高低が逆方向に遷移したと判定することを特徴とする付記８記載のＰＬＬ回路。
【００９７】
（付記１０）前記アップ・ダウン・カウンタの計数出力を記憶する制御値記憶部を設け、前記アップ・ダウン・カウンタに、所定の条件下において前記制御値記憶部の記憶値を強制的に入力することを特徴とする付記９記載のＰＬＬ回路。
【００９８】
【発明の効果】
以上のように、本発明の電圧制御発振器によれば、製品ごとに可変容量に特性上のバラツキがある場合であっても、この特性上のバラツキを吸収し、制御電圧の中心値で共振回路の中心容量値を設計上の中心容量値と同一ないし略同一にし、発振周波数の範囲として所要の周波数範囲と同一又は略同一の周波数範囲を得ることができるので、本発明の電圧制御発振器の第１実施形態を含むＰＬＬ回路を設計する場合において、周波数制御装置の設計を容易に行うことができる。
【００９９】
本発明のＰＬＬ回路によれば、本発明の電圧制御発振器を使用しているので、周波数制御装置の設計を容易に行うことができると共に、クロック信号として、純度の高い、すなわち、ジッタの少ない信号を得ることができる。
【図面の簡単な説明】
【図１】本発明の電圧制御発振器の第１実施形態を示す回路図である。
【図２】本発明の電圧制御発振器の第１実施形態が備える可変容量選択部の構成を示す回路図である。
【図３】本発明の電圧制御発振器の第１実施形態が備える共振回路を構成する２個の並列共振回路が取り得る容量値の制御電圧特性を示す図である。
【図４】本発明の電圧制御発振器の第２実施形態を示す回路図である。
【図５】本発明の電圧制御発振器の第２実施形態が備える第１、第２の可変容量選択部の中の第２の可変容量選択部の構成を示す回路図である。
【図６】本発明の電圧制御発振器の第２実施形態において新たに付加された可変容量部の容量値の制御電圧特性を示す図である。
【図７】本発明の電圧制御発振器の第２実施形態の効果を説明するための図である。
【図８】本発明のＰＬＬ回路の第１実施形態を示す回路図である。
【図９】本発明のＰＬＬ回路の第２実施形態を示す回路図である。
【図１０】本発明のＰＬＬ回路の第３実施形態を示す回路図である。
【図１１】本発明のＰＬＬ回路の第３実施形態が備えるアップ・ダウン・カウンタの可変容量設定動作を説明するための図である。
【図１２】本発明のＰＬＬ回路の第４実施形態を示す回路図である。
【図１３】本発明のＰＬＬ回路の第５実施形態を示す回路図である。
【図１４】従来の電圧制御発振器の一例を示す回路図である。
【図１５】図１４に示す従来の電圧制御発振器の制御電圧の電圧値の初期調整方法を説明するための図である。
【図１６】参考例の電圧制御発振器を示す回路図である。
【図１７】図１６に示す参考例の電圧制御発振器が備える共振回路を構成する２個の並列共振回路の容量値の制御電圧特性の初期調整方法を説明するための図である。
【符号の説明】
ＶＣＯＮＴ…制御電圧
ＳＣ、／ＳＣ…発振信号
Claims (3)
- インダクタと、
制御電圧により容量値を可変とされた第１の可変容量群と、
前記制御電圧により容量値を可変とされ、前記第１の可変容量群の各可変容量と対をなす可変容量を有する第２の可変容量群と、
可変容量設定信号により選択動作を制御され、前記第１の可変容量群の中から前記制御電圧を供給する可変容量を選択する第１の可変容量選択部と、
前記可変容量設定信号により選択動作を制御され、前記第２の可変容量群の中から前記制御電圧を供給する可変容量を選択する第２の可変容量選択部と
を有する共振回路を備え、
前記第２の可変容量群の各可変容量は、前記第１の可変容量群中の対をなす可変容量と前記制御電圧に対する容量変化の極性を逆とし、
前記第２の可変容量選択部は、前記第１の可変容量選択部が選択する可変容量と対をなす可変容量を選択する
ことを特徴とする電圧制御発振器。 - インダクタと、
制御電圧により容量値を可変とされた第１の可変容量群と、
前記制御電圧により容量値を可変とされ、前記第１の可変容量群の各可変容量と対をなす可変容量を有する第２の可変容量群と、
可変容量設定信号により選択動作を制御され、前記第１の可変容量群の中から前記制御電圧を供給する可変容量を選択する第１の可変容量選択部と、
前記可変容量設定信号により選択動作を制御され、前記第２の可変容量群の中から前記制御電圧を供給する可変容量を選択する第２の可変容量選択部と
を有する共振回路を備える電圧制御発振器と、
該電圧制御発振器の発振周波数を制御する周波数制御装置とを有し、
前記第２の可変容量群の各可変容量は、前記第１の可変容量群中の対をなす可変容量と前記制御電圧に対する容量変化の極性を逆とし、
前記第２の可変容量選択部は、前記第１の可変容量選択部が選択する可変容量と対をなす可変容量を選択する
ことを特徴とするＰＬＬ回路。 - 前記周波数制御装置は、
前記可変容量設定信号を発生する可変容量設定部と、
基準信号を発生する基準信号発生部と、
前記電圧制御発振器から出力される発振信号と前記基準信号との位相差及び周波数差を検出する位相周波数検出部と、
前記可変容量設定信号に応じて帰還利得を可変とされ、前記位相周波数検出部の出力に応答して前記制御電圧を前記電圧制御発振器に供給する帰還制御部を備える
ことを特徴とする請求項２記載のＰＬＬ回路。
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