JP2010511299A - 二重ライナ・キャッピング層の相互接続構造の半導体デバイス及びその製造方法 - Google Patents
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Abstract
【課題】 Ｃｕ／誘電体の界面に沿ったエレクトロマイグレーション不良は、ＶＬＳＩ回路の用途において大きな信頼性の問題として認識されている。
【解決手段】 Ｃｕ／誘電体の界面におけるＣｕ移動および原子ボイド形成を低減させるために、Ｃｕ相互接続の上に高い引っ張り応力のキャッピング層を設ける。引っ張り応力の高い誘電膜は、薄い誘電体材料を多層に堆積することによって形成する。これらの層は各々、厚さが約５０オングストローム（５ｎｍ）未満である。各誘電体層にプラズマ処理を行った後に、これに続く各誘電体層を堆積することで、誘電体キャップが内部引っ張り応力を有するようにする。
【選択図】 図２
【解決手段】 Ｃｕ／誘電体の界面におけるＣｕ移動および原子ボイド形成を低減させるために、Ｃｕ相互接続の上に高い引っ張り応力のキャッピング層を設ける。引っ張り応力の高い誘電膜は、薄い誘電体材料を多層に堆積することによって形成する。これらの層は各々、厚さが約５０オングストローム（５ｎｍ）未満である。各誘電体層にプラズマ処理を行った後に、これに続く各誘電体層を堆積することで、誘電体キャップが内部引っ張り応力を有するようにする。
【選択図】 図２
Description
本発明は、半導体集積回路（ＩＣ：integrated circuit）に関し、更に具体的には、後工程（ＢＥＯＬ：back-end-of-the-line）の相互接続構造に関する。
銅の相互接続においては、寸法の小型化が進み、低ｋ誘電体が導入されているために、プロセスの複雑さが増すことに加えて、信頼性の問題がますます大きい問題となっている。半導体相互接続構造において、エレクトロマイグレーション（ＥＭ：Electromigration）は、金属不良のメカニズムとして認識されている。ＥＭは、超大規模集積（ＶＬＳＩ：very large scale integrated）回路では、重大な信頼性の問題である。
Ｃｕ／誘電体の界面に沿ったエレクトロマイグレーション不良は、ＶＬＳＩ回路の用途において大きな信頼性の問題として認識されている。ＣｕラインにおけるＣｕの大量移動による金属ライン中のボイド形成（voiding）は、例えばＳｉ3Ｎ4、ＳｉＣ、およびＳｉＣ（Ｎ、Ｈ）のような誘電体、キャッピング層、およびＣｕの界面に沿って生じることが観察されている。Ｃｕ／誘電体の界面において、Ｃｕ移動および原子ボイド形成を減らすことは、半導体業界において、信頼性を高めるために大きな目標である。
図１は、従来の相互接続構造の断面図である。レベル間誘電体（ＩＬＤ：inter level dielectric）材料２０に、銅の相互接続部１０が形成されている。相互接続構造１０およびＩＬＤ２０の露出した表面上に、圧縮キャッピング層３０が形成されている。図１に示す従来の相互接続構造においては、単一の圧縮キャッピング層３０は、単一のＣＶＤ堆積ステップによって設けられる。圧縮キャッピング層は、典型的に約２５０Å（２５ｎｍ）の厚さに堆積される。この場合、圧縮キャッピング層によって、Ｃｕ相互接続部内に引っ張り応力が生じる。ＣＶＤ堆積パラメータは、典型的に、圧力が約２．４トール（３２０Ｐａ）、温度が約４００℃、ＨＦ電力が約１，１７０ワット、ＬＦ電力が約１３０ワットである。ガスの組成および流量は、典型的に、ＳｉＨ4が約２５０標準立法センチメートル／分（ｓｃｃｍ）であり、Ｈ2が約１９，０００ｓｃｃｍであり、ＮＨ3が約１，３００ｓｃｃｍである。
本発明においては、Ｃｕ相互接続部内に圧縮応力を生じさせることによって、Ｃｕ／誘電体の界面におけるＣｕ移動（トランスポート）および原子ボイド形成を減らすことが開示される。引っ張り応力を用いた従来技術におけるＣｕ相互接続部とは異なり、高い圧縮応力を用いたＣｕ相互接続部は、エレクトロマイグレーション効果に対する耐性が大きくなる。また、本開示においては、Ｃｕ相互接続部の上に引っ張り膜を堆積することまたはＣｕ相互接続部の周囲に圧縮膜を堆積することあるいはその両方によって、ＣＵ相互接続部内に大きな圧縮応力を生じさせることが開示される。これは、Ｃｕ相互接続部において、ＥＭに対する耐性の向上のために有利である。
従って、本発明の目的は、Ｃｕ／誘電体の界面においてＣｕ移動および原子ボイド形成を低減させるために、Ｃｕ相互接続部の上に引っ張り応力の高いキャッピング層を設けることである。引っ張り応力の高い誘電膜は、薄い誘電体材料を多層に堆積することによって形成する。これらの層は各々、厚さが約５０オングストローム（５ｎｍ）未満である。各誘電体層にプラズマ処理を行った後に、これに続く各誘電体層を堆積することで、誘電体キャップが内部引っ張り応力を有するようにする。
本発明は、半導体デバイスであって、少なくとも１つの導電性相互接続部が部分的に埋め込まれた誘電体層と、少なくとも１つの導電性相互接続部に接触している引っ張りキャッピング層と、を含む半導体デバイスを提供する。本発明は、誘電体層に接触している圧縮キャッピング層を更に含む。半導体デバイスは、導電性相互接続部を部分的に囲む拡散バリア層を更に含むことができる。引っ張りキャッピング層は、好ましくは、順次堆積した層から成る。
好ましくは、引っ張りキャッピング層は、二酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、およびＳｉＣxＮyＨz等のシリコン化合物から成る群から選択された材料から成り、ｘ、ｙ、ｚは可変の比率である。導電性相互接続部は、好ましくは、アルミニウム、銅、タングステン、銀、金、アルミニウム‐銅、およびニッケルから成る群から選択された材料から成る。拡散バリア層は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、およびＷＮから成る群から選択された材料から成ることが好ましい。
また、本発明は、半導体デバイスを形成するための方法を提供する。この方法は、少なくとも１つの導電性相互接続部が部分的に埋め込まれた誘電体層を設けるステップと、誘電体層および導電性相互接続部の上に引っ張りキャッピング層を堆積するステップと、引っ張りキャッピング層にプラズマ処理を行うステップと、誘電体層上にある引っ張りキャッピング層の部分を除去するステップと、引っ張りキャッピング層および誘電体層の上に圧縮キャッピング層を堆積するステップと、引っ張りキャッピング層から圧縮キャッピング層を除去するステップと、を含む。
好ましくは、引っ張りキャッピング層は、圧力が約７トール（９３３Ｐａ）、温度が約４００℃、高周波電力が約６００ワット、低周波電力が約０ワットの化学気相堆積によって堆積される。化学気相堆積は、ＳｉＨ4が約１５０ｓｃｃｍ、Ｎ2が約８，０００ｓｃｃｍ、ＮＨ3が約２，５００ｓｃｃｍのガス組成および流量を含む。
引っ張りキャッピング層は、好ましくは、二酸化シリコン、窒化シリコン、ならびに、ＳｉＣxＮyＨzの形態のシリコン、炭素、窒素、および水素の化合物から成る群から選択された誘電体材料であり、ｘ、ｙ、ｚは可変の比率である。
プラズマ処理は、圧力が約５トール（６６７Ｐａ）、温度が約４００℃、高周波電力が約５００ワット、低周波電力が約０ワットで行われることが好ましい。プラズマ処理は、約４０秒間でＮ2が約８，０００ｓｃｃｍのガス組成および流量を含む。好ましくは、引っ張りキャッピング層およびプラズマ処理は、インシチュー（in situ）で実施される。
好ましくは、圧縮キャッピング層は、化学機械研磨によって引っ張りキャッピング層から除去される。引っ張りキャッピング層は、好ましくは、少なくとも２回の順次堆積およびプラズマ処理ステップによって誘電体層および導電性相互接続部の上に堆積された多層堆積キャッピング層である。
また、本発明は、半導体デバイスを形成するための方法を提供する。この方法は、導電性相互接続部が部分的に埋め込まれた誘電体層を設けるステップと、誘電体層および導電性相互接続部の上に圧縮キャッピング層を堆積するステップと、導電性相互接続部の上にある圧縮キャッピング層の部分を除去するステップと、圧縮キャッピング層および導電性相互接続部の上に引っ張りキャッピング層を堆積するステップと、圧縮キャッピング層から引っ張りキャッピング層を除去するステップと、を含む。
好ましくは、引っ張りキャッピング層は、圧力が約７トール（９３３Ｐａ）、温度が約４００℃、高周波電力が約６００ワット、低周波電力が約０ワットの化学気相堆積によって堆積される。化学気相堆積は、ＳｉＨ4が約１５０ｓｃｃｍ、Ｎ2が約８，０００ｓｃｃｍ、ＮＨ3が約２，５００ｓｃｃｍのガス組成および流量を含む。
引っ張りキャッピング層は、好ましくは、二酸化シリコン、窒化シリコン、ならびに、ＳｉＣxＮyＨzの形態のシリコン、炭素、窒素、および水素の化合物から成る群から選択された誘電体材料であり、ｘ、ｙ、ｚは可変の比率である。プラズマ処理は、圧力が約５トール（６６７Ｐａ）、温度が約４００℃、高周波電力が約５００ワット、低周波電力が約０ワットで行われることが好ましい。プラズマ処理は、約４０秒間でＮ2が約８，０００ｓｃｃｍのガス組成および流量を含む。好ましくは、引っ張りキャッピング層およびプラズマ処理は、インシチュー（in situ）で実施される。
好ましくは、圧縮キャッピング層は、化学機械研磨によって引っ張りキャッピング層から除去される。引っ張りキャッピング層は、好ましくは、少なくとも２回の順次堆積およびプラズマ処理ステップによって誘電体層および導電性相互接続部の上に堆積された多層堆積キャッピング層である。
これより、添付図面を参照して、一例としてのみ本発明を説明する。
以下の説明において、本発明の完全な理解を得るために、特定の構造、構成要素、材料、寸法、処理ステップおよび技法等、多数の具体的な詳細事項を記載する。しかしながら、本発明がこれらの具体的な詳細事項なしで実施可能であることは、当業者には認められよう。他の例において、本発明をあいまいにするのを避けるために、周知の構造または処理ステップについては詳細には説明しない。
層、領域、または基板としての要素が、別の要素の「上に」または「上方に」あると述べられる場合、これは他の要素の直接上にある可能性があり、または介在する要素が存在する可能性もあることは理解されよう。これに対して、要素が他の要素の「直接上に」または「直接上方に」あると述べられる場合、介在する要素は存在しない。また、要素が他の要素の「下に」または「下方に」あると述べられる場合、これは他の要素の直接下もしくは直接下方にある可能性があり、または介在する要素が存在する可能性もあることは理解されよう。これに対して、要素が他の要素の「直接下に」または「直接下方に」あると述べられる場合、介在する要素は存在しない。
図２に、本発明の好適な実施形態が示されている。多層（マルチ）堆積引っ張りキャッピング層４０は、銅の相互接続部１０の上にのみ形成されている。単一層堆積圧縮キャッピング層４１は、ＩＬＤ表面２０の上にのみ形成されている。本発明においては、特別に調整したＣＶＤ堆積パラメータを用い、これと組み合わせてキャッピング層堆積の間に堆積後表面処理を行うことで、相互接続部の上に引っ張り応力キャッピング層を設ける。好適な実施形態においては、単一層の堆積物は約５０Å（５ｎｍ）未満に堆積される。好適な実施形態においては、多層引っ張りキャッピング層４０は、順次堆積され処理された少なくとも３つの層から成る。
図３を参照して、本発明の好適な実施形態について更に詳しく説明する。図３は、マイクロエレクトロニクスの要素またはチップの一部の断面図であり、本発明の一実施形態に従って、パターニングした開口内に形成された導電性相互接続材料１０１によって、複数の金属相互接続部が設けられている。図３は製造の一段階を示し、レベル間誘電体層すなわち「ＩＬＤ」１０２はすでに形成されている。
好ましくは、ＩＬＤ１０２材料は、ＳｉＣＯＨまたはＳｉＬＫ等の低ｋ材料である。ＩＬＤ１０２材料は、典型的には誘電率が約４．０以下であり、更に典型的には誘電率は約２．８以下である。本発明において言及する誘電率は、特に注記しない限り全て真空に対するものである。これらの誘電体は一般に、誘電率が４．０を超える誘電体材料に比べて、寄生クロストークが小さい。
ＩＬＤ１０２内に、複数のパターニングされた開口が設けられている。これらは、典型的には、誘電体層１０２の上面によって画定された主表面１０５の方向に水平方向に延出するか、またはかかる表面に対して平行な方向に延出するライン・パターンの形状である。各パターニング開口内に、拡散バリア材料１０３を堆積して、各開口の壁部および底部にライニングを施した後、導電性相互接続材料１０１を堆積して、各開口内の残りの空間を埋める。通常、これらのステップの後に、化学機械研磨（ＣＭＰ）プロセス等の平坦化プロセスを行って、パターニング開口外でＩＬＤ１０２の露出上面１０５に接触する余分な金属を除去する。
誘電体層１０２における各開口を埋める導電性相互接続材料１０１は、好ましくは、破壊的な腐食が起こらず良好な導電特性を有する、例えば貴金属のような金属である。しかしながら、集積回路またはチップの後工程（ＢＥＯＬ）製造において導電性相互接続ラインを形成するために特に適したものとしては、いくつかの金属および金属合金が際立っている。かかる金属には、アルミニウム、銅、タングステン、銀、金、アルミニウム銅、およびニッケルが含まれる。特定の実施形態においては、誘電体層１０２のパターニング開口を埋める導電性相互接続材料１０１は、主に銅から成る。
導電性相互接続材料１０１が、銅または誘電体材料中での拡散を生じる他の金属を含む場合、すなわち金属が「高い拡散係数」を有する場合、導電性相互接続材料１０１は、拡散バリアとして機能する金属層または金属化合物の上に形成されることが好ましい。拡散バリア材料１０３は、銅が導電性相互接続材料１０１から金属ラインの壁部および底部に隣接したＩＬＤ１０２内に拡散するのを防ぐ。
好ましくは、拡散バリア材料１０３は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、ＷＮ、または導電性材料が拡散するのを防ぐバリアとして作用することができる他のいずれかの材料である。拡散バリア材料１０３は、導電性相互接続材料１０１と相互作用しないので、バリア層１０３が導電性相互接続材料１０１の導電特性に影響を与えることはなく、ＩＬＤ１０２の誘電材料と相互作用してその誘電特性に影響を与えることもない。堆積は、例えば、原子層堆積（ＡＬＤ：atomic layer deposition）、化学気相堆積（ＣＶＤ：chemical vapor deposition）、プラズマ増強化学気相堆積（ＰＥＣＶＤ：plasma enhanced chemical vapordeposition）、スパッタリング、化学溶液堆積、またはめっき等の堆積プロセスによって形成される。
図示しないが、基板は、半導体材料、絶縁性材料、導電性材料、またはそれらのいずれかの組み合わせを含むことができる。基板が半導体材料から成る場合、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、または他のＩＩＩ／ＶもしくはＩＩ／ＶＩ化合物半導体等、いずれかの半導体を用いることができる。これらの列挙したタイプの半導体材料に加えて、本発明では、半導体基板が、例えばＳｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ＳＯＩ）、またはシリコンゲルマミウム・オン・インシュレータ（ＳＧＯＩ）等の多層半導体である場合も想定している。
基板が絶縁性材料である場合、絶縁性材料は、有機絶縁体、無機絶縁体、またはそれらの多層を含む組み合わせとすることができる。基板が導電性材料である場合、基板は、例えば、ポリシリコン、元素金属、元素金属の合金、金属シリサイド、金属窒化物、またはそれらの多層を含む組み合わせを含むことができる。基板が半導体材料を含む場合、例えば相補型金属酸化膜半導体（ＣＭＯＳ）デバイス等の１つ以上の半導体デバイスをその上に形成することができる。基板が絶縁性材料および導電性材料の組み合わせを含む場合、この基板は、多層相互接続構造の低位の相互接続レベルに相当する場合がある。
次に図４を参照すると、第１の誘電体キャッピング層２１５の堆積が示されている。好適な実施形態においては、ＣＶＤ堆積パラメータは、圧力が約７トール（９３３Ｐａ）、温度が約４００℃、ＨＦ電力が約６００ワット、ＬＦ電力が約０ワットである。ガス組成および流量は、ＳｉＨ4が約１５０ｓｃｃｍ、Ｎ2が約８，０００ｓｃｃｍ、およびＮＨ3が約２，５００ｓｃｃｍである。
第１の誘電体キャッピング層２１５は、金属で充填した配線（ライン）パターンに対して応力を維持することができるいずれかの誘電体材料または誘電体材料の組み合わせを含むことができる。好ましくは、第１の誘電体キャッピング層２１５は、主に、二酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、およびＳｉＣxＮyＨz（ここでｘ、ｙ、ｚは可変の比率である）等のシリコンの他の誘電体化合物から成るグループから選択される、１つ以上の誘電体材料または誘電体材料の組み合わせから成る。
堆積後、第１の誘電体キャッピング層２１５に、長時間の高温かつ高周波電力のプラズマ処理を行う。この処理には、アンモニアおよび窒素種（species）（ＮＨ3およびＮ2）の組み合わせあるいは水素（Ｈ2）を用いることが好ましい。好適な実施形態においては、プラズマ処理パラメータは、圧力が約５トール（６６７Ｐａ）、温度が約４００℃、ＨＦ電力が約５００ワット、ＬＦ電力が約０ワットである。ガス組成および流量は、Ｎ2が約８，０００ｓｃｃｍである。プラズマ処理は、約４０秒間行われる。
誘電キャッピング層の堆積およびこれに続くプラズマ処理は、好ましくは、インシチュー（in situ、その場）で実施される、すなわち同一のプロセス・チャンバ内で、または１つ以上の接続されたチャンバを有する同一のツール内で行われる。このように、ＩＬＤの表面をプラズマ処理した後に、誘電体キャップを堆積するために、チャンバから基板を手作業で取り除く必要なく実行される。好適な実施形態においては、第１の誘電体キャッピング層２１５を堆積して、ＩＬＤ１０２の露出した上面１０５および導電性相互接続材料１０１を、約５０オングストローム（５ｎｍ）未満の厚さに覆う。堆積後、第１の誘電体キャッピング層２１５の露出した上面２２５に、第２のプラズマ処理を行う。第２のプラズマ処理は、第１の誘電体キャッピング層２１５に引っ張り応力を与える効果を有する。
次に図５および図６を参照すると、第２の誘電体キャッピング層２２６が堆積されて、第１の誘電体キャッピング層２１５の露出した上面２２５を覆っている。第１の誘電体キャッピング層２１５と同様に、第２の誘電体キャッピング層２２６は、約５０オングストローム（５ｎｍ）未満の厚さに形成されることが好ましい。第１の誘電体キャッピング層２１５と同様に、第２の誘電体キャッピング層２２６は、応力を維持することができるいずれかの誘電体材料または誘電体材料の組み合わせを含むことができる。好ましくは、第２の誘電体キャッピング層２２６は、主に、二酸化シリコン、窒化シリコン、ならびにＳｉＣxＮyＨz（ここでｘ、ｙ、ｚは可変の比率である）の形態のシリコン、炭素、窒素、および水素の化合物から成るグループから選択される、１つ以上の誘電体材料または誘電体材料の組み合わせから成る。
好ましくは、第２の誘電体キャッピング層２２６は、主に、第１の誘電体キャッピング層と同じ誘電体材料から成る。第１の誘電体キャッピング層２１５と同様に、第２の誘電体キャッピング層２２６の露出した上面２３０も、堆積後にプラズマ処理を行って、堆積した第２の誘電体キャッピング層２２６の引っ張り応力を制御する。この処理では、第１の誘電体キャッピング層２１５のプラズマ処理中に用いたものと同じパラメータおよび種を用いることが好ましい。例えば、プラズマ処理は、反応種として、アンモニアおよび窒素の混合物あるいは水素を含むことができる。第１の誘電体キャッピング層２１５の場合と同様に、これらの堆積およびプラズマ処理プロセスは、インシチューで実施される（そのまま行われる）ことが好ましい。
更に図５および図６に関して、第２の誘電体キャッピング層２２６の堆積およびプラズマ処理の後に、第３の誘電体キャッピング層２３６を堆積して、第２の誘電体キャッピング層２２６の露出した上面２３０を覆う。第１の誘電体キャッピング層２１５および第２の誘電体キャッピング層２２６と同様に、第３の誘電体キャッピング層２３６は、約５０オングストローム未満の厚さに形成されている。第１および第２の誘電体キャッピング層２１５、２２６と同様に、第３の誘電体キャッピング層２３６は、応力を維持することができるいずれかの誘電体材料または誘電体材料の組み合わせを含むことができる。好ましくは、第３の誘電体キャッピング層２２６は、主に、二酸化シリコン、窒化シリコン、ならびにＳｉＣxＮyＨzの形態のシリコン、炭素、窒素、および水素の化合物から成るグループから選択される、１つ以上の誘電体材料または誘電体材料の組み合わせから成る。
好ましくは、第３の誘電体キャッピング層２３６は、主に、第１および第２の誘電体キャッピング層と同じ誘電体材料から成る。第１および第２の誘電体キャッピング層に対して行ったプラズマ処理においてと同様に、第３の誘電体キャッピング層２３６の露出した上面２４０も、堆積後にプラズマ処理を行って、第３の誘電体キャッピング層２３６における引っ張り応力を制御または生成する。この処理では、第１および第２の誘電体キャッピング層のプラズマ処理中に用いたものと同じパラメータおよび種を用いることが好ましい。例えば、プラズマ処理は、反応種として、アンモニアおよび窒素の混合物あるいは水素を含むことができる。第１および第２の誘電体キャッピング層の場合と同様に、これらの堆積およびプラズマ処理プロセスは、そのまま行われることが好ましい。
誘電体キャッピング層の堆積およびプラズマ処理を連続的に行うことの目的は、内部引っ張り応力を有する引っ張り誘電体キャッピング層２００を設けることである。内部引っ張り応力誘電体キャッピング層２００は、接触する導電性相互接続材料１０１の表面に圧縮応力を加える。この結果、例えば銅のような導電性相互接続材料１０１は、上述した問題につながり得る、接触する金属構造体に対して引っ張り応力を加える可能性が低くなる。
用いられる誘電体キャッピング層の数およびそれらの製造に関連する他のパラメータは、極めて重要というわけではない。むしろ、誘電体キャッピング層の内部引っ張り応力の大きさおよび安定性が非常に重要である。従って、単一層の誘電体キャッピング材料を堆積して、所望の大きさおよび特性を有する必要な内部引っ張り応力が得られる場合には、そのような単一の誘電体キャッピング層で充分である。あるいは、これらの特性を達成するために４つ以上のそのような誘電体キャッピング層が必要である場合には、上述した方法に従って、４つ以上のそのような誘電体キャッピング層を堆積してプラズマ処理を行う必要がある。図５および図６に示した好適な実施形態においては、引っ張り層２００は、順次堆積した３つの層から成り、これに伴ってプラズマ処理を行う。
次に図７を参照すると、従来のリソグラフィおよびエッチング・プロセスによって、ＩＬＤ１０２の表面上の引っ張りキャッピング層２００の一部を除去することが図示されている。リソグラフィ・プロセスは、フォトレジストを塗布し、このフォトレジストを所望の照射パターンに露光し、従来のレジスト現像剤を用いて露光したレジストを現像することを含む。エッチング・ステップは、ドライ・エッチング・プロセス、ウェット・エッチング・プロセス、またはそれらの組み合わせを含むことができる。「ドライ・エッチング」という言葉は、本発明において、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ・アブレーション等のエッチング技法を示すために用いられる。
次に図８を参照すると、従来のプロセスによって単一層の圧縮誘電体層４１６を堆積することが示されている。ブランケット堆積により、引っ張り誘電体キャッピング層２００およびＩＬＤ１０２の再露出した上面１０５の上に、圧縮誘電体層４１６を堆積する。
次に図９を参照すると、ＣＭＰ後の様子が図示されている。引っ張り層２００の上に堆積された圧縮層を除去することにより、多層堆積引っ張りキャッピング層２００は、導電性相互接続材料１０１の上にのみ形成されている。単一層堆積圧縮誘電体層４１６は、ＩＬＤ１０２表面の上にのみ形成されている。この好適な実施形態においては、多層堆積引っ張りキャッピング層２００は、順次堆積して処理した３つの層から成る。
次に図１０を参照すると、本発明の別の実施形態が例示されている。上述したように、レベル間誘電体（ＩＬＤ）材料１０２内に導電性相互接続材料１０１が形成されている。また、通常、導電性相互接続材料１０１とＩＬＤ１０２との間には拡散バリア材料１０３がある。ここでは、単一層の圧縮誘電体層４１６が堆積されている。
次に図１１を参照すると、従来のリソグラフィおよびエッチング・プロセスによって、導電性相互接続材料１０１の表面上の単一層の圧縮誘電体層４１６の一部を除去することが示されている。
次に図１２を参照すると、引っ張り誘電体キャッピング層２００の堆積が示されている。ブランケット堆積により、圧縮誘電体層４１６および導電性相互接続材料１０１の上に、引っ張り誘電体層２００を堆積する。この好適な実施形態においては、引っ張り層２００は、従来の実施形態において述べたように、また図４から図６において示したように、多数の順次堆積した層から成り、これに伴ってプラズマ処理を行う。
次に図１３を参照すると、ＣＭＰ後の様子が示されている。圧縮層４１６の上に堆積された引っ張り層材料を除去することにより、多層堆積引っ張りキャッピング層２００は、導電性相互接続材料１０１の上にのみ形成されている。単一層堆積圧縮誘電体層４１６は、ＩＬＤ１０２表面の上にのみ形成されている。
Claims (17)
- 半導体デバイスであって、
少なくとも１つの導電性相互接続部が部分的に埋め込まれた誘電体層と、
前記少なくとも１つの導電性相互接続部に接触している引っ張りキャッピング層と、
を含む、半導体デバイス。 - 前記誘電体層に接触している圧縮キャッピング層を更に含む、請求項１に記載の半導体デバイス。
- 前記少なくとも１つの導電性相互接続部を部分的に囲む拡散バリア層を更に含む、請求項１に記載の半導体デバイス。
- 前記引っ張りキャッピング層が順次堆積した層から成る、請求項１に記載の半導体デバイス。
- 前記引っ張りキャッピング層が、二酸化シリコン（ＳｉＯ2）、窒化シリコン（Ｓｉ3Ｎ4）、およびＳｉＣxＮyＨz等のシリコン化合物から成る群から選択された材料から成り、ｘ、ｙ、ｚは可変の比率である、請求項１に記載の半導体デバイス。
- 前記少なくとも１つの導電性相互接続部が、アルミニウム、銅、タングステン、銀、金、アルミニウム−銅、およびニッケルから成る群から選択された材料から成る、請求項１に記載の半導体デバイス。
- 前記拡散バリア層が、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＮ、ＲｕＴａ、ＲｕＴａＮ、Ｗ、およびＷＮから成る群から選択された材料から成る、請求項３に記載の半導体デバイス。
- 半導体デバイスを形成するための方法であって、
少なくとも１つの導電性相互接続部が部分的に埋め込まれた誘電体層を設けるステップと、
前記誘電体層および前記少なくとも１つの導電性相互接続部の上に引っ張りキャッピング層を堆積するステップと、
前記引っ張りキャッピング層にプラズマ処理を行うステップと、
前記誘電体層上にある前記引っ張りキャッピング層の部分を除去するステップと、
前記引っ張りキャッピング層および前記誘電体層の上に圧縮キャッピング層を堆積するステップと、
前記引っ張りキャッピング層から前記圧縮キャッピング層を除去するステップと、
を含む、方法。 - 半導体デバイスを形成するための方法であって、
少なくとも１つの導電性相互接続部が部分的に埋め込まれた誘電体層を設けるステップと、
前記誘電体層および前記少なくとも１つの導電性相互接続部の上に圧縮キャッピング層を堆積するステップと、
前記少なくとも１つの導電性相互接続部の上にある前記圧縮キャッピング層の部分を除去するステップと、
前記圧縮キャッピング層および前記少なくとも１つの導電性相互接続部の上に引っ張りキャッピング層を堆積するステップと、
前記圧縮キャッピング層から前記引っ張りキャッピング層を除去するステップと、
を含む、方法。 - 前記引っ張りキャッピング層が、圧力が７トール（９３３Ｐａ）、温度が４００℃、高周波電力が６００ワット、低周波電力が０ワットの化学気相堆積によって堆積される、請求項８または９に記載の方法。
- 前記化学気相堆積が、ＳｉＨ4が１５０ｓｃｃｍ、Ｎ2が８，０００ｓｃｃｍ、ＮＨ3が２，５００ｓｃｃｍのガス組成および流量を含む、請求項１０に記載の方法。
- 前記引っ張りキャッピング層が、二酸化シリコン、窒化シリコン、ならびに、ＳｉＣxＮyＨzの形態のシリコン、炭素、窒素、および水素の化合物から成る群から選択された誘電体材料であり、ｘ、ｙ、ｚは可変の比率である、請求項８または９に記載の方法。
- 前記プラズマ処理が、圧力が５トール（６６７Ｐａ）、温度が４００℃、高周波電力が５００ワット、低周波電力が０ワットで行われる、請求項８または９に記載の方法。
- 前記プラズマ処理が、４０秒間でＮ2が８，０００ｓｃｃｍのガス組成および流量を含む、請求項１３に記載の方法。
- 前記引っ張りキャッピング層および前記プラズマ処理がインシチューで実施される、請求項８または９に記載の方法。
- 前記圧縮キャッピング層が、化学機械研磨によって前記引っ張りキャッピング層から除去される、請求項８または９に記載の方法。
- 前記引っ張りキャッピング層が、少なくとも２回の順次堆積およびプラズマ処理ステップによって前記誘電体層および前記少なくとも１つの導電性相互接続部の上に堆積された多層堆積キャッピング層である、請求項８または９に記載の方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016207945A (ja) * | 2015-04-27 | 2016-12-08 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7625815B2 (en) * | 2006-10-31 | 2009-12-01 | International Business Machines Corporation | Reduced leakage interconnect structure |
| US8178436B2 (en) * | 2006-12-21 | 2012-05-15 | Intel Corporation | Adhesion and electromigration performance at an interface between a dielectric and metal |
| US7858532B2 (en) * | 2007-08-06 | 2010-12-28 | United Microelectronics Corp. | Dielectric layer structure and manufacturing method thereof |
| US7687877B2 (en) * | 2008-05-06 | 2010-03-30 | International Business Machines Corporation | Interconnect structure with a mushroom-shaped oxide capping layer and method for fabricating same |
| US8362596B2 (en) * | 2009-07-14 | 2013-01-29 | International Business Machines Corporation | Engineered interconnect dielectric caps having compressive stress and interconnect structures containing same |
| US8299365B2 (en) * | 2010-01-07 | 2012-10-30 | International Business Machines Corporation | Self-aligned composite M-MOx/dielectric cap for Cu interconnect structures |
| CN109616456B (zh) * | 2011-11-04 | 2023-06-02 | 英特尔公司 | 形成自对准帽的方法和设备 |
| US9431235B1 (en) | 2015-04-24 | 2016-08-30 | International Business Machines Corporation | Multilayer dielectric structures with graded composition for nano-scale semiconductor devices |
| KR102592471B1 (ko) * | 2016-05-17 | 2023-10-20 | 에이에스엠 아이피 홀딩 비.브이. | 금속 배선 형성 방법 및 이를 이용한 반도체 장치의 제조 방법 |
| US11037799B2 (en) * | 2018-09-26 | 2021-06-15 | Taiwan Semiconductor Manufacturing Co., Ltd | Metal heterojunction structure with capping metal layer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164344A (ja) * | 1986-12-26 | 1988-07-07 | Toshiba Corp | 半導体装置 |
| WO2006055459A2 (en) * | 2004-11-16 | 2006-05-26 | Applied Materials, Inc. | Tensile and compressive stressed materials for semiconductors |
| JP2007214403A (ja) * | 2006-02-10 | 2007-08-23 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2007294967A (ja) * | 2006-04-21 | 2007-11-08 | Toshiba Corp | 長寿命の相互接続構造及びその製造方法 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3895156A (en) * | 1966-01-28 | 1975-07-15 | Gen Atomic Co | High strength composite |
| US4062720A (en) * | 1976-08-23 | 1977-12-13 | International Business Machines Corporation | Process for forming a ledge-free aluminum-copper-silicon conductor structure |
| US5300813A (en) | 1992-02-26 | 1994-04-05 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
| US5668055A (en) * | 1995-05-05 | 1997-09-16 | Applied Materials, Inc. | Method of filling of contact openings and vias by self-extrusion of overlying compressively stressed matal layer |
| US5695810A (en) | 1996-11-20 | 1997-12-09 | Cornell Research Foundation, Inc. | Use of cobalt tungsten phosphide as a barrier material for copper metallization |
| US6303505B1 (en) | 1998-07-09 | 2001-10-16 | Advanced Micro Devices, Inc. | Copper interconnect with improved electromigration resistance |
| US6342733B1 (en) | 1999-07-27 | 2002-01-29 | International Business Machines Corporation | Reduced electromigration and stressed induced migration of Cu wires by surface coating |
| US6319819B1 (en) | 2000-01-18 | 2001-11-20 | Advanced Micro Devices, Inc. | Process for passivating top interface of damascene-type Cu interconnect lines |
| US6383925B1 (en) | 2000-02-04 | 2002-05-07 | Advanced Micro Devices, Inc. | Method of improving adhesion of capping layers to cooper interconnects |
| JP4350337B2 (ja) * | 2001-04-27 | 2009-10-21 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
| US6506677B1 (en) | 2001-05-02 | 2003-01-14 | Advanced Micro Devices, Inc. | Method of forming capped copper interconnects with reduced hillock formation and improved electromigration resistance |
| US6429128B1 (en) | 2001-07-12 | 2002-08-06 | Advanced Micro Devices, Inc. | Method of forming nitride capped Cu lines with reduced electromigration along the Cu/nitride interface |
| US6764951B1 (en) | 2002-02-28 | 2004-07-20 | Advanced Micro Devices, Inc. | Method for forming nitride capped Cu lines with reduced hillock formation |
| US6797652B1 (en) | 2002-03-15 | 2004-09-28 | Advanced Micro Devices, Inc. | Copper damascene with low-k capping layer and improved electromigration reliability |
| JP4099340B2 (ja) * | 2002-03-20 | 2008-06-11 | Ｔｄｋ株式会社 | コイル封入圧粉磁芯の製造方法 |
| US6617690B1 (en) * | 2002-08-14 | 2003-09-09 | Ibm Corporation | Interconnect structures containing stress adjustment cap layer |
| JP4606713B2 (ja) * | 2002-10-17 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US6818557B1 (en) | 2002-12-12 | 2004-11-16 | Advanced Micro Devices, Inc. | Method of forming SiC capped copper interconnects with reduced hillock formation and improved electromigration resistance |
| JP4647184B2 (ja) * | 2002-12-27 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US7138332B2 (en) * | 2003-07-09 | 2006-11-21 | Asm Japan K.K. | Method of forming silicon carbide films |
| US7285503B2 (en) | 2004-06-21 | 2007-10-23 | Applied Materials, Inc. | Hermetic cap layers formed on low-k films by plasma enhanced chemical vapor deposition |
| US20060027924A1 (en) * | 2004-08-03 | 2006-02-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Metallization layers for crack prevention and reduced capacitance |
| US7714441B2 (en) | 2004-08-09 | 2010-05-11 | Lam Research | Barrier layer configurations and methods for processing microelectronic topographies having barrier layers |
| US7041543B1 (en) * | 2004-08-20 | 2006-05-09 | Novellus Systems, Inc. | Strained transistor architecture and method |
| US20060046502A1 (en) | 2004-08-27 | 2006-03-02 | Ngo Minh V | Deposition of hard-mask with minimized hillocks and bubbles |
| DE102005004384A1 (de) * | 2005-01-31 | 2006-08-10 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer definierten Vertiefung in einer Damaszener-Struktur unter Verwendung eines CMP Prozesses und eine Damaszener-Struktur |
| DE102005057057B4 (de) * | 2005-11-30 | 2017-01-05 | Advanced Micro Devices, Inc. | Verfahren zur Herstellung einer isolierenden Deckschicht für eine Kupfermetallisierungsschicht unter Anwendung einer Silanreaktion |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164344A (ja) * | 1986-12-26 | 1988-07-07 | Toshiba Corp | 半導体装置 |
| WO2006055459A2 (en) * | 2004-11-16 | 2006-05-26 | Applied Materials, Inc. | Tensile and compressive stressed materials for semiconductors |
| JP2007214403A (ja) * | 2006-02-10 | 2007-08-23 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2007294967A (ja) * | 2006-04-21 | 2007-11-08 | Toshiba Corp | 長寿命の相互接続構造及びその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016207945A (ja) * | 2015-04-27 | 2016-12-08 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
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