JP2010505147A - 表示装置を駆動又は制御するシステムにおける高バイアス電流に関連する消費電力の削減 - Google Patents

表示装置を駆動又は制御するシステムにおける高バイアス電流に関連する消費電力の削減 Download PDF

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Abstract

ディスプレイ（例えば、ＬＣＤディスプレイ）を駆動又は制御するシステムに使用される方法及び装置が、ここで提供される。このようなシステムは、多くの場合、好ましくない大量の電力を消費するかもしれない、充分に高速なスルーレート及び整定時間をデバイスが持つことを可能にする充分に高いバイアス電流を必要とするデバイス（例えば、バッファ、ＤＡＣ、ＡＤＣ等）を含んでいる。本発明の実施形態は、電力消費を減らすために、このようなバイアス電流を調整する。デバイスへの入力及びデバイスからの対応する出力が、あるレベルから別のレベルへ遷移する時、第１のバイアス電流レベルがデバイスに供給される。デバイスへの入力及びデバイスからの対応する出力が、あるレベルから別のレベルへ遷移しない時、第２のバイアス電流レベルがデバイスに供給される。ここで、第２のバイアス電流レベルは、第１のバイアス電流レベルより低い。

Description

本発明の実施形態は、集積回路の分野に関し、より具体的には、表示装置（例えば、ＬＣＤ）用途において有用な基準電圧ジェネレータ、列ドライバ、及びその他のデバイスに関する。
（優先権の主張）
この出願は、次の出願に基づいて優先権を主張する：２００６年１２月１２に出願されたチョー・イン・チアによる米国特許出願第１１／６０９，８５３号、２００６年９月２８に出願されたチョー・イン・チアによる米国特許仮出願第６０／８４７，８５８号。
表示装置（例えば、ＬＣＤディスプレイ）を駆動もしくは制御するシステムにおける潜在的な課題は、システムのデバイス（例えば、バッファ）が充分に高速なスルーレート及びセットリング時間（整定時間）を持つことを可能にするために充分に高いバイアス電流を提供することが、好ましくない大量の電力を消費することである。このことは、消費電力を最少にして電池の再充電又は電池交換までの時間を最大にすることが望まれる電池駆動の携帯デバイスでは、特に問題となる。このようなバイアス電流に起因する電力消費を削減する要求がある。
本発明の特定の実施形態は、充分に高速なスルーレート及びセットリング時間（整定時間）をデバイス（例えば、バッファ、デジタル−アナログ変換器、アナログ−デジタル変換器、電圧−電流変換器、電流−電圧変換器など）に持たせるために使用されるバイアス電流に起因する電力消費を削減する。ここで、そのようなデバイスは、表示装置を駆動もしくは制御するのに使用される。
本発明の実施形態は、高速なスルーレート及び整定時間は、デバイス（例えば、バッファ、デジタル−アナログ変換器、アナログ−デジタル変換器、電圧−電流変換器、電流−電圧変換器など）の出力が、ある状態から別の状態へ（例えば、ある電圧から別の電圧へ）遷移する時に重要であるが、このような遷移がない時は必ずしも重要ではないという実状をうまく利用している。特に、本発明の特定の実施形態に従って、デバイスへの入力（したがって、デバイスからの対応する出力）が、あるレベルから別のレベルへ遷移する時に、デバイスに供給されるバイアス電流が増加し、デバイスへの入力（したがって、デバイスからの対応する出力）が、あるレベルから別のレベルへ遷移しない時に、デバイスに供給されるバイアス電流が減少する。別の言い方をすれば、デバイスの出力が遷移している時に相対的に、高いバイアス電流（ＩｂｉａｓH）が使用され、デバイスの出力が遷移していない時に、相対的に低いバイアス電流（ＩｂｉａｓL）が使用される。ここで、ＩｂｉａｓH＝Ｍ×ＩｂｉａｓL（例えば、Ｍ＝４）である。
さらに一般に、一実施形態に従って、デバイスへの入力（したがって、デバイスからの対応する出力）が、あるレベルから別のレベルへ遷移する時に、第１のバイアス電流レベルがデバイスに供給され；デバイスへの入力（したがって、デバイスからの対応する出力）が、あるレベルから別のレベルへ遷移しない時に（例えば、遷移が終了した後）、第２のバイアス電流レベルがデバイスに供給される。ここで、第２のバイアス電流レベルは、第１のバイアス電流レベルより低い。特定の実施形態において、デバイスに供給されるバイアス電流が、第１のバイアス電流レベルから第２のバイアス電流レベルへ下げられる時、追加のバイアス電流レベルが、短時間、デバイスに供給される。ここで、追加のバイアス電流レベルは、第１のバイアス電流レベルより低いが、第２のバイアス電流レベルよりも高い。この追加の又は中間のバイアス電流レベルは、デバイス内のノードの整定を補助するのに有用である。また、さらに多くのバイアス電流レベルも、必要に応じて、生成され使用される。
一実施形態に従って、制御信号（例えば、これに限定されるものではないが、バンク選択信号）は、デバイスへの入力が、あるレベルから別のレベルへ、いつ遷移するかを指定する。一実施形態に従って、このような制御信号は、ワンショットの出力においてワンショットパルス信号を生成するために、ワンショットの入力に供給される。このワンショットパルス信号は、あるレベルから別のレベルへ遷移するデバイスへの入力と概ね同時に起こるリーディングエッジ（前縁）と、リーディングエッジ後の遅延で発生するトレーリングエッジ（後縁）を有するパルスを含んでいる。ここで、その遅延は、ワンショットによって画定される。ワンショットパルス信号は、デバイスに供給されるバイアス電流が、第１のバイアス電流レベルを、いつ持つことになるのかを指定するのに使用され、デバイスに供給されるバイアス電流が、第２のバイアス電流レベルを、いつ持つことになるのかを指定するのに使用される。追加のワンショットは、追加のバイアス電流レベルを生成するのに使用される。
以下に示す詳細な説明、図面及び特許請求の範囲から、さらなる実施形態、及び特徴、態様、及び本発明の利点が、より明らかになるであろう。
ドライバ回路の部分とともにＬＣＤディスプレイを示す上位概念のブロック図である。 通常の基準電圧ジェネレータの詳細を示す上位概念のブロック図である。 本発明の実施形態による基準電圧ジェネレータの上位概念のブロック図である。 本発明の別の実施形態による基準電圧ジェネレータの上位概念のブロック図である。 本発明の実施形態による書き込み動作中のシリアルデータ信号（ＳＤＡ）を示すのに有用である。 本発明の実施形態による読み出し動作中のシリアルデータ信号（ＳＤＡ）を示すのに有用である。 本発明のさらに別の実施形態による基準電圧ジェネレータの上位概念のブロック図である。 前の図で示されたバッファがバイアス電流を備えていることを説明するのに有用な上位概念のブロック図である。 デバイスへの入力及びデバイスからの出力が、あるレベルから別のレベルへ遷移していない時、電力消費を削減するために、バッファ（又は同様のデバイス）へ供給されるバイアス電流が下げられているところの本発明の一実施形態を説明するのに有用な上位概念のブロック図である。 図８で示した本発明の実施形態の動作を理解するのに有用なタイミング図とともに、図８で示したワンショットの具体例を示している。 バッファ（又は同様のデバイス）へ３つ以上のバイアス電流レベルが供給されているところの本発明の実施形態を説明するのに有用な上位概念のブロック図である。 図１０で示した本発明の実施形態の動作を理解するのに有用なタイミング図とともに、図１０で示したワンショットの具体例を示している。
液晶ディスプレイ（ＬＣＤ）システムのような通常のフラットパネルディスプレイシステム（平面パネル表示システム）において、各画素又は各素子の輝度は、トランジスタによって制御されている。アクティブマトリクスディスプレイ（活性マトリクス表示装置）は、行及び列に配列されたトランジスタ（例えば、薄膜トランジスタ）のグリッド（格子）を含んでいる。列ラインは、各列の各トランジスタに付随するドレイン又はソースに接続されている。行ラインは、各行のトランジスタに付随する各ゲートに接続されている。トランジスタの行は、行の各トランジスタをオンにするゲート制御信号を行ラインへ供給することによって活性化される。行の活性化された各トランジスタは、特定量の光を放射させるために、その列ラインからアナログ電圧値を受け取る。一般に、列ドライバ回路は、各画素又は各素子によって適当な量の光が放射されるように、列ラインへアナログ電圧を供給する。ディスプレイ（表示装置）の解像度は、鮮明輝度レベルの数に関係している。高品質ディスプレイにとって、列ドライバへ電圧を供給するのに多重基準電圧ジェネレータ（例えば、８つ以上の電圧）が必要である。
図１は、列ドライバ１０４、及び列ドライバ１０４へアナログ電圧を供給する多重基準電圧ジェネレータ１０６を含んでいるドライバ回路の部分とともにＬＣＤディスプレイ１０２を示す。図１は、ディスプレイ１０２から論理的に分離されたドライバ回路を示しているが、商業的なディスプレイは、ディスプレイとドライバ回路が１つの薄いパッケージの中に組み込まれている。したがって、このようなディスプレイの回路開発において、大きな関心は、ドライバ回路を実現するのに必要とされるマイクロチップのダイ寸法である。また、コストも考慮されるべき要素である。
多重基準電圧出力を実現するために、異なる電圧を生成するのにデジタル−アナログ変換器（ＤＡＣ）が使用される。電圧を一時的に緩衝するため、キャパシタがＤＡＣに接続される。このような多重基準電圧回路は、通常いくつかの方法によって実現されてきた。後述するが、１つの方法は、図２に示すように、多重ＤＡＣ構成を使用する。ここでは、別々のＤＡＣが、Ｎ出力チャンネルのそれぞれのバッファを駆動するのに使用される。しかし、ＤＡＣ回路は、非常に大きい。したがって、このような多重ＤＡＣ構成では、出力チャンネルの数が増加するにつれて、チップダイ寸法は、好ましくなく、大きくなるであろう。必要とされることは、フラットパネルディスプレイパッケージで使用されるのに、多重基準電圧バッファが充分に小さいことである。
ＴＦＴ−ＬＣＤ用途において、列ドライバは、ＴＦＴ−ＬＣＤセルのストレージキャパシタ（蓄積容量）を駆動する。テレビ及び他のモニタ用途のような大きなパネルの用途において、人間の眼によって容易に知覚されるにつれて、ＬＣＤディスプレイの色精度は、より重要になる。ＬＣＤセルのキャパシタセル電圧間の不整合は、これらの色の不整合を引き起こす。多重基準電圧ジェネレータ１０６は、精度を改善し、列ドライバ１０４のＤＡＣの不整合を減らすのに使用される。このような多重基準電圧ジェネレータ（また、「基準電圧ジェネレータ」、「基準電圧バッファ」又は「ガンマバッファ」として知られている）は、列ドライバ１０４の抵抗ストリングに低インピーダンスタップを提供し、ディスプレイ全体にわたってより良く整合させる。これから説明するように、ＬＣＤ列ドライバの整合に加えて、基準電圧ジェネレータ１０６は、ＬＣＤディスプレイのコントラストを改善するガンマ補正を実現するのに使用される。
ビデオカードからのデータは、通常、線形である。しかし、モニタの出力輝度対入力データは、非線形である。もっと正確に言えば、入力データ対出力輝度は、概ね２．２のべき関数である（ここで、Ｌ＝Ｖ2.2、Ｌ＝輝度、Ｖ＝入力データ電圧）。したがって、「正確な」輝度を表示するためには、出力がガンマ補正されなければならない。これは、例えば、入力データに以下の関数：Ｌ’＝Ｌ(1/2.5)を加えることによって、成し遂げることができる。また、ＬＣＤディスプレイのガンマ補正に加えて、ガンマ補正は、ディスプレイのコントラストを改善するために、ガンマ曲線を広げることが可能である。
通常、ＬＣＤモニタは、固定したガンマ応答を有する。しかし、ＬＣＤ製品では、フレームごとのコントラストを最適化することを目的として、フレームごとにガンマ曲線が更新される、動的なガンマ制御を実施し始めている。これは、一般に、フレームごとに、表示されるデータを評価し、鮮明かつ豊富な色を提供するように自動的にガンマ曲線を調節することによって成し遂げられる。
図２は、インターフェイス制御２０８、一対のレジスタバンク２１０及び２１２、複数（すなわち、Ｎ個）のｍビットＤＡＣ２２０、複数（すなわち、Ｎ個）のバッファ２３０を含む通常の基準電圧ジェネレータ２０６の詳細を示す。
インターフェイス制御２０８は、物理的に２つの活性線及びグランド接続で構成される２線式シリアルインターフェイス標準であるインターインテグレイテッドサーキット（Ｉ２Ｃ；Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）バスインターフェイスを実現する。活性線（シリアルデータ（ＳＤＡ）及びシリアルクロック（ＳＣＬ））は、ともに双方向性である。このインターフェイスの重要な利点は、複数のデバイス間の全二重通信に、たった２つのライン（クロック及びデータ）だけが必要とされることである。一般に、インターフェイスは、個別のアドレスを有するバス上の各集積回路とともに、適切に低いスピード（１００ｋＨｚ〜４００ｋＨｚ）で動く。インターフェイス制御２０８は、基準電圧ジェネレータ２０６に向けられたシリアルデータを受け取り、ディスプレイデータの各シリアルｍビットをパラレルデータに変換し、パラレルデータビットを第１のレジスタバンク２１０へ伝送する。第１のレジスタバンク２１０及び第２のレジスタバンク２１２は、直列に接続されており、いったん第１のレジスタバンク２１０が一杯になると、第１のレジスタバンク２１０内のデータが同時に第２のレジスタバンク２１２に伝送される。各レジスタバンク２１０は、例えばＮ個の分離したｍビットレジスタを含んでいる。ここで、Ｎは、多重基準電圧ジェネレータ２０６によって生成される多重レベル電圧出力（ＯＵＴ１−ＯＵＴＮ）の数であり、ｍは、各ＤＡＣ２２０の入力の数である。
２つのレジスタバンク２１０及び２１２は、遅いＩ２Ｃインターフェイスを補償するためにダブルバッファリングを実行する。より具体的には、レジスタバンク２１２内のＮ個のｍビットレジスタ内のデータが、Ｎ個のｍビットＤＡＣによってアナログ電圧に変換されている間、レジスタバンク２１０内のＮ個のｍビットレジスタが更新される。この構成の問題点は、すべての出力にｍビットＤＡＣ２２０が必要であり、それによってダイ寸法に影響を与えることである。動的なガンマ制御に使用する場合、２つのガンマ曲線間で切り替わるときに、各ＤＡＣ２２０は整定する時間が必要である。最近の多くの用途において、動的なガンマ制御は、ラインレートで、また５００ｎｓの高速なセットリング時間で切り替わることが必要とされる（ここで、周期は約１４〜２０μｓである。）。図２の構成を使用してこのようなスイッチングレートを調整することは、比較的、大きなトランジスタ（これは相対的な高コストを有する。）と高電流が必要とされ、それによって、コストとサイズの重要性が高いＬＣＤ用途にとって、実現を困難にする。さらに、いくつかのデジタルコードにとって、出力電圧は、複数のＤＡＣ２２０及び出力バッファ２３０の間の不整合による大きなオフセットを有するかもしれない。
したがって、ＤＡＣの少ない基準電圧ジェネレータを提供し、それによって、全体的にダイサイズ及びコストを削減することは、有益なことであるだろう。また、動的なガンマ制御がラインレートで使用できるそのようなレートで、もし、このような基準電圧ジェネレータが切り替わることができるとしたら、有益なことであるだろう。さらに、基準電圧ジェネレータの中で発生する不整合を最小化することは、有益なことであるだろう。
図３は、本発明の一実施形態による基準電圧ジェネレータ３０６を示す。図３に示すように、基準電圧ジェネレータ３０６は、本発明の一実施形態に従ってＩ２Ｃインターフェイスを実現し、２つの活性線を有するバスからシリアルデータ（ＳＤＡ）及びシリアルクロック（ＳＣＬ）を受信するインターフェイス制御３０８を含んでいる。また、図３に示すように、基準電圧ジェネレータ３０６は、第１のレジスタバンク３１０Ａ（また、バンクＡとしても参照される。）と、第２のレジスタバンク３１０Ｂ（また、バンクＢとしても参照される。）とを含んでおり、それらのバンクはお互いに並列となっており、お互いに（図２のバンク２１０及び２１２のケースと比較して）直列とはなっていない。
また、インターフェイス制御３０８は、バンクＡ（又はバンクＢ）内の第１番目のｍビットレジスタが表示データ１を受け入れ、第２番目のｍビットレジスタが表示データ２を受け入れ、そして、第Ｎ番目のｍビットレジスタが表示データＮを受け入れるような態様で１からＮまで循環するデジタル出力を生成するデコーダ３４０へ、出力を供給している。バンクＡ及びバンクＢの両方にｍビットのデータが同時に供給されている間、バッファ制御３４２によって、実際にそのデータを受け取る１つのバンクのみが同時に選択される。詳細は後で説明するが、本発明の一実施形態によると、制御ビットは、データを格納するのに、バンクＡ又はバンクＢのどちらが選択されるかを示す。バンクＡ及びバンクＢの両方にｍビットのデータが同時に供給されている間、バッファ制御３４２によって、実際にそのデータを受け取る１つのバンクのみが同時に選択される。
図３Ｂに示すように、デコーダ３４０を持つ代わりに（または、持つのに加えて）、デジタルデマルチプレクサ３５０を、インターフェイス制御３０８とレジスタバンク３１０Ａ，３１０Ｂとの間に置くことが可能である。このデジタルデマルチプレクサ３５０は、バンクＡ（又はバンクＢ）内の第１番目のｍビットレジスタに表示データ１を供給し、第２番目のｍビットレジスタに表示データ２を供給し、そして、第Ｎ番目のｍビットレジスタに表示データＮを供給する。本発明の一実施形態によると、デジタルデマルチプレクサ３５０は、バンクＡ又はバンクＢのどちらにデータを格納すべきかを示す制御ビットに基づいて、どのバンクに特定のデータを供給するのかを認識する。あるいは、デジタルデマルチプレクサ３５０が、バンクＡ及びバンクＢの両方にｍビットのデータを同時に供給するが、バッファ制御３４２によって、実際にそのデータを受け取る１つのバンクのみが同時に選択されるようにしてもよい。
第１のレジスタバンク３１０Ａ及び第２のレジスタバンク３１０Ｂ（すなわち、バンクＡ及びバンクＢ）の出力がマルチプレクサ（ｍｕｘ）３１２に供給され、その出力は、１つのＤＡＣ３２０（図２のケースのような複数のＤＡＣ、すなわちＮ個のＤＡＣとは対照的に）を駆動する。ＤＡＣ３２０の出力は、アナログデマルチプレクサ（ｄｅｍｕｘ）３２２の入力に供給される。ｄｅｍｕｘ３２２の出力は、ＶＳA1からＶＳANと表示された第１グループの電圧ストレージデバイス３２４と、ＶＳB1からＶＳBNと表示された第２グループの電圧ストレージデバイス３２６に供給される。電圧ストレージデバイス３２４及び３２６は、これに限定されるものではないが、例えば、サンプルアンドホールド、アナログメモリセル（例えば、アナログ不揮発性メモリ（ＡＮＶＭ）セル）などのデバイスである。
以下に述べるように、第１グループの電圧ストレージデバイス３２４（ＶＳA1〜ＶＳAN）はレジスタバンクＡ（３１０Ａ）に対応し、第２グループの電圧ストレージデバイス３２６（ＶＳB1〜ＶＳBN）はレジスタバンクＢ（３１０Ｂ）に対応する。ＶＳA1及びＶＳB1の出力は、ｍｕｘ３２８1へ供給され、ＶＳA2及びＶＳB2の出力は、ｍｕｘ３２８2へ供給され、そして、ＶＳAN及びＶＳBNの出力は、ｍｕｘ３２８Nへ供給される。この編成において、マルチプレクサ３２８1から３２８Nは、バンク選択信号によって指示され、第１グループの電圧ストレージデバイス３２４に格納されるアナログ電圧、又は第２グループの電圧ストレージデバイス３２６に格納されるアナログ電圧を、出力バッファ３３０1〜３３０Nへ供給するのに使用され、その出力は１つ以上の列ドライバ（図３Ａ及び３Ｂには図示せず。）へ供給される。
マルチプレクサ制御ロジック３４４（例えば、ステートマシーン（状態機械））が、マルチプレクサ３１２及びアナログデマルチプレクサ３２２を制御するのに使用される。ｍｕｘ３１２、制御ロジック３４４、ｄｅｍｕｘ３２２及び電圧ストレージデバイスの実施例は、ここで参照として取り込まれている同一出願人による米国特許第６，７８１，５３２に記載されている。アナログデマルチプレクサ３２２の具体的な実施例は、ここで参照として取り込まれている２００２年９月５日出願（現在は、特許となっている）の同一発明者及び同一出願人による米国特許出願第１０／２３６，３４０に記載されている。
インターフェイス制御３０８で受信されるマスターデバイスからのシリアルデータ（ＳＤＡ）信号の一例（書き込み転送の間）は、図４に示されている。インターフェイス制御３０８によるマスターデバイスへのＳＤＡ出力の一例（読み出し転送の間）は、図５に示されている。
図４を参照して、本発明の一実施形態によれば、データ信号は、スタートコンディション４０２、デバイスアドレス・プラス・ライトビット４０４、アクノリッジビット４０６、制御データ４０８、アクノリッジビット４０６、表示データ４１０1から表示データ４１０N（それらのそれぞれの後にはアクノリッジビット４０６が続く）及びストップコンディション４１２を含むように示されている。デバイスアドレスは、例えば、基準電圧ジェネレータＩＣを識別する７ビットのワードであり、リード／ライトビットが後に続く（例えば、０＝所望の基準電圧に設定又はプログラムするために、マスターデバイスが基準電圧ジェネレータへデータを送信する書き込み伝送；１＝基準電圧が設定又はプログラムされた前のデータを読み出すために、マスターデバイスが基準電圧ジェネレータからデータを受信する読み出し伝送）。本発明の一実施形態で使用されるマスターデバイスの一例は、これに限定されるものではないが、単純なＥＥＰＲＯＭ、又はより複雑なタイミングコントローラ、ＡＳＩＣ又はＦＰＧＡを含んでいる。
本発明の一実施形態によれば、制御データ４０８は、１バイトのワードである。ここで、第１番目の最下位ビット（ＬＳＢ）は、クロック遅延があるかどうかを示し（例えば、０＝クロック遅延なし；１＝３．５μｓのクロック遅延）、第２番目のＬＳＢは、バンクＡかバンクＢのどちらに書き込むのかを示し（例えば、０＝バンクＡ、１＝バンクＢ）、第３番目のＬＳＢは、バンクＡかバンクＢのどちらから読み出すのかを示し（例えば、０＝バンクＡ、１＝バンクＢ）、第４番目のＬＳＢは、内部か外部のどちらのオシレータを使用するのかを示し（例えば、０＝内部、１＝外部）、４つの最上位ビット（ＭＳＢ）はドントケア（無関係）である。
再び図３Ａを参照して、動作において、インターフェイス制御３０８は、例えばマスターデバイスから、ＳＤＡ及びＳＣＬ信号を受信する。たいがい、このようなシリアルデータは、すでにガンマ補正されている。書き込み動作の間、Ｎ多重レベル電圧信号（ＯＵＴ１〜ＯＵＴＮ）を列ドライバへ供給するのに使用され、制御ビット（制御データ４０８の）は、バッファ制御３４２に供給され、入力される表示データが第１のバンク３１０Ａか第２のバンク３１０Ｂ（すなわち、バンクＡ又はバンクＢ）のどちらに格納されるのかを制御ビットから検出することができる。
図３Ａを参照して、インターフェイス制御３０８は、バンクＡ及びバンクＢの両方へ並行して同時にｍデータビットを供給するが、バッファ制御３４２によってどちらが選択されるかに従って、バンク（３１０Ａ又は３１０Ｂ）の１つのみが、Ｎ個のｍビット表示データを、そのＮ個のｍビットレジスタに格納する（例えば、Ｎ＝１４、ｍ＝８）。デコーダ３４０は、選択されたバンクＡ又はバンクＢ内のどのｍビットレジスタが表示データを受け取るかを制御し、例えば、選択されたバンク内の第１番目のｍビットレジスタが表示データ１を受け取り、選択されたバンク内の第２番目のｍビットレジスタが表示データ２を受け取り、そして、選択されたバンク内の第Ｎ番目のｍビットレジスタが表示データＮを受け取る。このようにして、入力されるＳＤＡ信号の制御データは、入力される表示データ（１からＮ）がバンクＡかバンクＢのどちらを更新するのかを決定するのに使用される。この機構は、マスターデバイスが、バンクＢを一定に保ちながらバンクＡに書き込み、または、バンクＡを一定に保ちながらバンクＢに書き込みを行うことを可能にする。
また、図３Ｂを参照して、インターフェイス制御３０８が、ｄｅｍｕｘ３５０へ並行して同時にｍデータビットを供給し、バッファ制御３４２によってどちらが選択されるかに従って、ｄｅｍｕｘ３５０が、バンクＡ又はバンクＢへｍデータビットを供給し、バンクの１つのみが、Ｎ個のｍビット表示データを、そのＮ個のｍビットレジスタに格納する（例えば、Ｎ＝１４、ｍ＝８）。ｄｅｍｕｘ３５０は、選択されたバンクＡ又はバンクＢ内のどのｍビットレジスタが表示データを受け取るかを制御し、例えば、選択されたバンク内の第１番目のｍビットレジスタが表示データ１を受け取り、選択されたバンク内の第２番目のｍビットレジスタが表示データ２を受け取り、そして、選択されたバンク内の第Ｎ番目のｍビットレジスタが表示データＮを受け取る。図３Ａを参照して上述したのと同様にして、入力されるＳＤＡ信号の制御データは、入力される表示データ（１からＮ）がバンクＡかバンクＢのどちらを更新するのかを決定するのに使用される。さらに、この機構は、マスターデバイスが、バンクＢを一定に保ちながらバンクＡに書き込み、または、バンクＡを一定に保ちながらバンクＢに書き込みを行うことを可能にする。
図３Ａ及び図３Ｂを参照して、一定に保たれているレジスタバンクは、他のバンクが更新されている間、ＤＡＣ３２０を駆動するのに使用される。例えば、バンクＢが新しい表示データで更新されている間に、バンクＡ内のデジタルデータは、１つのＤＡＣ３２０によってアナログ電圧に変換され、添字Ａを持つ電圧ストレージデバイス内に格納される（すなわち、第１グループの電圧ストレージデバイス３２４に）。そして、バンクＡが新しい表示データで更新されている間に、バンクＢのデジタルデータは、１つのＤＡＣ３２０によってアナログ電圧に変換され、添字Ｂを持つ電圧ストレージデバイス内に格納される（すなわち、第２グループの電圧ストレージデバイス３２６に）。
より、具体的には、ｍｕｘ３１２は、ｍビットＤＡＣ３２０のｍ入力に供給されるｍビットを同時に選択する。２mの異なるアナログ出力の１つがｍビットＤＡＣ３２０の出力で生成され（ｍ入力に基づいて）、ｄｅｍｕｘ３２２を介して電圧ストレージデバイスの１つへ供給される。常に、バンク選択信号によって制御されるｍｕｘ３２８1〜３２８Nは、第１グループの電圧ストレージデバイス３２４（すなわち、ＶＳA1〜ＶＳAN）か、第２グループの電圧ストレージデバイス３２６（すなわち、ＶＳB1〜ＶＳBN）のどちらからのアナログ電圧が、出力バッファ３３０1〜３３０Nへ供給されるのかを決定し（増幅されるのか、増幅されないのかは、実施形態による）、列ドライバを駆動するのに使用される。第１グループの電圧ストレージデバイス３２４（すなわち、ＶＳA1〜ＶＳAN）が更新されている間、ｍｕｘ３２８1〜３２８Nは、第２グループの電圧ストレージデバイス３２６（すなわち、ＶＳB1〜ＶＳBN）内のアナログ電圧が、出力バッファ３３０1〜３３０Nへ供給されるようにし、また、逆の場合と同様である。
図３Ａ及び３Ｂを参照して説明した本発明の多重基準電圧ジェネレータ３０６の利点は、出力ごとに１つのＤＡＣ（すなわち、Ｎ個の出力に対して、Ｎ個の別個のＤＡＣ）を使用する代わりに、１つのＤＡＣ３２０と複数の電圧ストレージデバイスが使用され、それにより、コストを節約することができ、ダイサイズを削減することができることである。また、１つのＤＡＣ３２０を使用することにより、特定のデジタル表示データの入力にとって、ＤＡＣ３２０は、いかなる不整合も生じない（しかし、出力バッファ３３０が整合していない場合は、依然として、ある程度の不整合が発生するであろう。）。さらに、アナログ電圧は、電圧ストレージデバイス３２４又は３２６のグループを介して、常に利用できるように準備されているので、バンクＡ・バンクＢ間の切り替えの整定時間（セットリングタイム）は、出力バッファ３３０の整定時間によってのみ制限される。
図６に示した別の実施形態において、１つのＤＡＣ３２０を使用する代わりに、１対のＤＡＣ３２０Ａ及び３２０Ｂが使用され、一方はバンクＡに対応し、他方はバンクＢに対応する。２つのＤＡＣは、１つのＤＡＣの場合より、高コストとなり、ダイスペースを上げることになるが、２つのＤＡＣは、Ｎ個のＤＡＣの場合より、低コストとなり、ダイスペースを下げることになる。ここで、Ｎは３以上である（例えば、Ｎは１４）。
一実施形態において、第１のレジスタバンク３１０Ａ（すなわち、バンクＡ）へ書き込まれる表示データは、第１のガンマ曲線に対応し、第２のレジスタバンク３１０Ｂ（すなわち、バンクＢ）へ書き込まれる表示データは、第２のガンマ曲線に対応し、それにより、２つの異なるガンマ曲線（例えば、フレーム単位）間の高速な切り替えを可能にする。また、本発明の実施形態は、表示データの各ワードを表示するのに２つ以上の画素（例えば、１対の画素）が使用される環境で有用である（すなわち、同じ表示データにおいて、２つ以上の方法で補正されたガンマが、２つ以上画素を駆動するのに使用される。）。このような環境において、各画素は、それに対応する異なるガンマを有し、または各画素は、ライン単位で更新されるようなそれに対応する動的なガンマを有するかもしれない。
本発明の一実施形態によると、Ｎ個の電圧出力の半分（例えば、ＯＵＴ１〜ＯＵＴＮ／２）は、正の電圧極性を有し、他の半分（例えば、ＯＵＴＮ／２＋１〜ＯＵＴＮ）は、負の極性を有している。例えば、１４個の電圧出力がある場合（すなわち、Ｎ＝１４の場合）、ＯＵＴ１〜ＯＵＴ７は正の極性を有し、ＯＵＴ８〜ＯＵＴ１４は負の極性を有する。各画素に対応する容量がダメージを受けないように、画素電圧の極性がフレームごとに反転するように、基準電圧ジェネレータ３０２により駆動される列ドライバは、１フレームの間、正の電圧出力ＯＵＴ１〜ＯＵＴ７を受け取り、次のフレームの間に、負の電圧出力ＯＵＴ８〜ＯＵＴ１４を受け取る、等々。このような実施形態において、基準電圧ジェネレータ３０２はまた、ＶＣＯＭとして知られている中間電圧を出力するであろう。レジスタ３１０Ａ及び３１０Ｂの各バンクにおいて、１４個のレジスタの半分は（ここで、Ｎ＝１４）、正の表示データを格納し、他の半分は、最初の半分に格納されたものを反転した負のデータを格納するであろう。これは、ＶＣＯＭ電圧の周辺で、アナログ電圧ＯＵＴ１〜ＯＵＴ７とＯＵＴ８〜ＯＵＴ１４とを完全に対称的にするであろう。すなわち、電圧がＶＣＯＭより大きい場合、ＶＣＯＭに対して正であると考えられ、電圧がＶＣＯＭより小さい場合、ＶＣＯＭに対して負であると考えられる。
他の実施形態によると、半分の各バンク３１０Ａ及び３１０Ｂ内のレジスタの数を減らすために、正（負）の表示データのみが、バンク３１０Ａ及び３１０Ｂ内に格納され、バンク３１０Ａ，３１０ＢとＤＡＣ３２０の間で表示データの適当なデジタル反転が行われる（ｍｕｘ３１２のどちらかで）。言い換えれば、アナログ電圧はＶＣＯＭ周辺で完全に対称的であるので、２の補数の単純な演算機能を使用するだけで、レジスタの半分のデジタルデータ（例えば、データレジスタの上半分）は、レジスタの他の半分（例えば、データレジスタの下半分）によって格納されるであろうデジタルデータに変換することができる。
この現象の一例（８ビットＤＡＣを想定）が、以下の表１に示されている。
Figure 2010505147
上に示すように、ＯＵＴ１４のデジタルデータは、ＯＵＴ１の２の補数であり、ＯＵＴ１３は、ＯＵＴ２の２の補数である、等々。図３Ａ及び３Ｂには、特に示していないが、本発明の特定の実施形態によれば、上述の機能を実行する機能ブロック（各レジスタバンク内のレジスタの数を半分にするもの）は、バンク３１０Ａ，３１０Ｂとｍｕｘ３１２の間、または、ｍｕｘ３１２とＤＡＣ３２０の間に置かれる。
上述したように、図６の実施形態では、バンク３１０Ａ及び３１０Ｂの１つとそれぞれ関連して、一対のＤＡＣ３２０Ａ及び３２０Ｂが使用される（この例として、Ｎが例えば１４のとき、Ｎ個のＤＡＣより依然として少ない）。各ＤＡＣは、それ自体の基準電圧を有する。例えば、それぞれ、上部のＤＡＣ３２０Ａの基準は、ＶｒｅｆＨ＿Ｕ＝１４．１６Ｖ及びＶｒｅｆＬ＿Ｕ＝８Ｖであり、下部のＤＡＣ３２０Ｂの基準は、ＶｒｅｆＨ＿Ｌ＝７．２８Ｖ及びＶｒｅｆＬ＿Ｌ＝１．１２Ｖである。
本発明の一実施形態において、上部のＤＡＣ出力は、（ＶｒｅｆＨ＿Ｕ−ＶｒｅｆＬ＿Ｕ）×（デジタルデータ）／２５６＋ＶｒｅｆＬ＿Ｕの機能を実現し、下部のＤＡＣ出力は、（ＶｒｅｆＨ＿Ｌ−ＶｒｅｆＬ＿Ｌ）×（デジタルデータ）／２５６＋ＶｒｅｆＬ＿Ｌの機能を実現する。また、一対のＤＡＣ３２０Ａ及び３２０Ｂは、図３Ｂの実施形態でも使用することができる。
この機能の実現の代わりの方法は、例えば、ＶｒｅｆＨ＿Ｌ＝１．１２Ｖ及びＶｒｅｆＬ＿Ｌ＝７．２８Ｖのように、下部のＤＡＣ３２０Ｂの出力電圧基準を交換することである。このようにすることにより、デジタルデータは、算術的に変化する必要がなくなる。以下の表２は、この例を示している。
Figure 2010505147
図７は、上述した基準電圧ジェネレータ３０６の一部分を示している。より具体的には、図７は、ｍｕｘ３２８へ供給されるバンク選択信号は、一方が第１の電圧ストレージデバイス３２４に格納され、他方が第２の電圧ストレージデバイス３２６に格納されている、２つの異なる電圧レベルの間を選択するのに使用されることを示している。ｍｕｘ３２８によって選択された電圧は、選択された電圧のバッファリング（緩衝）されたもの（及び任意的に増幅されたもの）を出力するバッファ３３０へ供給される。
また、図７に示すように（前述の図には示されていないが）、バイアス電流（Ｉｂｉａｓ）がバッファ３３０へ供給される。このバイアス電流（Ｉｂｉａｓ）の大きさは、少なくとも部分的に、バッファ３３０のスルーレート及び整定時間を制御し、一般に、高バイアス電流は、高速なスルーレート及び整定時間となる。
図７の実施形態の潜在的な問題は、充分に高速なスルーレート及び整定時間をバッファ３３０が有するようにするために、充分な高バイアス電流を供給することは、好ましくない大量の電力を消費するかもしれないということである。このことは、消費電力の最小化と、それによる電池の再充電又は電池交換までの時間の最大化の要求がある電池駆動型の携帯機器で、特に問題となる。本発明の以下の実施形態は、このようなバイアス電流に起因する電力消費を削減する。
本発明の以下の実施形態は、高速なスルーレート及び整定時間は、バッファ３３０の出力がある状態から別の状態へ（例えば、ある電圧から別の電圧へ）遷移する時に重要であり、このような遷移がない時には必ずしも重要ではない、という事象を利用している。より具体的には、本発明の特定の実施形態によれば、バッファ３３０へ供給されるバイアス電流は、バッファ３３０への入力（したがって、バッファ３３０からの対応する出力）があるレベルから別のレベルへ遷移する時に増加し、バッファ３３０へ供給されるバイアス電流は、バッファ３３０への入力（したがって、バッファ３３０からの対応する出力）が遷移していない時に減少する。別の言い方をすれば、バッファの出力が遷移している時に相対的に高いバイアス電流（ＩｂｉａｓH）が使用され、バッファの出力が遷移していない時に相対的に低いバイアス電流（ＩｂｉａｓL）が使用される。ここで、ＩｂｉａｓH＝Ｍ×ＩｂｉａｓLである（例えば、Ｍ＝４）。例えば、バッファ３３０への入力が、第１のレベルから第２のレベルへすでに遷移し、所定期間、第２のレベルに留まった後、バッファ３３０への入力（したがって、バッファ３３０からの対応する出力）があるレベルから別のレベルへ遷移しないものである。別の例として、バッファ３３０への入力が、第２のレベルから第１のレベルへすでに遷移し、所定期間、第１のレベルに留まった後、バッファ３３０への入力（したがって、バッファ３３０からの対応する出力）があるレベルから別のレベルへ遷移しないものである。以下で説明する図８は、このような実施形態の一実施例を示す。
図８を参照して、ワンショット８０２及びバイアス電流セレクタ８０４が、図７の構成要素に追加されている。ワンショット８０２は、バッファ３３０への入力、及びバッファ３３０からの出力がある電圧から別の電圧へ遷移することを示すバンク選択信号を受信する。バンク選択信号、ワンショットの一例の遅延素子による信号出力、ワンショット８０２による信号出力、及びバイアス電流セレクタ８０４による信号出力のタイミング図の一例とともに、ワンショット８０２の例示的な詳細を図９に示す。上で述べたように、バンク選択信号は、ある電圧から別の電圧への遷移を示す。
図８及び図９を参照して、この例では、ワンショット８０２は、バンク選択信号の立ち上がりエッジ及びバンク選択信号の立ち下がりエッジに応答して、短いパルスを生成する。ここで、バンク選択信号の立ち上がりエッジ及び立ち下がりエッジの両方とも、電圧レベルの変化を示す。バイアス電流セレクタ８０４は、ワンショット８０２によるパルス信号出力を受信し、それに応答して、バイアス電流出力のレベルを変更する。より具体的には、ワンショット信号がロウからハイへ変化したとき、バイアス電流セレクタ８０４は、ＩｂｉａｓLからＩｂｉａｓHへバイアス電流を増加させ、ワンショット信号がハイからロウへ変化したとき、バイアス電流セレクタ８０４は、ＩｂｉａｓHからＩｂｉａｓLへバイアス電流を減少させる。一実施形態において、ＩｂｉａｓHは、少なくともＩｂｉａｓLの２倍であるが、必ずしもそうでなくてもよい。
本発明の一実施形態において、バイアス電流の追加のレベルを生成するために、２つ以上のワンショット８０２及びバイアス電流セレクタ８０４を使用してもよい。この一例を図１０及び図１１に示す。図１０を参照して、２つのワンショット８０２ａ及び８０２ｂと、２つのバイアス電流セレクタ８０４ａ及び８０４ｂが、バッファ３３０への入力及びバッファ３３０からの出力が、ある電圧から別の電圧へ遷移していることを示す同じバンク選択信号を受信するように示されている。バンク選択信号、ワンショット８０２ａ及び８０２ｂの一例の遅延素子による信号出力、ワンショット８０２ａ及び８０２ｂによる信号出力、及び２つのバイアス電流セレクタ８０４ａ及び８０４ｂによる電流信号出力の和であるトータル出力バイアス電流（Ｉｂｉａｓtotal）のタイミング図の一例とともに、ワンショット８０２ａ及び８０２ｂの例示的な詳細を図１１に示す。この例において、タイミングからも分かるように、ワンショット８０２ｂの遅延素子（ｄｌａｙ＿ｂ）は、ワンショット８０２ａの遅延素子（ｄｌａｙ＿ａ）よりも大きな遅延を生成する。これにより、ワンショット８０２ｂのパルス出力は、ワンショット８０２ａのパルス出力よりも長い時間、ハイ状態にあることになるであろう。同様に、これにより、タイミング図に示すように、トータルバイアス電流（Ｉｂｉａｓtotal）は、３つ以上のレベルを持つことになるであろう。
この実施形態において、最も高いバイアス電流レベル（ＩｂｉａｓH）は、バッファ３３０への入力、及びバッファ３３０からの対応する出力があるレベルから別のレベルへ遷移する時に、スルーレートを増加させるのに使用される。しかし、バッファ３３０への入力、及びバッファ３３０からの対応する出力があるレベルから別のレベルへ遷移しない（例えば、バッファの入力及び出力が遷移を終えた後）と知られている時、低いバイアスレベル（ＩｂｉａｓL）へ直接下げるのではなく、バッファ３３０の内部ノードがよりなだらかに整定するのを補助するために中間バイアスレベル（ＩｂｉａｓM）が使用される（直接ＩｂｉａｓHからＩｂｉａｓLへの比較的急な降下を有するものとは対照的に）。これは、バッファ３３０（又は他のデバイス）の内部ノードが、整定するのにいくらかの時間がかかるところにおいて、有用である。３つのバイアス電流レベルのうち、最も消費電力の少ない低バイアスレベル（ＩｂｉａｓL）は、中間バイアスレベル（ＩｂｉａｓM）の後に続く。中間バイアスレベル（ＩｂｉａｓM）の供給は、高バイアス電流レベル（ＩｂｉａｓH）の供給よりも電力消費が少なく、低バイアスレベル（ＩｂｉａｓL）の供給は、さらに電力消費が少ない。したがって、実践ごとに、バイアス電流を低バイアスレベル（ＩｂｉａｓL）に保つことは、有益である。
図１０及び図１１の例において、バイアス電流セレクタ８０４ｂは、ＩｂｉａｓL3電流又はゼロ電流に等しいＩｂｉａｓL4を生成する。もし、バイアス電流セレクタ８０４ｂによって生成される第４番目のバイアス電流が、ゼロ電流以外の電流であった場合、追加のレベルがＩｂｉａｓtotalに追加される。加えて、または代わりに、必要に応じて、バイアス電流Ｉｂｉａｓtotalにさらに多くのレベルを提供するために、さらなるワンショット８０２（異なる遅延を有する）及びさらなるバイアス電流セレクタ８０４を追加することが可能である。
図１０及び図１１の実施形態において、バイアス電流は、バッファ３３０への入力、及びバッファ３３０からの対応する出力が、あるレベルから別のレベルへ遷移するときの低バイアスレベル（ＩｂｉａｓL）から高バイアス電流レベル（ＩｂｉａｓH）への比較的急なジャンピング（跳ね上がり）として説明された。バイアス電流レベルを充分に高速に切り換えることができれば、高バイアス電流レベル（ＩｂｉａｓH）へのジャンプの存在の前に、低バイアスレベル（ＩｂｉａｓL）から中間バイアスレベル（ＩｂｉａｓM）へのジャンプが存在するように、中間バイアス電流レベルもまた使用することが可能である。これは、必要に応じて、バッファ３３０の内部ノードの整定を補助するのに有用である。
バンク選択信号は、バッファ（又は、後述するように、他の同様なデバイス）への入力及びバッファからの出力が、あるレベルから別のレベルへ遷移する時を特定する制御信号の一例に過ぎない。言い換えれば、他の制御信号が可能であり、本発明の要旨の範囲内である。また、複数のワンショットがあるところで、各ワンショットが個別の制御信号、又は共通の制御信号の遅延したものを受信することが可能である。さらに、図９及び図１１は、ワンショットの単なる一例を示しているに過ぎない。これに限定されるものではないが、フリップフロップにより実現されるワンショットのような他のワンショットを使用することも可能であり、本発明の要旨の範囲内である。
バイアス電流セレクタ８０４を実現する様々な方法がある。例えば、電流乗算器又は増幅器（例えば、ワンショットの出力が高いとき、ＩｂｉａｓHを生成するためにＩｂｉａｓLを増加するような電流乗算器又は増幅器）を使用してバイアス電流セレクタ８０４を実現することも可能である。バイアス電流セレクタ８０４を実現するのに多くの他の技術が使用可能であることを、当業者の一人は、この記載から、理解するであろう。
以上、ディスプレイ（表示装置）を駆動するのに使用されるシステム内のバッファを駆動するのに使用される電力を削減する方法について説明したが、ここで、あるレベルから別のレベルへ遷移するバッファへの入力に応答して、バッファからの対応する出力が、あるレベルから別のレベルへ遷移する。ディスプレイを駆動又は制御するのに使用される、他の種類のデバイスを持つ同様な技術を使用することが可能であるが、ここで、そのデバイスは、あるレベルから別のレベルへ遷移するそのデバイスへの入力に応答して、デバイスからの対応する出力があるレベルから別のレベルへ遷移する。例えば、本発明の一実施形態はまた、デジタル−アナログ（Ｄ／Ａ）変換器、アナログ−デジタル（Ａ／Ｄ）変換器、電圧−電流（Ｖ２Ｉ）変換器、及び／又は電流−電圧（Ｉ２Ｖ）変換器による電力消費の量を削減するのに使用することも可能である。なぜなら、これらのデバイスのそれぞれは、バイアス電流を引き込み、これらのデバイスのそれぞれは、あるレベルから別のレベルへ遷移する入力及び出力を含んでいるからである。図１に戻って参照して、これに限定されるものではないが、例えば、基準電圧ジェネレータ１０６内に、又は列ドライバ１９４内に、このようなデバイスを置くことが可能である。
図７〜図１１を参照して説明された本発明の実施形態は、図３〜図６を参照して説明された実施形態上で改良するのに有用であるが、図７〜図１１の実施形態は、このような使用に限定されるものではない。むしろ、図７〜図１１を参照して説明した実施形態は、ディスプレイを駆動又は制御するのに使用されるシステム内のデバイスによって消費される電力を削減するのに有用であるが、ここで、あるレベルから別のレベルへ遷移するデバイスへの入力に応答して、デバイスからの対応する出力があるレベルから別のレベルへ遷移する。
上記の説明は、本発明の好ましい実施形態である。これらの実施形態は、図解及び説明の目的のために提供されたが、本発明を、開示された形態に限定し、他を排除することを意図するものではない。当業者にとって、多くの変更や変形が明らかであろう。実施形態は、本発明の原理及びその実践的用途について最良の説明をするために、また、それにより、当業者が本発明を理解することができるように、選択され、説明された。わずかな変更及び変形は、本発明の要旨及び精神に含まれるものであると考えられる。当然のことながら、以下の特許請求の範囲及びそれらの均等物によって、本発明の要旨が画定されるものである。

Claims (23)

  1. 表示装置を駆動又は制御するのに使用されるシステム内のデバイスによって消費される電力を減らす方法であって、
    あるレベルから別のレベルへ遷移する前記デバイスへの入力に応答して、前記デバイスからの対応する出力が、あるレベルから別のレベルへ遷移し、
    前記デバイスのスルーレート及び／又は整定時間は、前記デバイスへ供給されるバイアス電流によって影響を受け、
    前記デバイスへの入力、及び前記デバイスからの対応する出力が、あるレベルから別のレベルへ遷移する時に、第１のバイアス電流レベルを前記デバイスへ供給し、
    前記デバイスへの入力、及び前記デバイスからの対応する出力が、あるレベルから別のレベルへ遷移しない時に、前記第１のバイアス電流レベルより低い第２のバイアス電流レベルを前記デバイスへ供給し、
    前記デバイスへの前記第１のバイアス電流レベルの供給は、前記デバイスへの前記第２のバイアス電流レベルの供給のときより高速なスルーレート及び／又は整定時間を前記デバイスが有することを可能にすることを特徴とする方法。
  2. 請求項１記載の方法において、
    前記デバイスへ供給される前記バイアス電流が、前記第１のバイアス電流レベルから前記第２のバイアス電流レベルへ下げられるとき、
    前記第１のバイアス電流レベルより低く、かつ前記第２のバイアス電流レベルより高い追加のバイアス電流レベルを、短時間、供給し、
    前記追加のバイアス電流レベルは、前記第１のバイアス電流レベルから前記第２のバイアス電流レベルへの急な降下があった場合より緩やかに、前記デバイスの内部ノードを整定することを補助するのに使用されることを特徴とする方法。
  3. 請求項１記載の方法において、
    前記第２のバイアス電流レベルは、前記第１のバイアス電流レベルの少なくとも半分であることを特徴とする方法。
  4. 請求項１記載の方法において、
    前記デバイスへの前記入力、及び前記デバイスからの対応する前記出力は、前記デバイスへの前記入力が第１のレベルから第２のレベルへ遷移し、所定期間、前記第２のレベルに留まった後、あるレベルから別のレベルへ遷移しないことを特徴とする方法。
  5. 請求項１記載の方法において、
    前記デバイスの入力が、あるレベルから別のレベルへ遷移する時を特定する制御信号を受信し、
    前記制御信号をワンショットの入力に供給し、それにより、前記ワンショットの出力にワンショットパルス信号を生成し、
    前記ワンショットパルス信号は、あるレベルから別のレベルへ遷移する前記デバイスへの入力と概ね同時に起こるリーディングエッジと、前記リーディングエッジ後の遅延で発生するトレーリングエッジとを有するパルスを含み、
    前記デバイスに供給される前記バイアス電流が、前記第１のバイアス電流レベルを有する時を特定するために、及び前記デバイスに供給される前記バイアス電流が、前記第２のバイアス電流レベルを有する時を特定するために、前記ワンショットパルス信号を使用することを特徴とする方法。
  6. 請求項１記載の方法において、
    前記デバイスは、バッファ、デジタル−アナログ変換器、アナログ−デジタル変換器、電圧−電流変換器、及び電流−電圧変換器のうち、いずれかであることを特徴とする方法。
  7. 表示装置を駆動又は制御するのに使用されるシステム内のデバイスによって消費される電力を減らす装置であって、
    あるレベルから別のレベルへ遷移する前記デバイスへの入力に応答して、前記デバイスからの対応する出力が、あるレベルから別のレベルへ遷移し、
    表示装置を駆動又は制御するのに使用されるシステム内のデバイスであって、前記デバイスは入力及び出力を含み、前記デバイスのスルーレート及び／又は整定時間は前記デバイスへ供給されるバイアス電流によって影響を受ける前記デバイスと、
    前記デバイスへの前記入力があるレベルから別のレベルへ遷移する時を特定する制御信号を受信するワンショットと、
    前記ワンショットからの出力に応答して、第１のバイアス電流レベル、又は前記第１のバイアス電流レベルより低い第２のバイアス電流レベルを前記デバイスへ供給するバイアス電流セレクタと、を有し、
    前記デバイスは、前記デバイスに前記第２のバイアス電流レベルが供給された時と比較して、前記デバイスに前記第１のバイアス電流レベルが供給された時に、より高速なスルーレート及び／又は整定時間を有することを特徴とする装置。
  8. 請求項７記載の装置において、
    前記デバイスへの入力があるレベルから別のレベルへ遷移する時を特定する制御信号を受信する第２のワンショットと、
    前記第２のワンショットからの出力に応答して、第３のバイアス電流レベル又は第４のバイアス電流レベルを前記デバイスへ供給する第２のバイアス電流セレクタと、をさらに有し、
    前記第３又は第４のバイアス電流レベルは、前記バイアス電流セレクタからの前記第１又は第２のバイアス電流レベルの出力に加えられることを特徴とする装置。
  9. 請求項８記載の装置において、
    前記第２のバイアス電流セレクタへ供給される前記制御信号は、前記第１のバイアス電流セレクタへ供給される前記制御信号と同じであることを特徴とする装置。
  10. 請求項８記載の装置において、
    前記第４のバイアス電流レベルは、実質的にゼロ電流レベルであることを特徴とする装置。
  11. 請求項７記載の装置において、
    前記第２のバイアス電流レベルは、前記第１のバイアス電流レベルの少なくとも半分であることを特徴とする装置。
  12. 請求項７記載の装置において、
    前記制御信号に応答して、前記ワンショットは、あるレベルから別のレベルへ遷移する前記デバイスへの前記入力と概ね同時に起こるリーディングエッジと、前記リーディングエッジ後の遅延で発生するトレーリングエッジとを有するパルスを含むワンショットパルス信号を出力し、
    前記遅延は、前記ワンショットによって決められることを特徴とする装置。
  13. 請求項７記載の装置において、
    前記デバイスへの前記入力、及び前記デバイスからの対応する前記出力は、前記デバイスへの前記入力が第１のレベルから第２のレベルへ遷移し、所定期間、前記第２のレベルに留まった後、あるレベルから別のレベルへ遷移しないことを特徴とする装置。
  14. 請求項７記載の装置において、
    前記デバイスは、バッファ、デジタル−アナログ変換器、アナログ−デジタル変換器、電圧−電流変換器、及び電流−電圧変換器のうち、いずれかであることを特徴とする装置。
  15. 表示装置を駆動又は制御するのに使用されるシステム内のデバイスによって消費される電力を減らす方法であって、
    あるレベルから別のレベルへ遷移する前記デバイスへの入力に応答して、前記デバイスからの対応する出力が、あるレベルから別のレベルへ遷移し、
    前記デバイスのスルーレート及び／又は整定時間は、前記デバイスへ供給されるバイアス電流によって影響を受け、
    表示装置を駆動又は制御するのに使用される前記システム内の前記デバイスへ、少なくとも２つのバイアス電流レベルの１つを選択的に供給し、
    前記デバイスは、入力及び出力を含み、
    前記デバイスへの入力、及び前記デバイスからの対応する出力があるレベルから別のレベルへ遷移する時、第１のバイアス電流レベルが前記デバイスへ供給され、
    前記デバイスへの前記入力、及び前記デバイスからの対応する前記出力があるレベルから別のレベルへ遷移しない時、前記第１のバイアス電流レベルより低い第２のバイアス電流レベルが前記デバイスへ供給され、
    前記デバイスは、前記デバイスに前記第２のバイアス電流レベルが供給された時と比較して、前記デバイスに前記第１のバイアス電流レベルが供給された時に、より高速なスルーレート及び／又は整定時間を有することを特徴とする方法。
  16. 請求項１５記載の方法において、
    さらに、前記第１のバイアス電流レベルから前記第２のバイアス電流レベルへの変化の間に、前記第１のバイアス電流レベルより低く、かつ前記第２のバイアス電流レベルより高い少なくとも１つの追加のバイアス電流レベルを前記デバイスへ供給し、
    前記追加のバイアス電流レベルは、前記第１のバイアス電流レベルから前記第２のバイアス電流レベルへの急な降下があった場合より緩やかに、前記デバイスの内部ノードを整定することを補助するのに使用されることを特徴とする方法。
  17. 請求項１５記載の方法において、
    さらに、制御信号に基づいて、前記デバイスへの前記入力があるレベルから別のレベルへ遷移する時を確認し、
    前記選択的に供給することを制御するのに同じ制御信号を使用することを特徴とする方法。
  18. 請求項１５記載の方法において、
    前記デバイスへの前記入力、及び前記デバイスからの対応する前記出力は、前記デバイスへの前記入力が第１のレベルから第２のレベルへ遷移し、所定期間、前記第２のレベルに留まった後、あるレベルから別のレベルへ遷移しないことを特徴とする方法。
  19. 請求項１５記載の方法において、
    前記デバイスは、バッファ、デジタル−アナログ変換器、アナログ−デジタル変換器、電圧−電流変換器、及び電流−電圧変換器のうち、いずれかであることを特徴とする方法。
  20. 請求項１５記載の方法において、
    前記第２のバイアス電流レベルは、前記第１のバイアス電流レベルの少なくとも半分であることを特徴とする方法。
  21. 請求項１記載の方法において、
    さらに、前記デバイスへの前記入力が、第１の電圧ストレージデバイスによって格納される電圧であるか、第２の電圧ストレージデバイスによって格納される電圧であるかを特定する選択信号を受信し、
    前記第１のバイアス電流レベルを前記デバイスへ供給するステップは、前記第１の電圧ストレージデバイスによって格納される電圧から前記第２の電圧ストレージデバイスによって格納される電圧へ、又は前記第２の電圧ストレージデバイスによって格納される電圧から前記第１の電圧ストレージデバイスによって格納される電圧へ、前記デバイスへの前記入力が変化したことを前記選択信号が特定した時に起こり、
    前記第２のバイアス電流レベルを前記デバイスへ供給するステップは、前記第１の電圧ストレージデバイスによって格納される電圧から前記第２の電圧ストレージデバイスによって格納される電圧へ、又は前記第２の電圧ストレージデバイスによって格納される電圧から前記第１の電圧ストレージデバイスによって格納される電圧へ、前記デバイスへの前記入力が変化し、前記入力が、所定期間、同じレベルに留まった後に起こることを特徴とする方法。
  22. 請求項７記載の装置において、
    前記デバイスへの前記入力が、第１の電圧ストレージデバイスによって格納される電圧であるか、第２の電圧ストレージデバイスによって格納される電圧であるかを特定する選択信号を、前記ワンショットが受信し、
    前記第１の電圧ストレージデバイスによって格納される電圧から前記第２の電圧ストレージデバイスによって格納される電圧へ、又は前記第２の電圧ストレージデバイスによって格納される電圧から前記第１の電圧ストレージデバイスによって格納される電圧へ、前記デバイスへの前記入力が変化したことを前記選択信号が特定した時に、前記バイアス電流セレクタが前記第１のバイアス電流レベルを前記デバイスへ供給し、
    前記第１の電圧ストレージデバイスによって格納される電圧から前記第２の電圧ストレージデバイスによって格納される電圧へ、又は前記第２の電圧ストレージデバイスによって格納される電圧から前記第１の電圧ストレージデバイスによって格納される電圧へ、前記デバイスへの前記入力が変化し、前記入力が、所定期間、同じレベルに留まった後に、前記バイアス電流セレクタが前記第２のバイアス電流レベルを前記デバイスへ供給することを特徴とする装置。
  23. 請求項１５記載の方法において、
    さらに、前記デバイスへの前記入力が、第１の電圧ストレージデバイスによって格納される電圧であるか、第２の電圧ストレージデバイスによって格納される電圧であるかを特定する選択信号を受信し、
    前記第１の電圧ストレージデバイスによって格納される電圧から前記第２の電圧ストレージデバイスによって格納される電圧へ、又は前記第２の電圧ストレージデバイスによって格納される電圧から前記第１の電圧ストレージデバイスによって格納される電圧へ、前記デバイスへの前記入力が変化したことを前記選択信号が特定した時に、前記第１のバイアス電流レベルが前記デバイスへ供給され、
    前記第１の電圧ストレージデバイスによって格納される電圧から前記第２の電圧ストレージデバイスによって格納される電圧へ、又は前記第２の電圧ストレージデバイスによって格納される電圧から前記第１の電圧ストレージデバイスによって格納される電圧へ、前記デバイスへの前記入力が変化し、前記入力が、所定期間、同じレベルに留まった後に、前記第２のバイアス電流レベルが前記デバイスへ供給されることを特徴とする方法。
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