JP2010504007A - マルチサイトfmスクリーンドットを同時に生成する方法及び装置 - Google Patents
マルチサイトfmスクリーンドットを同時に生成する方法及び装置 Download PDFInfo
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Abstract
【選択図】図4
Description
画素点(以下、「画素点」「点」「画素」「サイト」は同義に用いる。)の最終誤差蓄積値及び中間誤差蓄積値を記憶するように構成された誤差行メモリを初期化するステップと、
誤差割当/蓄積レジスタファイルを初期化するステップと、
行・列をなす画素の各行ごとに、及び各行内のN個の近隣の(neighboring)画素からなるグループごとに、前記画素のオリジナルグレーレベル(ソース画素値)を取得するステップと、前記誤差行メモリ及び前記誤差割当/蓄積レジスタファイルに記憶された値に従って前記N個の画素(サイト)のスクリーンドットを生成するステップであって、N≧2であるステップと、
1つの前記グループ内のN個の近隣の画素が処理される毎に、前記誤差行メモリ及び前記誤差割当/蓄積レジスタファイル内の値を更新するステップとを含む、
ことを特徴とする。
誤差行メモリ及びそこに接続された誤差行メモリ制御回路と、
誤差割当/蓄積レジスタファイル及びそこに接続された誤差割当/蓄積レジスタファイル制御回路と、
複数のスクリーンドット生成回路とを備えたマルチサイトFMスクリーンドットを同時に生成する装置を提供し、
この回路はそれぞれ中で出力端部に接続されたグレー生成回路及び閾値比較回路及び誤差生成回路からなり、
1つの画素の最終スクリーンドット及び周りの画素へのこの画素の誤差割当値を生成するように構成されており、
前記各スクリーンドット生成回路内の誤差生成回路の出力端部は、以下のスクリーンドット生成回路内の前記多数のスクリーンドット生成回路のうちグレー生成回路の入力端部に接続されており、
誤差行メモリ制御回路及び誤差割当/蓄積レジスタファイル制御回路の入力端部に接続されており、
誤差行メモリ制御回路及び誤差割当/蓄積レジスタファイル制御回路の出力端部は、各スクリーンドット生成回路内のグレー生成回路の入力端部に接続されている、
ことを特徴とする。
従って、画素点Pi,jに対する行(i−1)の点からの誤差拡散の蓄積値は、行(i−1)の残りの点が全て処理されるまでのあいだ記憶しておくメモリが必要があり、この誤差蓄積値は、行(i)の各点を処理する際に抽出されて、Pi,jのスクリーンドット値及び周りの画素への画素点Pi,jからの誤差拡散を算出する際に使われる。画像が多数の行をなす画素点からなり、このようなメモリは、一般に画素点の誤差蓄積値を行ごとに記憶するので、誤差行メモリと呼ばれる。本発明の一実施形態によると、SRAM(静的ランダムアクセスメモリ)が誤差行メモリとして採用される。
図2は、本発明により多数の近隣の画素を同時に処理する高速FMスクリーンドット装置(1)のブロック図である。高速FMスクリーンドット装置(1)は、誤差行メモリ(2)と、誤差割当/蓄積レジスタファイル(3)と、誤差行メモリ制御回路(4)と、誤差割当/蓄積レジスタファイル制御回路(5)と、スクリーンドット生成装置(6)とを備えている。前記部品の機能を、以下に簡単に説明する。
一は、画素Pi,jの属する行(i)に先行する行によって生じる誤差影響、即ち最終誤差蓄積値又は中間誤差蓄積値であり、誤差行メモリ(2)はコンテンツのこのような部分を記憶するのに使用される。
また他は、画素Pi,jの属する行(i)の、画素Pi,jの前に位置する画素点によって生じる誤差影響、即ち行(i)の画素Pi,jに対する現在の画素の前に位置する画素点からの誤差割当値の合計であり、各先行画素点の誤差割当値が誤差割当/蓄積レジスタファイル(3)内に記憶される。誤差割当/蓄積レジスタファイル(3)はまた、使用される誤差行メモリ(2)から読み取られた中間誤差蓄積値などの、画素処理中の中間処理値をキャッシングするのに使用される。
図3は、グレー生成回路(7)と、閾値比較回路(8)と、誤差生成回路(9)とを備えた、本発明によるスクリーンドット生成回路(10)を示している。グレー生成回路(7)の入力は、画素Pi,jのソース画素値、この画素に対応する誤差行メモリ内の最終誤差蓄積値、及びこの画素に対する同じ行内の画素の前の画素によって生成される誤差割当値であり、スクリーンドット生成回路の出力は最終スクリーンドット、及びこの画素を処理した後に生成される誤差割当値である。本発明の装置によると、処理可能な画素の数は、含んでいるスクリーン生成回路(10)のグループの数と同じである。
S1、誤差行メモリを初期化するステップ
S2、誤差割当/蓄積レジスタファイルを初期化するステップ
S3、行列をなす画素の各行ごとに、且つ各行内のN個の近隣の(neighboring)画素からなるグループごとに、前記画素のオリジナルグレーレベル(ソース画素値)を取得し、誤差行メモリと誤差割当/蓄積レジスタファイルに記憶された値に応じてNサイトスクリーンドットを生成するステップ
S4、1つのグループ内のN個の近隣の画素が処理される毎に、誤差行メモリ及び誤差割当/蓄積レジスタファイルを更新するステップ
S5、1つの行の処理が終了したかどうかを判断し、そうでない場合、S3に進み、そうである場合S6に進むステップ
S6、誤差行メモリを再び更新するステップ
S7、画像処理が終了したかどうかを判断し、そうでない場合、S2に進み、そうである場合、処理が終了するステップ
[グレー生成回路]
画素1の最終グレー値= 画素1のソース画素値 + 画素1に対応する誤差行メモリ(12)から読み取られた最終誤差蓄積値 + 誤差割当/蓄積レジスタファイル(13)内でキャッシングされた、画素1が属する同じ行内の前に位置する画素からの誤差割当値。
画素2の最終グレー値= 画素2のソース画素値 + 誤差行メモリ(12)から読み取られた画素2に対応する最終誤差蓄積値 + 誤差割当/蓄積レジスタファイル(13)内でキャッシングされた、画素2が属する同じ行内の前に位置する画素からの誤差割当値 + 画素1を処理することによって生成される現在の画素2に対する誤差割当値。
[誤差行メモリ及びその制御回路]
Li+1,3 = Li+1,3’+Ei,1D2+Ei,2D3+Ei,3D4+Ei,4D3+Ei,5D2
Li+1,4 = Li+1,4’+Ei,2D2+Ei,3D3+Ei,4D4+Ei,5D3+Ei,6D2
Li+2,3’ = Ei,1D1+Ei,2D2+Ei,3D3+Ei,4D2+Ei,5D1
Li+2,4’ = Ei,2D1+Ei,3D2+Ei,4D3+Ei,5D2+Ei,6D1
式中、Li+1,3’及びLi+1,4’はそれぞれ、行(i−1)の画素からの、画素Pi+1,3及びPi+1,4に対する中間誤差値である。
本発明の誤差行メモリのバス幅が誤差行メモリ内の4つの位置の少なくともデータ幅である場合、1つのユニット内の4つの値Li,5、Li,6、Li+1,5’及びLi+1,6’(それぞれ、図7(B)のPi,5、Pi,6、Pi+1,5及びPi+1,6に対応する)の読取は、メモリ上の1回の読取動作のみで完了し、また別のユニット内の4つの値Li+1,3、Li+1,4、Li+2,3’及びLi+2,4’(図7(B)内の破線ブロックb内の画素に対応する)の書込は、メモリ上の1回の書込動作のみで完了する。従って、本発明による装置を使用した2つの隣接する画素Pi,5及びPi,6の処理中に、Li,5、Li,6、Li+1,5’及びLi+1,6’を読み取るには、メモリ上で1回の読取動作だけが必要であり、Li+1,3、Li+1,4、Li+2,3’及びLi+2,4’を書き込むには、メモリ上で1回の書込動作だけが必要であり、それによってスクリーンドット生成速度が格段に向上する。
[誤差割当/蓄積レジスタファイル及びその制御回路]
[スクリーンドット生成方法]
誤差割当/蓄積レジスタファイルのコンテンツから現在処理されている画素のうちの第1の画素Pi,5では、同じ行内の画素の全ての先行処理によって生成される画素Pi,5に割り当てる誤差によってレンダリングされる誤差割当値の合計であるS1を算出し(S1=Ei,3D3+E1,4D4)、
その後、画素Pi,5の最終グレー値を算出し(ここで、画素Pi,5の最終グレー値= Pi,5のソース画素値1+Li,5+S1)、この最終グレー値を、画素Pi,5の最終スクリーンドット1を生成するための閾値と比較して画素Pi,5の最終スクリーンドット1を生成し、
次に、その周囲画素点に対する画素Pi,5の誤差割当値を算出し、そのうちの画素Pi,5の誤差割当値Ei,5D4を第2の画素点Pi,6にトランスポートする。
その後、画素Pi,6の最終グレー値を算出し(ここで、画素Pi,6の最終グレー値= Pi,6のソース画素値2+Li,6+S2)、この最終グレー値を、画素Pi,6の最終スクリーンドット2を生成するための閾値と比較して画素Pi,6の最終スクリーンドット2を生成し、
次に、その周囲画素点に対する画素Pi,6の誤差割当値を算出する。
誤差行メモリ及び誤差割当/蓄積レジスタファイルのデータ更新を行なう、即ち、誤差割当/蓄積レジスタファイル内に記憶された画素Pi,1〜Pi,6の誤差割当値及び中間誤差蓄積値Li+1,3’及びLi+1,4’に従って、最終誤差蓄積値Li+1,3及びLi+1,4及び中間誤差蓄積値Li+2,3’及びLi+2,4’を算出し、誤差行メモリのデータ更新を実現するために誤差行メモリ内に算出結果を書き込む。
閾値比較回路II(20)は、スクリーンドット2を生成するために、グレー生成回路II(19)によって生成されたグレー値を閾値と比較するのに使用される。
誤差生成回路I(18)は、グレー生成回路I(16)によって生成されたグレー値から、計算又はテーブル検索を介して現在の画素1の誤差割当値を生成し、結果を誤差行メモリ制御回路(14)、誤差割当/蓄積レジスタファイル制御回路(15)、及びグレー生成回路II(19)に出力するために使用される。
誤差生成回路II(21)は、グレー生成回路II(19)によって生成されたグレー値から、計算又はテーブル検索を介して現在の画素2の誤差割当値を生成し、結果を誤差行メモリ制御回路(14)及び誤差割当/蓄積レジスタファイル制御回路(15)に出力するために使用される。
誤差行メモリ制御回路(14)及び誤差割当/蓄積レジスタファイル制御回路(15)はそれぞれ、誤差行メモリ(12)及び誤差割当/蓄積レジスタファイル(13)のデータ更新を行なうために使用される。
その際、同じ行内のN個の近隣のソース画素が一度に取得され、現在のN個のソース画素値、並びに、誤差行メモリ(2)及び誤差割当/蓄積レジスタファイル(3)内に記憶されたデータによってNサイトスクリーンドットが生成される。
N個のグループのスクリーンドット生成回路が、行i内のN個の近隣のソース画素のグレー値を同時に取得し、行i内の現在のN個の近隣の画素に応じた最終誤差蓄積値、及び行(i+1)〜行(i+H−2)の、直接対応する位置でのN個の近隣の画素の中間誤差蓄積値を誤差行メモリから一度に読み取る。
現在処理されているN個の近隣のソース画素のうち第1の画素Pi,j(jは列番数のことを言う)に関して、S1をレンダリングする。ここで、S1は、誤差割当レジスタファイル内に記憶されたデータを用いて、同じ行内で全ての先行する画素を処理することによって生成される誤差を全てこの画素に割り当てることによってレンダリングされる誤差値の合計である。
その後、S”Mをレンダリングする。ここで、S”Mは、第1〜第(M−1)番目の画素によって生成された誤差全てを第M番目の画素に割り当てることによってレンダリングされる誤差割当値全ての合計である。
次に、このS’MとS”Mを加えて、同じ行内のM番目の画素の前の画素全てによって生成される誤差全てを第M番目の画素に割り当てることによってレンダリングされる誤差割当値の合計であるSMをレンダリングする。
現在処理されている画素それぞれの最終画素グレー値及び閾値に従って、現在のN個の近隣の画素によって生成される誤差を全ての近隣の画素に割り当てることによって値Ei,KDnをレンダリングする(Ei,KDnは、現在処理されている画素のうちのK番目の画素によって生成される誤差割当値のグループのことを言い、1≦K≦Nであり、Jarvisアルゴリズムでは、n=1〜4である)。
誤差割当/蓄積レジスタファイル内のコンテンツ、及び現在のN個の近隣の画素を処理することによって生成される誤差割当値に従って、行(i+1)内のN個の近隣の位置Pi+1,j−N〜Pi+1,j−1での最終誤差蓄積値、及び行(i+2)〜行(i+H−2)内の、N個の近隣の位置の画素(Pi+2,j−N〜Pi+2,j−1)〜N個の近隣の位置の画素(Pi+H−2,j−N〜Pi+H−2,j−1)の中間誤差蓄積値をレンダリングする。これらは、一度に誤差行メモリ内の対応する位置に書き込まれる。
誤差割当レジスタファイル内の1つの列内に各N個の近隣の画素の誤差割当値全てを配置し、N個の画素の先行列の誤差割当値をN個の近隣の画素の後続列の誤差割当値となるように逐次更新し、最後にN個の近隣の画素の最終列の誤差割当値を現在のN個の画素の誤差割当値となるように更新する。
現在のN個の近隣の画素に応じて次の行の位置でN個の近隣の画素Pi+1,j〜Pi+1,j+N−1のものとなるようにオリジナルのN個の近隣の画素Pi+1,j−N〜Pi+1,j−1の中間誤差蓄積値を更新する。
2、12 誤差行メモリ
3、13 誤差割当/蓄積レジスタファイル
4、14 誤差行メモリ制御回路
5、15 誤差割当/蓄積レジスタファイル制御回路
6 スクリーンドット生成装置
7 グレー生成回路
8 閾値比較回路
9 誤差生成回路
10 スクリーンドット生成回路
16、19 グレー生成回路I、II
17、20 閾値比較回路I、II
18、21 誤差生成回路I、II
Claims (13)
- マルチサイトFMスクリーンドットを同時に生成する方法であって、
画素点の最終誤差蓄積値及び中間誤差蓄積値を記憶するように構成された誤差行メモリを初期化するステップと、
誤差割当/蓄積レジスタファイルを初期化するステップと、
行・列をなす画素の各行ごとに、及び各行内のN個の近隣の画素からなるグループごとに、前記画素のオリジナルグレーレベル(ソース画素値)を取得し、前記誤差行メモリ及び前記誤差割当/蓄積レジスタファイルに記憶された値に従って前記N個の画素のスクリーンドットを生成するステップであって、N≧2であるステップと、
1つの前記グループ内のN個の近隣の画素が処理される毎に、前記誤差行メモリ及び前記誤差割当/蓄積レジスタファイル内の値を更新するステップとを含むことを特徴とする方法。 - 前記誤差割当/蓄積レジスタファイルは、誤差割当レジスタファイル及び誤差蓄積レジスタファイルを含んでおり、前記誤差割当レジスタファイルは、フォローアップ誤差処理で使用するために、現在処理されている画素の前に処理された現在の行内の画素からの誤差割当値を記憶するように構成されており、前記誤差蓄積レジスタファイルは、前記誤差行メモリから読み取られた画素点の中間誤差蓄積値をキャッシングするように構成されている、ことを特徴とする請求項1に記載の方法。
- 前記現在のN個の画素のオリジナルグレー値(レベル)、並びに、前記誤差行メモリ及び前記誤差割当/蓄積レジスタファイル内に記憶された値に従って前記N個の画素のスクリーンドットを生成する方法がさらに、
前記誤差行メモリから、前記現在のN個の近隣の画素に対応するN個の最終誤差蓄積値を読み取り、前記誤差割当/蓄積レジスタファイルによってN個の合計誤差割当値を取得するステップであって、前記N個の合計誤差割当値は、前記現在のN個の画素と同じ行内にあって、前記現在のN個の画素に先立って処理された全ての画素から得られる誤差割当値を合計することによって作り出されるステップと、
前記N個のオリジナルグレー値、前記N個の最終誤差蓄積値、及び前記N個の合計誤差割当値に従って、前記現在のN個の近隣の画素の最終グレー値を順次算出し、前記最終グレー値を用いて、前記Nサイトスクリーンドットを生成すると共に、周辺画素に対する前記現在のN個の画素からの誤差割当値を算出するステップとを含む方法であって、
前記現在のN個の画素のいずれか1つが処理された後に、前記周辺画素のうち前記N個の画素の内の引き続いて処理すべき画素点に対して生成された誤差割当値が、前記引き続いて処理すべき画素点の最終グレー値を算出するために使用される、ことを特徴とする請求項1に記載の方法。 - 前記誤差行メモリから、前記N個の近隣の画素に対応するN個の最終誤差蓄積値を読み取ると共に、前記N個の近隣の画素に対して後続する行内の対応するN個の近隣の画素の中間誤差蓄積値を読み取る、ことを特徴とする請求項1に記載の方法。
- 前記誤差行メモリ内のデータを更新する方法は、
前記現在の行内のN個の近隣の画素Pi,j〜Pi,j+N−1を処理した後に、前記誤差割当/蓄積レジスタファイルに記憶された中間誤差蓄積値及び現在の行内の先行して処理された画素からの誤差割当値に従って、現在の行iの次の行(i+1)内のN個の近隣の画素Pi+1,j−N〜Pi+1、j−1の最終誤差蓄積値、及び現在の行の2つ先の行(i+2)内の対応するN個の近隣の画素Pi+2、j〜Pi+2、j−1の中間誤差蓄積値を得るステップを含んでいる、ことを特徴とする請求項1又は3に記載の方法。 - 前記誤差割当/蓄積レジスタファイル内のデータを更新する方法は、
前記誤差割当レジスタファイル内の各N個の近隣の画素の誤差割当値を全て列としてとるステップと、N個の近隣の画素の次の列の誤差割当値となるようにN個の近隣の画素の前の列の誤差割当値を更新するステップと、現在のN個の近隣の画素の誤差割当値となるようにN個の近隣の画素の最終列の誤差割当値を更新するステップと、現在のN個の近隣の画素に対応する次の行(i+1)のN個の近隣の画素Pi+1、j〜Pi+1、j+N−1の中間誤差蓄積値となるように誤差蓄積レジスタファイル内のオリジナルのN個の近隣の画素Pi+1,j−N〜Pi+1,j−1の中間誤差蓄積値を更新するステップとを含む、ことを特徴とする請求項2に記載の方法。 - ソース画素のオリジナルグレー値はスキャンによって得られ、スキャンはS字形である、即ち偶数行では左から右に、奇数行では右から左へ、又はその逆のスキャンである、ことを特徴とする請求項1又は3に記載の方法。
- 誤差行メモリのバス幅がN×W×(H−1)であり、Nは現在同時に処理されている画素の数のことであり、Wは誤差行メモリ内の1つの位置でのデータ幅であり、Hは現在処理されている画素が置かれる行を含む、1つの画素の誤差を拡散することができる行の数である、ことを特徴とする請求項1に記載の方法。
- マルチサイトFMスクリーンドットを同時に生成する装置(1)であって、
誤差行メモリ(2)、及びこれに接続された誤差行メモリ制御回路(4)と、
誤差割当/蓄積レジスタファイル(3)、及びこれに接続された誤差割当/蓄積レジスタファイル制御回路(5)と、
グレー生成回路(7)、並びに、それぞれ、前記グレー生成回路の出力端部に接続された閾値比較回路(8)及び誤差生成回路(9)からなり、1つの画素の最終スクリーンドット、及びこの画素から周辺画素への誤差割当値を生成するように構成されている、複数のスクリーンドット生成回路(10)とを備えた装置であって、
前記スクリーンドット生成回路(10)それぞれの誤差生成回路(9)の出力端部が、前記スクリーンドット生成回路(10)に後続するスクリーンドット生成回路(10)内のグレー生成回路(7)の入力端部に接続されていると共に、前記誤差行メモリ制御回路(4)及び前記誤差割当/蓄積レジスタファイル制御回路(5)の入力端部に接続されており、
前記誤差行メモリ制御回路(4)及び前記誤差割当/蓄積レジスタファイル制御回路(5)の出力端部が、前記各スクリーンドット生成回路(10)内の前記グレー生成回路(7)の入力端部に接続されている、ことを特徴とする装置。 - 前記誤差割当/蓄積レジスタファイル(3)は、トリガからなるレジスタアレイによって達成され、誤差割当レジスタファイル及び誤差蓄積レジスタファイルを備えており、前記誤差割当レジスタファイルは、フォローアップ誤差処理に有用であり、現在処理されている画素に先行して処理された現在の行内の画素からの誤差割当値を記憶するように構成されており、前記誤差蓄積レジスタファイルは前記誤差行メモリから読み取った画素点の中間誤差蓄積値をキャッシングするように構成されている、ことを特徴とする請求項9に記載の装置。
- 前記誤差行メモリ制御回路(4)は、読取アドレスレジスタ、書込アドレスレジスタ、読取/書込制御回路、及び書込データ生成回路を備えており、前記読取アドレスレジスタ及び前記書込アドレスレジスタは、現在処理されている画素のうちの第1の画素の列数(アドレス)に合わせて生成され、前記書込データ生成回路は加算器からなり、前記加算器の入力は、前記誤差蓄積値、現在の画素全てを処理した後に生成された前記誤差割当値、及び前記誤差割当レジスタファイルに記憶された関連する誤差割当値からもたらされる、ことを特徴とする請求項9に記載の装置。
- 前記誤差行メモリ制御回路(4)は、前記誤差行メモリの読取/書込アドレス、読取/書込制御信号、及び読取/書込データを生成するために前記誤差行メモリ(2)に接続されており、前記誤差行メモリ制御回路(4)の入力は、現在処理されている画素のうちの第1の画素の座標(アドレス)、前記誤差割当/蓄積レジスタファイル制御回路(5)の出力、及び前記スクリーンドット生成回路(10)の各グループの前記誤差生成回路(9)の出力を含んでいる、ことを特徴とする請求項11に記載の装置。
- 前記誤差割当/蓄積レジスタファイル制御回路(5)は、前記誤差割当/蓄積レジスタファイル(3)のデータを更新及び初期化するために、前記誤差割当/蓄積レジスタファイル用の制御信号を生成する複数のマルチプレクサを備えている、ことを特徴とする請求項9に記載の装置。
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Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10235232B2 (en) | 2014-02-10 | 2019-03-19 | Via Alliance Semiconductor Co., Ltd | Processor with approximate computing execution unit that includes an approximation control register having an approximation mode flag, an approximation amount, and an error threshold, where the approximation control register is writable by an instruction set instruction |
US9588845B2 (en) * | 2014-02-10 | 2017-03-07 | Via Alliance Semiconductor Co., Ltd. | Processor that recovers from excessive approximate computing error |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11146202A (ja) * | 1997-11-10 | 1999-05-28 | Ricoh Co Ltd | 画像処理装置及び誤差拡散処理方法 |
JP2001236249A (ja) * | 2000-02-24 | 2001-08-31 | Nec Corp | メモリ管理装置およびメモリ管理方法 |
JP2001358942A (ja) * | 2000-06-12 | 2001-12-26 | Sharp Corp | 誤差拡散演算装置 |
JP2006229928A (ja) * | 2005-01-18 | 2006-08-31 | Seiko Epson Corp | 画像処理装置、画像処理プログラム及び画像処理方法、印刷装置、印刷装置制御プログラム及び印刷装置制御方法、印刷用データ生成装置、印刷用データ生成プログラム及び印刷用データ生成方法、並びに表示装置、表示装置制御プログラム及び表示装置制御方法 |
JP2008523739A (ja) * | 2004-12-14 | 2008-07-03 | インテル・コーポレーション | 誤差拡散ベース画像処理 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4955065A (en) * | 1987-03-17 | 1990-09-04 | Digital Equipment Corporation | System for producing dithered images from continuous-tone image data |
US5271070A (en) * | 1992-11-06 | 1993-12-14 | Xerox Corporation | Multi-dimensional error diffusion technique |
US5321525A (en) | 1992-12-14 | 1994-06-14 | Xerox Corporation | Clustered halftoning with dot-to-dot error diffusion |
JPH06266324A (ja) * | 1993-03-10 | 1994-09-22 | Canon Inc | 画像処理方法及び装置 |
NL9300684A (nl) | 1993-04-22 | 1994-11-16 | Oce Nederland Bv | Werkwijze voor het halftonen van gedigitaliseerde grijswaardebeelden en beeldbewerkingsinrichting geschikt voor het uitvoeren van een dergelijke werkwijze. |
JP3274227B2 (ja) * | 1993-05-24 | 2002-04-15 | キヤノン株式会社 | 画像処理方法及び装置 |
EP0670653B1 (en) * | 1994-03-02 | 2001-07-11 | Hewlett-Packard Company, A Delaware Corporation | Multiple tone image generation |
US5974228A (en) | 1997-01-28 | 1999-10-26 | Hewlett-Packard Company | Image rendition by plural-row error diffusion, for faster operation and smaller integrated circuits |
US6014227A (en) * | 1998-04-30 | 2000-01-11 | Hewlett-Packard Co. | Printer with progressive column error diffusion system and method of using same for improved printer throughput |
JP2001169109A (ja) | 1999-12-06 | 2001-06-22 | Kyocera Mita Corp | 画像処理装置 |
US6865325B2 (en) * | 2001-04-19 | 2005-03-08 | International Business Machines Corporation | Discrete pattern, apparatus, method, and program storage device for generating and implementing the discrete pattern |
KR20030000031A (ko) | 2001-06-15 | 2003-01-06 | 엘지전자 주식회사 | 고속 에러 확산 장치 |
US6995872B2 (en) | 2001-12-14 | 2006-02-07 | Xerox Corporation | Reduced-buffer error diffusion |
CN1172263C (zh) * | 2002-12-30 | 2004-10-20 | 北京北大方正电子有限公司 | 在多位成像深度设备上进行图像复制的调频挂网方法 |
US7474442B2 (en) | 2003-11-05 | 2009-01-06 | Stmicroelectronics, Inc. | High performance coprocessor for color error diffusion halftoning |
TWI227403B (en) * | 2003-11-14 | 2005-02-01 | Ind Tech Res Inst | Method for implementing error diffusion process with memory management |
CN100336077C (zh) * | 2003-11-21 | 2007-09-05 | 财团法人工业技术研究院 | 误差扩散法的内存管理方法及其半色调处理模块 |
US20050122545A1 (en) | 2003-12-03 | 2005-06-09 | Sridharan Ranganathan | Flexible high performance error diffusion |
CN100385909C (zh) * | 2005-02-03 | 2008-04-30 | 凌阳科技股份有限公司 | 误差扩散半色调影像处理系统及方法 |
CN1326384C (zh) * | 2005-04-07 | 2007-07-11 | 北京北大方正电子有限公司 | 一种产生调频网点的方法和装置 |
-
2006
- 2006-09-15 CN CNB2006101131316A patent/CN100435548C/zh not_active Expired - Fee Related
-
2007
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- 2007-09-17 WO PCT/CN2007/002729 patent/WO2008040162A1/zh active Application Filing
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11146202A (ja) * | 1997-11-10 | 1999-05-28 | Ricoh Co Ltd | 画像処理装置及び誤差拡散処理方法 |
JP2001236249A (ja) * | 2000-02-24 | 2001-08-31 | Nec Corp | メモリ管理装置およびメモリ管理方法 |
JP2001358942A (ja) * | 2000-06-12 | 2001-12-26 | Sharp Corp | 誤差拡散演算装置 |
JP2008523739A (ja) * | 2004-12-14 | 2008-07-03 | インテル・コーポレーション | 誤差拡散ベース画像処理 |
JP2006229928A (ja) * | 2005-01-18 | 2006-08-31 | Seiko Epson Corp | 画像処理装置、画像処理プログラム及び画像処理方法、印刷装置、印刷装置制御プログラム及び印刷装置制御方法、印刷用データ生成装置、印刷用データ生成プログラム及び印刷用データ生成方法、並びに表示装置、表示装置制御プログラム及び表示装置制御方法 |
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