JP2010501954A - バス上で単純かつ高い信頼度の分散アービトレーションを行うための回路、方法及び装置 - Google Patents

Abstract

バスにアクセスするためのアービトレータ回路は、その１つの入力部が第１のバスラインに接続された論理ゲート装置（４０６）を備える。本回路は、切換装置（４０４、４０５、４０７）を備える。制御信号に対する応答として、切換装置は第１のバスラインの第１の半分（４０２）を第２の半分（４０３）から切断し、第２の半分（４０３）を第１の固定電位に接続する。第２のバスライン（４０１）は、第２の固定電位を受け取るように接続された論理ゲート装置（４０６）から非接続される。第２のバスラインは、第１の固定電位に接続される。２つの信号源は、制御信号を切換装置（４０４、４０５、４０７）に提供するために利用可能である。これらのうちの一方は、論理ゲート装置（４０６）の出力部である。

Description

本発明は、一般に、１つのバスを介する複数の電子回路間の通信を調整する技術に関する。特に、本発明は、集中型のアービトレータのないバスアクセス及びアービトレーション技術に関する。

バスアービトレーションは、複数の競合するノードのうちのどれがバス上への送信を許可されるかを決定し、これらの競合するノードを上記決定に従って動作させる系統的な方法を意味する。バスアービトレーションには、２つの基本的なアプローチが存在する。集中アービトレーションは、バスにアクセスするための順番を必要に応じてノードに付与する集中型の意志決定エンティティを含む。分散アービトレーションは、ノード固有の、競合の状況を検出してそれに応じて反応する能力に依存する。集中アービトレーションの例は、標準化されたＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）及びＶＭＥｂｕｓ（Ｖｅｒｓａ Ｍｏｄｕｌｅ Ｅｕｒｏｃａｒｄ ｂｕｓ）解決方法から知られる。分散アービトレーションを有する既知のパラレルバス規格はＮｕＢｕｓ及びＭｕｌｔｉＢｕｓ ＩＩを含み、分散アービトレーションを含む既知のシリアルバス規格はｉ２ｃ（又はＩＩＣ：Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＣＡＮ（Ｃｏｎｔｒｏｌｌｅｒ Ａｒｅａ Ｎｅｔｗｏｒｋ）及びＬＩＮ（Ｌｏｃａｌ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｎｅｔｗｏｒｋ）を含む。

図１は、バスアービトレーションが必要とされることになる例示的な環境を示す。この例は、非特許文献１からＥＯＣ（Ｅｍｂｅｄｄｅｄ Ｏｂｊｅｃｔ Ｃｏｎｃｅｐｔ）として知られ、複数のブロックから組込みシステムをモジュール式かつオブジェクト指向の方法で構築することに特に適する。クラスオブジェクトは、参照符号１０１及び１４１で示されているクラスオブジェクトのように、オブジェクトのクラス全体を論理レベルで表す。第１のオブジェクトのクラスにおいて、クラスオブジェクト１０１及び参照符号１１１、１２１及び１３１で示されるオブジェクトが存在する。第２のオブジェクトのクラスにおいて、クラスオブジェクト１４１及び参照符号１５１及び１６１で示されるオブジェクトが存在する。各クラスオブジェクト及び各オブジェクトはそれぞれ、何らかの機能部分１０２、１１２、１２２、１３２、１４２、１５２及び１６２を含むことが仮定される。第１のバス１７１は、複数のクラスオブジェクトを互いにリンクする。この目的のために、クラスオブジェクト１０１及び１４１はそれぞれ、第１のバスインタフェース１０３及び１４３を有する。各クラス内にはクラス固有のバスが存在し、図１には、そのうちのバス１８１及び１９１が示されている。クラスオブジェクト及び当該クラスのオブジェクトは全て、自らを適切なバスに接続するためのバスインタフェースを含む。バスインタフェース１０４、１１３、１２３、１３３、１４４、１５３及び１６３をそれぞれ参照されたい。バス１７１、１８１及び１９１上では、バス固有のアービトレーションが別々に必要とされる。

集中アービトレーションの主要な特徴は、これが各ノードから意志決定装置への個々のアービトレーション接続を必要とすることに起因して、所定の比較的低い限界値より多いノード数に対してスケーラブルでないという事実にある。図１に示すモジュール式のオブジェクト指向アーキテクチャは、オブジェクトクラスの数及びクラス内のオブジェクトの数の両方に関して自由にスケーラブルであり、これが分散アービトレーションを唯一のもっともらしい代替物にしている。

Ｔ． Ｖａｌｌｉｕｓ ａｎｄ Ｊ． Ｒｏｎｉｎｇ，"ＡＴＯＭＩ ＩＩ − Ｆｒａｍｅｗｏｒｋ ｆｏｒ ｅａｓｙ ｂｕｉｌｄｉｎｇ ｏｆ ｏｂｊｅｃｔ ｏｒｉｅｎｔｅｄ ｅｍｂｅｄｄｅｄ ｓｙｓｔｅｍｓ"，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ９ｔｈ Ｅｕｒｏｍｉｃｒｏ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｄｉｇｉｔａｌ Ｓｙｓｔｅｍ Ｄｅｓｉｇｎ， Ａｒｃｈｉｔｅｃｔｕｒｅｓ，Ｍｅｔｈｏｄｓ ａｎｄ Ｔｏｏｌｓ，クロアチア共和国ツァブタット，２００６年８月３０日〜９月１日。

分散アービトレーションに関しては、複数の基本的なアプローチが知られている。「オープンコレクタゲート」という呼称は、バスラインのデジタル状態のうちの一方が所謂弱い状態（ｗｅａｋ ｓｔａｔｅ）であり、他方が強制された状態（ｆｏｒｃｅｄ ｓｔａｔｅ）であるシステムを指す。典型的には、高電圧状態は弱く、低電圧状態は強制された状態である。このようなバスライン上での２つの同時の設定は常に、強制された状態を仮定するバスラインをもたらす。各送信ノードは、バスライン上の送信の結果を監視する。送信ノードがバスラインを弱い状態に設定するように試行したが、逆にそのバスラインが強制された状態にあることを発見すると、この送信ノードは別のノードも送信中であることを認識し、バスを譲り後に再試行することによって対応する。オープンコレクタゲートの欠点は、エネルギー消費がノード数の関数として増大することにある。存在するノードが多くなるほど、他のノードにおけるプルアップ抵抗器による逆の効果に抗してバスラインの電圧を強制された状態に引き寄せるためにより大きい電力が必要とされる。

ディジーチェーニング（Ｄａｉｓｙ ｃｈａｉｎｉｎｇ）は、バス上の可能な全てのマスタ装置に共通のアービトレーションラインを引くことを指す。アクセス要求はあらゆるマスタを介して進み、これらのマスタはこの要求を転送又は停止することができる。１つの欠点として、多くのディジーチェーンの解決方法は、各ノードにおいて比較的複雑なアービトレーション論理回路を必要とする。トークンリングのアプローチは、概念的にディジーチェーニングに幾分関連し、ノード間で送信認証トークンを配布する（ｃｉｒｃｕｌａｔｅ）ことを含む。

搬送波検知多重アクセス／衝突検出方式（ＣＳＭＡ／ＣＤ（ｃａｒｒｉｅｒ ｓｅｎｓｅ ｍｕｌｔｉ−ａｃｃｅｓｓ／ｃｏｌｌｉｓｉｏｎ ｄｅｔｅｃｔｉｏｎ））では、ノードはバスをリッスンし、そのバスがフリーであるように思われるときにのみ送信を開始する。ときに、２つ以上のノードが送信を同時に開始し、その結果衝突が生じる。各ノードは、衝突からランダムな時間を待機した後に再度試行する。特にバスを巡って競合するマスタが継続的に多く存在すれば、多くのバス容量が容易に失われる。タイムスライスのアービトレーション又は時分割のアービトレーションは、送信の順番に関して所定の割当てを行うことを意味する。これは、ノードが共通のクロックへのアクセスを有することを必要とし、実際の送信アクティビティがノード間で均一に分散されない場合には容量が浪費される。

本発明の目的は、優れたスケーラビリティを有する単純かつ高い信頼度の方法で、分散バスアービトレーションのための回路、方法及び装置を提供することにある。本発明の他の目的は、複数のアービトレーションラインのうちの少なくともいくつかを他の目的のために再利用することを可能にすることにある。本発明の別の目的は、コントローラユニットからバスアービトレーションユニットへの非常に単純な制御接続しか必要としないことにある。本発明のさらに別の目的は、このアービトレーション原理を異なる種類のバスアーキテクチャに容易に適用できるようにすることにある。

本発明のこれらの目的は、１つのアービトレーションラインが予約の試行をノード間に伝達し、別のアービトレーションラインがバスに接続されたノード間の優先順位付けを行うという解決方法によって達成される。ノードは、バスを予約する必要性が生じるまで当該ノードのアービトレーション回路を非アクティブに保つ。起動されると、アービトレーション回路は、予約を試行することによってフリーであるバスに反応する。同時の予約試行を行っている競合しているノードの中のうちの勝者は、優先順位ラインに沿った相対的な位置によって決定される。

本発明に係る回路は、回路に関する独立クレームの特徴部分に記載されている機能によって特徴づけられる。

本発明に係る方法は、方法に関する独立クレームの特徴部分に記載されている機能によって特徴づけられる。

本発明に係る装置は、装置に関する独立クレームの特徴部分に記載されている機能によって特徴づけられる。

本発明の重要な一つの側面は、バスを予約することは動的なプロセスであるという見識にあり、そのプロセスの進行は、予約の試行が実行されるラインと同一のラインからフィードバックを受信することによって監視されることが可能である。ノードにとって、バスがフリーであるか否かという問題は、上記ノードがそのバスを使用する必要が生じたときにのみ現実のものとなる。この問題が生じると、ノード内のコントローラは、その状態がアービトレーションラインの現在の状態に直接的に依存するアービトレーション回路を起動する。バスが現在予約されていることをアレービトレーションラインが示すと、アービトレーション回路は待機するが、コントローラが上記起動を取り消さない限りアクティブ状態に留まる。アービトレーションラインがフリーとなるべきバスを示す状態であると仮定するとすぐに、アービトレーション回路はアービトレーションラインのうちの１つを切断し、その片側を固定電位に接続して他方の側をリッスンする。他方の側も上記固定電位を仮定していれば、より高い優先順位を有するその側の他のノードが同時の予約を実行し、より低い優先順位のノードはその予約試行を中断してバスを譲らなければならない。しかしながら、切断されたアービトレーションラインの上記他方の側が、予約動作中のノードが他のアービトレーションライン上へ予約信号を送信するのに十分な長さに渡って完全なままであれば、（優先順位に関わらず）他の全てのノードによる介在は回避され、その予約試行は達成されている。

バス自体がデジタルである場合でも、予約試行の間のライン電圧の変化は基本的にはアナログの現象であって、所定の特徴的な時定数及び勾配値を含む。バスがフリーになるのを待っている複数のノードが存在していれば、そのうちのどのノードが次にバスを予約することになるかは、優先順位ラインに沿ったこれらの相互の位置のみならず、フリーになりつつあるバスにアービトレーション回路が反応する速度にも依存する。優先順位ラインに沿って所定の順序でノードを配置することは、所謂地理的な優先順位づけを行うが、本発明は、位置に関わらずノードに特有の固有の優先順位づけを行うために、異なるように調整されたアービトレーション回路をノードに装備することを除外するものではない。

アービトレーション回路の特有の内部構造は、制御ユニットが、制御ユニットとアービトレーション回路との間の同一のラインを使用して起動／停止コマンドを伝達し予約試行が成功したか否かに関するフィードバックを受信することを可能にする。これは、コントローラが、必要に応じてピンを入力ピン又は出力ピンとして動的に構成することを可能にする類のものであれば特に有利である。

本特許出願において提示している本発明の例示的な実施形態は、添付の特許請求の範囲の適用の可能性を制限していると解釈されるべきではない。「備える」という動詞は、本特許出願では、記載されていない機能の存在を排除しないオープンな限定として用いられる。従属の請求項に記載されている機能は、別段の明確な記載のない限り、相互に自由に組合せが可能である。

本発明の特徴として考えられる新規の機能は、具体的には添付の特許請求の範囲に記載されている。しかしながら、その構成及びその動作方法の両方に関する本発明自体並びにその追加の目的及び優位点は、特有の実施形態に関する以下の説明を添付の図面に関連して読むことによって最も良く理解されるであろう。

モジュール式かつオブジェクト指向の装置アーキテクチャを示す。 本発明の一実施形態に係るアーキテクチャの原理を示す。 状態図の形式で本発明の一実施形態に係る方法を示す。 本発明の一実施形態に係るアービトレーション回路を示す。 本発明の一実施形態に係る装置の動作に関連するタイミング図を示す。 本発明の一実施形態に係る装置における接続を示す。 本発明の一実施形態に係る制御可能な遅延素子の可能な使用法を示す。 図３の状態図の可能な変更を示す。 切換装置の代替の実装方法を示す。

図１については、従来技術の説明において上述した。

図２は、アーキテクチャのアクセスコントローラ２０１、アービトレーション回路２０２及びバスライン２０３への分割を示す。アクセスコントローラ２０１の機能の一部は、その少なくとも一部がバスライン２０３により構成されたバスへのアクセスを獲得するという目的において、アービトレーション回路２０２にコマンドを送信しアービトレーション回路２０２から応答を受信することである。アクセスコントローラの機能を実行する回路要素は、他の機能を有する可能性もある。典型的には、モジュール組込みシステムにおいて、アクセスコントローラの機能はＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｌｌｅｒ Ｕｎｉｔ）により実行される。本発明は、アービトレータ回路として動作する文字通り別々の任意のエンティティが存在することを必要としない。なぜならば、特に、ＭＣＵ又はアクセスコントローラとして動作する他の何らかのプログラム可能な装置が存在するときは、アービトレーション機能はまさしくそのプログラム可能な装置の機能の一部であり得ることがその理由である。しかしながら、本発明及びその効果的な実施形態の例示的な説明を行うためには、アービトレータ回路は別々のエンティティであると仮定することが役に立つ。

図２に示す原理によれば、アクセスコントローラ２０１は、起動コマンド又は停止コマンドを選択的にアービトレーション回路２０２に与えるように構成される。応答として、アービトレーション回路２０２は、試行されたバスの予約の失敗又は成功の表示信号を与えるように構成される。

アービトレーション回路２０２とバスライン２０３との間では、複数の相互作用が生じてもよい。アービトレーション回路２０２は、バスライン２０３を予約試行にかけるように構成される。さらに、アービトレーション回路２０２は、必要であれば進行中の予約試行を中止するようにも構成される。逆方向では、アービトレーション回路２０２は、バスライン２０３からバスがビジーであること、及びバスがフリーであることの表示信号を受信するように構成される。さらにアービトレーション回路２０２は、試行された予約の成功又は失敗についての表示信号をバスライン２０３から受信するようにも構成される。図２に示されている単なる矢印の数は、実際に必要とされる物理的な接続の数と混同されるべきではない。例えば、アクセスコントローラ２０１とアービトレータ回路２０２との間の４つの相互作用が単一の共通の信号線になり得る方法を後に示す。

図３は、本発明の一実施形態に係る、バスアービトレーションを行うための方法を示す状態図である。用語の最も厳密な意味合いにおいては、図３の方法は単なるアービトレーション以上のものをも包含する点に留意しなければならない。即ち、バスがフリーであるタイミングにバスの予約が試行され、かつ他のノードからの同時の予約試行が存在しなければ、実際のアービトレーションの必要はない。しかしながら、一方で単にバスを予約しかつ他方で競合するノードと調停するという概念は本発明の一実施形態に係る実施例において密に織り合わされるので、簡潔さを理由に、予約のコンフリクトを本質的に除外する方法でバスにアクセスすることを意味するときは、単にアービトレーションについて述べることが有利である。図３の状態図において、状態は楕円で表され、アクションは長方形で表され、トリガ状態はプレーンテキストで表されている。

バスを予約する必要性がないときは、本システムは概念上的にはパッシブ状態３０１にあり、アービトレータ回路はアクション３０２におけるように停止される。バスを予約する必要性が生じたとき、アービトレータ回路はアクション３０３に従って起動される。現在のところバスがフリーであれば、アービトレータ回路は、アクション３０４に従って即座に予約を試行する。しかしながら、一旦起動されたアービトレータ回路が、バスが既にビジーであることに気づけば、アービトレータ回路はバスの予約の試行など行わず、待機状態３０５への遷移が発生する。システムは、バスがビジーであり続ける限り待機状態３０５に留まる。アービトレータ回路は、バスがフリーになったことに気づいたときに即座にバスの予約を試行する。

アクション３０４において試行されたバス予約から生じる結果には、２つの可能性がある。肯定的な（ポジティブな）ケースでは、予約試行が成功して通信状態３０６への遷移が発生し、この状態において、バスはそのバスを予約したノードにより利用可能となる。もう一つのケースは、より高い優先順位を有するノードからの同時の予約試行が存在するというものである。この場合は、再度待機状態３０５への遷移が生じる。

システムは、それ以上バスを予約されたままにしておく必要がなければ、通信状態３０６からパッシブ状態３０１へ戻る。

図４は、本発明の一実施形態に係るアービトレータ回路を示す。アービトレーションにおいて果たすべき役割を有する２つのバスライン、即ちＲＥＳライン４０１及びＰＲＩラインが存在する。図４のアービトレータ回路が連続するＲＥＳラインへの所定の接続しか有さないように、ＲＥＳライン４０１はノードからノードへ直接的に続く。ＰＲＩラインは左半分４０２と右半分４０３とに分割され、これらの間には、右半分４０３を左半分４０２又は固定「低」電位の何れかに接続するように構成されたアナログの２：１マルチプレクサ４０４が存在する。固定「低」電位はここでは接地電位であるが、他の何らかの所定の電位である可能性もある。

図４のアービトレータ回路には、他に２つのアナログの２：１マルチプレクサが存在する。マルチプレクサ４０５は、ＲＥＳライン４０１又は固定「高」電位の何れかから、この実施形態では単一のアンドゲート４０６から成る論理ゲート装置の１つの入力部への接続を行うように構成される。アンドゲート４０６の別の入力部へは、ＰＲＩラインの左半分４０２からの接続が存在する。マルチプレクサ４０７は、空の入力部又はＲＥＳライン４０１の何れかから固定「低」電位への接続を行うように構成される。各マルチプレクサ４０４、４０５及び４０７の制御入力部は、図４において点Ａとして示される共通点に接続される。ＢＵＳ＿ＲＥＱＵＥＳＴ信号線は、アクセスコントローラ（図４には示されていない。）の仮定されるＢＵＳ＿ＲＥＱＵＥＳＴピンを点Ａに接続する。アンドゲート４０６の出力部は、抵抗器Ｒ２を介してＢＵＳ＿ＲＥＱＵＥＳＴ信号線に接続される。マルチプレクサ４０４、４０５及び４０７の切換機能は、単純なオン／オフスイッチのアレイを使用するといったような他の方法でも実施され得るので、一般化のために、図４におけるマルチプレクサによって実施される機能を切換装置として示してもよい。

バスは、ＲＥＳライン及びＰＲＩラインの少なくとも一方が固定「低」電位にあるときに予約される。以後、固定「低」電位を略して低電圧と呼ぶ。アービトレータ回路は、ＲＥＳライン及びＰＲＩラインの両方が固定「高」電位にあるときにのみバス予約の試行を許可される。以後、固定「高」電位を略して高電圧と呼ぶ。

バスを予約する必要性がない場合、アクセスコントローラは、アクセスコントローラのＢＵＳ＿ＲＥＱＵＥＳＴピン及び必然的に点Ａを、強制される低電圧に保つ。これは、ＰＲＩラインが左半分４０２から直接的に右半分４０３へ続き、かつマルチプレクサ４０４及び４０７の両方が個々のＹ０ピンを個々のＺ０ピンに接続するので、アービトレータ回路が実質的にＲＥＳラインの電位に影響を及ぼさないことを意味する。さらに、マルチプレクサ４０５もそのＹ０ピンをそのＺ０ピンに接続するので、アンドゲート４０６はＲＥＳライン及びＰＲＩラインの電位を監視するように構成される。ＲＥＳライン及びＰＲＩラインの両方が高電圧であっても（バスがフリーであることを示す。）、アクセスコントローラはＢＵＳ＿ＲＥＱＵＥＳＴラインを強制的に低くし、よって抵抗器Ｒ２上に電位差が生じるので、アンドゲート４０６の出力部において結果的に生じる高電圧はマルチプレクサ４０４、４０５及び４０７の制御入力部に影響を与えないことに留意されたい。

アクセスコントローラは、アービトレータ回路を起動させる必要があるとき、アクセスコントローラのＢＵＳ＿ＲＥＱＵＥＳＴピンを強制される低電圧から高インピーダンスに切り換える。このときに点Ａの電位に何が発生するかは、ＲＥＳライン及びＰＲＩラインの電圧に依存する。これらのうちの少なくとも一方が低電圧にあって予約されたバスを示しているときは、アンドゲート４０６の出力部は低いままであり、マルチプレクサ４０４、４０５及び４０７は図４に示される位置に留まる。これは、図３におけるアクション３０３から状態３０５への遷移に対応し、システムは、バスの予約を試行することもなく待機状態に入る。待機状態の間、ＢＵＳ＿ＲＥＱＵＥＳＴピンは高インピーダンスにあるが、点Ａはアンドゲート４０６により低電圧に保たれるので、アクセスコントローラは点Ａの電位に影響を与えない。

他の簡単な代替例は、アクセスコントローラがアービトレータ回路を起動したときにＲＥＳライン及びＰＲＩラインの両方が高電圧にあるケースである。アンドゲート４０６の出力部は高く、ＢＵＳ＿ＲＥＱＵＥＳＴラインはもはや点Ａを強制的に低くしないので、点Ａの電位は高電圧に上昇される。システムが待機状態にあり、かつＲＥＳライン及びＰＲＩラインの両方が高電圧を仮定してバスがフリーになりつつあることを示しており、このことが待機状態を終了させるとき、同じことが発生する。マルチプレクサ４０４、４０５及び４０７は、個々の制御入力部における高電圧を検出し、これによりマルチプレクサ４０４、４０５及び４０７の状態は変更され、個々のＹ１ピンは個々のＺ０ピンに接続される。これにより、下記の３つの効果が生じさせる。

１）ＰＲＩラインの左半分４０２が右半分４０３から切断され、右半分４０３がマルチプレクサ４０４において低電圧に接続される。
２）ＲＥＳライン４０１がマルチプレクサ４０７において低電圧に接続される。
３）アンドゲート４０６の上側の出力部がＲＥＳライン４０１から切断され、代わりにマルチプレクサ４０５において高電圧に接続される。

結果的に生じる状況において、ＰＲＩラインが高電圧にあれば、アンドゲート４０６の出力部は高い。先に仮定したのは全くこのような場合であるので、点Ａはまた高電圧にあり高電圧に留まってバスの予約は成功している。点Ａの電位が高電圧で安定した後は、他の全てのノードはＲＥＳラインが低電圧にあることを検出し、これが他のノードによる予約の試行を阻むので、他のノードはバスを占有することができない。これで、システムは図３の通信状態３０６になる。バスの予約がもはや必要とされないとき、アクセスコントローラは再びＢＵＳ＿ＲＥＱＵＥＳＴラインを強制的に低電圧にさせ、この低電圧は、抵抗器Ｒ２に起因してアンドゲート４０６により与えられる高電圧に優先し（オーバーライドし）、システムはパッシブ状態へ戻る。

次に、バスが最初からフリーであり（又は前の予約の後にフリーになり。）、偶然にも２つのノードが同時にバスの予約を試行するときに何が発生するかを分析していく。言い替えれば、両方のノードにおいて、ＢＵＳ＿ＲＥＱＵＥＳＴラインは全く同一の瞬間に高インピーダンスになる。競合する両方のアービトレーション回路では、各アンドゲートの出力部が点Ａの電位を高電圧まで上昇させるので、マルチプレクサはＹ０からＹ１へ切り換わる。これは、（２つの別々の位置においても。）ＲＥＳラインを低電圧に接続し、両方のアービトレーション回路のアンドゲートを、アンドゲートがＰＲＩラインを検出する点においてＰＲＩラインの電位に従わせる。競合する他方のノードが図４にそのアービトレーション回路が見られるノードより左に存在すれば、図４に見られるアンドゲート４０６は低電圧に接続されたＰＲＩラインの左半分４０２を検出する。これにより、アンドゲート４０６の出力部も低電圧を仮定することになる。その結果、マルチプレクサ４０４、４０５及び４０７はそれぞれＹ０切換状態へ戻り、予約試行は失敗する。図３において、これは、アクション３０４から状態「より高い優先順位の同時の予約」を介する状態３０５への遷移に対応する。

競合する他方のノードが図４にそのアービトレーション回路が見られるものより右に存在すれば、アンドゲート４０６は今度は、高電圧に留まるＰＲＩラインの左半分４０２を検出する。その結果、アンドゲート４０６の出力部及び点Ａもまた高電圧に留まり、予約試行は成功する。競合する他方のノードは、マルチプレクサ４０４において低電圧に接続されたＰＲＩラインを検出するので、その予約試行をアボート（中止）する。競合する２つのノード間のアービトレーションに関するこの説明は、予約を同時に試行する任意の数のノードに容易に一般化され、即ち、バスの予約に成功するノードはＰＲＩラインに関して最も左のノードである。これは、地理的な優先順位づけを意味する。本来、方向を表す「左」及び「右」という用語は、単に、図４における絵画的な表現を指す例示的なものとして用いられる。我々は、プルアップ抵抗器はＰＲＩラインの「最も左の」端部にしか存在しないことを仮定し、よって、地理的な優先順位づけに関するより適切な記述は、勝利するノード（ｗｉｎｎｉｎｇ ｎｏｄｅ）を、競合する複数のノードのうちでＰＲＩラインに沿ってプルアップ抵抗器に最も近いノードとして特徴づける。

図２と図４とを比較すると、図２におけるアクセスコントローラ２０１とアービトレータ回路２０２との間の４つの相互作用は全て図４における単一の信号線を介して発生する。アービトレータ回路の起動は、アクセスコントローラがＢＵＳ＿ＲＥＱＵＥＳＴラインに接続されたピンを高インピーダンスに接続するときに発生し、アービトレータ回路の停止は、アクセスコントローラが上記ピンを強制的に低電圧にするときに発生する。上記ピンが高インピーダンスにある間、アービトレータ回路は失敗した予約試行をＢＵＳ＿ＲＥＱＵＥＳＴライン上の低電圧によって知らせてもよく、成功した予約試行をＢＵＳ＿ＲＥＱＵＥＳＴライン上の高電圧によって知らせてもよい。図２におけるアービトレータ回路２０２とバスライン２０３との間の６つの相互作用は、図４におけるアービトレータ回路とＲＥＳ及びＰＲＩラインとの間の接続を介して生じる。予約の試行は、アービトレータ回路がＲＥＳラインを低電圧に接続するのみならずＰＲＩラインを切断してその右半分を低電圧に接続することを意味する。予約試行の中止は、これらの接続が取り消されることを意味する。アービトレータ回路は、ＲＥＳライン及びＰＲＩラインの少なくとも一方における低電圧を検出することによって「バスビジー」信号を受信し、これらの両方における高電圧を検出することによって「バスフリー」信号を受信する。予約が試行される間、アービトレータ回路は失敗の表示信号をＰＲＩラインの左半分における低電圧として受信し、かつ成功の表示信号を同じくＰＲＩラインの左半分における高電圧として受信する。

図５は、アービトレーションの状況に含まれる所定の遅延時間を示す概略的なタイミング図である。ここでは、２つのノードの両方の右側の第３のノードがバスを解放した後に、これらの２つのノードがバスの予約を同時に試行して競合することを仮定している。本タイミング図の始点では、ＲＥＳラインは低電圧にあって、上記第３のノードの予約を示している。競合するノードの両方の右側で前の予約が行われたので、当該競合するノードの両方は、高電圧にあるＰＲＩラインを検出する。図５におけるＰＲＩの曲線は、ＰＲＩラインにおける競合するノード間に存在する部位の電位を示す。

第３のノードがバスを解放するとき、ＲＥＳラインの電位は高電圧へ向けて上昇し始める。何らかの時点で、ＲＥＳラインの電位は、アンドゲートが論理値「１」であるとみなす電圧に到達し、これにより、アンドゲートの出力部は低電圧から高電圧に変化させられる。実際の回路素子は、信号の伝搬に遅延を生じさせる。図５は、アンドゲートのＲＥＳが接続された入力部が論理値「１」に達した瞬間からアンドゲートの出力部が論理値「１」に達する瞬間までの遅延時間をＤ１として示している。アンドゲートは競合する両方のノードに存在するので、図５は、第１のノードにおけるアンドゲートの出力部をＡＮＤ１として、第２のノードの出力部をＡＮＤ２として別々に示している。これらのノードは共に同一のアービトレーション回路を有し、これにより、遅延時間Ｄ１は両方のノードにおいて同一であることが仮定されている。

アンドゲートの出力部に接続された抵抗器、並びにマルチプレクサの制御に関わるキャパシタンス及びインダクタンスは追加の遅延時間を生じさせ、よって、第１のノードにおけるマルチプレクサの切換位置を決定する電位をＡ１として（かつ対応的に、第２のノードにおけるマルチプレクサの切換位置を決定する電位をＡ２として。）示せば、アンドゲートの出力部が論理値「１」へ達する瞬間とマルチプレクサがその切換状態を変更し始める瞬間との間に遅延時間Ｄ２が存在することに気づく。キャパシタンス及びインダクタンスは、電位Ａ１を一般にアンドゲートの出力部より遅く変化させることが仮定されており、よって、ＡＮＤ１及びＡＮＤ２に比べてＡ１及びＡ２の曲線の勾配は小さい。

マルチプレクサは、追加の遅延時間を導入する。第１のノードにおけるＰＲＩラインを切断すべきマルチプレクサが信号Ａ１の論理値「１」を受信する瞬間と、そのノードにおいてＰＲＩラインの右半分が論理値「０」に達する瞬間との間には、遅延時間Ｄ３が存在する。第１のノードはこれらの２つのノードのうちの最も左のノードであることが仮定されるが、これは、第１のノードにおいてＰＲＩラインを切断しかつその右半分を接地に接続すると、第２のノードは低電圧に変化するＰＲＩラインを検出することを意味する。この信号は、第２のノードにおけるアンドゲートの出力部に遅延時間Ｄ４で伝搬し、第２のノードにおけるマルチプレクサを駆動するＡ２信号は、追加の遅延時間Ｄ５の後に論理値「０」に達する。アービトレーションの結果、ＲＥＳライン及びＰＲＩラインは共に低電圧にあり、これは予約されたバスを示す。ＡＮＤ２及びＡ２の電位もまた共に低電圧にあり、これは、第２のノードがアービトレーションで敗北し、予約試行をアボートしていることを意味する。ＡＮＤ１及びＡ１の電位は共に高電圧にあり、これは、第１のノードがアービトレーションに勝利し、バスの予約に成功していることを意味する。

アービトレータ回路を、２つの一般的な低コストの論理ポートを用いて実装することができる。回路７４ｘｘ４０５３は３つの２：１アナログマルチプレクサを含み、回路７４ｘｘ１Ｇ０８は２入力のアンドゲートを含む。論理ファミリの選択は、アービトレーションプロセスに含まれる遅延時間に影響を与える。７４ＨＣ４０５３マルチプレクサ回路及び７４ＨＣ１Ｇ１１の３入力アンドゲート（図６及び本明細書本文における後の関連の記述を参照されたい。）及びアンドゲートの出力部における１０ｋの抵抗器を使用する試験装置では、Ｄ１＋Ｄ２＋Ｄ３＝１．７９マイクロ秒の合計の遅延時間が観測されている。アクセスコントローラが、同一のパッケージに複数のプログラム可能な論理回路を含むＭＣＵであれば、アービトレーション回路を上記プログラム可能な論理回路を用いて実装できる。

図６は、ラインの使用及び再利用の複数の態様を示す。ここでは、幅がライン数Ｎ＋２であるバスが存在することを仮定している。但し、Ｎは非負の整数である。ノードは、アクセスコントローラとして動作するＭＣＵ６０１と、アービトレータ回路６０２とを備える。ＭＣＵのピン６０３は、必要に応じてＭＣＵが入力部として、又は出力部として使用できるものである。入力モードにおいて、ピン６０３のインピーダンスは高く、かつピン６０３が接続された論理回路に実質的に影響を与えないが、ピン６０３は電圧レベルを読み取ることができる。この特性は、アービトレーションの成功を監視するときに用いられ、即ち、そのノードがバスの予約に成功すれば、ＭＣＵ６０１はピン６０３において持続する高電圧を検出する。予約試行が失敗であれば、ＭＣＵ６０１は、高電圧への短い変化の後にピン６０３において低電圧を検出する。したがって、ＭＣＵがバスの予約に成功しているか否かを決定するためにピン６０３において観測された電圧読取り値を使用する必要がある場合、ＭＣＵは、連続する２つの読取り値を、図４における点Ａの電圧が失敗するバス予約試行の間に一時的に高くなる継続時間より長い時間間隔で取得した後にのみその決定を下さなければならない。両方の読取り値が高電圧を示していれば、バスの予約は成功している。２つの読取り値の間に必要とされる最短の時間長は、図５における遅延時間の合計、Ｄ３＋Ｄ４＋Ｄ５に等しく、上述した試験装置では、これは、ちょうどバスの解放から次の予約までの遅延時間と同様の１．７９マイクロ秒であることが見出された。

出力モードでは、ピン６０３は、論理電圧を強制的に必要とされる状態にするのに十分な電流を供給し又は排出する。この特性は、バスを予約する必要性がないときにアービトレータ回路６０２を停止させるために使用される。特に、この解決方法において、ピン６０３は、アンドゲートの出力電圧が高いときには、アンドゲートの出力部における抵抗器に流れる電流と少なくとも同量の電流を排出しなければならない。アンドゲートの出力部における抵抗器の役割は２つある。１つは、この抵抗器が、ＢＵＳ＿ＲＥＱＵＥＳＴラインを低電圧に保つために、ピン６０３が排出しなければならない電流を減少させる。もう１つは、制御信号の有効値の決定において必要であれば、アンドゲートの出力部が常にピン６０３によって優先される得ることを確実にするように、この抵抗器は、マルチプレクサに与えられる制御信号に対するアンドゲートの出力部の影響を弱める。ＭＣＵ６０１とアービトレータ回路６０２との間の相互作用もまた、ＭＣＵ６０１がアービトレータ回路６０２に対して、アンドゲートの出力部をマルチプレクサの制御入力部から（かつピン６０３から。）アービトレータ回路が必要とされない間にまとめて切断するように命令するように設計される可能性がある。このような代替の解決方法では、マルチプレクサに供給されるべき制御信号に関して２つの明らかに分離されかつ相互に排他的な信号源が存在することになる。

バスはまた、ＲＥＳ及びＰＲＩライン以外にバスの予約に影響する他のラインを含んでもよい。例えば、バスの主マスタは、その処理装置（ディスポーザル）に、それによって他の全てのノードがバスを予約できないようにしかつ現在の予約を取り消す場合もあるリセットラインを有してもよい。このようなラインをアービトレータ回路に接続する容易な方法は、３つ以上の入力部を有するアンドゲートを使用し、かつバスの必要とされる全てのラインからアービトレータ回路におけるアンドゲートまでの接続を行うことである。図６は、このようにして接続されるライン６０４を示している。ライン６０４における低電圧はアンドゲートの出力部を低くし、よってアービトレータ回路６０２がバスを予約できないようにする。ライン６０４における高電圧は、上述したように、アービトレータ回路６０２にバスの予約試行を実行させる。

本発明に係るアービトレータ回路の重要な優位点は、一方向の優先順位ラインを必要とする従来技術に係るディジーチェーン型のアービトレーション解決方法とは対照的に、ＲＥＳ及びＰＲＩラインを他の目的で再利用することを可能にすることにある。これがどの程度可能であるかは、部分的に、使用されるバスプロトコルに依存する。ＲＥＳ及びＰＲＩラインは、アービトレーションの間を除く常時、全ノードへのアナログの及び双方向の接続を構成する。したがって、これらを、アービトレーション手順が進行中でないときに通常のデータラインとして使用することができる。これは、図６において、ＲＥＳ及びＰＲＩラインからＭＣＵ６０１への各直接的な接続ライン６０５及び６０６で示される。

ノード間の厳密な地理的な優先順位は、優先順位の動的な変更を許可しないので欠点であるとされる可能性もある。同一のＲＥＳ及びＰＲＩラインに接続された全てのノードは同一の方法で反応するので、ＰＲＩラインを接続又は切断するスイッチは競合する全てのノードを同時に切断し、その後、最も左のノードが勝利する。しかしながら、これらのノードがフリーになりつつあるバスに異なる遅延時間で反応すれば、これは優先順位に影響を及ぼす。

図７は、第１のノード及び第２のノードがバスに接続される配置を概略的に示す。単純化のために、バスのＲＥＳ及びＰＲＩラインのみが示されている。記録のために、図７はまた、上記ラインの各々の最も左の端部に、バスがフリーであるときにＲＥＳ及びＰＲＩラインを高電圧に保つプルアップ抵抗器７０１及び７０２も示している。各ノードは、アクセスコントローラ７１１、７２１と、アービトレータ回路７１２、７２２とを有する。アービトレータ回路は、制御可能な遅延素子が追加されていることを除いて、図４及び図６に示すトポロジーに従うことが仮定されている。遅延素子の目的は、アービトレータ回路が少なくとも１つのバスラインの電位の変化に反応する経路に遅延を導入することにある。

一例として、遅延素子７１３は、ＲＥＳラインと、ＲＥＳライン又は固定の高電圧の何れかをアンドゲート（独立して図示せず。）の入力部に接続するように構成されたマルチプレクサ（独立して図示せず。）との間に接続されることを仮定してもよい。図４の表記を使用すれば、遅延素子は、ＲＥＳライン４０１とマルチプレクサ４０５のＹ０入力部との間に存在する。同様に、第２のノードには、ＲＥＳラインと、ＲＥＳライン又は固定の高電圧の何れかをアンドゲート（独立して図示せず。）の入力部に接続するように構成されたマルチプレクサ（独立して図示せず。）との間に接続された遅延素子７２３が存在する。

制御可能な遅延素子を導入する別の可能性は、アンドゲートの出力部における抵抗器（図４における抵抗器Ｒ２を参照。）をデジタルの電位差計（ポテンショメータ）又は制御可能な抵抗値を有する他の何らかの回路素子で置き換えることであろう。アンドゲートの出力部における高電圧をマルチプレクサにおける実際のスイッチング機能に変換するためにかかる時間は少なくとも部分的に両者間の抵抗値の機能であるので、抵抗値を変えると遅延時間も変わる。当業者であれば、アービトレータ回路に制御可能な遅延素子を実装するさらなる代替の方法を容易に考え出すことができる。

遅延素子７１３及び７２３が等しい遅延を実行することを仮定すれば、遅延素子７１３及び７２３に起因して生じる遅延時間がアンドゲートが反応に要する固有の遅延時間Ｄ１に加算されるので、高くなっていくＲＥＳラインの電圧から、高まっていくアンドゲート出力電圧までの遅延時間が長くなる点を除けば、状況は図５のそれから変わらない。しかしながら、第１のノードにおける遅延素子７１３により実行される遅延が第２のノードにおける遅延素子７２３により実行される遅延よりも図５における合計Ｄ１＋Ｄ２＋Ｄ３以上の量だけ長ければ、第２のノードは、第１のノードにおけるアンドゲートが反応を開始する前にＲＥＳ及びＰＲＩラインの電圧を引き下げるまでに至る。この時点で、第１のノードにおけるアンドゲートは既にＰＲＩラインから低電圧の入力信号を受信しているので、ＡＮＤ１信号はもはやそれ以上高くなることができない。

遅延素子７１３及び７２３が異なる固定値を有しかつ制御可能でなかったとすれば、遅延に支配されるこの種の優先順位は、モジュール装置のノードを、固定されてはいるが必ずしも地理的でないバス上の優先順位方法に従って動作させるためにのみ使用される可能性がある。しかしながら、アクセスコントローラ７１１及び７２１の各々が遅延素子７１３及び７２３がもたらす遅延量を制御するように構成されることを仮定すると、遙かに高い柔軟性が達成される。ノードの優先順位を、例えばバスに接続されたノードの変化する相対的な重要性に対応すべく動的に変更することができる。１つの可能性は、優先順位をバスがフリーになるのを待機してノードが待機状態にあった時間長に依存させることである。図８は、図３の状態図の一部へのわずかな変更を概略的に示したものであり、システムが待機状態３０５において時間を費やさなければならない場合、システムはアクション８０１を介する循環を繰返してＲＥＳ電圧の検出に適用されるべき遅延時間を徐々に少なくする。この方法では、バスがフリーになるのを長い間待機しているノードは、地理的には低い優先順位を有するものであるとしても、その次の予約試行に成功するより高い確率を有する場合がある。固定の遅延素子及び制御可能な遅延素子は共に、電子的な構成要素の技術分野で広く知られている。

実際のアービトレータ回路を、図４に示すように、遅延素子を追加することなく可能な限り単純に保つことが望ましい実装においては、組込み式のプログラム可能な論理回路又は他のＭＣＵ部分を使用して必要とされる遅延を実行することが可能である。このような場合、図４の表記を使用すると、マルチプレクサ４０５のＹ０入力部はＲＥＳラインから直接的に到来せず、適切な（好ましくは、制御可能な。）遅延が実行されるはずのＭＣＵを介して遠回りをする。

上述した本発明の例示的な実施形態は、代替の実装を排除するものとして解釈されるべきではない。例えば、バスがフリーであるときに高電圧にあるアービトレーションに関連のバスラインについて継続的に言及してきたが、この同一の原理を、バスがフリーであるときに少なくともそのうちの複数は低電圧にあるアービトレーションに関連するバスラインに適用することは完全に可能である。これは、他の信号の定義も単に逆にすること、及びアンドゲートではなくオアゲートを使用すること、かつ／又は適切なポイントにおいてアービトレータ回路内部の必要な信号を反転させるインバータを使用することを必要とする。例示的な実施形態における２：１マルチプレクサによって実装されるスイッチング機能は、より分散された切換装置によっても実装されることが可能である。例えば、ＰＲＩラインを切断するマルチプレクサを、１つが実際にＰＲＩラインを切断しかつもう１つが残ったＰＲＩの両半分のうちの一方を固定電位に接続する２つの別々のスイッチで置き換えることも可能である。ＲＥＳラインからアンドゲートへの接続をアンドゲートへの固定電位の入力で置き換えるために使用されるマルチプレクサと、ＲＥＳラインを固定電位に接続するために使用されるマルチプレクサとの２つのマルチプレクサを、同一の機能を実行する単一の４ポートの切換装置に接続することもできる。１つの論理（ＡＮＤ）ゲートとして示してきた機能性を形成する比較及び出力信号も、様々な、より分散された方法で実装されることが可能である。

図９は、切換装置の代替の実装方法を示す。この場合、切換装置は、２つのアナログの２：１マルチプレクサ４０４及び９０１のみを備える。アンドゲート４０６の上側の入力部からは、プルアップ抵抗器Ｒ３を介する高電圧への固定の接続が存在する。マルチプレクサ９０１のＹ０ピンは、プルアップ抵抗器Ｒ３とアンドゲート４０６の上記上側の入力部との間の点に接続され、Ｙ１ピンは接地に接続される。マルチプレクサ９０１のＺ０ピンは、ＲＥＳライン４０１に接続される。ＢＵＳ＿ＲＥＱＵＥＳＴラインが強制される低電圧にあるときは、ＲＥＳライン４０１からマルチプレクサ９０１を介してアンドゲート４０６の上側の入力部に接続が存在し、よってＲＥＳライン４０１の電位は抵抗器Ｒ３を介する高電圧への接続の効果に優先する（抵抗器Ｒ３の抵抗値はこのような優先を可能にするのに十分な大きさでなければならない。）。アービトレータ回路が起動されたとき、アンドゲート４０６の出力部から取得される点Ａにおける高電圧は、ＲＥＳライン４０１から接地への接続及び高電圧から抵抗器Ｒ３を介してアンドゲート４０６の上側の入力部への接続が存在するように、代わりにマルチプレクサ９０１にＺ０をＹ１に接続させる。したがって、マルチプレクサ９０１及びプルアップ抵抗器Ｒ３は、図４における２つのマルチプレクサ４０５及び４０７による配置に取って替わる。

図９が示す原理に従えば、アービトレータ回路の多くの位置において、第１又は第２の回路ポイントの何れかへの交互の切換を、「減衰」抵抗器を介する固定の接続が存在する装置で、かつ必要であれば別の信号源から到来する他の何らかの低減衰効果により優先される装置又はこの逆の装置で置き換えることが可能である。例えば、マルチプレクサ４０４を、ＰＲＩラインの２つの半分を接続する抵抗器と、右の半分を直接的に（又は、遙かに小さい抵抗値を介して。）接地へ制御可能に接続するスイッチとで置き換えることも可能である。この意味合いにおいて、「切断」又は「非接続」のような表現は、接続が完全に断たれる、又は、より直接的かつより影響力のある接続で優先される、の何れかであることを意味するものとして理解されるべきである。同様に、「接続」又は「カップリング」は必ずしも全く新しい接続が生成されることを意味するものではなく、所定の接続の影響は増大されて、例えばその抵抗値を著しく低減させる可能性があり、又はより影響力のある何らかの接続の効果が取り除かれ、よって結果的に、より弱い信号源が決定的に重要になり、よって問題の信号ポイントへ「接続」される。

Claims (17)

1. 第１の入力部と第２の入力部と出力部とを有する論理ゲート装置（４０６）を備え、かつ第１のバスラインから上記第１の入力部への接続を有するように構成され、バスにアクセスするときにアービトレーションを行うための回路において、
   上記回路は、
   上記第１のバスラインのうち上記論理ゲート装置（４０６）の上記第１の入力部に接続された第１の半分（４０２）を上記第１のバスラインの第２の半分（４０３）から切断し、上記第２の半分（４０３）を第１の固定電位に接続することと、
   第２のバスライン（４０１）を上記論理ゲート装置（４０６）の上記第２の入力部から非接続し、上記第２の入力部の電位が実質的に第２の固定電位に等しくなることを可能にすることと、
   上記第２のバスラインを上記第１の固定電位に接続することとによって、制御信号に応答するように構成された切換装置（４０４、４０５、４０７、９０１）を備え、
   ２つの信号源は、上記制御信号を上記切換装置（４０４、４０５、４０７、９０１）に供給するために利用可能であり、上記２つの信号源のうちの一方は上記論理ゲート装置（４０６）の出力部であることを特徴とする回路。
2. 上記２つの信号源のうちの他方は、上記回路の外部装置から上記切換装置（４０４、４０５、４０７、９０１）までの信号線であることを特徴とする請求項１記載の回路。
3. 上記論理ゲート装置（４０６）の出力部は、上記制御信号の電圧値に対する上記論理ゲート装置（４０６）の出力部の効果を上記回路の外部装置から上記信号線に接続された電圧の効果より弱くするために、抵抗器（Ｒ２）を介して上記信号線に接続されたことを特徴とする請求項２記載の回路。
4. 上記切換装置（４０４、４０５、４０７）は上記制御信号に応答する３つのアナログの２：１マルチプレクサを備え、これらのマルチプレクサのうち、
   第１のマルチプレクサ（４０４）は、上記制御信号が第１の値を有するか又は第２の値を有するかのそれぞれに依存して、上記第１のバスラインの第２の半分（４０３）を上記第１のバスラインの第１の半分（４０２）又は上記第１の固定電位に選択的に接続するように構成され、
   第２のマルチプレクサ（４０５）は、上記制御信号が上記第１の値を有するか又は上記第２の値を有するかのそれぞれに依存して、上記論理ゲート装置（４０６）の第２の入力部を上記第２のバスライン（４０１）又は上記第２の固定電位に選択的に接続するように構成され、
   第３のマルチプレクサ（４０７）は、上記制御信号が上記第１の値を有するか又は上記第２の値を有するかのそれぞれに依存して、上記第２のバスライン（４０１）を何処にも接続しないか又は上記第１の固定電位に選択的に接続することを特徴とする請求項１記載の回路。
5. 上記論理ゲート装置（４０６）は、上記第１のバスラインの上記第１の半分（４０２）及び上記第２のマルチプレクサ（４０５）の出力部の両方がデジタルのハイレベルを表す電圧にあるときに、その出力部においてデジタルのハイレベルを表す電圧を与えるように構成されたアンドゲートから成ることを特徴とする請求項４記載の回路。
6. 上記切換装置（４０４、９０１）は上記制御信号に応答する２つのアナログの２：１マルチプレクサを備え、これらのマルチプレクサのうち、
   第１のマルチプレクサ（４０４）は、上記制御信号が第１の値を有するか又は第２の値を有するかのそれぞれに依存して、上記第１のバスラインの第２の半分（４０３）を上記第１のバスラインの第１の半分（４０２）又は上記第１の固定電位に選択的に接続するように構成され、
   第２のマルチプレクサ（９０１）は、上記制御信号が上記第１の値を有するか又は上記第２の値を有するかのそれぞれに依存して、上記第２のバスライン（４０１）を上記論理ゲート装置（４０６）の第２の入力部又は上記第１の固定電位に選択的に接続するように構成され、
   上記論理ゲート装置（４０６）の第２の入力部はプルアップ抵抗器（Ｒ３）を介して上記第２の固定電位に接続されたことを特徴とする請求項１記載の回路。
7. 上記第１のバスラインの第１の半分（４０２）及び上記第２のバスライン（４０３）のうちの少なくとも一方の電位の変化が上記論理ゲート装置（４０６）の出力部から上記切換装置（４０４、４０５、４０７）に供給される信号を変化させるためにかかる時間を延ばすように構成された遅延素子（７１３、７２３）を備えたことを特徴とする請求項１記載の回路。
8. 上記遅延素子（７１３、７２３）は、遅延制御信号に応答して当該遅延素子（７１３、７２３）がもたらす遅延量を変えるように構成された制御可能な遅延素子であることを特徴とする請求項７記載の回路。
9. アクセスコントローラ（２０１、６０１、７１１、７２１）と、アービトレータ回路（２０２、６０２、７１２、７２２）とを備え、バスにアクセスするときにアービトレーションを行うための装置において、
   上記アービトレータ回路（２０２、６０２、７１２、７２２）は請求項１記載の回路であることを特徴とする装置。
10. 上記アクセスコントローラ及び上記アービトレータ回路はマイクロコントローラのパーツであり、上記アービトレータ回路は上記マイクロコントローラに含まれるプログラム可能な論理回路で実装されることを特徴とする請求項９記載の装置。
11. 上記制御信号を上記切換装置に供給するために利用可能な上記２つの信号源のうちの他方は、上記アービトレータ回路と上記アクセスコントローラとの間の接続部であることを特徴とする請求項９記載の装置。
12. 上記アクセスコントローラは、出力ピン又は入力ピンとして使用するために動的に構成可能であるピン（６０３）を有し、
    上記アービトレータ回路と上記アクセスコントローラとの間の接続部は上記ピン（６０３）を通過し、
    上記アクセスコントローラは、高インピーダンスを有する入力ピンとして使用するために上記ピン（６０３）を動的に構成することによって、上記アービトレータ回路を選択的に起動するように構成され、
    上記アクセスコントローラは、出力ピンとして使用するために上記ピン（６０３）を動的に構成し、かつ上記ピン（６０３）を強制的にデジタルのローレベルを表す電圧にすることによって、上記アービトレータ回路を選択的に停止するように構成されたことを特徴とする請求項１１記載の装置。
13. 上記装置は、上記第１のバスラインの第１の半分（４０２）及び上記第２のバスライン（４０３）のうちの少なくとも一方の電位の変化が上記論理ゲート装置（４０６）の出力部から上記切換装置（４０４、４０５、４０７）に供給される信号を変化させるためにかかる時間を延ばすように構成された制御可能な遅延素子（７１３、７２３）を備え、
    上記アクセスコントローラは、上記遅延素子（７１３、７２３）に遅延制御信号を供給することによって上記遅延素子（７１３、７２３）がもたらす遅延量を変えるように構成されたことを特徴とする請求項９記載の装置。
14. バスにアクセスするときにアービトレーションを行うための方法において、
    上記バスを予約する必要性を示す起動信号ならびに第１のバスライン及び第２のバスラインの両方が第２の固定電位にあるという観測に対する応答として、
    上記第１のバスラインの第１の半分（４０２）を上記第１のバスラインの第２の半分（４０３）から切断することと、
    上記第２の半分（４０３）を第１の固定電位に接続することと、
    上記第２のバスライン（４０１）を上記第１の固定電位に接続することと、
    上記第１のバスラインの第１の半分（４０２）において観測される電位に依存して、
    上記第１の半分（４０２）の電位が実質的に上記第２の固定電位に等しければ、バス予約の成功を示し、又は、
    上記第１の半分（４０２）の電位が実質的に上記第１の固定電位に等しければ、バス予約の失敗を示し、上記第１のバスラインの第１の半分（４０２）を上記第１のバスラインの第２の半分（４０３）に再接続し、上記第２の半分（４０３）を上記第１の固定電位から切断し、上記第２のバスライン（４０１）を上記第１の固定電位から切断することを含むことを特徴とする方法。
15. 上記バスを予約する必要性を示す起動信号ならびに上記第１のバスライン及び上記第２のバスラインのうちの少なくとも一方が上記第１の固定電位にあるという観測に対する応答として、上記第１のバスライン及び上記第２のバスラインの両方が上記第２の固定電位になるまで待機することと、その後請求項１３記載の各ステップを実行することを含むことを特徴とする請求項１４記載の方法。
16. 上記待機するステップの後に、上記第２の固定電位を共に有する上記第１のバスライン及び上記第２のバスラインに対する応答として、上記請求項１４記載の各ステップを実行する前に追加の遅延時間の期間の間待機することを含むことを特徴とする請求項１５記載の方法。
17. 上記第１のバスライン及び上記第２のバスラインの両方が上記第２の固定電位を有するまで待機するために費やされる時間の長さの関数としての上記追加の遅延時間のデフォルト値を減少させることを含むことを特徴とする請求項１６記載の方法。

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