JPH05242048A - マルチ・プロセッサ・システムの直列調停方法およびその装置 - Google Patents

Abstract

(57)【要約】 【目的】 バス許可信号のディジー・チェーンを用いた
直列調停方式を使用したマルチ・プロセッサ・システム
において、均等なバス使用権の分配が可能なようにする
ことにより、システムの安全性を図る。 【構成】 マルチ・プロセッサ・システムの各プロセッ
サ（７０）の内部にバス獲得回路（７１），バスタイマ
回路（７３），およびバス要求信号をクロックに同期さ
せるためのフリップ・フロップ回路（８０）を有するデ
ィジー・チェーン回路（７２）を設け、プライオリティ
の低いプロセッサでも均等にバスを獲得できるようにす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロコンピュータ
・システムの構築方法に係り、特に複数のプロセッサを
使用した、マルチ・プロセッサ・システムを構築する場
合の調停方法およびその装置に関するものである。

【０００２】

【従来の技術】複数のプロセッサを使用するマルチ・プ
ロセッサ・システムに於いて、システム内に唯一存在す
るシステム・バスをどのプロセッサが使用するのかを判
定する処理のことを調停（アービートレーション）処理
と呼ぶ。

【０００３】調停処理には、並列調停方式と直列調停方
式の２種類が広く知られており、通常、これらの内の何
れかまたは、双方を組み合わせた形で利用されている。
並列調停方式は、更に集中調停方式と分散調停方式とが
あるが、ここでは、説明の簡便を図り、集中調停方式を
取り上げて説明する。

【０００４】図４は一般の集中型の並列調停方式による
マルチ・プロセッサ・システムを示すもので、図４にお
いて、５１はシステムバス、５２は調停動作を司どるた
めのアービタ回路、７０ａ〜７０ｎはプロセッサであ
る。また、図４において、５３ａ〜５３ｎは各プロセッ
サがバスの使用を要求するためのバス要求（リクエス
ト）信号、５４ａ〜５４ｎはアービタ回路５２によって
調停された結果であるバス許可（グラント）信号、５６
は何れかのプロセッサがバスを使用中であることを示す
ビジー信号である。

【０００５】このように並列型の調停方式の場合は、プ
ロセッサのバス要求レベル（信号）がプロセッサの数だ
け存在し、これらのレベル間の調停がアービタ回路５２
によって行われる。バスの使用を要求するプロセッサ
は、それぞれの持っているバス要求信号５３ａ〜５３ｎ
をアサートする。これらの信号は、全てアービタ回路５
２に入力されており、このアービタ回路では、予め定め
られた、プライオリティ（優先）判定ルールに従って、
調停処理を行い、何れか１つのプロセッサに対してバス
許可信号５４ａ〜５４ｎの内の何れかを与える。これに
より、バス許可信号を与えられたプロセッサが次のサイ
クルでバスを使用できる。バス許可信号を与えられたプ
ロセッサは、ビジー信号を監視し、これがネゲートされ
るとバスを使用できる。バスの使用開始と同時に、この
プロセッサがビジー信号をアサートする。

【０００６】図５は一般の直列調停方式によるマルチ・
プロセッサ・システムを示し、図５において図４のもの
と同一部材または相当部分１０は同一符号が付されてい
るが、５５ａ〜５５ｎは、バス許可（グラント）出力信
号であって、このバス許可出力信号は次のプロセッサの
バス許可入力信号となる。よって、信号５５ａは信号５
４ｂと、信号５５ｂは信号５４ｃと、信号５５ｃは信号
５４ｎと同じ信号である。６０はバスクロック信号であ
る。

【０００７】図に示すように、直列調停方式の場合に
は、複数のプロセッサは、同一のバス要求線に対してバ
ス要求信号を出力する。このため、バス要求のレベルは
単一であることになり、アービタ回路５２は、バス要求
信号を折り返すか、または、プロセッサに対するバス許
可信号５４ａを常にアサートしていてもかまわない。

【０００８】バスを要求するプロセッサは、それぞれの
持っているバス要求信号５３ａ〜５３ｎをアサートす
る。これらの信号は、ワイアードＯＲを取られて１本の
バス要求となる。上に述べた様に、バス許可信号５４ａ
は、バス要求が折り返されるか、常にアサートされてい
るので、このシステムでは、プロセッサ７０ａがバス要
求を出せば必ず次のサイクルでバスを使用できる（ビジ
ー信号がネゲートされればバスの使用を開始できる）。

【０００９】プロセッサ７０ｂ以降がバスを要求してい
る場合、プロセッサ７０ａは自分がバス要求を持ってい
ない場合に、バス許可入力信号５４ａのレベルをバス許
可出力信号５５ａに伝達する。同様に各プロセッサは自
分がバス要求を出力していない場合にバス許可入力信号
がアクティブになった場合には、バス許可出力信号をア
サートする。

【００１０】このルールに従って、バス許可信号が順次
伝達されていくが、バス使用要求を出しているプロセッ
サがこの許可信号を受け取ると、次のサイクルでバスを
使用できることになる。みずからバス要求信号をアサー
トし、バス許可信号を与えられたプロセッサは、ビジー
信号を監視し、これがネゲートされるとバスを使用でき
る。バスの使用開始と同時に、このプロセッサがビジー
信号をアサートする。

【００１１】この許可信号の信号伝達方式を、一般にデ
イジー・チェーン方式と呼んでいる。この方式による
と、ある番号のプロセッサは、自分より番号の若いプロ
セッサが全てバスを要求していない場合に限ってバスの
使用権を与えられることになる。言い換えると、このシ
ステムでは、デイジー・チェーン回路の最も上流にある
プロセッサ（本図では、７０ａ）が最も優先度が高く、
デイジー・チェーンの下流になるほど（番号が増える
程）優先度が下がることになる。

【００１２】直列調停方式は、上に述べた通り、アービ
タ回路が実際には不要であり、バス要求信号を折り返す
か、またはレベルを固定しても構わないため、非常に簡
単、かつ安価にマルチ・プロセッサ・システムが構築で
きることが特長である。

【００１３】ところが、この方式では、バス許可信号の
デイジー・チェーンという方式が用いられるため、各プ
ロセッサの持つデイジー・チェーン回路で信号遅延が生
じ、これが、最終のプロセッサに伝達されるまで調停が
終了しないことから、プロセッサ台数に比例して調停時
間がかかり、プロセッサ台数が多い規模の大きなシステ
ムに不向きであった（プロセッサ数１〜４台程度に有
効）。

【００１４】一方、並列調停方式の場合には、集中式の
アービタ回路で一度に優先判定を行うために、調停時間
は、プロセッサの台数にあまり影響を受けず、ほぼ一定
の時間でこれを行うことができる。しかし、各プロセッ
サの他に、複雑なアービタ回路を必要としたり、各プロ
セッサとアービタ回路の間で専用のバス配線を必要とす
るために、物理的、経済的面から、プロセッサの台数に
制限が出てきている。一般的には、中規模のマルチ・プ
ロセッサ・システム（プロセッサ数２〜８台）に適した
方式である。

【００１５】これ以上のプロセッサを実装する大規模シ
ステムの場合、上記の直列調停方式と並列調停方式を組
み合わせ、並列調停で調停される各優先レベルのバス許
可信号をデイジー・チェーン接続して、直列接続台数×
並列レベル数のプロセッサを接続する例もある。

【００１６】図６は図５のマルチ・プロセッサ・システ
ムのプロセッサ部の構成を詳しく示したもので、７１ａ
〜７１ｎはバス要求の出力とバス獲得判定を行うバス要
求獲得回路、７２ａ〜７２ｎは各プロセッサにおけるバ
ス許可信号のデイジー・チェーン回路、７３ａ〜７３ｎ
は各プロセッサにおいてバス使用権を獲得できるまでの
時間を監視するバスタイマ回路である。５７ａ〜５７ｎ
は各プロセッサ上のバス・タイマが異常に長い待ち状態
を検出した時に発生するバス・タイムアウト信号であ
る。

【００１７】図７は従来の直列調停方式を有する各プロ
セッサ７０（７０ａ〜７０ｎ）の実際の回路例であっ
て、プロセッサ７０は演算処理部７４、この演算処理部
７４からのバス要求でバスの使用権を獲得するためのバ
ス要求獲得回路７１（７１ａ〜７１ｎ）、出力バッファ
回路７５ａ，７５ｂ、入力バッファ回路７６、インバー
ト回路７７、およびナンドゲート７８ａおよび７８ｂを
備えている。

【００１８】信号Ａ〜Ｅはバス上の信号であり、Ａはバ
ス要求を示す「ＢＲＥＱ Ｌ」信号、Ｂはバス使用中を
示す「ＢＵＳＹ Ｌ」信号、Ｃはバス許可入力「ＢＧＩ
ＮＬ」信号、Ｄはバス許可出力「ＢＧＯＵＴ Ｌ」、Ｅ
はバス獲得異常を外部に知らせる「ＢＴＯＵＴ Ｌ」信
号である。

【００１９】まず、演算処理部７４がバスを使用する要
求をバス要求獲得回路７１に与えると、バス・タイマ回
路７３は、「バス要求信号」８１をアサートする。する
と、出力バッファ７５ａによって外部バス信号Ａ（「Ｂ
ＲＥＱ Ｌ」信号）が駆動される。

【００２０】システム上のアービタ回路によるバス許可
信号（または、この「ＢＲＥＱ Ｌ」信号の折り返し）
は、バス信号Ｃとして、このプロセッサに与えられる。

【００２１】信号Ｃがアクティブになると、すでに信号
８１もアクティブであるため、インバーテッドＮＡＮＤ
回路７８ａによって、信号８４がアサートされる。これ
が、「バス獲得信号」である。この信号がアクティブに
なり、かつ回路７３を介して監視しているバス上の「Ｂ
ＵＳＹ Ｌ」信号がインアクティブであると、演算処理
部７４はバスを使用することができる。実際にバスの使
用を開始すると、自ら信号８１をアクティブとし、出力
バッファ７５ｂによって「ＢＵＳＹ Ｌ」信号をアサー
トすることによって、他プロセッサに対し、バスを使用
中であることを知らされる。

【００２２】ナンド回路７８ｂ部分では、Ｃ信号側はア
クティブとなっているが、バス要求信号８１は、インバ
ート回路７７によってインバートされて与えられている
ために、出力はネゲートされたままである。従って、バ
ス信号Ｄの「バス許可出力」はアクティブにはならな
い。

【００２３】一方このプロセッサがバスを要求中でない
（信号８１がインアクティブ）場合にバス許可信号Ｃが
アクティブになった場合には、ナンド回路７８の入力
は、双方ともアクティブ状態になるため、バス信号Ｄ
（「ＢＧＯＵＴ Ｌ」信号）をアサートする。これによ
って、このプロセッサよりもプライオリティの低いプロ
セッサにもバス許可が与えられる。この回路７７，７８
ｂがデイジー・チェーン回路である。

【００２４】バス・タイマ回路７３は、信号８１がアク
ティブになってバス要求を出した時点で計時動作に入
り、信号８２がアクティブになってバス使用を宣言した
時点でこの動作をＳ停止する。もし、予め定められた時
間内に、計時動作が停止されない場合は、バス上の信号
Ｅ（「ＢＴＯＵＴ Ｌ」信号）を駆動して外部に異常を
通知する。

【００２５】図８は図６と図７に示すマルチ・プロセッ
サ・システムの動作の一例を示すもので、信号名称は、
図６に従っており、各信号は全て「低レベル（Ｌレベ
ル）」で意味ありとする。この例は、プロセッサ７０ａ
とプロセッサ７０ｂが毎回バスを開放しているものの、
絶えずバスを使用する内部要求を持っているため、交互
にバスを使用してしまって、プロセッサ７０ｃ，７０ｎ
がいつまで経ってもバスを使用できずにバス・タイムア
ウトを検出している様子を示す。

【００２６】図８のタイム・チャート内に付記されてい
る番号順に動作を説明する。

【００２７】（１）プロセッサ７０ａがバスを要求し、
バス要求番号５３ａをアサートする。

【００２８】（２）プロセッサ７０ｂがバスを要求し、
バス要求信号５３ｂをアサートする。

【００２９】（３）プロセッサ７０ｃがバスを要求し、
バス要求信号５３ｃをアサートする。プロセッサ７０ｃ
のバス・タイマ回路が起動され、計時動作を開始する。

【００３０】（４）プロセッサ７０ｎがバスを要求し、
バス要求信号５３ｎをアサートする。プロセッサ７０ｎ
のバス・タイマ回路が起動され、計時動作を開始する。

【００３１】（５）プロセッサ７０ａに対するバス許可
信号は、常にアクティブ状態とする。

【００３２】（６）プロセッサ７０ａはバスを獲得した
ので、バス使用を開始し、ビジー信号５６をアサートす
る。

【００３３】（７）プロセッサ７０ａはバス要求をネゲ
ートする。

【００３４】（８）プロセッサ７０ａがバス要求をネゲ
ートしたので、プロセッサ７０ｂに対してバス許可信号
が伝達される。

【００３５】（９）プロセッサ７０ａは、バスの使用を
終えるとビジー信号５６をネゲートする。この時点でア
クティブなバス要求と許可を有するプロセッサが次にバ
スを獲得する。ここでは、プロセッサ７０ｂ，７０ｃ，
７０ｎがバス要求を出しているが、バス許可はプロセッ
サ７０ｂに与えられているので、７０ｂが次にバスを使
用できる。

【００３６】（１０）プロセッサ７０ｂは、バスを獲得
し、バス要求をネゲートする。

【００３７】（１１）プロセッサ７０ｂのバス要求がネ
ゲートされたので、一旦、プロセッサ７０ｃに対するバ
ス許可信号がアサートされる。

【００３８】（１２）プロセッサ７０ｂはバスを獲得し
たので、バス使用を開始し、ビジー信号５６をアサート
する。

【００３９】（１３）プロセッサ７０ａが次のバス要求
をアサートする。

【００４０】（１４）プロセッサ７０ｂに与えられてい
たバス許可がネゲートされる。

【００４１】（１５）プロセッサ７０ｃに与えられてい
たバス許可がネゲートされる。

【００４２】（１６）プロセッサ７０ｂは、バスの使用
を終えるとビジー信号５６をネゲートする。この時点で
アクティブなバス要求と許可を有するプロセッサが次に
バスを獲得する。ここでは、プロセッサ７０ａ，７０
ｃ，７０ｎがバス要求を出しているが、バス許可はプロ
セッサ７０ａに与えられているので、７０ａが次にバス
を使用できる。

【００４３】（１７）プロセッサ７０ａはバスを獲得し
たので、バス使用を開始し、ビジー信号５６をアサート
する。

【００４４】（１８）（１）〜（１７）の動作が連続す
ると、（３）からバス要求を出し続けているプロセッサ
７０ｃは、いつまでも待ってもバスを獲得できず、この
バス・タイマ回路は、タイムアップして、バス・タイム
アウト信号５７ｃが出力される。

【００４５】（１９）（１）〜（１７）の動作が連続す
ると、（４）からバス要求を出し続けているプロセッサ
７０ｎは、いつまで待ってもバスを獲得できず、このバ
ス・タイマ回路は、タイムアップして、バス・タイムア
ウト信号５７ｃが出力される。

【００４６】

【発明が解決しようとする課題】マルチ・プロセッサ・
システムを構築するため調停処理の方式のうち、直列調
停方式は、前述の通り、比較的小規模なしシステムを構
築する場合には、低価格でこれを実現できるために、有
効な手段である。また、大規模なシステムでは、これ
と、並列調停方式を組み合わされた形で使用されるが、
一般的であり、重要性の高い方式である。

【００４７】ところが、この方式の場合は、ブライオリ
ティの高いプロセッサがバスを連続して使用している場
合には、プライオリティの低いプロセッサがいつまでも
バスを使用できないという「バス飢餓状態」が発生する
可能性を持っている。

【００４８】このため、通常各プロセッサは、連続して
バスを使用し続けることを避けるために、バスサイクル
の実行毎にバスを開放する「毎回バス開放モード」で動
作させる。ところが、この方法を用いても、プライオリ
ティの最も高いプロセッサと次にプライオリティの高い
プロセッサが連続してバスを使用している場合には、こ
の２台のプロセッサが交互にバスを利用できるだけで、
３台目以降のプロセッサはいつまでもバスを使用できず
に、バス・タイムアウト状態になってしまう。

【００４９】プロセッサに於けるバス・タイムアウト
は、致命的な異常として扱われ、システムの運用を停止
する要因である。そのため、システム設計者は、このよ
うな「バス飢餓状態」の発生を防ぐために、プロセッサ
の使用台数を制限したり、プロセッサのアプリケーショ
ン上、連続したバス使用がブライオリティの高いプロセ
ッサで発生しないように留意したりする必要があった。

【００５０】しかし、この「バス飢餓状態」の回避は、
非同期に発生する複数の事象をそれぞれのプロセッサが
独自に処理するような、リアルタイム処理のためのマル
チ・プロセッサ・システムでは、非常に困難な課題であ
った。

【００５１】本発明は上記従来の問題点に鑑みてなされ
たもので、その目的は、上記従来の技術の問題点を解決
することである。

【００５２】

【課題を解決するための手段】本発明は、上記目的を達
成するために、複数のプロセッサの処理情報をシステム
バスを通して授受するとともに、各プロセッサは、それ
ぞれ前記システムバスの使用を要求するバス要求信号を
出力し、次段のプロセッサ間で前記システムバスの使用
を許可するバス許可信号を授受し合うマルチ・プロセッ
サ・システムにおいて、各プロセッサ７０は、バス要求
を指令する演算処理部７４と、この演算処理部７４から
の要求でバス使用権を獲得するためのバス獲得回路７１
と、バスタイムアウトを検出するバスタイマ回路７３
と、他のプロセッサがバス要求信号を出力しているかも
しくは前記システムバスを使用中でビジー信号をアサー
トしているときは当該プロセッサにバス要求信号を出力
させない制御部を含むディジー・チェーン回路７２によ
って直列調停装置を構成する。

【００５３】

【作用】本発明においては、バス許可信号のディジー・
チェーンを用いたマルチ・プロセッサ・システムにおい
て、各プロセッサは、演算処理部のバス要求指令に基づ
いてバス使用権を獲得するとともに、前記要求信号を制
御し、自らの内部にバスを使用する要求があっても、他
のプロセッサがバス要求信号を出力しているか、もしく
は前記システムバス使用中でビジー信号をアサートして
いるときは、バス要求出力できないようにする。

【００５４】

【実施例】以下に本発明の実施例を図１〜図３を参照し
ながら説明する。

【００５５】図２は本発明の実施例による調停方法を実
行するためのマルチ・プロセッサ・システムの構成を示
すもので、図５と図６のものと同一又は相当部分には同
一符号が付されている。また、図１は図２のシステムに
おけるプロセッサの構成を示すもので、図７のものと同
一又は相当部分には同一符号が付されている。

【００５６】図１に示すように、プロセッサ７０（７０
ａ〜７０ｎ）は、前述したように、演算処理部７４、こ
の演算処理部７４からの要求でバスの使用権を獲得する
ためのバス要求獲得回路７１、出力バッファ回路７５
ａ、入力バッファ回路７６ａ、入力バッファ回路７６
ａ、インバート回路７７ａおよびナンド回路７８ａ，７
８ｂを含む。

【００５７】さらに、本実施例は、プロセッサ７０（７
０ａ〜７０ｎ）が、さらに、バス要求信号をクロックに
同期させるためのフリップ・フロップ回路８０，入力バ
ッファ回路７６ｂ，７６ｃ，ナンド回路７８ｃ，７８ｄ
およびノア回路７９を備えていることを特徴とするもの
である。

【００５８】信号Ａ〜Ｆは従来と同じバス上の信号であ
り、Ａはバス上のクロック信号「ＢＣＬＫ」、Ｂはバス
使用中を示す「ＢＵＳＹ Ｌ」信号、Ｃはバス要求を示
す「ＢＲＥＱ Ｌ」、Ｄは許可入力「ＢＧＩＮ Ｌ」信
号、Ｅはバス許可出力「ＢＧＯＵＴ Ｌ」信号、Ｆはバ
ス獲得異常を外部に知らせる「ＢＴＯＵＴ Ｌ」信号で
ある。

【００５９】図１に示すプロセッサは図２に示すように
接続されている。図２と図１の関連において、図１の信
号Ａは図２のクロック信号６０に対応し、信号Ｂはビイ
ジー信号５６に対応し、信号Ｃはバス要求信号５３ａ〜
５３ｎに、信号Ｄはバス許可入力信号５４ａ〜５４ｎ
に、信号Ｆはバス許可出力信号５５ａ〜５５ｎに、信号
Ｆはバス・タイムアウト信号５７ａ〜５７ｎに対応す
る。

【００６０】図１のプロセッサにおいて、まず、演算処
理部７４がバスを使用する要求をバス要求獲得回路７１
に与えると、回路７１はバス要求信号をアサートする。
常時プロセッサは、バス信号ＢおよびＣを入力バッファ
回路７６ａ，７６ｂを介して監視していて、双方の信号
が、共にインアクティブである場合に、ＮＡＮＤ回路７
８ｃによって、信号８１をアサートする。信号８１，８
２がアクティブであると、インバート入力ＮＡＮＤ回路
７８ｄによって、信号８５がアサートされる。インバー
ト入力ＮＯＲ回路７９により信号８５のレベルは、信号
８５に伝えられたバスクロックによって、８０のＦ．
Ｆ．にラッチされる。信号８６がアクティブになると、
７５ａのバッファによって外部バス信号Ｃが駆動され
る。信号８６によってＣ信号「ＢＲＥＱ Ｌ」がアクテ
ィブになり、信号は８４および８１インアクティブにな
るが、信号８６のレベルがノア回路７９に帰還されフリ
ップ・フロップ回路８０が自己ホールド状態となるた
め、信号８６はアクティブのままである。

【００６１】システム上のアービタ回路によるバス許可
信号（または、この「ＢＲＥＱ Ｌ」信号の折り返し）
は、バス信号Ｄとして、このプロセッサに与えられる。

【００６２】Ｄの信号がアクティブになると、すでに信
号８６がアクティブであるため、インバートＮＡＮＤ回
路７８ａによって、信号８７がアサートされる。これ
が、「バス獲得信号」である。

【００６３】このバス獲得信号がアクティブになり、か
つ入力バッファ回路７６ａによって監視している「ＢＵ
ＳＹ Ｌ」信号がインアクティブであると、演算処理部
７４はバスを使用することができる。実際にバスの使用
を開始すると、自らが信号８３をアクティブとし、バッ
ファ７５ｂによって「ＢＵＳＹ Ｌ」信号をアサートす
ることによって、他プロセッサに対し、バスを使用中で
あることを知らせる。

【００６４】この時、ナンド回路７８ｂ部分では、Ｄ信
号側はアクティブとなっているが、信号８６は、インバ
ート回路７７ａによってインバートされて与えられてい
るために、出力はネゲートされたままである。

【００６５】信号８３がアクティブとなると、ＦＦ回路
８０はリセットされ、信号８６は、インアクティブにな
って、Ｃ信号およびバス獲得信号もインアクティブにな
る。すると、いままで信号８８でネゲートされていたＥ
信号「ＢＧＯＵＴ Ｌ」は、アクティブになる。

【００６６】一方、このプロセッサがバスを要求中でな
い（信号８６がインアクティブ）場合にバス許可信号Ｄ
が、アクティブになった場合には、ナンド回路７８ｂの
入力は、双方ともアクティブ状態になるため、バス信号
Ｄ（「ＢＧＯＵＴ Ｌ」信号）もアクティブになる。こ
れによって、このプロセッサよりもプライオリティの低
いプロセッサにもバス許可が与えられる。

【００６７】バス・タイマ回路７３は、信号８２がアク
ティブになってバス要求を出した時点で計時動作に入
り、信号８３がアクティブになってバス使用を宣言した
時点でこの動作を停止する。もし、予め定められた時間
内に、計時動作が停止されない場合は、バス上の信号Ｆ
（「ＢＴＯＵＴ Ｌ」信号）を駆動して外部に異常を通
知する。ここまでの回路動作はおおよそ図７の従来回路
と同様である。

【００６８】本発明によって付加される部分は回路７６
ｂ，７８ｃ，７８ｄ，７９および８０である。

【００６９】まずフリップ・フロップ回路８０は、バス
クロック同期のバス要求信号保持用のＦＦ回路である。
この回路は、実際にバスを使用する時に出力するビジー
信号８３によってクリアされる。

【００７０】入力バッファ回路７６ｂのバッファ入力
は、バス要求信号を内部に取り込み、入力バッファ回路
７６ａのバッファ入力はバスのビジー信号を取込んでい
る。これら２信号をＮＡＮＤ回路７８ｃに通した信号８
１は、『自分以外のプロセッサが現在バスを使用してお
らず、かつバス使用要求を出していない』ことを示して
いる。

【００７１】この信号８１がアクティブで、バス要求獲
得回路のバス要求信号８２がアクティブのとき、内部バ
ス要求は信号８４に伝えられる。しかし、バスのビジー
信号がインアクティブであっても、他のプロセッサがバ
ス要求を出している場合には信号８１がアクティブとな
って、バス要求信号８４は、アクティブにはならない。

【００７２】これが、この発明の基本動作であり、この
回路構成によって、『例え、自らの内部にバスを使用す
る要求があっても、他のプロセッサがバス要求信号を出
しているかまたは、バスを使用中である場合は、自分は
バスの使用要求を出せない。』というルールが成立す
る。

【００７３】このため、本回路構成を採った直列調停方
式のマルチ・プロセッサ・システムにおいては、物理的
にプライオリティが上位にあるプロセッサが、バス要求
を出すと同時に他のプロセッサがバス要求を出した場
合、プライオリティの高いプロセッサは、自分がバスを
使った後、連続してバスを使用する要求があったとして
も、他のプロセッサのバス要求とバス使用がインアクテ
ィブになるまで待ってからバス要求を出すため、プライ
オリティの低いプロセッサにおいても均等にバスを獲得
できる。

【００７４】図８に示した、従来の直列調停方式のシス
テムに於ける、バス・タイムアウト発生の様子に対比し
て、本回路構成による場合の調停の様子を表したものが
図３である。信号名等は、図２の記号を使用している。

【００７５】図３のタイム・チャート内に付記されてい
る番号順に動作を説明する。

【００７６】（１）プロセッサ７０ａがバスを要求し、
バス要求番号５３ａをアサートする。

【００７７】（２）プロセッサ７０ｂがバスを要求し、
バス要求信号５３ｂをアサートする。

【００７８】（３）プロセッサ７０ｃがバスを要求し、
バス要求番号５３ｃをアサートする。プロセッサ７０ｃ
のバス・タイマ回路が起動され、計時動作を開始する。

【００７９】（４）プロセッサ７０ｎがバスを要求し、
バス要求信号５３ｎをアサートする。プロセッサ７０ｎ
のバス・タイマ回路が起動され、計時動作を開始する。

【００８０】（５）プロセッサ７０ａに対するバス許可
信号は、常にアクティブ状態とする。

【００８１】（６）プロセッサ７０ａはバスを獲得した
ので、バス使用を開始し、ビジー信号５６をアサートす
る。

【００８２】（７）プロセッサ７０ａはバス要求をネゲ
ートする。

【００８３】（８）プロセッサ７０ａがバス要求をネゲ
ートしたので、プロセッサ７０ｂに対してバス許可信号
が伝達される。

【００８４】（９）プロセッサ７０ａは、バスの使用を
終えるとビジー信号５６をネゲートする。この時点でア
クティブなバス要求と許可を有するプロセッサが次にバ
スを獲得する。ここでは、プロセッサ７０ｂ，７０ｃ，
７０ｎがバス要求を出しているが、バス許可はプロセッ
サ７０ｂに与えられているので、７０ｂが次にバスを使
用できる。

【００８５】（１０）プロセッサ７０ｂは、バスを獲得
し、バス要求をネゲートする。

【００８６】（１１）プロセッサ７０ｂのバス要求がネ
ゲートされたので、一旦、プロセッサ７０ｃに対するバ
ス許可信号がアサートされる。

【００８７】（１２）プロセッサ７０ｂはバスを獲得し
たので、バス使用を開始し、ビジー信号５６をアサート
する。ここまでの動作は図７のものと同じである。

【００８８】（１３）プロセッサ７０ａは、内部にバス
要求があるがバス上にバス要求があり、かつビジー信号
がアクティブであるため、バス要求信号をアクティブに
できない。

【００８９】（１４）プロセッサ７０ｂは、バスの使用
を終えるとビジー信号５６をネゲートする。この時点で
アクティブなバス要求と許可を有するプロセッサが次に
バスを獲得する。ここでは、プロセッサ７０ｃ，７０ｎ
がバス要求を出しているが、バス許可はプロセッサ７０
ｃに与えられているので、７０ｃが次にバスを使用でき
る。

【００９０】（１５）プロセッサ７０ｃはバスを獲得
し、バス要求をネゲートする。

【００９１】（１６）プロセッサ７０ｃのバス要求がネ
ゲートされたので、プロセッサ７０ｎに対するバス許可
信号がアサートされる。

【００９２】（１７）プロセッサ７０ｃはバスを獲得し
たので、バス使用を開始し、ビジー信号５６をアサート
する。

【００９３】（１８）プロセッサ７０ａおよび７０ｂ
は、内部にバス要求があるが、バス上にバス要求があ
り、かつビジー信号がアクティブであるため、それぞれ
のバス要求信号をアクティブにできない。

【００９４】（１９）プロセッサ７０ｃは、バスの使用
を終えるとビジー信号５６をネゲートする。この時点で
アクティブなバス要求と許可を有するプロセッサが次に
バスを獲得する。ここでは、プロセッサ７０ｎのみバス
要求を出しているので、７０ｎが次にバスを使用でき
る。

【００９５】（２０）プロセッサ７０ｎはバスを獲得
し、バス要求をネゲートする。

【００９６】（２１）プロセッサ７０ｎはバスを獲得し
たので、バス使用を開始し、ビジー信号５６をアサート
する。

【００９７】（２２）プロセッサ７０ａと７０ｂおよび
７０ｃは、内部にバス要求があるがバス上にバス要求が
ないが、ビジー信号がアクティブのため、それぞれのバ
ス要求信号をアクティブにできない。

【００９８】（２３）プロセッサ７０ｎは、バス使用を
終えるとビジー信号５６をネゲートする。

【００９９】（２４）プロセッサ７０ａ〜７０ｎは、内
部にバス要求があり、バス上にバス要求がなく、かつビ
ジー信号がインアクティブになったため、それぞれのバ
ス要求信号をアサートする。以下（１）〜（２４）を繰
り返す。

【０１００】

【発明の効果】本発明は以上の如くであって、下記のよ
うな効果が得られる。

【０１０１】（Ａ）一般に不可能とされていた、直列調
停方式のマルチ・プロセッサ・システムに於ける、均等
な、バス使用権の分配が可能になる。これにより従来、
並列調停方式にたよらざるを得ないために、高価となり
がちであった均等優先度のマルチ・プロセッサ・システ
ムが、簡便かつ安価に構築できる。

【０１０２】（Ｂ）マルチ・プロセッサ・システムを構
築するための直列調停方式において、従来から問題とさ
れたいた、バス飢餓状態の連続によるバス・タイムアウ
トの発生を阻止し、システム全体を停止に至らしめる致
命的異常が不用意に発生することを防止する。これによ
り、バス飢餓状態のない安全なマルチ・プロセッサ・シ
ステムを簡便かつ安価に構築できるようになる。

【図面の簡単な説明】

【図１】本発明の実施例によるマルチ・プロセッサ・シ
ステムの直列調停装置の要部であるプロセッサの構成
図。

【図２】本発明の実施例によるマルチ・プロセッサ・シ
ステムの直列調停装置のブロック図。

【図３】本発明の実施例によるマルチ・プロセッサ・シ
ステムの直列調停装置の動作説明図。

【図４】一般の並列調停方式によるマルチ・プロセッサ
・システムのブロック図。

【図５】一般の直列調停方式によるマルチ・プロセッサ
・システムのブロック図。

【図６】従来のマルチ・プロセッサ・システムの直列調
停装置のブロック図。

【図７】従来のマルチ・プロセッサ・システムの直列調
停装置の要部であるプロセッサの構成図。

【図８】従来のマルチ・プロセッサ・システムの直列調
停装置の動作説明図。

【符号の説明】

５１…システムバス、５２…アービタ回路、Ａ（６０）
バスクロック信号、Ｂ（５６）…ビジー信号、Ｃ（５３
ａ〜５３ｎ）…バス要求信号、Ｄ（５４ａ〜５４ｎ）バ
ス許可信号、Ｅ（５５ａ〜５５ｎ）…バス許可入力信
号、Ｆ（５７ａ〜５７ｎ）…バスタイムアウト信号、７
０（７０ａ〜７０ｎ）…プロセッサ、７１（７１ａ〜７
１ｎ）…バス要求獲得回路、７２…ディジー・チェーン
回路、７３（７３ａ〜７３ｎ）…バスタイマ回路、７４
…演算処理部、７５ａ，７５ｂ…出力バッファ回路、７
６ａ〜７６ｃ…入力バッファ回路、７７ａ…インバート
回路、７８ａ〜７８ｄ…ナンド回路、７９…ノア回路、
８０…フリップ・フロップ回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサの処理情報をシステム
   バスを通して授受するとともに、各プロセッサは、それ
   ぞれ前記システムバスの使用を要求するバス要求信号を
   出力し、次段のプロセッサ間で前記システムバスの使用
   を許可するバス許可信号を授受し合うマルチ・プロセッ
   サ・システムにおいて、 各プロセッサは、前記要求信号を制御し、自らの内部に
   バスを使用する要求があっても、他のプロセッサがバス
   要求信号を出力しているか、もしくは前記システムバス
   使用中でビジー信号をアサートしているときは、バス要
   求出力できないようにしたことを特徴とする、 マルチ・プロセッサ・システムの直列調停方法。
2. 【請求項２】 複数のプロセッサの処理情報をシステム
   バスを通して授受するとともに、各プロセッサは、それ
   ぞれ前記システムバスの使用を要求するバス要求信号を
   出力し、次段のプロセッサ間で前記システムバスの使用
   を許可するバス許可信号を授受し合うマルチ・プロセッ
   サ・システムにおいて、 各プロセッサ（７０）は、バス要求を指令する演算処理
   部（７４）と、この演算処理部（７４）からの要求でバ
   ス使用権を獲得するためのバス獲得回路（７１）と、バ
   スタイムアウトを検出するバスタイマ回路（７３）と、
   他のプロセッサがバス要求信号を出力しているかもしく
   は前記システムバスを使用中でビジー信号をアサートし
   ているときは当該プロセッサにバス要求信号を出力させ
   ない制御部を含むディジー・チェーン回路（７２）によ
   って構成されていることを特徴とする、 マルチ・プロセッサ・システムの直列調停装置。