JP2010500821A - アナログ信号のための自動レンジングシステムおよび方法 - Google Patents

Abstract

アナログ信号のための自動レンジングシステムおよび方法の実施形態が、本明細書において開示される。マイクロプロセッサは、該マイクロプロセッサに備わっているかまたはそれとともにパッケージングされ得るＡ／Ｄ変換器のデジタル出力に基づいて、演算増幅器のプログラマブルなゲインをデジタル的に制御するように構成される。該増幅器は、生のアナログ信号をセンサから受信し、増幅されたアナログ信号を該Ａ／Ｄ変換器に提供する。該増幅器のゲインは概して、該センサ信号の一定の範囲に対応する。該Ａ／Ｄ変換器は、該入力信号を表す多くのビットを出力する。該増幅器のプログラマブルなゲインをデジタル的に制御するように構成されるマイクロプロセッサは、該Ａ／Ｄ変換器からの出力を受信し、かつ調査し、それに応じて該増幅器のゲインを自動的に調整し、必要に応じて該Ａ／Ｄ変換器からの出力を所定の範囲内に保持するかまたは維持する。

Description

（関連出願の引用）
本出願は、２００６年８月１１日に出願された米国仮特許出願第６０／８３７，０５１号、発明の名称「ＡＵＴＯ ＲＡＮＧＩＮＧ ＳＹＳＴＥＭ ＡＮＤ ＭＥＴＨＯＤ ＦＯＲ ＡＮ ＡＮＡＬＯＧ ＳＩＧＮＡＬ」からの優先権を主張するものである。これによって、上記出願は、すべての目的に対して本明細書中に参考として完全に援用される。

（発明の技術分野）
本発明の実施形態は、概して電子装置およびセンサに関し、特に、アナログ−デジタル（「Ａ／Ｄ」）変換器に対する入力増幅器のゲインを変更するためのシステムおよび方法に関する。

（発明の背景）
多くの電子システムにおいて、センサ（例えば、圧力センサ）は、状態（例えば、圧力）を表す電圧を有する信号を出力する。増幅器は、信号に対してゲインを乗じることにより、入力信号をＡ／Ｄ変換器に対して作り出す。従来のシステムは一般的に、増幅器へのアナログ信号の入力に基づいて、入力増幅器のゲインを調整する。例えば、特許文献１、特許文献２、特許文献３、特許文献４、特許文献５、および特許文献６は、アナログ入力信号が、ゲイン選択回路において用いられるシステムを記述している。

多くの場合において、外部のハードウェア／ソフトウェア構成要素および／または追加の回路網が、様々な用途に対して必要とされ得る。例えば、特許文献７において、Ｋｕｒｔｉｎらは、モードスイッチ、能動的な整流器／極性（ｐｏｌａｒｉｔｙ）センサ、およびデュアルスロープ型（ｄｕａｌ ｓｌｏｐｅ）変換を利用して、未知の入力電圧供給源の大きさを測定するＡ／Ｄ変換器を記述している。

特許文献８において、Ｇｏｙａｌは、入力電圧とオフセット電圧との間の大きさの差異が、Ａ／Ｄ変換器の入力範囲内に収まるように差動の方法および回路網を利用するＡ／Ｄ変換器を記述している。

特許文献９において、Ｔａｎａｋａらは、光電効果構成要素からのアナログ信号がスイッチング増幅器によって増幅されるアナログ−デジタル変換に対して、２つのＡ／Ｄ変換器を用いるレンジスイッチングデバイスを開示している。該増幅された信号は、２つのＡ／Ｄ変換器（測定用Ａ／Ｄ変換器およびスイッチング用Ａ／Ｄ変換器）に転送される。該スイッチング用Ａ／Ｄ変換器は、アナログ信号をデジタル信号に変換する。スイッチング用Ａ／Ｄ変換器からのデジタル信号は、該測定用Ａ／Ｄ変換器の上方および下方の限界と比較されて、スイッチング増幅器に必要とされる増幅の変更を決定する。

特許文献１０において、Ｍａｓｏｎらは、自動レンジング制御を有するＡ／Ｄ変換器を開示している。Ｍａｓｏｎらの変換器は、Ａ／Ｄ変換器へのアナログ信号の大きさを調整するためのレベルシフタを含んでいる。該レベルシフタは、変換されるアナログ信号のピーク振幅に対応する基準電位を生成するためのピーク検出回路の使用を必要とする。

特許文献１１において、Ｂａｕｍｇａｒｔｎｅｒらは、オフセットの減算を利用するＡ／Ｄ変換器を記述している。オフセットの減算と関連づけられる追加の回路網が、ＢａｕｍｇａｒｔｎｅｒらのＡ／Ｄ変換器を実装するために必要とされる。

特許文献１２において、Ｈｕｔｃｈｉｎｓｏｎらは、自動的、かつ動的に可変な分解能の範囲を有するアナログ−デジタル変換システムを開示している。Ｈｕｔｃｈｉｎｓｏｎらのシステムにおいて、マイクロプロセッサは、連続した時間の増分において積分器の出力をサンプリングするために、Ａ／Ｄ変換器を操作する。Ａ／Ｄ変換器からのデジタル化されたサンプルは、Ａ／Ｄ変換器の振幅範囲の上端における所定の値と比較される。低振幅のアナログ信号は、後のサンプリング時間まで所定のレベルに達せず、従って、分解能の範囲の上端において分解される。より大きい振幅のアナログ信号は、分解能の範囲の下端において分解される。従って、分解能は、デジタル化されるアナログ信号の振幅と反対に、動的かつ自動的に増大する。デジタル化される値は、２つの二進数によって表現され、一方は、所定の振幅に達する積分器出力のサンプルの検出までのサンプルの数に対応し、他方は、積分された信号が達した値に対応する。

特許文献１３において、Ｇｏｒｉｎらは、演算増幅器の出力をＡ／Ｄ変換器に送信する前に、演算増幅器の可変のゲインを設定するために、ゲイン検出器を利用する自動レンジングデバイスを記述している。Ｇｏｒｉｎらのデバイスは、アンチエイリアシングフィルタと同時に、ゲイン検出器および増幅器ゲイン設定規則用プロセッサを必要とする。

特許文献１４において、Ｙｕは、キャパシタの２つのバンクを用いるＡ／Ｄ変換器システムを記述している。より具体的には、第１のキャパシタのバンクは、基準電圧をサンプリングし、第２のキャパシタのバンクは、第２の入力電圧を同時にサンプリングする。従って、基準電圧および２つのキャパシタのバンクが、ＹｕのＡ／Ｄ変換器システムを実装するために必要とされる。

特許文献１５および特許文献１６において、Ｓｗａｎｓｏｎは、２つの入力（アナログ入力および該アナログ入力の推定）を利用する自動レンジングＡ／Ｄ変換器を記述している。Ｓｗａｎｓｏｎの自動レンジングＡ／Ｄ変換器はまた、オフセットの使用を必要とする。

特許文献１７において、Ｎｏｌｌらは、２つのＡ／Ｄ変換器とマルチプレクサとの使用を必要とする変換器システムを記述している。Ｎｏｌｌらの変換器システムは、２つのＡ／Ｄ変換器からの補正されたデータの融合を必要とする。

特許文献１８において、Ｎａｋａｍｕｒａは、Ａ／Ｄ変換器の範囲を拡張するための方法を記述している。オーバーレンジの量は、専用の回路を用いて決定され、次いでオフセットを行うことによって補償される。Ｎａｋａｍｕｒａの方法は、演算増幅器のゲインの変更を用いない。

特許文献１９において、Ｋｅａｒｎｙは、プログラマブルな入力電圧範囲のＡ／Ｄ変換器を記述している。しかし、このプログラマブルな入力範囲のＡ／Ｄ変換器は、演算増幅器の出力を制御しない。

特許文献２０において、Ｐａｒｓｓｉｎｅｎらは、Ａ／Ｄ変換器の範囲を制御するための方法を記述している。Ｐａｒｓｓｉｎｅｎらの制御の方法は、範囲が固定されているＡ／Ｄ変換器に対して適用可能ではない。

特許文献２１において、Ｓｔｉｍｍａｎｎは、信号源をトランスデューサから受け取り、その信号源を増幅器のバンクに供給するレンジ変換器を記述している。Ｓｔｉｍｍａｎｎにおいて、比較器のバンクは、増幅器のバンクのいずれのチャネルが、Ａ／Ｄ変換器の範囲内にあるかを決定することを必要とされる。

米国特許第３，１８７，３２３号明細書 米国特許第３，９５８，１７８号明細書 米国特許第４，１０５，９６７号明細書 米国特許第４，３０５，０６３号明細書 米国特許第４，６０５，９２０号明細書 米国特許第６，２８８，６６４号明細書 米国特許第３，７９０，８８６号明細書 米国特許第４，９０１，０７８号明細書 米国特許第５，１７０，１６６号明細書 米国特許第５，１９４，８６５号明細書 米国特許第５，３２９，２８１号明細書 米国特許第５，５６８，１４３号明細書 米国特許第５，８４４，５１２号明細書 米国特許第６，１４０，９４８号明細書 米国特許第６，４１４，６１９号明細書 米国特許第６，５９０，５１７号明細書 米国特許第６，６８３，５５２号明細書 米国特許第６，８６４，８２０号明細書 米国特許第６，９４０，４４５号明細書 米国特許第６，９９３，２９１号明細書 米国特許出願公開第２００３／０１０２９９４号明細書

（発明の概要）
一般にマイクロプロセッサとともにパッケージングされるような従来のＡ／Ｄ変換器は、高分解能のＡ／Ｄ変換器の速度および性能を達成し得ない。その高分解能のＡ／Ｄ変換器は、一般に外部のハードウェアおよび／または追加の回路網とともに組み込まれる。しかし、従来のＡ／Ｄ変換器はかなり安価であり、容易に入手可能である。従って、場合によっては、従来のＡ／Ｄ変換器を用いてコスト節約を利用することは、必要かつ／または望ましくあり得る。１つの問題は、従来のＡ／Ｄ変換器が、一定の用途に対して十分な分解能を提供しないことがあることである。例えば、今日のマイクロプロセッサは、Ａ／Ｄ変換器を含めて、オンボードに多くの周辺装置を有する。しかし、内蔵のＡ／Ｄ変換器の大多数は、８ビット〜１０ビットの分解能を提供し得るだけであり、その分解能が、特定の用途に対して、特にスケールの下端において不十分なものとなる。オンボード型のＡ／Ｄ変換器（または、その他の制限されたビットのＡ／Ｄ変換器）の下端において、より良好な分解能を獲得し、なおコスト節約を利用する方法に対するニーズが存在する。本発明の実施形態は、このニーズおよびその他のニーズに対処し得る。

本発明の実施形態は、ハードウェアの実装におけるコストを増大させることなく、アナログシステム（例えば、オンボードのＡ／Ｄ変換器）の分解能を増大させ得る、自動レンジング（ａｕｔｏｍａｔｉｃ ｒａｎｇｉｎｇ）システムおよび方法を提供する。

より具体的には、本発明の実施形態において、マイクロプロセッサは、Ａ／Ｄ変換器によって出力されたビットの数に基づいて、演算増幅器のプログラマブルなゲインをデジタル的に制御するように構成される。このゲインは概して、センサまたはトランスデューサによる出力信号の一定の範囲に対応する。該Ａ／Ｄ変換器は、マイクロプロセッサに備わっているか、さもなければマイクロプロセッサとともにパッケージングされ得る。

例示的な実施形態において、演算増幅器（例えば、デジタル的にプログラマブルなゲインを有する差動のブリッジ増幅器）は、センサ（例えば、圧力センサ）から入力を受信し、Ａ／Ｄ変換器（例えば、１０ビットのＡ／Ｄ変換器）に対して出力を提供する。入力信号に基づいて、該Ａ／Ｄ変換器は、入力信号（例えば、圧力）を表す多くのビットを出力する。該演算増幅器のプログラマブルなゲインをデジタル的に制御するように構成されるマイクロプロセッサ（例えば、ワンチップの１６／３２ビットマイクロコントローラ）は、該Ａ／Ｄ変換器から出力を受信し、かつ調査し、それに応じて該演算増幅器のゲインを自動的に調整し、必要に応じて該Ａ／Ｄ変換器からの出力を所定の範囲内（例えば、フルスケールの１０％と９０％との間）に保持するかまたは維持する。

いくつかの実施形態において、マイクロプロセッサがＡ／Ｄ変換器から範囲外の出力を検出する場合には、マイクロプロセッサは、最後のポイントを繰り返すか、１つ以上のポイントを平均するか、または様々な他のソフトウェア技法を用い、プログラマブルな演算増幅器のゲインを調整して、ゲインを好適なＡ／Ｄの範囲へと導き得る。

例えば、マイクロプロセッサは、Ａ／Ｄ変換器によって出力されたビット数が事前に規定された数より大きい場合には、入力増幅器のゲインを落とし、ビット数が事前に規定された数未満である場合には、ゲインを増大させるように構成され得る。１０２３の出力ビットを有する１０ビットＡ／Ｄ変換器の例を用いると、１０００ビット超がＡ／Ｄ変換器によって出力される場合には、増幅器のゲインは下げられる。５００ビット未満がＡ／Ｄ変換器によって出力される場合には、ゲインは上げられる。５００〜１０００ビットが出力される場合には、ゲインは同じままである。

いくつかの実施形態において、マイクロプロセッサは、Ａ／Ｄ変換器からの出力をその範囲の上半分において保持するように試みるゲインを選択するように構成され得る。このように、演算増幅器に対するゲインは、非常に精密であり得る。これは、さらに定量化し得る本発明の１つの利点である。マイクロプロセッサによるゲインの精密な制御は、回路の較正を随意なものにする。

本発明の別の利点は、一般に自動レンジングのために必要とされる追加の回路およびハードウェア構成要素（例えば、比較器回路、追加の自動レンジングＡ／Ｄ変換器など）が不要になることである。本発明のまた別の利点は、修正がプロセッサ上でほとんど行われることである。従って、本発明の実施形態は、容易に実装され得、余分のスペースをとらない。

本発明の他の目的および利点は、添付の図面に関して本明細書に記述される好適な実施形態の詳細な説明を解釈し、かつ理解することによって当業者に明らかとなる。

図１は、本発明の一実施形態に従った、例示的な自動レンジングシステムの概略図である。 図２は、本発明の一実施形態に従った、例示的な自動レンジング機能の概略図である。 図３は、本発明の一実施形態を実装する例示的なマイクロコントローラの簡単化したブロック図である。 図４は、ゲイン補正を有しない圧力出力の一実施例を描くプロット図である。 図５は、ゲイン補正を有する圧力出力の一実施例を描くプロット図である。 図６は、アナログ自動ゲインおよび生のＡ／Ｄデジタル出力の一実施例を描くプロット図である。

本発明のより完全な理解および本発明の利点については、同様な参照番号が同様な機能を示す添付の図面とともに考慮される以下の説明を参照することによって取得され得る。

（発明の詳細な説明）
今日のほとんどのマイクロプロセッサは、Ａ／Ｄ変換器が付属しており、そのＡ／Ｄ変換器のほとんどは、８ビットまたは１０ビットである。なんらかの修正がなければ、これら内蔵のＡ／Ｄ変換器は、用途が制限され、半導体製造工程で利用されるポンプシステムにおけるフロー制御などの、比較的高い分解能を要する用途に対して一般的に十分な能力ではない。従来技術の自動レンジングシステムにおいて、追加のハードウェアが高分解能の用途に対して必要とされる。一般に、追加されるハードウェアは、Ａ／Ｄ変換器の外部である。本明細書中に開示される本発明の実施形態は、ハードウェアの最小限の追加かまたは追加なしで、より良好に機能する（例えば、増大した分解能）ことを可能にする方法において、低コストのＡ／Ｄ変換器（例えば、シングルチップマイクロコントローラの購入によって入手される）を利用し得、従って、コストおよび物理的スペースにおいて有意な節約を提供する。

外部の比較器の従来システムとは異なり、Ａ／Ｄ変換器、フィードバック回路、および／またはセンサが、Ａ／Ｄ変換器のアナログ側に入る信号の制御に用いられ、本発明のいくつかの実施形態は、内蔵のＡ／Ｄ変換器のデジタル出力を利用し、該Ａ／Ｄ変換器のアナログ入力に作用するように動作可能である。本発明のいくつかの実施形態において、このことは、ゲインを変更するためにデジタル入力を受信することが可能なプログラマブルなゲイン増幅器によって遂行される。例えば、ゲインがデジタル的に制御される差動入力増幅器は、マイクロプロセッサからのデジタル入力に応答し、アナログ信号に適用されるゲインを変更し得る。本開示において、用語「マイクロプロセッサ」、「プロセッサ」、および「マイクロコントローラ」は交換可能に用いられる。増幅器は、マイクロプロセッサに出力し、該マイクロプロセッサは、Ａ／Ｄ変換器の出力を調査し、それに応じて増幅器のゲインを減少させるか、または増大させるように構成される。このことは、Ａ／Ｄ変換器が、そのデフォルト機能または工場機能よりも高い分解能を提供することを可能にする、費用対効果が高く、かつ直接的な方法であり得る。

図１は、本発明の例示的な一実施形態に従った、自動レンジングシステム１００の概略図である。この実施例において、自動レンジングシステム１００は、センサ１１０と、センサ１１０から受信されるアナログ信号１１５を増幅するためにセンサ１１０に連結された演算増幅器１２０（例えば、差動増幅器）と、増幅されたアナログ信号１２５をデジタル信号１３５に変換するために増幅器１２０に連結されたＡ／Ｄ変換器１３０とを備える。Ａ／Ｄ変換器１３０は、マイクロコントローラ１４０に内蔵されるか、さもなければ、マイクロコントローラ１４０とともにパッケージされ得、該マイクロコントローラ１４０は、デジタル出力シグナル１５５を伝えるデジタルのゲイン制御線１５０を介して増幅器１２０のゲインをデジタル的に制御することが可能である。図１に例示するように、本発明の実施形態は、オンボードのＡ／Ｄ変換器（例えば、Ａ／Ｄ変換器１３０）のデジタル出力（例えば、デジタル出力１３５）を比較のために利用する。外部の比較および追加のハードウェア（例えば、フィードバック回路、比較器など）は、適正なゲイン設定を遂行することに対して必要とされない。

一実施形態において、Ａ／Ｄ変換器１３０は、１０ビットのＡ／Ｄ変換器であり、センサ１１０は、圧力センサ（例えば、ひずみゲージ）である。この実施例において、センサ１１０は、０〜６０ｐｓｉの範囲で動作し、増幅器１２０は、各数字を２倍にするゲイン（例えば、１、２、４、８、１６、３２等々）を有し得る。この場合に、１０ビットが、センサ１１０のフルスケールの下端（例えば、０〜３０ｐｓｉ）において不十分な分解能を提供する。分解能は、フルスケールの割合と考えられ得、それは、読み取りの割合と考えられ得る。センサ１１０が圧力を読み取るときに、デジタル出力に基づいて、ゲインを増大させるかまたは減少させるか、あるいは同じゲインのままであることを可能にするかについての判断が、マイクロコントローラ１４０において行われる。例えば、Ａ／Ｄ変換器のデジタル出力（例えば、Ａ／Ｄ変換器１３０のデジタル出力１３５）が、アナログ入力（例えば、アナログ信号１２５）がフルスケールの９０％より大きいことを示す場合には、ゲインは低減され得る（例えば、デジタル信号１５５およびデジタルのゲイン制御線１５０を介して）。他方で、Ａ／Ｄ変換器のデジタル出力が、アナログ信号がフルスケールの４５％未満にあることを示す場合には、ゲインは増やされ得る。

図２は、本発明の一実施形態を実装する自動レンジングシステムの自動レンジング機能２００の概略図である。この実施例において、５バーのセンサおよび１０ビットのＡ／Ｄ変換器が利用される。本明細書中に開示される自動レンジング機能を用いない用途において、アナログシステムは、６０ｐｓｉ／１０２３ビットまたは１ビットあたり約０．０５８ｐｓｉの分解能を有し得る。フルスケールのアナログシステムは、０〜３．０ボルトの間で動作する。これは、５０ｍｖ／ｐｓｉにあたる。本発明の実施形態に従うと、他方では、アナログシステムのフルスケールの範囲（例えば、０〜６０ｐｓｉ）は、４つのセグメント（例えば、ゲイン範囲セグメント２３０）に分割される。各セグメントは異なるゲイン設定に対応する。

図２に示される実施例において、セグメント２３０は、０〜７．５ｐｓｉの第１のセグメント、７．５〜１５．０ｐｓｉの第２のセグメント、１５〜３０ｐｓｉの第３のセグメント、および３０ｐｓｉを超える第４のセグメントを備える。圧力入力２２０は、０ｐｓｉから６０ｐｓｉまで増大するように示される。アナログフロントエンド出力２１０は、各セグメントにおいて見られ得る。

自動レンジング機能２００の一実施形態を実装する自動レンジングシステムにおいて、０〜７．５ｐｓｉおよび０〜３ｖの第１のセグメントにおけるアナログ分解能は、３ｖで７．５ｐｓｉすなわち１ｐｓｉあたり０．４ボルトまで増大する。フルスケールの１パーセントの約１０分の１のシステムにおいて、これは、１ビットあたり０．００７ｐｓｉの分解能にあたる。換言すると、０〜７．５ｐｓｉの圧力範囲の全体が、増幅器の０〜３ｖ出力、それゆえにＡ／Ｄ変換器の０〜１０２３ビットの範囲にわたって広げられる。同様に、７．５〜１５ｐｓｉおよび０〜３ｖの第２のセグメントにおいて、アナログ分解能は、３ｖで１５ｐｓｉすなわち１ｐｓｉあたり０．２ボルトまで増大する（すなわち、０〜１５ｐｓｉが０〜３ボルトにわたって広げられ、０〜１０２３ビットに対応する）。結果としてもたらされる分解能は、約０．０１４ｐｓｉである。１５〜３０ｐｓｉおよび０〜３ｖの第３のセグメントにおいて、アナログ分解能は、３ｖで３０ｐｓｉすなわち１ｐｓｉあたり０．１ボルトまで増大する（すなわち、０〜３０ｐｓｉが０〜３ボルトにわたって広げられ、０〜１０２３ビットに対応する）。結果としてもたらされる分解能は、約０．０３ｐｓｉである。３０〜６０ｐｓｉおよび０〜３ｖの最後のセグメントにおいて、アナログ分解能は、３ｖで６０ｐｓｉすなわち１ｐｓｉあたり０．２ボルトまで増大する（すなわち、０〜６０ｐｓｉが０〜３ボルトにわたって広げられ、０〜１０２３ビットに対応する）。結果としてもたらされる分解能は、約０．０５８ｐｓｉである。

いくつかの実施形態において、自動レンジング機能２００は、ソフトウェアコードで具体化された自動レンジングアルゴリズム／ゲイン選択ルーチンを介して実現され得る。例示的なコードの抜粋は以下の、

として提供される。

いくつかの実施形態において、ソフトウェアコードは、コンピュータプログラム命令を備え、該コンピュータプログラム命令は、１つ以上のコンピュータ読み取り可能な媒体上に格納され、プロセッサによって実行可能であり得る。用語「コンピュータ読み取り可能な媒体」は、コンピュータによってアクセスされ、かつ読み取られ得る、すべての種類のデータストレージ媒体を含んでいる。コンピュータ読み取り可能な媒体の例は、コンピュータメモリ（例えば、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ）、およびデータストレージデバイス（例えば、フロッピー（登録商標）ディスク、ディスクドライブ、コンパクトディスクＲＯＭ、テープドライブ、データカートリッジ、光ディスクなど）を含んでいる。本発明の実施形態を実装するようにプログラムされ得るマイクロコントローラは、概してオンチップメモリを含んでおり、該オンチップメモリは、自動レンジングアルゴリズム／ゲイン選択ルーチンを具体化する特定のソフトウェアコードが格納され得る。

図３は、自動レンジング機能２００の一実施形態を実装する例示的なマイクロコントローラ１４０の簡単化したブロック図である。この実施例において、マイクロコントローラ１４０は、中央処理装置（ＣＰＵ）３４１、ＲＡＭ３４２、ＭＥＭ３４３、Ａ／Ｄ変換器１３０、およびＩ／Ｏ３４５を備える。一実施形態において、マイクロコントローラ１４０は、オンボードのＡ／Ｄ変換器を有するシングルチップマイクロコントローラである。一実施形態において、Ａ／Ｄ変換器１３０は、１０ビットのＡ／Ｄ変換器である。一実施形態において、ＭＥＭ３４３は、自動レンジングソフトウェア３４４を担持する、高速フラッシュメモリである。一実施形態において、マイクロコントローラ１４０は、オンボードの１０ビットＡ／Ｄ変換器を有する、Ｐｈｉｌｉｐｓによるシングルチップマイクロコントローラ（型番ＬＰＣ２１３６）である。当業者は認識し得るように、他の市販されているマイクロコントローラもまた、本明細書中に開示される本発明の実施形態を実装するように容易に適合され得る。自動レンジングソフトウェア３４４を有するマイクロコントローラ１４０をプログラムするために必要な計算機プログラミング言語および技法は、当業者に公知である。

本発明の実施形態において、マイクロコントローラは、Ａ／Ｄ変換器からの出力を内部的に読み取り、自動レンジングソフトウェアコードに従って適正なゲインを決定する。より具体的には、一実施形態において、本明細書中に記述される自動レンジング機能とともに実装されたマイクロコントローラは、ゲインがいつそしてどちらの方向に変わるべきかを決定し得る。一実施形態において、これは、最大のビットカウントを内蔵のＡ／Ｄ変換器のデジタル出力に対して設定することによって決定され得る。１０ビットのＡ／Ｄ変換器が利用される上記の実施例にならうと、フルスケールのデジタル出力は１０２３カウントになる。

バッファゾーンを提供するために、自動レンジングまたはゲインスイッチソフトウェアは、本発明の一実施形態に従って最大のカウントを１０００に設定する。この数は変更可能であり、都合に合わせて容易に適合され得る。なぜならば、それは、ゲイン選択ルーチンが入力ゲインを補正する前に、有効なアナログ信号に対する範囲を提供するだけだからである。アナログ−デジタル変換に続いて、マイクロコントローラは、Ａ／Ｄ変換器のデジタル出力を内部的に調査し、それが最大のカウントを超えるか否かを判断する。超える場合には、マイクロコントローラは、上流の演算増幅器のゲインを次のより低いゲイン設定に低減するように動作する。Ａ／Ｄ変換器のデジタル出力が最大のカウントを超えない場合には、ゲイン選択ルーチンを実行するマイクロコントローラは、次のより高いゲインにおけるＡ／Ｄ変換器の出力が、最大のカウント未満であるか否かを判断し得る。未満である場合には、マイクロコントローラは、ゲインを次のより高い設定に増大させるように動作する。これらの条件のいずれも真でない場合には、ゲインは同じままである。

別の実施形態において、本明細書中に記述される自動レンジング機能とともに実装されたマイクロコントローラは、上位および下位のしきい値（例えば、５００および１０００カウント）を設定し得る。これらの値は、各ステップにおいて２倍になり得るゲインの任意の増加または減少が、Ａ／Ｄ変換器の範囲から外れる読み取りを与えないか、または必要とされる分解能を超えてゲインを低減しないように選択される。例えば、１０ビットのＡ／Ｄ変換器の出力が４９０である場合には、ゲインは次のより高い設定に増大し得る。他方で、Ａ／Ｄ変換器の出力が１００９である場合には、ゲインは減少され得る。Ａ／Ｄ変換器の出力が５００〜１０００ビットの間にある場合には、ゲインは同じままであり得る。

本発明の実施形態は、多くの利点を提供し得る。例えば、本発明の実施形態において、デジタル出力信号のビットカウントが、特定の量を超えて増加する場合に、ゲインが下げられ得、その結果、同じ圧力に対するその後のビットカウントを下げる。他方では、出力デジタル信号のビットカウントが、特定のしきい値を下まわる場合には、ゲインは増大し得、その結果、同じ圧力読み取りに対するビットカウントおよび分解能を増大させる。マイクロプロセッサによるゲインの精密な制御は、回路の較正を随意なものとする。さらに、本発明の実施形態は、コストを増大させず、物理的スペースをとらず、または外部のハードウェア（例えば、比較器、フィードバック回路、および／または追加のＡ／Ｄ変換器）を必要とせずに、オンボードのＡ／Ｄ変換器の分解能を増大させ得る。

図４は、ゲイン補正を有しない圧力出力の一実施例を描くプロット図である。図５は、本明細書中に記述される自動レンジング機能２００を実装する自動レンジングシステム１００の一実施形態を利用するゲイン補正を有する圧力出力の一実施例を描くプロット図である。図６は、アナログ自動ゲイン（フィルタリングなし）および生のＡ／Ｄデジタル出力の一実施例を描くプロット図である。この実施例において、圧力入力は、１ｐｓｉ／ｓｅｃに勾配設定された、Ｄｒｕｋｅ圧力コントローラによって供給される。

本発明の実施形態において、ゲイン変化は、アナログ信号ではなくＡ／Ｄ変換器のデジタル出力に基づいている。さらに、マイクロコントローラとＡ／Ｄ変換器の両方は、増幅器から下流である。従って、本発明の実施形態は、増幅器の種類および／またはＡ／Ｄ変換器の分解能から独立であり得る。これは、本明細書中に開示される自動レンジングシステムおよび方法の実施形態が、８ビット、１２ビット、１６ビットのＡ／Ｄ変換器、および０〜１０、０〜５、＋／−５または任意のアナログ入力形態を有するＡ／Ｄ変換器を実装し得ることを意味している。一実施形態において、増幅器１２０は、Ｌｉｎｅａｒ Ｔｅｃｈｎｏｌｏｇｙによって作製される差動入力増幅器である（型番ＬＴＣ６９１５）。

当業者は、本発明の実施形態が、様々な用途に対して容易に適合され得ることを認識するであろう。例えば、本発明のいくつかの実施形態は、圧力の読み取り（例えば、フローコントローラにおけるひずみゲージを介して）において特に有用であり得る。当業者はまた、本発明の実施形態が、本発明の範囲および精神から逸脱することなく、様々な方法で実装され得ることを認識し得る。例えば、増幅器のゲインが増大するときに、雑音の量もまた増大する。従って、いくつかの実施形態において、内部のデジタルフィルタが、高い周波数の雑音をフィルタリングで取り除くために用いられ得る。様々な雑音をフィルタリングするスキーム（例えば、加重平均を用いることなど）が、当業者に公知のこととして利用され得る。さらに、自動レンジングアルゴリズムは、このようにプログラムされたマイクロコントローラが再び読み取りを行う前に、自動レンジングシステムが安定するように一定の時間を与えるためのシステムタイムを含み得る。過剰なレンジングがサイクル内で発生する場合には、当業者に公知であるように、それはフィルタリングで取り除かれ得る。

本発明は、本明細書において例示的な実施形態に関して詳細に記述されたけれども、説明が単に例示のためであり、制限する意味において解釈されないことは理解されるべきである。従って、本発明の実施形態の詳細における多くの変更および本発明の追加の実施形態が、この説明を参照する当業者に明らかになり、当業者によってなされ得ることはさらに理解される。すべてのそのような変更および追加の実施形態が、本発明の範囲の内にあることは企図される。従って、本発明の範囲は、添付の特許請求の範囲およびそれらの適法な均等物によって決定されるべきである。

Claims (20)

1. 方法であって、
   プログラマブルなゲインを有する演算増幅器からの増幅されたアナログ信号をアナログ−デジタル変換器で受信することと、
   該増幅されたアナログ信号をデジタル信号へと変換することと、
   該デジタル信号を調査することと、
   該デジタル信号を該アナログ−デジタル変換器のフルスケールの出力能力の所定の範囲内に保持するために該演算増幅器の該プログラマブルなゲインをデジタル的に調整することと
   を包含する、方法。
2. 前記増幅されたアナログ信号は、センサ読み取りを示す、請求項１に記載の方法。
3. 前記デジタル信号内に含まれる第１のビットカウントが、最大のビットカウントを超えているか否かを決定することであって、該最大のビットカウントは、前記アナログ−デジタル変換器のフルスケールの出力能力を表す全体のビットカウント未満である、ことと
   をさらに包含する、請求項１に記載の方法。
4. 前記第１のビットカウントが前記最大のビットカウントを超えている場合には、前記演算増幅器のプログラマブルなゲインをより低いゲイン設定にデジタル的に低減することをさらに包含する、請求項３に記載の方法。
5. 前記第１のビットカウントが前記最大のビットカウント未満である場合には、演算増幅器のプログラマブルなゲインをより高い設定にデジタル的に増大させることをさらに包含する、請求項３に記載の方法。
6. 前記アナログ−デジタル変換器のフルスケールの出力能力を表す全体のビットカウントを決定することと、
   前記所定の範囲を表す第１のしきい値および第２のしきい値を設定することであって、該第１のしきい値は前記全体のビットカウント未満であり、該第２のしきい値は該第１のしきい値未満である、ことと、
   前記デジタル信号内に含まれる第１のビットカウントを該第１のしきい値および該第２のしきい値と比較することと
   をさらに包含する、請求項１に記載の方法。
7. 前記第１のビットカウントが前記第１のしきい値より高い場合には、前記演算増幅器のプログラマブルなゲインをデジタル的に低減すること
   をさらに包含する、請求項６に記載の方法。
8. 前記第１のビットカウントが前記第２のしきい値より低い場合には、前記演算増幅器のプログラマブルなゲインをデジタル的に増大させること
   をさらに包含する、請求項６に記載の方法。
9. 装置であって、
   増幅されたアナログ信号をプログラマブルなゲインを有する演算増幅器から受信し、該増幅されたアナログ信号をデジタル信号へと変換するためのアナログ−デジタル変換器と、
   中央処理装置と、
   該中央処理装置に連結され、自動レンジングアルゴリズムを実装するコンピュータ実行可能なプログラム命令を格納するメモリであって、該自動レンジングアルゴリズムは、該中央処理装置が、
   該デジタル信号を内部で調査し、
   該アナログ−デジタル変換器の出力を所定の範囲内に保持するために、該演算増幅器のプログラマブルなゲインを該アナログ−デジタル変換器のデジタル信号に基づいてデジタル的に制御する
   ように動作可能である、メモリと
   を備える、装置。
10. 前記所定の範囲は、前記アナログ−デジタル変換器のフルスケールの出力能力の上半分を含む、請求項９に記載の装置。
11. 前記自動レンジングアルゴリズムを実装する前記コンピュータ実行可能なプログラム命令は、前記中央処理装置に、前記デジタル信号内に含まれる第１のビットカウントが、最大のビットカウントを超えているか否かを決定させるようにさらに動作可能であり、該最大のビットカウントは、前記アナログ−デジタル変換器のフルスケールの出力能力を表す全体のビットカウント未満である、請求項９に記載の装置。
12. 前記自動レンジングアルゴリズムを実装する前記コンピュータ実行可能なプログラム命令は、前記第１のビットカウントが前記最大のビットカウントを超えている場合には、前記中央処理装置に、前記演算増幅器のプログラマブルなゲインを、より低いゲイン設定にデジタル的に低減させるようにさらに動作可能である、請求項１１に記載の装置。
13. 前記自動レンジングアルゴリズムを実装する前記コンピュータ実行可能なプログラム命令は、前記第１のビットカウントが前記最大のビットカウント未満である場合には、前記中央処理装置に、演算増幅器のプログラマブルなゲインを、より高いゲイン設定にデジタル的に増大させるようにさらに動作可能である、請求項１１に記載の装置。
14. 前記自動レンジングアルゴリズムを実装する前記コンピュータ実行可能なプログラム命令は、前記中央処理装置に、前記デジタル信号内に含まれる第１のビットカウントを第１のしきい値および第２のしきい値と比較させるようにさらに動作可能であり、該第１のしきい値および該第２のしきい値は、前記アナログ−デジタル変換器のフルスケールのデジタル出力能力の範囲を表し、該第２のしきい値は、該第１のしきい値未満であり、該第１のしきい値は、該アナログ−デジタル変換器のフルスケールのデジタル出力能力を表す前記全体のビットカウント未満である、請求項９に記載の装置。
15. 前記自動レンジングアルゴリズムを実装する前記コンピュータ実行可能なプログラム命令は、前記第１のビットカウントが前記第１のしきい値よりも高い場合には、前記中央処理装置に、前記演算増幅器のプログラマブルなゲインをデジタル的に低減させるようにさらに動作可能である、請求項１４に記載の装置。
16. 前記自動レンジングアルゴリズムを実装する前記コンピュータ実行可能なプログラム命令は、前記第１のビットカウントが前記第２のしきい値よりも低い場合には、前記中央処理装置に、前記演算増幅器のプログラマブルなゲインをデジタル的に増大させるようにさらに動作可能である、請求項１４に記載の装置。
17. システムであって、
    圧力センサからのアナログ信号を増幅するためのプログラマブルなゲインを有する演算増幅器と、
    増幅されたアナログ信号を該演算増幅器から受信し、該増幅されたアナログ信号をデジタル信号へと変換するための、該演算増幅器に連結されたアナログ−デジタル変換器と、
    マイクロコントローラと
    を備え、
    該マイクロコントローラは、
    該デジタル信号を調査し、
    該アナログ−デジタル変換器の出力を所定の範囲内に保持するために、該演算増幅器のプログラマブルなゲインをデジタル的に制御する
    ように動作可能である、
    システム。
18. 前記マイクロコントローラは、前記アナログ−デジタル変換器からの前記デジタル信号に基づいて、前記演算増幅器のプログラマブルなゲインが、維持されるか、または第１のゲイン設定から第２のゲイン設定に変更されるかを決定するようにさらに動作可能である、請求項１７に記載のシステム。
19. 前記マイクロコントローラは、
    前記デジタル信号内に含まれる第１のビットカウントが、最大のビットカウントを超えているか否かを決定し、該最大のビットカウントは、前記アナログ−デジタル変換器のフルスケールの出力能力を表す全体のビットカウント未満であり、
    該第１のビットカウントが該最大のビットカウントを超えている場合には、前記演算増幅器のプログラマブルなゲインをより低いゲイン設定に低減し、
    該第１のビットカウントが該最大のビットカウント未満である場合には、該演算増幅器のプログラマブルなゲインをより高い設定に増大させる
    ようにさらに動作可能である、請求項１７に記載のシステム。
20. 前記マイクロコントローラは、
    前記デジタル信号内に含まれる第１のビットカウントを第１のしきい値および第２のしきい値と比較し、該第１のしきい値および該第２のしきい値は、前記アナログ−デジタル変換器のフルスケールのデジタル出力能力の範囲を表し、該第２のしきい値は、該第１のしきい値未満であり、該第１のしきい値は、該アナログ−デジタル変換器のフルスケールのデジタル出力能力を表す全体のビットカウント未満であり、
    該第１のビットカウントが該第１のしきい値よりも高い場合には、前記演算増幅器のプログラマブルなゲインを低減し、
    該第１のビットカウントが該第２のしきい値よりも低い場合には、該演算増幅器のプログラマブルなゲインを増大させる
    ようにさらに動作可能である、請求項１７に記載のシステム。

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