JP2010278252A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】歩留まりと信頼性を高めるフラッシュメモリセルを備えた半導体装置とその製造方法を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板１に素子分離絶縁膜６を形成する工程と、シリコン基板１の表面にトンネル絶縁膜を形成する工程と、素子分離絶縁膜６とトンネル絶縁膜の上に第１導電膜を形成する工程と、第１導電膜をパターニングして導電パターン１３ａにする工程と、導電パターン１３ａの表層部分をスパッタエッチングする工程と、導電パターン１３ａと素子分離絶縁膜６の上に中間絶縁膜１６を形成する工程と、中間絶縁膜１６の上に第２導電膜１７を形成する工程と、導電パターン１３ａ、中間絶縁膜１６、及び第２導電膜１７をパターニングすることによりフラッシュメモリセルFLを形成する工程とを有する。
【選択図】図３６

Description

本発明は、半導体装置とその製造方法に関する。

半導体基板に形成される不揮発性メモリには様々なタイプのものがあるが、なかでもフローティングゲートに電子を蓄積して情報を記憶するフラッシュメモリは、高集積化に有利である等の利点により、一般に広く普及している。

フラッシュメモリは、半導体基板に複数のフラッシュメモリセルを有する。一つ一つのフラッシュメモリセルは、半導体基板の活性領域の上に、トンネル絶縁膜、フローティングゲート、中間絶縁膜、及びコントロールゲートをこの順に備える。

書き込みに際しては、電子やホール等の電荷を活性領域からトンネル絶縁膜を介してフローティングゲートに注入し、これによりフラッシュメモリセルの閾値電圧を変化させる。その閾値電圧は、フローティングゲート内の電荷の有無によって差を生じる。その差を「１」や「０」といった情報に対応させることで、フラッシュメモリセルに情報が書き込まれることになる。

このようにフローティングゲート内の電荷が情報の担い手になるため、実使用下においてその電荷がフローティングゲート外に漏洩してしまうと、フラッシュメモリセルに書き込まれた情報を正しく読み出すことができなくなってしまう。

電荷が漏洩する原因として、導電膜をパターニングしてフローティングゲートを形成する際に発生するフェンス状の導電性残渣がある。その導電性残渣は、上記の導電膜をパターニングするときに中間絶縁膜がエッチングマスクとなり、その中間絶縁膜の横に導電膜が残ることで発生する。この導電性残渣は、隣り合うフローティングゲート同士を電気的に接続してしまうため、フローティングゲート内の電荷が導電性残渣を通じて外部に漏れてしまう。このような電荷の漏れが原因の不良は、チャージロス不良とも呼ばれ、フラッシュメモリセルを備えた半導体装置の歩留まりや信頼性を低下させる一因となる。

特表２００５−５３０３５７号公報 特開２０００−１５０６７８号公報 特開平１１−１３５６５６号公報

フラッシュメモリセルを備えた半導体装置とその製造方法において、当該半導体装置の歩留まりと信頼性を高めることを目的とする。

以下の開示の一観点によれば、半導体基板に活性領域を画定する素子分離絶縁膜を形成する工程と、前記半導体基板の前記活性領域の表面にトンネル絶縁膜を形成する工程と、前記素子分離絶縁膜と前記トンネル絶縁膜の上に第１導電膜を形成する工程と、前記第１導電膜をパターニングして導電パターンにする工程と、前記導電パターンの表層部分に対してスパッタエッチングを行う工程と、前記導電パターンと前記素子分離絶縁膜の上に中間絶縁膜を形成する工程と、前記中間絶縁膜の上に第２導電膜を形成する工程と、前記導電パターン、前記中間絶縁膜、及び前記第２導電膜をパターニングすることにより、フローティングゲート、前記中間絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程とを有する半導体装置の製造方法が提供される。

また、その開示の他の観点によれば、半導体基板と、前記半導体基板に形成されて活性領域を画定する素子分離絶縁膜と、前記半導体基板の前記活性領域の表面に形成されたトンネル絶縁膜と、前記トンネル絶縁膜と前記素子分離絶縁膜の上に形成され、フローティングゲート、中間絶縁膜、及びコントロールゲートをこの順に形成してなるフラッシュメモリセルとを有し、前記フローティングゲートの側面が前記素子分離絶縁膜の上に位置し、該側面が前記活性領域側に傾いた半導体装置が提供される。

以下の開示によれば、フローティングゲートとなる導電パターンの表層部分に対してスパッタエッチングを行う。これにより、素子分離絶縁膜上にある導電パターンの側面に、マイクロローディング効果によって裾引き部が形成されていても、その裾引き部がスパッタエッチングにより除去される。

その結果、その裾引き部が導電性のストリンガーとして残るのを防止でき、隣接するフローティングゲート同士がストリンガーによって電気的に接続される危険性が低減され、半導体装置の歩留まりと信頼性とを高めることが可能となる。

図１は、予備的事項に係る半導体装置の製造途中の断面図（その１）である。 図２は、予備的事項に係る半導体装置の製造途中の断面図（その２）である。 図３は、予備的事項に係る半導体装置の製造途中の断面図（その３）である。 図４は、予備的事項に係る半導体装置の製造途中の断面図（その４）である。 図５は、予備的事項に係る半導体装置の製造途中の断面図（その５）である。 図６は、予備的事項に係る半導体装置の製造途中の断面図（その６）である。 図７は、予備的事項に係る半導体装置の製造途中の断面図（その７）である。 図８は、予備的事項に係る半導体装置の製造途中の断面図（その８）である。 図９は、予備的事項に係る半導体装置の製造途中の断面図（その９）である。 図１０は、予備的事項に係る半導体装置の製造途中の断面図（その１０）である。 図１１は、予備的事項に係る半導体装置の製造途中の断面図（その１１）である。 図１２は、予備的事項に係る半導体装置の製造途中の断面図（その１２）である。 図１３は、予備的事項に係る半導体装置の製造途中の断面図（その１３）である。 図１４は、予備的事項に係る半導体装置の製造途中の断面図（その１４）である。 図１５は、予備的事項に係る半導体装置の製造途中の断面図（その１５）である。 図１６は、予備的事項に係る半導体装置の製造途中の断面図（その１６）である。 図１７は、予備的事項に係る半導体装置の製造途中の断面図（その１７）である。 図１８は、予備的事項に係る半導体装置の製造途中の断面図（その１８）である。 図１９は、予備的事項に係る半導体装置の製造途中の断面図（その１９）である。 図２０は、予備的事項に係る半導体装置の製造途中の断面図（その２０）である。 図２１は、予備的事項に係る半導体装置の製造途中の断面図（その２１）である。 図２２は、予備的事項に係る半導体装置の製造途中の断面図（その２２）である。 図２３は、予備的事項に係る半導体装置の製造途中の断面図（その２３）である。 図２４は、予備的事項に係る半導体装置の製造途中の平面図（その１）である。 図２５は、予備的事項に係る半導体装置の製造途中の平面図（その２）である。 図２６は、予備的事項に係る半導体装置の製造途中の平面図（その３）である。 図２７は、予備的事項に係る半導体装置の製造途中の平面図（その４）である。 図２８は、予備的事項に係る半導体装置の製造途中の平面図（その５）である。 図２９は、予備的事項に係る半導体装置の断面のSEM写真を基にして描いた図である。 図３０は、予備的事項に係る半導体装置の斜視図である。 図３１は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３２は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３３は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図３４は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３５は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３６は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図３７は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図３８は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図３９は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図４０は、第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図４１は、第１実施形態に係る半導体装置の製造途中の平面図（その１）である。 図４２は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図４３は、第１、第２実施形態で使用されるエッチング装置の構成図である。 図４４は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図４５は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図４６は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図４７は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図４８は、第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図４９は、第２実施形態に係る半導体装置の製造途中の断面図（その６）である。 図５０は、第２実施形態に係る半導体装置の平面図である。

以下に、本実施形態について添付図面を参照しながら詳細に説明する。

（予備的事項）
本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。

図１〜図２３は本発明の予備的事項に係る半導体装置の製造途中の断面図である。

また、図２４〜図２８はこの半導体装置の製造途中の平面図である。そして、図１〜図２３の各断面図は、図２４〜図２８のX1−X1線、X2−X2線、及びY1−Y1線に沿う断面図に相当する。

この半導体装置はフラッシュメモリであって、以下のようにして作製される。

最初に、図１に示す断面構造を得るまでの工程について説明する。

まず、p型シリコン（半導体）基板１の表面に厚さが約３nmの熱酸化膜２を形成した後、その熱酸化膜２の上にCVD(Chemical Vapor Deposition)法で窒化シリコン膜３を約１２０nmの厚さに形成する。そして、フォトリソグラフィとエッチングによりこの窒化シリコン膜３をパターニングし、シリコン基板１の活性領域上にのみその窒化シリコン膜３を残す。

この工程を終了後の平面図は図２４のようになる。

図２４に示すように、パターニング後の窒化シリコン膜３の平面形状は、行方向に延在するストライプ状となる。なお、図２４における列方向は、行方向に直交する方向を指す。

続いて、図２に示すように、酸化雰囲気中において、窒化シリコン膜３が形成されていない領域のシリコン基板１を熱酸化し、厚さが約３００nmの素子分離絶縁膜６を形成する。

このとき、窒化シリコン膜３の下の活性領域では、熱酸化が進行せず、素子分離絶縁膜６が形成されない。

また、その熱酸化は、窒化シリコン膜３に近い部位において遅く進行するので、窒化シリコン膜３寄りの素子分離絶縁膜６には、シリコン基板１の表面に対して傾斜した傾斜面６ａが形成される。

その後に、図３に示すように、リン酸溶液により窒化シリコン膜３をウエットエッチングして除去する。

更に、図４に示すように、フッ酸溶液をエッチング液とするウエットエッチングにより熱酸化膜２を除去し、隣接する素子分離絶縁膜６の間にシリコン基板１の清浄面を露出させる。

ここまでの工程により、複数の活性領域ARが素子分離絶縁膜６で画定された構造が得られた。このような素子分離構造はLOCOS(Local Oxidation of Silicon)と呼ばれる。

この工程を終了後の平面図は図２５のようになる。

図２５に示すように、素子分離絶縁膜６の平面形状は、行方向に延在するストライプ状である。

続いて、図５に示すように、シリコン基板１の表面を再び熱酸化することにより、保護絶縁膜１１として厚さが約１５nmの熱酸化膜を形成する。

そして、保護絶縁膜１１をスルー膜として使用しながら、シリコン基板１の表層部分にp型不純物をイオン注入し、後述のフラッシュメモリセルの閾値電圧を調節するための不純物拡散領域１０を形成する。

その後に、図６に示すように、イオン注入のスルー膜として使用した保護絶縁膜１１をフッ酸溶液でウエットエッチングして除去する
次に、図７に示す断面構造を得るまでの工程について説明する。

まず、シリコン基板１の表面を再び熱酸化する。これにより、厚さが約１０nmの熱酸化膜がトンネル絶縁膜１２として形成される。

更に、このトンネル絶縁膜１２と素子分離絶縁膜６の上に、CVD(Chemical Vapor Deposition)法によりアモルファスシリコン膜を厚さ約９０nmに形成し、そのアモルファスシリコン膜を第１導電膜１３とする。そのアモルファスシリコン膜には、低抵抗化のために成膜時に約５×１０¹⁹cm^-3の濃度のリンがドープされる。

なお、アモルファスシリコン膜に代えてポリシリコン膜を第１導電膜１３として形成してもよい。

次いで、図８に示すように、第１導電膜１３の上側全面にフォトレジストを塗布し、それを露光、現像することにより、素子分離絶縁膜６の上に窓１５ａを備えた第１レジストパターン１５を形成する。

その後に、図９に示すように、第１レジストパターン１５をマスクにして第１導電膜１３をドライエッチングすることにより、第１導電膜１３を素子分離絶縁膜６の上で互いに分離された複数の導電パターン１３ａとする。

そのドライエッチングは、反応性イオンエッチング(RIE: Reactive Ion Etching)によりより行われ、例えばCl₂（塩素）ガスとO₂（酸素）ガスとの混合ガスがエッチングガスとして使用される。

このようなエッチングガスを使用すると、第１レジストパターン１５や第１導電膜１３がエッチングガスと反応して生成されたエッチングポリマが導電パターン１３ａの側面にエッチング生成物EPとして付着する。そのエッチング生成物EPは、導電パターン１３ａの側面１３ｂをエッチング雰囲気から保護するように機能するので、このエッチングは基板垂直方向に進行する異方性エッチングとなる。

ここで、理想的には、導電パターン１３ａの側面１３ｂは素子分離絶縁膜６の平坦な頂面６ｂ上に位置するのが好ましい。しかし、実際には、導電パターン１３ａと素子分離絶縁膜６との位置ずれにより、図１０の点線円内に示すように、導電パターン１３ａの側面１３ｂが素子分離絶縁膜６の傾斜面６ａに位置することがある。

その場合、傾斜面６ａ上では、上記のエッチング生成物EPがマスクとなって第１導電膜１３を完全にエッチングすることができず、傾斜面６ａ上の導電パターン１３ａに裾引き部１３ｄが形成される。このような現象はマイクロローディング現象とも呼ばれる。

このエッチングを終了した後に、第１レジストパターン１５は除去される。

この工程を終了後の平面図は図２６のようになる。

図２６に示されるように、導電パターン１３ａの平面形状は、素子分離絶縁膜６の延在方向に沿って延びるストライプ状である。

次に、図１０に示すように、素子分離絶縁膜６と導電パターン１３ａのそれぞれの上に中間絶縁膜１６としてONO膜を形成する。

その中間絶縁膜１６は、第１熱酸化膜１６ｘ、窒化シリコン膜１６ｙ、及び第２熱酸化膜１６ｚをこの順に形成してなる。

そのうち、第１熱酸化膜１６ｘは、導電パターン１３ａの上面を熱酸化して形成され、その厚さは約８nm程度である。また、窒化シリコン膜１６ｙは、第１熱酸化膜１６ｘの上にCVD法により厚さ約１０nm程度に形成される。そして、第２熱酸化膜１６ｚは、窒化シリコン膜１６ｙの表層を熱酸化して形成され、その厚さは約１０nm程度である。

次に、図１１に示すように、中間絶縁膜１６の上にCVD法で第２導電膜１７を形成する。

その第２導電膜１７は、下から順に約３×１０²⁰cm^-3の濃度でリンがドープされた厚さ約１２０nmのアモルファスシリコン膜１７ｘと、厚さ約１５０nmのタングステンシリサイド(WSi)膜１７ｙと、厚さ約４０nmのキャップポリシリコン膜１７ｚである。

なお、アモルファスシリコン膜１７ｘに代えてポリシリコン膜を形成してもよい。

更に、この第２導電膜１７の上に、反射防止絶縁膜１９としてCVD法により酸窒化シリコン（SiON）膜を厚さ約１００nmに形成する。

次いで、図１２に示すように、反射防止絶縁膜１９の上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン２０を形成する。その第２レジストパターン２０は、後述のコントロールゲートに対応したストライプ状の平面形状を有する。

次いで、図１３に示すように、第２レジストパターン２０をマスクにしながら反射防止絶縁膜１９、第２導電膜１７、及び中間絶縁膜１６をRIEチャンバ内でドライエッチングし、エッチングされずに残存する第２導電膜１７をコントロールゲート１７ａとする。

このエッチングでは、第２導電膜１７に対するエッチングガスとしてCl₂ガス、O₂ガス、及びHBrガスの混合ガスが使用される。

一方、中間絶縁膜１６に対するエッチングガスとしては、CF₄ガスとO₂ガスとの混合ガスが使用される。

そのドライエッチングは、シリコン基板１の上面に垂直な方向でエッチングレートが最大となる異方性エッチングである。したがって、導電パターン１３ａの上面に形成された中間絶縁膜１６はエッチングにより完全に除去することが可能であるが、導電パターン１３ａの側面１３ｂに形成された中間絶縁膜１６は、シリコン基板１の垂直方向の膜厚が他の部分よりも厚いため完全に除去することはできない。

その結果、図１３の点線円内に示されるように、導電パターン１３ａの側面１３ｂに中間絶縁膜１６の残渣１６ａが残ることになる。

次いで、図１４に示すように、上記のRIEエッチングチャンバを引き続いて用いながら、エッチングガスをCl₂ガス、O₂ガス、及びHBrガスとの混合ガスに切り替える。これにより、第２レジストパターン２０で覆われていない部分の導電パターン１３ａをRIEにより除去し、エッチングされずに残存する導電パターン１３ａをフローティングゲート１３ｃとする。

既述のように、素子分離絶縁膜６の傾斜面６ａ上には導電パターン１３ａの裾引き部１３ｄが形成されており、それを覆うようにして中間絶縁膜１６の残渣１６ａが残っている。そのため、図１４の点線円内に示されるように、本工程では残渣１６ａが裾引き部１３ｄに対するエッチングのマスクになり、オーバーエッチングを行ってもその裾引き部１３ｄが残渣１６ａの横にストリンガー（線状の残渣）１３ｓとして残ることになる。

図２７は、この工程を終了した後の平面図である。なお、図２７では、第２レジストパターン２０を省略してある。

図２７に示されるように、フローティングゲート１３ｃは行列状に複数形成される。そして、コントロールゲート１７ａは、列方向に延在するストライプ状の平面形状を有すると共に、行方向に間隔をおいて複数形成され、一つの列における複数のフローティングゲート１３ｃの各々を覆う。

また、残渣１６ａは、行方向に隣り合う二つのフローティングゲート１３ｃの一方から他方に延在する。従って、図２７の点線円内のように残渣１６ａの横にストリンガー１３ｓが形成されていると、そのストリンガー１３ｓによって隣接するフローティングゲート１３ｃ同士が電気的に短絡することになる。

次に、図１５に示すように、第２レジストパターン２０が形成されている状態で、フローティングゲート１３ｃの横のシリコン基板１に砒素やリン等のn型不純物をイオン注入して、フラッシュメモリセル用のn型ソース／ドレイン領域２１を形成する。

そのイオン注入の条件は特に限定されない。本例では、加速エネルギ５０keV、ドーズ量４．０×１０¹⁵cm^-2の条件で砒素をイオン注入する。

この後に、第２レジストパターン２０は除去される。

次いで、図１６に示すように、シリコン基板１の上側全面にCVD法により酸化シリコン膜を極薄く、例えば７nmの厚さに形成して、その酸化シリコン膜を保護絶縁膜２７とする。

そして、n型ソース／ドレイン領域２１に再度n型不純物をイオン注入することにより、該n型ソース／ドレイン領域２１の不純物濃度を高める。そのn型不純物としては、リン又は砒素が使用される。

なお、このイオン注入は不図示のレジストパターンをマスクにして行われ、n型ソース／ドレイン領域２１以外の領域にはn型不純物は注入されない。

この後に、８００℃〜９００℃程度の酸化雰囲気中でアニールを行い、n型ソース／ドレイン領域２１中の不純物を活性化させる。

続いて、図１７に示すように、シリコン基板１の上側全面にサイドウォール用絶縁膜３３として酸化シリコン膜を厚さ約１００nmに形成する。

そして、図１８に示すように、サイドウォール用絶縁膜３３の上にフォトレジストを塗布し、それを露光現像して第３レジストパターン３５を形成する。図示のように、その第３レジストパターン３５は、隣接するコントロールゲート１７ａの間に窓３５ａを有する。

次いで、図１９に示すように、窓３５ａの下のサイドウォール用絶縁膜３３、保護絶縁膜２７、及びトンネル絶縁膜１２をエッチングする。これにより、窓３５ａの下でサイドウォール用絶縁膜３３が第１絶縁性サイドウォール３３ａとして残されると共に、シリコン基板１の表面が露出する。

この後に、第３レジストパターン３５は除去される。

図２８は、この工程を終了した後の断面図である。

図２８に示されるように、この工程では、窓３５ａ（図１９参照）の下の素子分離絶縁膜６もエッチングして除去される。

続いて、図２０に示すように、CVD法によりシリコン基板１の上側全面に厚さ約７０nmのシリコン酸化膜を形成した後、その酸化シリコン膜をエッチバックしてコントロールゲート１７ａとゲート電極１７ｄの横に第２絶縁性サイドウォール３４として残す。

次に、図２１に示す断面構造を得るまでの工程について説明する。

まず、酸化雰囲気中において基板温度約８００℃、処理時間５０分の条件でシリコン基板１を熱酸化し、保護絶縁膜４５として熱酸化膜を形成する。

そして、シリコン基板１の上側全面にフォトレジストを塗布し、それを露光、現像して第４レジストパターン３７とする。

その後、第４レジストパターン３７が備える窓３７ａを通じてシリコン基板１にn型不純物をイオン注入し、隣接するコントロールゲート１７ａの間にn型ソースライン３８を形成する。

このイオン注入の条件は特に限定されない。本例では、加速エネルギ６０keV、ドーズ量３．０×１０¹⁵cm^-2の条件で砒素をイオン注入する。

ここまでの工程により、シリコン基板１には、フローティングゲート１３ｃ、中間絶縁膜１６、コントロールゲート１７ａ、ソースライン３８、及びソース／ドレイン領域２１等を有するフラッシュメモリセルFLが形成されたことになる。

この後に、図２２に示すように第４レジストパターン３７を除去する。

次いで、図２３に示すように、シリコン基板１の上側全面に、CVD法により厚さ約１００nmの酸化シリコン膜と厚さ約１６０nmのBPSG膜をこの順に形成し、これらの積層膜を層間絶縁膜４０とする。

そして、ソース／ドレイン領域２１内の不純物の活性化と、層間絶縁膜４０の膜質安定化のために、窒素雰囲気中で基板温度８５０℃、処理時間３０分の条件でアニールを行う。

その後に、層間絶縁膜４０の上面をCMP(Chemical Mechanical Polishing)法により研磨して平坦化する。

次いで、層間絶縁膜４０をパターニングしてコンタクトホール４０ａ形成し、その中にタングステンを主にして構成される導電性プラグ４３をコンタクトホール４０ａ内に埋め込んで、n型ソース／ドレイン領域２１に導電性プラグ４３を電気的に接続する。

更に、層間絶縁膜４０の上にアルミニウム膜を含む金属積層膜をスパッタ法で形成する。その金属積層膜はフォトリソグラフィによりパターニングされ、導電性プラグ４３と電気的に接続された金属配線４１となる。

以上により、この半導体装置の基本構造が完成したことになる。

この半導体装置では、図１４を参照して説明したように、素子分離絶縁膜６の傾斜面６ａ上に、導電パターン１３ａのストリンガー１３ｓが残ってしまう。

図２９は、この半導体装置の断面のSEM(Scanning Electron Microscope)写真を基にして描いた図であって、図１１のX2−X2線に沿う断面図と同じ部分の図である。図２９の点線円で示される領域Aが、上記のストリンガー１３ｓの発生箇所である。

また、図３０は、このストリンガー１３ｓが形成された半導体装置の斜視図である。

このようなストリンガー１３ｓは、隣接するフローティングゲート１３ｃ同士を電気的に短絡させ、半導体装置の歩留まりや信頼性を低下させる要因となる。

特に、フラッシュメモリセルFLのビット数の増大に伴いデバイスパターンの微細化が進むと、デバイスパターン同士が位置ずれし易くなり、図１３に示したように導電パターン１３ａの側面１３ｂが素子分離絶縁膜６の傾斜面６ａ上に位置する可能性が高まる。その結果、傾斜面６ａ上でのマクロローディング効果により、導電パターン１３ａの裾引き部１３ｄが顕著に発生し、ストリンガー１３ｓの発生が助長されるおそれがある。

よって、フラッシュメモリセルFLを備えた半導体装置においては、その微細化を更に推し進めるために、ストリンガー１３ｓが発生しないようなプロセスを開発することが望まれる。

本願発明者は、このような知見に鑑み、以下に説明するような本実施形態に想到した。

なお、以下の各実施形態で参照する図面において、予備的事項で説明したのと同一の要素には予備的事項と同じ符号を付し、その説明は省略する。

（第１実施形態）
図３１〜図４０は、第１実施形態に係る半導体装置の製造途中の断面図である。

また、図４１及び図４２は第１実施形態に係る半導体装置の製造途中の平面図である。そして、図３１〜図４０の各断面図は、図４１及び図４２のX1−X1線、X2−X2線、及びY1−Y1線に沿う断面図に相当する。

本実施形態に係る半導体装置を作製するには、まず、予備的事項で説明した図１〜図９の工程を行うことにより、図３１に示す断面構造を得る。

既述のように、この時点では、第１導電膜１３をドライエッチングした際に発生したエッチング生成物EPが導電パターン１３ａの側面１３ｂに付着した状態となっている。

また、その側面１３ｂは理想的には素子分離絶縁膜６の頂面６ｂ上に位置しているのが好ましいのであるが、導電パターン１３ａと素子分離絶縁膜６との位置ずれにより、図示のように傾斜面６ａ上に側面１３ｂが位置することがある。

その場合は、既述のように、エッチング生成物EPがエッチングのマスクとなって、導電パターン１３ａの裾引き部１３ｄが形成されている。

次いで、図３２に示すように、酸素プラズマを使用するアッシングにより、導電パターン１３ａ上の第１レジストパターン１５を除去する。

但し、アッシングでは、第１レジストパターン１５は除去されるものの、エッチング生成物EPは除去されずに導電パターン１３ａの側面１３ｂに残存する。

そこで、次の工程では、図３３に示すように、過酸化水素水を含む溶液中にシリコン基板１の全体を浸すことにより、該溶液にエッチング生成物EPを溶解させて除去する。

この工程を終了後の平面図は図４１のようになる。

図４１に示すように、導電パターン１３ａの平面形状は、素子分離絶縁膜６の延在方向である行方向に沿って延びるストライプ状である。

次いで、図３４に示すように、導電パターン１３ａのストリンガー１３ｓ（図１４参照）の原因となる裾引き部１３ｄを除去するために、導電パターン１３ａと素子分離絶縁膜６のそれぞれの表層部分をアルゴンプラズマでスパッタエッチングする。

図４３は、このスパッタエッチングで使用するエッチング装置１００の構成図である。

このエッチング装置１００はチャンバ１０１を有し、該チャンバ１０１内にはシリコン基板１を載置するための基板載置台１０６が設けられる。その基板載置台１０６には、キャパシタ１０５を介して周波数が４００kHz程度のバイアス用高周波電源１０４が接続される。

また、チャンバ１０１の外周にはコイル１０２が巻かれており、プラズマ生成用高周波電源１０３で発生した周波数が１３．５６MHz程度の高周波電力がそのコイル１０２に供給される。

そのようなエッチング装置１００では、コイル１０２によりチャンバ１０１内に高周波磁界が発生し、それによりチャンバ１０１内のアルゴンガス等の不活性ガスがプラズマ化される。このようなプラズマの生成方法はICP(Inductively Coupled Plasma)方式とも呼ばれる。

そして、プラズマ化した不活性ガスは、バイアス用高周波電源１０４で生成されたバイアス用高周波電力により、基板垂直方向からシリコン基板１に引き付けられ、上記の導電パターン１３ａが異方的にスパッタエッチングされることになる。

なお、そのスパッタエッチングの条件は特に限定されないが、本実施形態ではチャンバ１０１内の圧力を１．０Paにし、バイアス用高周波電力１０４のパワーを８００W、プラズマ生成用高周波電源１０３のパワーを１４００Wとする。

このように異方性エッチングであるスパッタエッチングを行うと、図３４の点線円内に示すように導電パターン１３ａの裾引き部１３ｄが除去されると共に、導電パターン１３ａの傾斜面１３ｂがエッチングされて活性領域AR側に傾く。

また、導電パターン１３ａの上面１３ｆと側面１３ｂの境目となる角１３ｅがアルゴンプラズマによりスパッタされて面取りされるので、該角１３ｅが丸みを帯びた形状となる。

なお、スパッタエッチングは、プラズマ化したエッチングガスによりエッチング対象を物理的にエッチングするものであるから、エッチング速度は膜の種類によらず略同じとなる。そのため、本工程では、導電パターン１３ａで覆われていない部分の素子分離絶縁膜６の上面６ｂもエッチングされ、上面６ｂに凹部６ｘが形成される。その凹部６ｘの形成に際して導電パターン１３ａの側面１３ｂはマスクとなるので、凹部６ｘの側壁は導電パターン１３ａの側面１３ｂに連続的に繋がるように形成される。

このスパッタエッチングのエッチングガスは特に限定されない。

但し、フッ素等のハロゲンを含むエッチングガスを用いると、ハロゲンと導電パターン１３ａとが化学的に反応する反応性エッチングとなり、導電パターン１３ａの側面１３ｂに反応生成物が付着し、それがマスクとなって再び裾引き部１３ｄが形成されてしまう。そのため、裾引き部１３ｄを効率的に除去する観点からすると、アルゴンガスのような不活性ガスのみからなるエッチングガスを用いて、物理的エッチングであるスパッタエッチングを行うのが好ましい。

また、反応生成物の付着防止という観点からすると、本実施形態のように第１レジストパターン１５を除去した後にスパッタエッチングを行うのが好ましい。このようにすると、第１レジストパターン１５に起因した反応生成物が導電パターン１３ａの側面１３ｂに付着するのを防止でき、その反応生成物がマスクとなって再び裾引き部１３ｄが形成される危険性を低減できる。

更に、このスパッタエッチングは、エッチングが基板垂直方向に進行する異方性エッチングであるため、裾引き部１３ｄを上からエッチングすることができ、等方性エッチングと比較して裾引き部１３ｄを除去し易い。

なお、導電パターン１３ａの膜厚は、このスパッタエッチングによって全体的に薄くなる。そのため、スパッタエッチングによる膜減りを見込んで、予備的事項よりも導電パターン１３ａの厚さを２０nm程度予め厚く形成しておくのが好ましい。

次いで、図３５に示すように、既述の図１０と同様の工程を行うことで、導電パターン１３ａと素子分離絶縁膜６の上に中間絶縁膜１６としてONO膜を形成する。

その中間絶縁膜１６は、第１熱酸化膜１６ｘ、窒化シリコン膜１６ｙ、及び第２熱酸化膜１６ｚをこの順に形成してなる。

次に、図３６に示すように、中間絶縁膜１６の上に第２導電膜１７と反射防止絶縁膜１９をこの順に形成する。なお、各膜１７、１９の形成方法は図１１で説明したのと同様なので、ここでは省略する。

その後、図３７に示すように、反射防止絶縁膜１９の上にフォトレジストを塗布し、それを露光、現像することにより、コントロールゲートに対応したストライプ状の平面形状の第２レジストパターン２０を形成する。

次いで、図３８に示すように、第２レジストパターン２０をマスクにしながら反射防止絶縁膜１９、第２導電膜１７、及び中間絶縁膜１６をRIEチャンバ内でドライエッチングし、エッチングされずに残存する第２導電膜１７をコントロールゲート１７ａとする。

このエッチングは、図１３におけるのと同様に行われ、第２導電膜１７に対するエッチングガスとしてCl₂ガス、O₂ガス、及びHBrガスの混合ガスが使用される。一方、中間絶縁膜１６に対するエッチングガスとしては、CF₄ガスとO₂ガスとの混合ガスが使用される。

図１３において説明したように、このエッチングの結果、導電パターン１３ａの側面１３ｂに形成された中間絶縁膜１６は、シリコン基板１の垂直方向の膜厚が他の部分よりも厚いため完全に除去することができず、残渣１６ａとして残ることになる。

続いて、図３９に示すように、中間絶縁膜１６のエッチングに使用したRIEエッチングチャンバを引き続いて用いながら、エッチングガスをCl₂ガス、O₂ガス、及びHBrガスとの混合ガスに切り替える。これにより、第２レジストパターン２０で覆われていない部分の導電パターン１３ａをRIEにより除去し、エッチングされずに残存する導電パターン１３ａをフローティングゲート１３ｃとする。

ここで、本実施形態では、図３４の工程でスパッタエッチングにより導電パターン１３ａの裾引き部１３ｄを予め除去してあるので、残渣１６ａの横に裾引き部１３ｄがストリンガー１３ｓ（図１４参照）として残ることがない。

図４２は、この工程を終了した後の平面図である。なお、図４２では、第２レジストパターン２０を省略してある。

図４２に示されるように、フローティングゲート１３ｃは行列状に複数形成される。そして、コントロールゲート１７ａは、列方向に延在するストライプ状の平面形状を有すると共に、行方向に間隔をおいて複数形成され、一つの列における複数のフローティングゲート１３ｃの各々を覆う。

また、図４２の点線円内に示されるように、本実施形態では残渣１６ａの横にストリンガー１３ｓがないので、図２７の場合とは異なり、隣接するフローティングゲート１３ｃ同士がストリンガー１３ｓによって電気的に短絡する危険性がない。

この後は、既述の図１５〜図２３と同じ工程を行うことにより、図４０に示すようなフラッシュメモリセルFLを備えた半導体装置の基本構造を完成させる。

以上説明した本実施形態によれば、図３４に示したように、異方性エッチングであるスパッタエッチングにより導電パターン１３ａの裾引き部１３ｄを除去するようにした。そのため、フローティングゲート１３ｃとならない部分の導電パターン１３ａをエッチングする工程（図３９）において、その裾引き部１３ｄがストリンガー１３ｓとして残るのを防止できる。

これにより、ストリンガー１３ｓが原因で隣接するフローリングゲート１３ｃ同士が電気的に短絡する危険性が減るので、チャージロス不良の発生頻度が少なくなり、半導体装置の歩留まりと信頼性を高めることが可能となる。

（第２実施形態）
上記した第１実施形態では、LOCOS用の素子分離絶縁膜６の傾斜面６ａ上において、導電パターン１３ａの裾引きが発生するのを防止した。

そのような裾引きは、LOCOSに限らず、STI(Shallow Trench Isolation)用の素子分離絶縁膜の上面に傾斜面が生じている場合でも発生する。

本実施形態では、素子分離構造としてSTIを採用した場合について説明する。

図４４〜図４９は、本実施形態に係る半導体装置の製造途中の断面図である。また、図５０はこの半導体装置の平面図である。そして、図４４〜図４９の各断面図は、図５０のX1−X1線、X2−X2線、及びY1−Y1線に沿う断面図に相当する。

なお、これらの図において第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。

この半導体装置を製造するには、まず、図４４に示すように、p型シリコン基板１の表面を熱酸化して厚さが約３nmの熱酸化膜２を形成する。更に、その熱酸化膜２の上に、CVD法により窒化シリコン膜３を厚さ約１２０nmに形成する。

次に、図４５に示すように、フォトリソグラフィとエッチングにより窒化シリコン膜３をパターニングする。そして、この窒化シリコン膜３をマスクにして熱酸化膜２とシリコン基板１とをRIEでエッチングすることにより、シリコン基板１に素子分離溝１ａを形成する。

次いで、図４６に示すように、素子分離溝１ａ内と窒化シリコン膜３の上に、素子分離絶縁膜７０としてCVD法により酸化シリコン膜を形成し、その素子分離絶縁膜７０で素子分離溝１ａを完全に埋め込む。

その後に、図４７に示すように、窒化シリコン膜３上の余分な素子分離絶縁膜７０をCMP法により研磨して除去し、素子分離溝１ａ内にのみ素子分離絶縁膜７０を残す。

次に、図４８に示すように、燐酸溶液で窒化シリコン膜３をウエットエッチングし、更にフッ酸溶液で熱酸化膜２をウエットエッチングすることにより、シリコン基板１の清浄面を露出させる。

この後は、予備的事項で説明した図１〜図２３の工程を行うことにより、図４９に示すようなフラッシュメモリセルFLを備えた半導体装置の基本構造を完成させる。

図５０は、その半導体装置の平面図である。

上記のようにして形成されたSTI用の素子分離絶縁膜７０は、例えば図４８のウエットエッチング工程において熱酸化膜２を除去するときにエッチングされ、その上面に傾斜面が形成されることがある。

予備的事項で説明したように、その傾斜面は、第１導電膜１３のエッチング工程（図９）において、導電パターン１３ａに裾引き部１３ｄが形成される要因となる。

そのため、このようにSTIにより素子分離を行う場合においても、第１実施形態のようにスパッタエッチング（図３４）により裾引き部１３ｄを除去しておくのが好ましい。これにより、裾引き部１３ｄがストリンガー１３ｓ（図１４参照）として残存するのを防止でき、隣接するフローティングゲート１３ｃがストリンガー１３ｓによって電気的に短絡する危険性が低減される。

以上説明した各実施形態に関し、更に以下の付記を開示する。

（付記１） 半導体基板に活性領域を画定する素子分離絶縁膜を形成する工程と、
前記半導体基板の前記活性領域の表面にトンネル絶縁膜を形成する工程と、
前記素子分離絶縁膜と前記トンネル絶縁膜の上に第１導電膜を形成する工程と、
前記第１導電膜をパターニングして導電パターンにする工程と、
前記導電パターンの表層部分に対してスパッタエッチングを行う工程と、
前記導電パターンと前記素子分離絶縁膜の上に中間絶縁膜を形成する工程と、
前記中間絶縁膜の上に第２導電膜を形成する工程と、
前記導電パターン、前記中間絶縁膜、及び前記第２導電膜をパターニングすることにより、フローティングゲート、前記中間絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記２） 前記スパッタエッチングを行う工程は、不活性ガスのみからなるエッチングガスを用いて行われることを特徴とする付記１に記載の半導体装置の製造方法。

（付記３） 前記スパッタエッチングを行う工程は、前記半導体基板が載置された基板載置台にバイアス用高周波電力を印加し、前記不活性ガスのプラズマを基板垂直方向から前記半導体基板に引き付けながら行われることを特徴とする付記２に記載の半導体装置の製造方法。

（付記４） 前記第１導電膜をパターニングする工程は、該第１導電膜上にレジストパターンを形成し、該レジストパターンをマスクにしながら、前記第１導電膜をドライエッチングすることにより行われ、
前記導電パターンの表層部分に対してスパッタエッチングを行う工程は、前記ドライエッチングにおいて前記導電パターンの側面に付着したエッチング生成物を除去した後に行われることを特徴とする付記１〜３のいずれかに記載の半導体装置の製造方法。

（付記５） 前記エッチング生成物の除去は、過酸化水素水を含む溶液に該エッチング生成物を溶解させることにより行われることを特徴とする付記４に記載の半導体装置の製造方法。

（付記６） 前記導電パターンに対してスパッタエッチングを行う工程は、前記レジストパターンを除去した後に行われることを特徴とする付記４に記載の半導体装置の製造方法。

（付記７） 前記第１導電膜をパターニングする工程において、前記導電パターンをストライプ状に形成し、
前記フラッシュメモリセルを形成する工程において、前記導電パターンの延在方向の垂直方向に延在するストライプ状に前記コントロールゲートを形成すると共に、該コントロールゲートを互いに間隔をおいて複数形成することを特徴とする付記１〜６のいずれかに記載の半導体装置の製造方法。

（付記８） 半導体基板と、
前記半導体基板に形成されて活性領域を画定する素子分離絶縁膜と、
前記半導体基板の前記活性領域の表面に形成されたトンネル絶縁膜と、
前記トンネル絶縁膜と前記素子分離絶縁膜の上に形成され、フローティングゲート、中間絶縁膜、及びコントロールゲートをこの順に形成してなるフラッシュメモリセルとを有し、
前記フローティングゲートの側面が前記素子分離絶縁膜の上に位置し、該側面が前記活性領域側に傾いたことを特徴とする半導体装置。

（付記９） 前記フローティングゲートの上面と前記側面との境目となる該フローティングゲートの角が面取りされたことを特徴とする付記８に記載の半導体装置。

（付記１０） 前記素子分離絶縁膜の上面に凹部が形成され、該凹部の側壁が前記フローティングゲートの前記側面に連続的に繋がることを特徴とする付記８又は付記９に記載の半導体装置。

（付記１１） 前記素子分離絶縁膜に傾斜面が形成され、前記フローティングゲートの前記側面が前記傾斜面上に位置することを特徴とする付記８〜１０のいずれかに記載の半導体装置。

１…シリコン基板、１ａ…素子分離溝、２…熱酸化膜、３…窒化シリコン膜、６…素子分離絶縁膜、１０…不純物拡散領域、１１…保護絶縁膜、１３…第１導電膜、１３ａ…導電パターン、１３ｂ…側面、１３ｃ…フローティングゲート、１３ｄ…裾引き部、１３ｅ…角、１３ｆ…上面、１３ｓ…ストリンガー、１５…第１レジストパターン、１５ａ…窓、１６…中間絶縁膜、１６ａ…中間絶縁膜の残渣、１７…第２導電膜、１７ａ…コントロールゲート、１９…反射防止絶縁膜、２０…第２レジストパターン、２１…n型ソース／ドレイン領域、２７…保護絶縁膜、３３…サイドウォール用絶縁膜、３３ａ…第１絶縁性サイドウォール、３４…第２絶縁性サイドウォール、３５…第３レジストパターン、３５ａ…窓、３７…第４レジストパターン、３７ａ…窓、３８…n型ソースライン、４０…層間絶縁膜、４１…金属配線、４３…導電性プラグ、４５…保護絶縁膜、７０…素子分離絶縁膜、１００…エッチング装置、１０１…チャンバ、１０２…コイル、１０３…プラズマ生成用高周波電源、１０４…バイアス用高周波電源、１０５…キャパシタ、１０６…基板載置台。

Claims (5)

1. 半導体基板に活性領域を画定する素子分離絶縁膜を形成する工程と、
   前記半導体基板の前記活性領域の表面にトンネル絶縁膜を形成する工程と、
   前記素子分離絶縁膜と前記トンネル絶縁膜の上に第１導電膜を形成する工程と、
   前記第１導電膜をパターニングして導電パターンにする工程と、
   前記導電パターンの表層部分に対してスパッタエッチングを行う工程と、
   前記導電パターンと前記素子分離絶縁膜の上に中間絶縁膜を形成する工程と、
   前記中間絶縁膜の上に第２導電膜を形成する工程と、
   前記導電パターン、前記中間絶縁膜、及び前記第２導電膜をパターニングすることにより、フローティングゲート、前記中間絶縁膜、及びコントロールゲートを備えたフラッシュメモリセルを形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記スパッタエッチングを行う工程は、不活性ガスのみからなるエッチングガスを用いて行われることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１導電膜をパターニングする工程は、該第１導電膜上にレジストパターンを形成し、該レジストパターンをマスクにしながら、前記第１導電膜をドライエッチングすることにより行われ、
   前記導電パターンの表層部分に対してスパッタエッチングを行う工程は、前記ドライエッチングにおいて前記導電パターンの側面に付着したエッチング生成物を除去した後に行われることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
4. 前記導電パターンに対してスパッタエッチングを行う工程は、前記レジストパターンを除去した後に行われることを特徴とする請求項３に記載の半導体装置の製造方法。
5. 半導体基板と、
   前記半導体基板に形成されて活性領域を画定する素子分離絶縁膜と、
   前記半導体基板の前記活性領域の表面に形成されたトンネル絶縁膜と、
   前記トンネル絶縁膜と前記素子分離絶縁膜の上に形成され、フローティングゲート、中間絶縁膜、及びコントロールゲートをこの順に形成してなるフラッシュメモリセルとを有し、
   前記フローティングゲートの側面が前記素子分離絶縁膜の上に位置し、該側面が前記活性領域側に傾いたことを特徴とする半導体装置。

Images