JP2010265540A5 - - Google Patents

Description

（１）導電性基材に第１めっき層を形成し、該第１めっき層の表面に第２めっき層を形成しためっき材からなるリードフレームであって、
前記第１めっき層が、スズ、スズ−銀合金、スズ−ビスマス合金、スズ−銅合金、及びスズ−銀−銅合金の群から選ばれる少なくとも１種からなり、第２めっき層がインジウムからなり、
前記第１めっき層の厚さを５μｍ超１０μｍ以下とし、かつ第２めっき層の厚さを０．０５μｍ以上０．４μｍ以下とし、さらに前記第１めっき層の厚さ（ｔ１）と第２めっき層の厚さ（ｔ２）の比率（ｔ２／ｔ１）を０．００５〜０．０８の範囲とし、
前記めっき材にリフロー処理を施し、前記第２めっき層のインジウムの濃度がめっき表面側から導電性基材側にむけ傾斜的に減少するようにしたことを特徴とするリードフレーム。
（２）前記第２めっき層表面に対する、ＪＩＳ Ｃ００５３に基づくはんだ濡れ性試験において、ゼロクロス時間が１．０秒未満である（１）に記載のリードフレーム。
（３）前記第１めっき層と前記導電性基材との間に、ニッケルまたはニッケル合金からなる下地めっき層が介在されている（１）又は（２）に記載のリードフレーム。
（４）前記第１めっき層と前記導電性基材との間に、銅または銅合金からなる下地めっき層が介在されている（１）又は（２）に記載のリードフレーム。
（５）（１）〜（４）のいずれか１項に記載のリードフレームを介して半導体素子を実装した電子部品。
（６）（５）に記載の電子部品を備えた電子デバイス。
（７）導電性基材に形成した第１めっき層と、該第１めっき層の表面に形成した第２めっき層とを有し、前記第１めっき層が、スズ、スズ−銀合金、スズ−ビスマス合金、スズ−銅合金、及びスズ−銀−銅合金の群から選ばれる少なくとも１種からなり、第２めっき層がインジウムからなり、
前記第１めっき層の厚さを５μｍ超１０μｍ以下とし、かつ第２めっき層の厚さを０．０５μｍ以上０．４μｍ以下とし、
前記第１めっき層の厚さ（ｔ１）と第２めっき層の厚さ（ｔ２）の比率（ｔ２／ｔ１）を０．００５〜０．０８の範囲としためっき材であって、
リフロー処理を施して用いることを特徴とするめっき材。
（８）導電性基材に、スズ、スズ−銀合金、スズ−ビスマス合金、スズ−銅合金、及びスズ−銀−銅合金の群から選ばれる少なくとも１種からなる第１めっき層を電気めっきにより厚さ５μｍ超１０μｍ以下で形成し、該第１めっき層の表面にインジウムからなる第２めっき層を電気めっきにより厚さ０．０５μｍ以上０．４μｍ以下で形成し、前記第１めっき層の厚さ（ｔ１）と第２めっき層の厚さ（ｔ２）の比率（ｔ２／ｔ１）を０．００５〜０．０８の範囲としためっき材をリフローすることを特徴とするリードフレームの製造方法。
（９）導電性基材に、スズ、スズ−銀合金、スズ−ビスマス合金、スズ−銅合金、及びスズ−銀−銅合金の群から選ばれる少なくとも１種からなる第１めっき層を電気めっきにより厚さ５μｍ超１０μｍ以下で形成し、該第１めっき層の表面にインジウムからなる第２めっき層を電気めっきにより厚さ０．０５μｍ以上０．４μｍ以下で形成し、前記第１めっき層の厚さ（ｔ１）と第２めっき層の厚さ（ｔ２）の比率（ｔ２／ｔ１）を０．００５〜０．０８の範囲としためっき材にリフロー処理を施して、耐はんだ接合疲労性を付与することを特徴とするリードフレームに対する疲労特性の向上方法。

リードフレームの熱処理としてのリフローの前の第１めっき層の厚さと第２めっき層の厚さの関係を以下のように調節する。すなわち、前述の第１のめっき層の厚さと第２のめっき層の厚さの範囲のみでなく、第１めっき層の厚さ（ｔ１）と第２めっき層の厚さ（ｔ２）の比率（ｔ２／ｔ１）も考慮する。第１層の厚さと第２層の厚さとの比率（ｔ２／ｔ１）は０．００５〜０．０８の範囲とし、０．０１〜０．０２の範囲とすることがより好ましい。この比率（ｔ２／ｔ１）を上記上限値以下とすることでウィスカの抑制・防止効果を一層好適には発現させることができ、上記下限値以上とすることで耐熱性を発揮させリフロー後の外観を良化することができる。

Claims (9)

1. 導電性基材に第１めっき層を形成し、該第１めっき層の表面に第２めっき層を形成しためっき材からなるリードフレームであって、
   前記第１めっき層が、スズ、スズ−銀合金、スズ−ビスマス合金、スズ−銅合金、及びスズ−銀−銅合金の群から選ばれる少なくとも１種からなり、第２めっき層がインジウムからなり、
   前記第１めっき層の厚さを５μｍ超１０μｍ以下とし、かつ第２めっき層の厚さを０．０５μｍ以上０．４μｍ以下とし、さらに前記第１めっき層の厚さ（ｔ１）と第２めっき層の厚さ（ｔ２）の比率（ｔ２／ｔ１）を０．００５〜０．０８の範囲とし、
   前記めっき材にリフロー処理を施し、前記第２めっき層のインジウムの濃度がめっき表面側から導電性基材側にむけ傾斜的に減少するようにしたことを特徴とするリードフレーム。
2. 前記第２めっき層表面に対する、ＪＩＳ Ｃ００５３に基づくはんだ濡れ性試験において、ゼロクロス時間が１．０秒未満である請求項１に記載のリードフレーム。
3. 前記第１めっき層と前記導電性基材との間に、ニッケルまたはニッケル合金からなる下地めっき層が介在されている請求項１又は２に記載のリードフレーム。
4. 前記第１めっき層と前記導電性基材との間に、銅または銅合金からなる下地めっき層が介在されている請求項１又は２に記載のリードフレーム。
5. 請求項１〜４のいずれか１項に記載のリードフレームを介して半導体素子を実装した電子部品。
6. 請求項５に記載の電子部品を備えた電子デバイス。
7. 導電性基材に形成した第１めっき層と、該第１めっき層の表面に形成した第２めっき層とを有し、前記第１めっき層が、スズ、スズ−銀合金、スズ−ビスマス合金、スズ−銅合金、及びスズ−銀−銅合金の群から選ばれる少なくとも１種からなり、第２めっき層がインジウムからなり、
   前記第１めっき層の厚さを５μｍ超１０μｍ以下とし、かつ第２めっき層の厚さを０．０５μｍ以上０．４μｍ以下とし、
   前記第１めっき層の厚さ（ｔ１）と第２めっき層の厚さ（ｔ２）の比率（ｔ２／ｔ１）を０．００５〜０．０８の範囲としためっき材であって、
   リフロー処理を施して用いることを特徴とするめっき材。
8. 導電性基材に、スズ、スズ−銀合金、スズ−ビスマス合金、スズ−銅合金、及びスズ−銀−銅合金の群から選ばれる少なくとも１種からなる第１めっき層を電気めっきにより厚さ５μｍ超１０μｍ以下で形成し、該第１めっき層の表面にインジウムからなる第２めっき層を電気めっきにより厚さ０．０５μｍ以上０．４μｍ以下で形成し、前記第１めっき層の厚さ（ｔ１）と第２めっき層の厚さ（ｔ２）の比率（ｔ２／ｔ１）を０．００５〜０．０８の範囲としためっき材をリフローすることを特徴とするリードフレームの製造方法。
9. 導電性基材に、スズ、スズ−銀合金、スズ−ビスマス合金、スズ−銅合金、及びスズ−銀−銅合金の群から選ばれる少なくとも１種からなる第１めっき層を電気めっきにより厚さ５μｍ超１０μｍ以下で形成し、該第１めっき層の表面にインジウムからなる第２めっき層を電気めっきにより厚さ０．０５μｍ以上０．４μｍ以下で形成し、前記第１めっき層の厚さ（ｔ１）と第２めっき層の厚さ（ｔ２）の比率（ｔ２／ｔ１）を０．００５〜０．０８の範囲としためっき材にリフロー処理を施して、耐はんだ接合疲労性を付与することを特徴とするリードフレームに対する疲労特性の向上方法。