JP2010250322A - 液晶表示装置 - Google Patents
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Abstract
【課題】２つの液晶表示パネルを有する小型の液晶表示装置において、最適な駆動方法を実現し、低消費電力化を図る。
【解決手段】第１の液晶表示パネルと、第２の液晶表示パネルと、前記第１の液晶表示パネルに設けられた駆動回路と、前記第１の液晶表示パネルに設けられ前記駆動回路から出力される信号が供給される出力端子と、前記出力端子と前記第２の液晶表示パネルとを接続する接続配線とを有し、前記駆動回路は、昇圧回路部を有し、前記昇圧回路部は、外部信号により動作モードが変更可能である。
【選択図】図１４(a）
【解決手段】第１の液晶表示パネルと、第２の液晶表示パネルと、前記第１の液晶表示パネルに設けられた駆動回路と、前記第１の液晶表示パネルに設けられ前記駆動回路から出力される信号が供給される出力端子と、前記出力端子と前記第２の液晶表示パネルとを接続する接続配線とを有し、前記駆動回路は、昇圧回路部を有し、前記昇圧回路部は、外部信号により動作モードが変更可能である。
【選択図】図１４(a）
Description
本発明は、液晶表示装置に係わり、特に、携帯型電話などに用いられる２つの液晶表示パネルを有する液晶表示装置の駆動回路に適用して有効な技術に関する。
サブピクセル数が、カラー表示で１００×１５０×３程度の小型の液晶表示パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュール、あるいは、有機ＥＬ素子を有するＥＬ表示装置が、携帯電話機などの携帯機器の表示部として広く使用されている。
さらに、近年、メインの表示部と、サブの表示部とを備える折り畳み型の携帯電話機も使用されている。
このようなメインの表示部と、サブの表示部とを備える携帯電話機用の液晶表示モジュールとして、メインの表示部に対応する第１の液晶表示パネルと、サブの表示部に対応する第２の液晶表示パネルとを備える一体型の液晶表示モジュールが知られている。（下記、特許文献１参照）。
前述の特許文献１に記載されている一体型の液晶表示モジュールは、第１の液晶表示パネルと第２の液晶表示パネルとを、フレキシブル回路基板上の接続配線で接続するとともに、１つの液晶駆動回路により、第１および第２の液晶表示パネルを駆動するものである。
これにより、実装部品の削減を図り、コスト低減、かつ、省スペース化を図ることが可能である。
さらに、近年、メインの表示部と、サブの表示部とを備える折り畳み型の携帯電話機も使用されている。
このようなメインの表示部と、サブの表示部とを備える携帯電話機用の液晶表示モジュールとして、メインの表示部に対応する第１の液晶表示パネルと、サブの表示部に対応する第２の液晶表示パネルとを備える一体型の液晶表示モジュールが知られている。（下記、特許文献１参照）。
前述の特許文献１に記載されている一体型の液晶表示モジュールは、第１の液晶表示パネルと第２の液晶表示パネルとを、フレキシブル回路基板上の接続配線で接続するとともに、１つの液晶駆動回路により、第１および第２の液晶表示パネルを駆動するものである。
これにより、実装部品の削減を図り、コスト低減、かつ、省スペース化を図ることが可能である。
前述の特許文献１に記載されている液晶表示モジュールでは、メインの表示部の表示ライン数をｍ、サブの表示部の表示ライン数をｎとするとき、擬似的に（ｍ＋ｎ）表示ラインの単一の画面として駆動しているために、メイン、サブのそれぞれの表示部に最適な駆動方法を採用することができず、低消費電力化を図る上で妨げとなっていた。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、２つの液晶表示パネルを有する小型の液晶表示装置において、最適な駆動方法を実現し、低消費電力化を図ることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、２つの液晶表示パネルを有する小型の液晶表示装置において、最適な駆動方法を実現し、低消費電力化を図ることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
即ち、本発明は、第１の液晶表示パネルと、第２の液晶表示パネルと、前記第１の液晶表示パネルに設けられた駆動回路と、前記第１の液晶表示パネルに設けられ前記駆動回路から出力される信号が供給される出力端子と、前記出力端子と前記第２の液晶表示パネルとを接続する接続配線とを有する液晶表示装置において、同一フレーム内に存在する第１液晶表示パネルの表示期間の交流化駆動方式と、第２液晶表示パネルの表示期間の交流化駆動方式とを変更可能としたことを特徴とする。
また、本発明では、前記第１の液晶表示パネルの非表示期間に前記第１の共通電圧の交流化を停止し、前記第２の液晶表示パネルの非表示期間に前記第２の共通電圧の交流化を停止することを特徴とする。
また、本発明では、前記駆動回路が、昇圧回路部を有し、前記昇圧回路部は、外部信号により動作モードが変更可能であることを特徴とする。
また、本発明では、前記駆動回路は、階調電圧生成部を有し、前記駆動回路は、前記第１の液晶表示パネル、あるいは、前記第２の液晶表示パネルの非表示期間に、前記階調電圧生成部内で不要なアンプ回路を停止することを特徴とする。
即ち、本発明は、第１の液晶表示パネルと、第２の液晶表示パネルと、前記第１の液晶表示パネルに設けられた駆動回路と、前記第１の液晶表示パネルに設けられ前記駆動回路から出力される信号が供給される出力端子と、前記出力端子と前記第２の液晶表示パネルとを接続する接続配線とを有する液晶表示装置において、同一フレーム内に存在する第１液晶表示パネルの表示期間の交流化駆動方式と、第２液晶表示パネルの表示期間の交流化駆動方式とを変更可能としたことを特徴とする。
また、本発明では、前記第１の液晶表示パネルの非表示期間に前記第１の共通電圧の交流化を停止し、前記第２の液晶表示パネルの非表示期間に前記第２の共通電圧の交流化を停止することを特徴とする。
また、本発明では、前記駆動回路が、昇圧回路部を有し、前記昇圧回路部は、外部信号により動作モードが変更可能であることを特徴とする。
また、本発明では、前記駆動回路は、階調電圧生成部を有し、前記駆動回路は、前記第１の液晶表示パネル、あるいは、前記第２の液晶表示パネルの非表示期間に、前記階調電圧生成部内で不要なアンプ回路を停止することを特徴とする。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の液晶表示装置によれば、低消費電力化を図ることが可能となる。
本発明の液晶表示装置によれば、低消費電力化を図ることが可能となる。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例１］
図１は、本発明の実施例１の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、第１の液晶表示パネルと第２の液晶表示パネルとを備える一体型の液晶表示モジュールである。
図１において、ＰＮＬ１は、折り畳み型の携帯電話機を開いた状態で使用するときのメインの表示部となる第１の液晶表示パネルであり、ＰＮＬ２は、折り畳み型の携帯電話機を閉じた状態で使用するときのサブの表示部となる第２の液晶表示パネルである。
第１の液晶表示パネル（ＰＮＬ１）、及び第２の液晶表示パネル（ＰＮＬ２）には、複数の走査線（またはゲート線）（ＧＬ）と、映像線（またはドレイン線）（ＳＬ）とが、各々並列して設けられる。
走査線（ＧＬ）と映像線（ＳＬ）との交差する部分に対応して画素部が設けられる。複数の画素部はマトリックス状に配置され、各画素部には、画素電極１２と薄膜トランジスタ１０が設けられる。
第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）は、画素電極１２、薄膜トランジスタ１０等が設けられたガラス基板（ＳＵＢ１，ＳＵＢ２）と、カラーフィルタ等が形成されるガラス基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
［実施例１］
図１は、本発明の実施例１の液晶表示モジュールの概略構成を示すブロック図である。
本実施例の液晶表示モジュールは、第１の液晶表示パネルと第２の液晶表示パネルとを備える一体型の液晶表示モジュールである。
図１において、ＰＮＬ１は、折り畳み型の携帯電話機を開いた状態で使用するときのメインの表示部となる第１の液晶表示パネルであり、ＰＮＬ２は、折り畳み型の携帯電話機を閉じた状態で使用するときのサブの表示部となる第２の液晶表示パネルである。
第１の液晶表示パネル（ＰＮＬ１）、及び第２の液晶表示パネル（ＰＮＬ２）には、複数の走査線（またはゲート線）（ＧＬ）と、映像線（またはドレイン線）（ＳＬ）とが、各々並列して設けられる。
走査線（ＧＬ）と映像線（ＳＬ）との交差する部分に対応して画素部が設けられる。複数の画素部はマトリックス状に配置され、各画素部には、画素電極１２と薄膜トランジスタ１０が設けられる。
第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）は、画素電極１２、薄膜トランジスタ１０等が設けられたガラス基板（ＳＵＢ１，ＳＵＢ２）と、カラーフィルタ等が形成されるガラス基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。
本実施例において、第１の液晶表示パネルのガラス基板（ＳＵＢ１）上には、第１駆動回路（ＤＲＶ１）が搭載される。
第１駆動回路（ＤＲＶ１）は、コントローラ（ＣＮＴＬ）と、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）の映像線（ＳＬ）を駆動するソースドライバ（ＳＤ）と、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）の走査線（ＧＬ）を駆動するゲートドライバ（ＧＤ）と、第１の液晶表示パネル（ＰＮＬ１）の共通電極（対向電極、または、コモン電極ともいう）１５に第１の共通電圧（Ｖｃｏｍ１）、および第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に第２の共通電圧（Ｖｃｏｍ２）を供給する電源回路（ＰＣ）などを有する。
コントローラ（ＣＮＴＬ）には、本体側の中央処理装置（Microprocessing Unit；以下、ＭＰＵという）から、表示データと表示コントロール信号が入力される。
なお、図１では、第１駆動回路（ＤＲＶ１）は、１個の半導体チップで構成した場合を図示している。
第１駆動回路（ＤＲＶ１）は、コントローラ（ＣＮＴＬ）と、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）の映像線（ＳＬ）を駆動するソースドライバ（ＳＤ）と、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）の走査線（ＧＬ）を駆動するゲートドライバ（ＧＤ）と、第１の液晶表示パネル（ＰＮＬ１）の共通電極（対向電極、または、コモン電極ともいう）１５に第１の共通電圧（Ｖｃｏｍ１）、および第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に第２の共通電圧（Ｖｃｏｍ２）を供給する電源回路（ＰＣ）などを有する。
コントローラ（ＣＮＴＬ）には、本体側の中央処理装置（Microprocessing Unit；以下、ＭＰＵという）から、表示データと表示コントロール信号が入力される。
なお、図１では、第１駆動回路（ＤＲＶ１）は、１個の半導体チップで構成した場合を図示している。
図２は、本実施例の液晶表示モジュールの変形例の概略構成を示すブロック図である。
図２に示す液晶表示モジュールは、駆動回路を、第１駆動回路（ＤＲＶ１）と、第２駆動回路（ＤＲＶ２）の２つに分割したものである。
図２において、第１駆動回路（ＤＲＶ１）は、コントローラ（ＣＮＴＬ）と、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）の映像線（ＳＬ）を駆動するソースドライバ（ＳＤ）を有し、第２駆動回路（ＤＲＶ２）は、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）の走査線（ＧＬ）を駆動するゲートドライバ（ＧＤ）と、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に第１の共通電圧（Ｖｃｏｍ１）、および第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に第２の共通電圧（Ｖｃｏｍ２）を供給する電源回路（ＰＣ）を有する。
また、第１駆動回路（ＤＲＶ１）、および第２駆動回路（ＤＲＶ２）は、それぞれ１個の半導体チップで構成される。
図２に示す液晶表示モジュールは、駆動回路を、第１駆動回路（ＤＲＶ１）と、第２駆動回路（ＤＲＶ２）の２つに分割したものである。
図２において、第１駆動回路（ＤＲＶ１）は、コントローラ（ＣＮＴＬ）と、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）の映像線（ＳＬ）を駆動するソースドライバ（ＳＤ）を有し、第２駆動回路（ＤＲＶ２）は、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）の走査線（ＧＬ）を駆動するゲートドライバ（ＧＤ）と、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に第１の共通電圧（Ｖｃｏｍ１）、および第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に第２の共通電圧（Ｖｃｏｍ２）を供給する電源回路（ＰＣ）を有する。
また、第１駆動回路（ＤＲＶ１）、および第２駆動回路（ＤＲＶ２）は、それぞれ１個の半導体チップで構成される。
図１に示すように、第１の液晶表示パネル（ＰＮＬ１）および第２の液晶表示パネル（ＰＮＬ２）には、それぞれ端子（図示せず）が形成され、この端子がフレキシブル配線基板（ＦＰＣ）に接続されることにより、第２の液晶表示パネル（ＰＮＬ２）が、フレキシブル配線基板（ＦＰＣ）を介して、第１の液晶表示パネル（ＰＮＬ１）に接続される。
フレキシブル配線基板（ＦＰＣ）には、映像線用の接続配線、走査線用の接続配線、コントロール信号用の接続配線、および、共通電極用の接続配線が設けられる。
即ち、第２の液晶表示パネル（ＰＮＬ２）の映像線（ＳＬ）は、フレキシブル配線基板（ＦＰＣ）の映像線用の接続配線、並びに、第１の液晶表示パネル（ＰＮＬ１）の映像線（ＳＬ）を介して、第１駆動回路（ＤＲＶ１）に接続される。
また、第２の液晶表示パネル（ＰＮＬ２）の走査線（ＧＬ）は、フレキシブル配線基板（ＦＰＣ）の走査線用の接続配線、並びに、第１の液晶表示パネル（ＰＮＬ１）のガラス基板（ＳＵＢ１）上の配線を介して、第１駆動回路（ＤＲＶ１）に接続される。
さらに、第２の液晶表示パネル（ＰＮＬ２）の共通電極１５は、フレキシブル配線基板（ＦＰＣ）の共通電極用の接続配線、並びに、第１の液晶表示パネル（ＰＮＬ１）のガラス基板（ＳＵＢ１）上の配線を介して、第１駆動回路（ＤＲＶ１）に接続される。
フレキシブル配線基板（ＦＰＣ）には、映像線用の接続配線、走査線用の接続配線、コントロール信号用の接続配線、および、共通電極用の接続配線が設けられる。
即ち、第２の液晶表示パネル（ＰＮＬ２）の映像線（ＳＬ）は、フレキシブル配線基板（ＦＰＣ）の映像線用の接続配線、並びに、第１の液晶表示パネル（ＰＮＬ１）の映像線（ＳＬ）を介して、第１駆動回路（ＤＲＶ１）に接続される。
また、第２の液晶表示パネル（ＰＮＬ２）の走査線（ＧＬ）は、フレキシブル配線基板（ＦＰＣ）の走査線用の接続配線、並びに、第１の液晶表示パネル（ＰＮＬ１）のガラス基板（ＳＵＢ１）上の配線を介して、第１駆動回路（ＤＲＶ１）に接続される。
さらに、第２の液晶表示パネル（ＰＮＬ２）の共通電極１５は、フレキシブル配線基板（ＦＰＣ）の共通電極用の接続配線、並びに、第１の液晶表示パネル（ＰＮＬ１）のガラス基板（ＳＵＢ１）上の配線を介して、第１駆動回路（ＤＲＶ１）に接続される。
図１、図２に示すような映像線を共有する第１の液晶表示パネル（ＰＮＬ１）、第２の液晶表示パネル（ＰＮＬ２）を駆動する場合、従来は、図３に示すように、第１の液晶表示パネル（ＰＮＬ１）と、第２の液晶表示パネル（ＰＮＬ２）とを、擬似的に（ｍ＋ｎ）ラインの単一の画面として駆動しており、そのため、第１の液晶表示パネル（ＰＮＬ１）と、第２の液晶表示パネル（ＰＮＬ２）の交流化駆動方式を変更することができなかった。
しかしながら、低消費電力化のためには、それぞれの液晶表示パネルに最適な交流化駆動方式を選択できることが望ましい。
なお、図３において、ｍは第１の液晶表示パネル（ＰＮＬ１）の表示ライン数、ｎは第２の液晶表示パネル（ＰＮＬ２）の表示ライン数、Ｆ１は第１フレーム、Ｆ２は第２フレーム、ＰＥ１は第１の液晶表示パネル（ＰＮＬ１）の表示期間、ＰＥ２は第２の液晶表示パネル（ＰＮＬ２）の表示期間、ＷＥ１、ＷＥ２はウエイト期間である。
また、図３では、第１の液晶表示パネル（ＰＮＬ１）と、第２の液晶表示パネル（ＰＮＬ２）ともに、交流化駆動方式として、１ラインコモン反転法を採用した場合を図示している。
しかしながら、低消費電力化のためには、それぞれの液晶表示パネルに最適な交流化駆動方式を選択できることが望ましい。
なお、図３において、ｍは第１の液晶表示パネル（ＰＮＬ１）の表示ライン数、ｎは第２の液晶表示パネル（ＰＮＬ２）の表示ライン数、Ｆ１は第１フレーム、Ｆ２は第２フレーム、ＰＥ１は第１の液晶表示パネル（ＰＮＬ１）の表示期間、ＰＥ２は第２の液晶表示パネル（ＰＮＬ２）の表示期間、ＷＥ１、ＷＥ２はウエイト期間である。
また、図３では、第１の液晶表示パネル（ＰＮＬ１）と、第２の液晶表示パネル（ＰＮＬ２）ともに、交流化駆動方式として、１ラインコモン反転法を採用した場合を図示している。
そこで、本実施例では、同一フレーム内に存在する第１の液晶表示パネル（ＰＮＬ１）の表示期間、および、第２の液晶表示パネル（ＰＮＬ２）の表示期間、それぞれにおいて交流化駆動方式を自由に設定可能としている。
例えば、図４に示すように、第１の液晶表示パネル（ＰＮＬ１）を１ラインコモン反転法で駆動し、第２の液晶表示パネル（ＰＮＬ２）を１フレームコモン反転法で駆動する。
第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）を駆動する駆動回路は、共通電極１５に印加する共通電位（Ｖｃｏｍ）などを生成する電源回路（ＰＣ）、走査線（ＧＬ）を駆動するゲートドライバ（ＧＤ）、階調電圧を出力するソースドライバ（ＳＤ）、およびコントローラ（ＣＮＴＬ）などで構成される。
ここで、コントローラ（ＣＮＴＬ）は、ＭＰＵと接続されており、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）の駆動条件（交流化駆動方式）の設定をＭＰＵで設定し、当該駆動条件の設定を、ＭＰＵからコントローラ（ＣＮＴＬ）内に内臓されるレジスタ（図６、図７のＲＳＴ）に書き込み、保持することで、第１の液晶表示パネル（ＰＮＬ１）および第２の液晶表示パネル（ＰＮＬ２）毎に、それぞれに交流化駆動方式を変更する。
例えば、図４に示すように、第１の液晶表示パネル（ＰＮＬ１）を１ラインコモン反転法で駆動し、第２の液晶表示パネル（ＰＮＬ２）を１フレームコモン反転法で駆動する。
第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）を駆動する駆動回路は、共通電極１５に印加する共通電位（Ｖｃｏｍ）などを生成する電源回路（ＰＣ）、走査線（ＧＬ）を駆動するゲートドライバ（ＧＤ）、階調電圧を出力するソースドライバ（ＳＤ）、およびコントローラ（ＣＮＴＬ）などで構成される。
ここで、コントローラ（ＣＮＴＬ）は、ＭＰＵと接続されており、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）の駆動条件（交流化駆動方式）の設定をＭＰＵで設定し、当該駆動条件の設定を、ＭＰＵからコントローラ（ＣＮＴＬ）内に内臓されるレジスタ（図６、図７のＲＳＴ）に書き込み、保持することで、第１の液晶表示パネル（ＰＮＬ１）および第２の液晶表示パネル（ＰＮＬ２）毎に、それぞれに交流化駆動方式を変更する。
駆動回路が、図１に示す１半導体チップ構成の場合には、これらの駆動回路は全て第１駆動回路（ＤＲＶ１）に含まれる。
第１の液晶表示パネル（ＰＮＬ１）および第２の液晶表示パネル（ＰＮＬ２）毎に、交流化駆動方式を変えて駆動するためには、第１の液晶表示パネル（ＰＮＬ１）の表示期間、および第２の液晶表示パネル（ＰＮＬ２）の表示期間を設定する必要がある。
このため、各液晶表示パネルの表示ライン数や、各ウエイト期間を、ＭＰＵからインストラクション信号をコントローラ（ＣＮＴＬ）に送り、コントローラ（ＣＮＴＬ）内に内蔵されるレジスタに設定する。
また、各液晶表示パネルの交流化駆動方式も、ＭＰＵからインストラクション信号をコントローラ（ＣＮＴＬ）に送り、コントローラ（ＣＮＴＬ）内に内臓されるレジスタに設定する。
この設定により、第１の液晶表示パネル（ＰＮＬ１）の表示期間、および第２の液晶表示パネル（ＰＮＬ２）の表示期間に、電源回路（ＰＣ）、ソースドライバ（ＳＤ）を制御することにより、同一フレーム内に存在する第１の液晶表示パネル（ＰＮＬ１）の表示期間、第２の液晶表示パネル（ＰＮＬ２）の表示期間それぞれに、交流化駆動方式を自由に設定した駆動が可能となる。
図５に、インストラクション信号の一例を示す。図５に示すインストラクション信号は１６ビットからなるシリアルデータを示している。
図５で、横方向に並んだ１６ビットの信号がインストラクション信号として外部から第１駆動回路（ＤＲＶ１）に転送され、レジスタに保持される。
図５に示すインストラクション信号では、Ｄ１５からＤ１３までの３ビットがインデックスコード（ＩＤ）となっており、インストラクション信号の内容を区別している。
そして、Ｄ１２からＤ０までの１３ビットにより、各液晶表示パネルの表示ライン数や、各ウエイト期間を設定する。
第１の液晶表示パネル（ＰＮＬ１）および第２の液晶表示パネル（ＰＮＬ２）毎に、交流化駆動方式を変えて駆動するためには、第１の液晶表示パネル（ＰＮＬ１）の表示期間、および第２の液晶表示パネル（ＰＮＬ２）の表示期間を設定する必要がある。
このため、各液晶表示パネルの表示ライン数や、各ウエイト期間を、ＭＰＵからインストラクション信号をコントローラ（ＣＮＴＬ）に送り、コントローラ（ＣＮＴＬ）内に内蔵されるレジスタに設定する。
また、各液晶表示パネルの交流化駆動方式も、ＭＰＵからインストラクション信号をコントローラ（ＣＮＴＬ）に送り、コントローラ（ＣＮＴＬ）内に内臓されるレジスタに設定する。
この設定により、第１の液晶表示パネル（ＰＮＬ１）の表示期間、および第２の液晶表示パネル（ＰＮＬ２）の表示期間に、電源回路（ＰＣ）、ソースドライバ（ＳＤ）を制御することにより、同一フレーム内に存在する第１の液晶表示パネル（ＰＮＬ１）の表示期間、第２の液晶表示パネル（ＰＮＬ２）の表示期間それぞれに、交流化駆動方式を自由に設定した駆動が可能となる。
図５に、インストラクション信号の一例を示す。図５に示すインストラクション信号は１６ビットからなるシリアルデータを示している。
図５で、横方向に並んだ１６ビットの信号がインストラクション信号として外部から第１駆動回路（ＤＲＶ１）に転送され、レジスタに保持される。
図５に示すインストラクション信号では、Ｄ１５からＤ１３までの３ビットがインデックスコード（ＩＤ）となっており、インストラクション信号の内容を区別している。
そして、Ｄ１２からＤ０までの１３ビットにより、各液晶表示パネルの表示ライン数や、各ウエイト期間を設定する。
駆動回路が、図２に示す２半導体チップように２つに分割されている場合、コントローラ（ＣＮＴＬ）を含まない第２駆動回路（ＤＲＶ２）に、共通電極１５に印加する共通電圧（Ｖｃｏｍ）を生成する電源回路（ＰＣ）が内蔵されているため、第１の液晶表示パネル（ＰＮＬ１）の表示期間、および第２の液晶表示パネル（ＰＮＬ２）の表示期間を、第２駆動回路（ＤＲＶ２）に認識させる必要がある。
そこで、図６に示すように、ＭＰＵから第２駆動回路（ＤＲＶ１）内のコントローラ（ＣＮＴＬ）に送られたインストラクション信号（ＩＮＳＴ）を、第２駆動回路（ＤＲＶ２）内のレジスタ（ＲＥＴ）に転送する。
これにより、第１の液晶表示パネル（ＰＮＬ１）の表示期間、および第２の液晶表示パネル（ＰＮＬ２）の表示期間を、第２駆動回路（ＤＲＶ２）においても設定し、第２駆動回路（ＤＲＶ２）において、第１駆動回路（ＤＲＶ１）内のコントローラ（ＣＮＴＬ）からのクロック信号（ＣＬ１）をカウンタ（ＣＮＴ）でカウントすることにより、第１の液晶表示パネル（ＰＮＬ１）の表示期間、および第２の液晶表示パネル（ＰＮＬ２）の表示期間を認識する。
また、第２駆動回路（ＤＲＶ２）内の電源回路（ＰＣ）において、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加される第１の共通電圧（Ｖｃｏｍ１）、および第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される第２の共通電圧（Ｖｃｏｍ２）の交流化を、第１駆動回路（ＤＲＶ１）内のコントローラ（ＣＮＴＬ）から出力される交流化信号（Ｍ１，Ｍ２）に同期して行うことにより、２半導体チップ構成の場合においても、同一フレーム内に存在する第１の液晶表示パネル（ＰＮＬ１）の表示期間、第２の液晶表示パネル（ＰＮＬ２）の表示期間それぞれに、交流化駆動方式を自由に設定した駆動が可能となる。
そこで、図６に示すように、ＭＰＵから第２駆動回路（ＤＲＶ１）内のコントローラ（ＣＮＴＬ）に送られたインストラクション信号（ＩＮＳＴ）を、第２駆動回路（ＤＲＶ２）内のレジスタ（ＲＥＴ）に転送する。
これにより、第１の液晶表示パネル（ＰＮＬ１）の表示期間、および第２の液晶表示パネル（ＰＮＬ２）の表示期間を、第２駆動回路（ＤＲＶ２）においても設定し、第２駆動回路（ＤＲＶ２）において、第１駆動回路（ＤＲＶ１）内のコントローラ（ＣＮＴＬ）からのクロック信号（ＣＬ１）をカウンタ（ＣＮＴ）でカウントすることにより、第１の液晶表示パネル（ＰＮＬ１）の表示期間、および第２の液晶表示パネル（ＰＮＬ２）の表示期間を認識する。
また、第２駆動回路（ＤＲＶ２）内の電源回路（ＰＣ）において、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加される第１の共通電圧（Ｖｃｏｍ１）、および第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される第２の共通電圧（Ｖｃｏｍ２）の交流化を、第１駆動回路（ＤＲＶ１）内のコントローラ（ＣＮＴＬ）から出力される交流化信号（Ｍ１，Ｍ２）に同期して行うことにより、２半導体チップ構成の場合においても、同一フレーム内に存在する第１の液晶表示パネル（ＰＮＬ１）の表示期間、第２の液晶表示パネル（ＰＮＬ２）の表示期間それぞれに、交流化駆動方式を自由に設定した駆動が可能となる。
駆動回路が、図２に示す２半導体チップのように２つに分割されている場合に、第１の液晶表示パネル（ＰＮＬ１）の表示期間、第２の液晶表示パネル（ＰＮＬ２）の表示期間を認識させる他の方法としては、第１駆動回路（ＤＲＶ１）内のコントローラ（ＣＮＴＬ）から第２駆動回路（ＤＲＶ２）へ画面認識信号（図７のＤＲ）を転送する方法がある。
図７に示すように、第１駆動回路（ＤＲＶ１）と第２駆動回路（ＤＲＶ２）間に画面認識信号（ＤＲ）を転送する信号線を設け、画面認識信号（ＤＲ）が、Ｈｉｇｈレベル（以下、Ｈレベルという）の場合は第１の液晶表示パネル（ＰＮＬ１）の表示期間、画面認識信号（ＤＲ）が、Ｌｏｗレベル（以下、Ｌレベルという）の場合は第２の液晶表示パネル（ＰＮＬ２）の表示期間とすることにより、第２駆動回路（ＤＲＶ２）に、第１の液晶表示パネル（ＰＮＬ１）の表示期間、および第２の液晶表示パネル（ＰＮＬ２）の表示期間を認識させることができる。
第２駆動回路（ＤＲＶ２）の電源回路（ＰＣ）では、第１の液晶表示パネル（ＰＮＬ１）の表示期間には、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加される第１の共通電圧（Ｖｃｏｍ１）のみを、第１駆動回路（ＤＲＶ１）内のコントローラ（ＣＮＴＬ）から出力される交流化信号（Ｍ）に同期して交流化を行い、第２の液晶表示パネル（ＰＮＬ２）の表示期間には、第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される第２の共通電圧（Ｖｃｏｍ２）のみを、交流化信号（Ｍ）に同期して交流化を行うことにより、２チップ構成の場合においても、同一フレーム内に存在する第１の液晶表示パネル（ＰＮＬ１）の表示期間、および、第２の液晶表示パネル（ＰＮＬ２）の表示期間それぞれに、交流化駆動方式を自由に設定した駆動が可能となる
これにより、本実施例では、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）の２つの液晶表示パネルの駆動方法（交流化駆動方式）を自由に設定することが可能となり、第１、第２の２つの液晶表示パネル（ＰＮＬ１，ＰＮＬ２）を同時に点灯させる場合に、低消費電力化を図ることが可能となる。
図７に示すように、第１駆動回路（ＤＲＶ１）と第２駆動回路（ＤＲＶ２）間に画面認識信号（ＤＲ）を転送する信号線を設け、画面認識信号（ＤＲ）が、Ｈｉｇｈレベル（以下、Ｈレベルという）の場合は第１の液晶表示パネル（ＰＮＬ１）の表示期間、画面認識信号（ＤＲ）が、Ｌｏｗレベル（以下、Ｌレベルという）の場合は第２の液晶表示パネル（ＰＮＬ２）の表示期間とすることにより、第２駆動回路（ＤＲＶ２）に、第１の液晶表示パネル（ＰＮＬ１）の表示期間、および第２の液晶表示パネル（ＰＮＬ２）の表示期間を認識させることができる。
第２駆動回路（ＤＲＶ２）の電源回路（ＰＣ）では、第１の液晶表示パネル（ＰＮＬ１）の表示期間には、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加される第１の共通電圧（Ｖｃｏｍ１）のみを、第１駆動回路（ＤＲＶ１）内のコントローラ（ＣＮＴＬ）から出力される交流化信号（Ｍ）に同期して交流化を行い、第２の液晶表示パネル（ＰＮＬ２）の表示期間には、第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される第２の共通電圧（Ｖｃｏｍ２）のみを、交流化信号（Ｍ）に同期して交流化を行うことにより、２チップ構成の場合においても、同一フレーム内に存在する第１の液晶表示パネル（ＰＮＬ１）の表示期間、および、第２の液晶表示パネル（ＰＮＬ２）の表示期間それぞれに、交流化駆動方式を自由に設定した駆動が可能となる
これにより、本実施例では、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）の２つの液晶表示パネルの駆動方法（交流化駆動方式）を自由に設定することが可能となり、第１、第２の２つの液晶表示パネル（ＰＮＬ１，ＰＮＬ２）を同時に点灯させる場合に、低消費電力化を図ることが可能となる。
［実施例２］
本発明の液晶表示モジュールにおいては、液晶に直流が印加されることにより液晶の劣化を防止するために、液晶に印加する電圧の極性を周期的に反転させる交流化駆動を行う必要がある。
この交流化駆動方式として、コモン反転法を採用する場合には、共通電極１５に印加する共通電圧（Ｖｃｏｍ）も交流化、即ち、正電位側と低電位側に周期的に反転させる必要がある。
また、前述の実施例１のように、２つの液晶表示パネル（ＰＮＬ１，ＰＮＬ２）を有する場合には、液晶表示パネル毎に必要な電圧値が異なるために、第１の共通電圧（Ｖｃｏｍ１）および第２の共通電圧（Ｖｃｏｍ２）の２つの共通電圧が必要になる。
しかしながら、第１の液晶表示パネル（ＰＮＬ１）の表示期間においては、第２の液晶表示パネル（ＰＮＬ２）に共通電極１５に印加する第２の共通電圧（Ｖｃｏｍ２）、並びに、第２の液晶表示パネル（ＰＮＬ２）の表示期間においては、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加する第１の共通電圧（Ｖｃｏｍ１）の交流化を行う必要がない。
このため、第１の共通電圧（Ｖｃｏｍ１）の交流化、並びに、第２の共通電圧（Ｖｃｏｍ２）を、各液晶表示パネルの表示期間のみ交流化することにより、第１の液晶表示パネル（ＰＮＬ１）および第２の液晶表示パネル（ＰＮＬ２）の双方をコモン反転駆動する場合に比して、余分な液晶表示パネル充放電に伴う消費電力を削減することができるので、低消費電力化を図ることが可能となる。
また、各液晶表示パネルにとっての非表示期間（第１の液晶表示パネル（ＰＮＬ１）においては第２の液晶表示パネル（ＰＮＬ２）の表示期間、第２の液晶表示パネル（ＰＮＬ２）においては第１の液晶表示パネル（ＰＮＬ１）の表示期間）に、交流化駆動方式にかかわらず、共通電圧の交流化を行わないため、非表示期間内の液晶表示パネルの共通電極１５に印加される共通電圧をアンプ出力を用いず、保持容量のみで電圧を保持することにより、共通電圧を出力するアンプを１つのみで、第１の液晶表示パネル（ＰＮＬ１）および第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される共通電圧の交流化が可能となる。
本発明の液晶表示モジュールにおいては、液晶に直流が印加されることにより液晶の劣化を防止するために、液晶に印加する電圧の極性を周期的に反転させる交流化駆動を行う必要がある。
この交流化駆動方式として、コモン反転法を採用する場合には、共通電極１５に印加する共通電圧（Ｖｃｏｍ）も交流化、即ち、正電位側と低電位側に周期的に反転させる必要がある。
また、前述の実施例１のように、２つの液晶表示パネル（ＰＮＬ１，ＰＮＬ２）を有する場合には、液晶表示パネル毎に必要な電圧値が異なるために、第１の共通電圧（Ｖｃｏｍ１）および第２の共通電圧（Ｖｃｏｍ２）の２つの共通電圧が必要になる。
しかしながら、第１の液晶表示パネル（ＰＮＬ１）の表示期間においては、第２の液晶表示パネル（ＰＮＬ２）に共通電極１５に印加する第２の共通電圧（Ｖｃｏｍ２）、並びに、第２の液晶表示パネル（ＰＮＬ２）の表示期間においては、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加する第１の共通電圧（Ｖｃｏｍ１）の交流化を行う必要がない。
このため、第１の共通電圧（Ｖｃｏｍ１）の交流化、並びに、第２の共通電圧（Ｖｃｏｍ２）を、各液晶表示パネルの表示期間のみ交流化することにより、第１の液晶表示パネル（ＰＮＬ１）および第２の液晶表示パネル（ＰＮＬ２）の双方をコモン反転駆動する場合に比して、余分な液晶表示パネル充放電に伴う消費電力を削減することができるので、低消費電力化を図ることが可能となる。
また、各液晶表示パネルにとっての非表示期間（第１の液晶表示パネル（ＰＮＬ１）においては第２の液晶表示パネル（ＰＮＬ２）の表示期間、第２の液晶表示パネル（ＰＮＬ２）においては第１の液晶表示パネル（ＰＮＬ１）の表示期間）に、交流化駆動方式にかかわらず、共通電圧の交流化を行わないため、非表示期間内の液晶表示パネルの共通電極１５に印加される共通電圧をアンプ出力を用いず、保持容量のみで電圧を保持することにより、共通電圧を出力するアンプを１つのみで、第１の液晶表示パネル（ＰＮＬ１）および第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される共通電圧の交流化が可能となる。
図８（ａ）に、本実施例において、第１の液晶表示パネル（ＰＮＬ１）および第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される共通電圧を交流化した場合の、共通電圧の電圧波形を示す。
なお、図８（ａ）は、第１の液晶表示パネル（ＰＮＬ１）および第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される共通電圧を１ライン毎に反転させた場合である。
また、図８（ａ）において、Ｆ１は第１フレーム、Ｆ２は第２フレーム、ＰＥ１は第１の液晶表示パネル（ＰＮＬ１）の表示期間、ＰＥ２は第２の液晶表示パネル（ＰＮＬ２）の表示期間、Ｐ１−Ｌは第１の液晶表示パネル（ＰＮＬ１）の共通電圧（Ｖｃｏｍ１）の１ライン反転期間、Ｐ２−Ｌは第２の液晶表示パネル（ＰＮＬ２）の共通電圧（Ｖｃｏｍ２）の１ライン反転期間、ＫＡは共通電圧がアンプから供給されている期間、ＫＣは保持容量により共通電圧が保持されている期間である。
図８（ｂ）、図８（ｃ）に、図８（ａ）に示す駆動方法を実現するための回路構成を示し、図８（ｂ）は、第１の液晶表示パネル（ＰＮＬ１）の表示期間の回路動作を、また、図８（ｃ）は、第２の液晶表示パネル（ＰＮＬ２）の表示期間の回路動作を示す。
なお、図８（ａ）は、第１の液晶表示パネル（ＰＮＬ１）および第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される共通電圧を１ライン毎に反転させた場合である。
また、図８（ａ）において、Ｆ１は第１フレーム、Ｆ２は第２フレーム、ＰＥ１は第１の液晶表示パネル（ＰＮＬ１）の表示期間、ＰＥ２は第２の液晶表示パネル（ＰＮＬ２）の表示期間、Ｐ１−Ｌは第１の液晶表示パネル（ＰＮＬ１）の共通電圧（Ｖｃｏｍ１）の１ライン反転期間、Ｐ２−Ｌは第２の液晶表示パネル（ＰＮＬ２）の共通電圧（Ｖｃｏｍ２）の１ライン反転期間、ＫＡは共通電圧がアンプから供給されている期間、ＫＣは保持容量により共通電圧が保持されている期間である。
図８（ｂ）、図８（ｃ）に、図８（ａ）に示す駆動方法を実現するための回路構成を示し、図８（ｂ）は、第１の液晶表示パネル（ＰＮＬ１）の表示期間の回路動作を、また、図８（ｃ）は、第２の液晶表示パネル（ＰＮＬ２）の表示期間の回路動作を示す。
図８（ｂ）、（ｃ）に示すように、第１のアンプ回路（ＡＭＰ１）には、高電位側の第１の共通電圧（ＶｃｏｍＨ１）と、高電位側の第２の共通電圧（ＶｃｏｍＨ２）とが、スイッチング素子（Ｓ１）を介して選択的に入力される。
第２のアンプ回路（ＡＭＰ２）には、低電位側の第１の共通電圧（ＶｃｏｍＬ１）と、低電位側の第２の共通電圧（ＶｃｏｍＬ２）とが、スイッチング素子（Ｓ２）を介して選択的に入力される。
第１のアンプ回路（ＡＭＰ１）の出力は、スイッチング素子（Ｓ３）を介して、端子（Ｖ１）、あるいは端子（Ｖ３）に出力される。端子（Ｖ１）には第１の保持容量（Ｃ１）が接続され、端子（Ｖ３）には第３の保持容量（Ｃ３）が接続される。
第２のアンプ回路（ＡＭＰ２）の出力は、スイッチング素子（Ｓ４）を介して、端子（Ｖ２）、あるいは端子（Ｖ４）に出力される。端子（Ｖ２）には第２の保持容量（Ｃ２）が接続され、端子（Ｖ４）には第４の保持容量（Ｃ４）が接続される。
端子（Ｖ１）、あるいは、端子（Ｖ２）の電圧は、スイッチング素子（Ｓ５）を介して端子（ＶＣ１）に出力され、この端子（ＶＣ１）から出力され電圧は、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加される。
端子（Ｖ３）、あるいは、端子（Ｖ４）の電圧は、スイッチング素子（Ｓ６）を介して端子（ＶＣ２）に出力され、この端子（ＶＣ２）から出力され電圧は、第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される。
第２のアンプ回路（ＡＭＰ２）には、低電位側の第１の共通電圧（ＶｃｏｍＬ１）と、低電位側の第２の共通電圧（ＶｃｏｍＬ２）とが、スイッチング素子（Ｓ２）を介して選択的に入力される。
第１のアンプ回路（ＡＭＰ１）の出力は、スイッチング素子（Ｓ３）を介して、端子（Ｖ１）、あるいは端子（Ｖ３）に出力される。端子（Ｖ１）には第１の保持容量（Ｃ１）が接続され、端子（Ｖ３）には第３の保持容量（Ｃ３）が接続される。
第２のアンプ回路（ＡＭＰ２）の出力は、スイッチング素子（Ｓ４）を介して、端子（Ｖ２）、あるいは端子（Ｖ４）に出力される。端子（Ｖ２）には第２の保持容量（Ｃ２）が接続され、端子（Ｖ４）には第４の保持容量（Ｃ４）が接続される。
端子（Ｖ１）、あるいは、端子（Ｖ２）の電圧は、スイッチング素子（Ｓ５）を介して端子（ＶＣ１）に出力され、この端子（ＶＣ１）から出力され電圧は、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加される。
端子（Ｖ３）、あるいは、端子（Ｖ４）の電圧は、スイッチング素子（Ｓ６）を介して端子（ＶＣ２）に出力され、この端子（ＶＣ２）から出力され電圧は、第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される。
以下、図８（ｂ）を用いて、第１の液晶表示パネル（ＰＮＬ１）の表示期間の回路動作を説明する。
この期間には、スイッチング素子（Ｓ１）は、高電位側の第１の共通電圧（ＶｃｏｍＨ１）を選択し、第１のアンプ回路（ＡＭＰ１）には、高電位側の第１の共通電圧（ＶｃｏｍＨ１）が入力される。
スイッチング素子（Ｓ２）は、低電位側の第１の共通電圧（ＶｃｏｍＬ１）を選択し、第２のアンプ回路（ＡＭＰ２）には、低電位側の第１の共通電圧（ＶｃｏｍＬ１）が入力される。
スイッチング素子（Ｓ３）は、端子（Ｖ１）側を選択し、第１のアンプ回路（ＡＭＰ１）の出力は、端子（Ｖ１）に出力される。
同様に、スイッチング素子（Ｓ４）は、端子（Ｖ２）側を選択し、第２のアンプ回路（ＡＭＰ２）の出力は、端子（Ｖ２）に出力される。
スイッチング素子（Ｓ５）は、交流化信号（Ｍ）に同期して、端子（Ｖ１）、あるいは、端子（Ｖ２）の電圧を選択するので、端子（ＶＣ１）からは、高電位側の第１の共通電圧（ＶｃｏｍＨ１）と、低電位側の第１の共通電圧（ＶｃｏｍＬ１）とが、１ライン毎に交互に出力され、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加される。
この時、スイッチング素子（Ｓ６）は停止しており、端子（ＶＣ２）からは、保持容量（Ｃ３）、あるいは、保持容量（Ｃ４）に保持された電圧が出力され、第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される。
なお、図８（ｂ）では、保持容量（Ｃ４）に保持された電圧が端子（ＶＣ２）から出力されている場合を図示している。
この期間には、スイッチング素子（Ｓ１）は、高電位側の第１の共通電圧（ＶｃｏｍＨ１）を選択し、第１のアンプ回路（ＡＭＰ１）には、高電位側の第１の共通電圧（ＶｃｏｍＨ１）が入力される。
スイッチング素子（Ｓ２）は、低電位側の第１の共通電圧（ＶｃｏｍＬ１）を選択し、第２のアンプ回路（ＡＭＰ２）には、低電位側の第１の共通電圧（ＶｃｏｍＬ１）が入力される。
スイッチング素子（Ｓ３）は、端子（Ｖ１）側を選択し、第１のアンプ回路（ＡＭＰ１）の出力は、端子（Ｖ１）に出力される。
同様に、スイッチング素子（Ｓ４）は、端子（Ｖ２）側を選択し、第２のアンプ回路（ＡＭＰ２）の出力は、端子（Ｖ２）に出力される。
スイッチング素子（Ｓ５）は、交流化信号（Ｍ）に同期して、端子（Ｖ１）、あるいは、端子（Ｖ２）の電圧を選択するので、端子（ＶＣ１）からは、高電位側の第１の共通電圧（ＶｃｏｍＨ１）と、低電位側の第１の共通電圧（ＶｃｏｍＬ１）とが、１ライン毎に交互に出力され、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加される。
この時、スイッチング素子（Ｓ６）は停止しており、端子（ＶＣ２）からは、保持容量（Ｃ３）、あるいは、保持容量（Ｃ４）に保持された電圧が出力され、第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される。
なお、図８（ｂ）では、保持容量（Ｃ４）に保持された電圧が端子（ＶＣ２）から出力されている場合を図示している。
以下、図８（ｃ）を用いて、第２の液晶表示パネル（ＰＮＬ２）の表示期間の回路動作を説明する。
この期間には、スイッチング素子（Ｓ１）は、高電位側の第２の共通電圧（ＶｃｏｍＨ２）を選択し、第１のアンプ回路（ＡＭＰ１）には、高電位側の第２の共通電圧（ＶｃｏｍＨ２）が入力される。
スイッチング素子（Ｓ２）は、低電位側の第２の共通電圧（ＶｃｏｍＬ２）を選択し、第２のアンプ回路（ＡＭＰ２）には、低電位側の第２の共通電圧（ＶｃｏｍＬ２）が入力される。
スイッチング素子（Ｓ３）は、端子（Ｖ３）側を選択し、第１のアンプ回路（ＡＭＰ１）の出力は、端子（Ｖ３）に出力される。
同様に、スイッチング素子（Ｓ４）は、端子（Ｖ４）側を選択し、第２のアンプ回路（ＡＭＰ２）の出力は、端子（Ｖ４）に出力される。
スイッチング素子（Ｓ６）は、交流化信号（Ｍ）に同期して、端子（Ｖ２）、あるいは、端子（Ｖ４）の電圧を選択するので、端子（ＶＣ２）からは、高電位側の第２の共通電圧（ＶｃｏｍＨ２）と、低電位側の第２の共通電圧（ＶｃｏｍＬ２）とが、１ライン毎に交互に出力され、第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される。
この時、スイッチング素子（Ｓ５）は停止しており、端子（ＶＣ１）からは、保持容量（Ｃ１）、あるいは、保持容量（Ｃ２）に保持された電圧が出力され、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加される。
なお、図８（ｃ）では、保持容量（Ｃ２）に保持された電圧が端子（ＶＣ１）から出力されている場合を図示している。
この期間には、スイッチング素子（Ｓ１）は、高電位側の第２の共通電圧（ＶｃｏｍＨ２）を選択し、第１のアンプ回路（ＡＭＰ１）には、高電位側の第２の共通電圧（ＶｃｏｍＨ２）が入力される。
スイッチング素子（Ｓ２）は、低電位側の第２の共通電圧（ＶｃｏｍＬ２）を選択し、第２のアンプ回路（ＡＭＰ２）には、低電位側の第２の共通電圧（ＶｃｏｍＬ２）が入力される。
スイッチング素子（Ｓ３）は、端子（Ｖ３）側を選択し、第１のアンプ回路（ＡＭＰ１）の出力は、端子（Ｖ３）に出力される。
同様に、スイッチング素子（Ｓ４）は、端子（Ｖ４）側を選択し、第２のアンプ回路（ＡＭＰ２）の出力は、端子（Ｖ４）に出力される。
スイッチング素子（Ｓ６）は、交流化信号（Ｍ）に同期して、端子（Ｖ２）、あるいは、端子（Ｖ４）の電圧を選択するので、端子（ＶＣ２）からは、高電位側の第２の共通電圧（ＶｃｏｍＨ２）と、低電位側の第２の共通電圧（ＶｃｏｍＬ２）とが、１ライン毎に交互に出力され、第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される。
この時、スイッチング素子（Ｓ５）は停止しており、端子（ＶＣ１）からは、保持容量（Ｃ１）、あるいは、保持容量（Ｃ２）に保持された電圧が出力され、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加される。
なお、図８（ｃ）では、保持容量（Ｃ２）に保持された電圧が端子（ＶＣ１）から出力されている場合を図示している。
図９（ａ）に、本実施例において、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加される共通電圧を１ライン毎に反転させる１ラインコモン反転法、第２の液晶表示パネル（ＰＮＬ２）の共通電極１５に印加される共通電圧を１フレーム毎に反転させる１フレームコモン反転法を採用した場合の共通電極の電圧波形を、図９（ｂ）に、図９（ａ）に示す駆動方法における、第１の液晶表示パネル（ＰＮＬ１）の表示期間の回路動作を、また、図９（ｃ）に、第２の液晶表示パネル（ＰＮＬ２）の表示期間の回路動作を示す。
同様に、図１０（ａ）に、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加される共通電圧を１ライン毎に反転させる１ラインコモン反転法を採用し、第２の液晶表示パネル（ＰＮＬ２）が非表示設定の場合の共通電極の電圧波形を、図１０（ｂ）に、図１０（ａ）に示す駆動方法における、第１の液晶表示パネル（ＰＮＬ１）の表示期間の回路動作を、また、図１０（ｃ）に、第２の液晶表示パネル（ＰＮＬ２）の表示期間の回路動作を示す。
なお、図９、図１０において、Ｐ２−Ｆは第２の液晶表示パネル（ＰＮＬ２）の共通電圧（Ｖｃｏｍ２）の１フレーム反転期間である。また、図９、図１０に示す回路動作は、図８と同様であるので再度の説明は省略する。
本実施例では、余分な液晶表示パネル充放電に伴う消費電力を削減することができるので、低消費電力化を図ることが可能となり、高電位側の第１の共通電圧（ＶｃｏｍＨ１）および高電位側の第２の共通電圧（ＶｃｏｍＨ２）、並びに、低電位側の第１の共通電圧（ＶｃｏｍＬ１）および低電位側の第２の共通電圧（ＶｃｏｍＬ２）を出力するアンプ回路が、それぞれ１個でよいので、アンプ回路を削減でき、低消費電力化を図ることが可能となる。
同様に、図１０（ａ）に、第１の液晶表示パネル（ＰＮＬ１）の共通電極１５に印加される共通電圧を１ライン毎に反転させる１ラインコモン反転法を採用し、第２の液晶表示パネル（ＰＮＬ２）が非表示設定の場合の共通電極の電圧波形を、図１０（ｂ）に、図１０（ａ）に示す駆動方法における、第１の液晶表示パネル（ＰＮＬ１）の表示期間の回路動作を、また、図１０（ｃ）に、第２の液晶表示パネル（ＰＮＬ２）の表示期間の回路動作を示す。
なお、図９、図１０において、Ｐ２−Ｆは第２の液晶表示パネル（ＰＮＬ２）の共通電圧（Ｖｃｏｍ２）の１フレーム反転期間である。また、図９、図１０に示す回路動作は、図８と同様であるので再度の説明は省略する。
本実施例では、余分な液晶表示パネル充放電に伴う消費電力を削減することができるので、低消費電力化を図ることが可能となり、高電位側の第１の共通電圧（ＶｃｏｍＨ１）および高電位側の第２の共通電圧（ＶｃｏｍＨ２）、並びに、低電位側の第１の共通電圧（ＶｃｏｍＬ１）および低電位側の第２の共通電圧（ＶｃｏｍＬ２）を出力するアンプ回路が、それぞれ１個でよいので、アンプ回路を削減でき、低消費電力化を図ることが可能となる。
［実施例３］
図１１は、前述の実施例１の液晶表示モジュールのソースドライバ（ＳＤ）の一例の概略構成を示すブロック図である。
表示データ４２は、メモリ書きこみ回路４３に取り込まれた上でフレームメモリ４４の所定のアドレスに書き込まれる。
次に、フレームメモリ４４に記憶された表示データは、液晶表示パネルの駆動タイミングに応じてメモリ読み出し回路４５により読み出され、データラッチ回路４６に１行分の表示データとして一時保持される。
一方、階調電圧発生回路４７は、階調表示に必要な複数の階調電圧４８を発生する回路で、例えば、６４個の階調電圧４８を発生する。
次に、セレクタ（デコーダともいう）４９は、６４個の階調電圧４８のうち、１つの階調電圧をデータラッチ回路４６に保持されている表示データに応じてそれぞれ選択し、映像線（ＳＬ）に出力する。
図１１は、前述の実施例１の液晶表示モジュールのソースドライバ（ＳＤ）の一例の概略構成を示すブロック図である。
表示データ４２は、メモリ書きこみ回路４３に取り込まれた上でフレームメモリ４４の所定のアドレスに書き込まれる。
次に、フレームメモリ４４に記憶された表示データは、液晶表示パネルの駆動タイミングに応じてメモリ読み出し回路４５により読み出され、データラッチ回路４６に１行分の表示データとして一時保持される。
一方、階調電圧発生回路４７は、階調表示に必要な複数の階調電圧４８を発生する回路で、例えば、６４個の階調電圧４８を発生する。
次に、セレクタ（デコーダともいう）４９は、６４個の階調電圧４８のうち、１つの階調電圧をデータラッチ回路４６に保持されている表示データに応じてそれぞれ選択し、映像線（ＳＬ）に出力する。
図１、図２に示すような、映像線を共有する２つの液晶表示パネル（ＰＮＬ１，ＰＮＬ２）を有する液晶表示モジュールにおいて、片方の液晶表示パネルのみ表示を行った場合、表示動作を行っている液晶表示パネルを駆動するために、映像線に階調電圧が印加される。
ここで、薄膜トランジスタ１０のソース・ドレイン間の寄生容量により、非表示に設定された液晶表示パネルにも電圧が印可されるため、非表示設定となっている液晶表示パネルの駆動を完全に停止することが出来ない。
このため、非表示設定となって液晶表示パネルの全画素に対し、黒または白の表示を行う必要がある。
ここで、黒、または白のみの表示を行う場合、ソースドライバ（ＳＤ）から映像線に出力される階調電圧は、上下２値のみしか必要ないため、図１２、図１３に示すように、階調電圧発生回路４７から出力される階調電圧を、アンプ回路（または、バッファ回路）（ＢＡ）を介してセレクタ４９に供給している場合には、Ｖ１の階調電圧、およびＶ６４の階調のアンプ回路（図１２、図１３において、Ｂで囲まれた部分のアンプ回路）以外は停止することができる。
また、図１２に示すように、ラダー抵抗（Ｒ）を使用している場合には、スイッチング素子（ＳＷＲ）により、ラダー抵抗（Ｒ）を切離すことが出来る。
このように、第１の液晶表示パネル（ＰＮＬ１）、あるいは第２の液晶表示パネル（ＰＮＬ２）の非表示期間において、階調電圧発生回路４７から出力される階調電圧を電流増幅するアンプ回路（ＢＡ）、あるいは、ラダー抵抗（Ｒ）を切離すことにより、一方の液晶表示パネルのみ表示動作を行う場合に、低消費電力化を図ることが可能となる。
前述した動作を行うためには、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）の表示期間が設定されている状態において、非表示に設定する液晶表示パネルをインストラクション信号を用いて、ＭＰＵから設定する。
それにより、非表示に設定された液晶表示パネルの非表示期間において、階調電圧発生回路４７から出力される階調電圧を電流増幅するアンプ回路（ＢＡ）、あるいは、ラダー抵抗（Ｒ）を切離す制御を行う。
これにより、非表示期間においては、階調電圧発生回路４７から出力される階調電圧を電流増幅するアンプ回路（ＢＡ）、あるいは、ラダー抵抗（Ｒ）が自動的に停止するので、一方の液晶表示パネルのみ表示動作を行う場合に、低消費電力化を図ることが可能となる。
ここで、薄膜トランジスタ１０のソース・ドレイン間の寄生容量により、非表示に設定された液晶表示パネルにも電圧が印可されるため、非表示設定となっている液晶表示パネルの駆動を完全に停止することが出来ない。
このため、非表示設定となって液晶表示パネルの全画素に対し、黒または白の表示を行う必要がある。
ここで、黒、または白のみの表示を行う場合、ソースドライバ（ＳＤ）から映像線に出力される階調電圧は、上下２値のみしか必要ないため、図１２、図１３に示すように、階調電圧発生回路４７から出力される階調電圧を、アンプ回路（または、バッファ回路）（ＢＡ）を介してセレクタ４９に供給している場合には、Ｖ１の階調電圧、およびＶ６４の階調のアンプ回路（図１２、図１３において、Ｂで囲まれた部分のアンプ回路）以外は停止することができる。
また、図１２に示すように、ラダー抵抗（Ｒ）を使用している場合には、スイッチング素子（ＳＷＲ）により、ラダー抵抗（Ｒ）を切離すことが出来る。
このように、第１の液晶表示パネル（ＰＮＬ１）、あるいは第２の液晶表示パネル（ＰＮＬ２）の非表示期間において、階調電圧発生回路４７から出力される階調電圧を電流増幅するアンプ回路（ＢＡ）、あるいは、ラダー抵抗（Ｒ）を切離すことにより、一方の液晶表示パネルのみ表示動作を行う場合に、低消費電力化を図ることが可能となる。
前述した動作を行うためには、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）の表示期間が設定されている状態において、非表示に設定する液晶表示パネルをインストラクション信号を用いて、ＭＰＵから設定する。
それにより、非表示に設定された液晶表示パネルの非表示期間において、階調電圧発生回路４７から出力される階調電圧を電流増幅するアンプ回路（ＢＡ）、あるいは、ラダー抵抗（Ｒ）を切離す制御を行う。
これにより、非表示期間においては、階調電圧発生回路４７から出力される階調電圧を電流増幅するアンプ回路（ＢＡ）、あるいは、ラダー抵抗（Ｒ）が自動的に停止するので、一方の液晶表示パネルのみ表示動作を行う場合に、低消費電力化を図ることが可能となる。
［実施例４］
図１、図２に示すような、映像線を共有する２つの液晶表示パネル（ＰＮＬ１，ＰＮＬ２）を駆動する場合、液晶表示パネルの駆動方式により消費電力が異なる。
昇圧回路は、昇圧クロック周波数や、昇圧回路の駆動ＭＯＳサイズなどにより昇圧能力が異なり、能力により自己消費電力が異なる。
そのため、本実施例では、それぞれの液晶表示パネルに対しての昇圧回路の駆動設定を行い、各液晶表示パネルの表示期間において昇圧回路の駆動を切換える。
図１４（ａ）〜（ｃ）は、本実施例の昇圧回路を説明するための図である。なお、図１４（ａ）〜（ｃ）に示す昇圧回路は、Ｖｉｎの入力電圧を２倍に昇圧する昇圧回路である。
本実施例の昇圧回路で特徴とする点は、スイッチング素子（ＳＷ１〜ＳＷ４）として、ＴＭ１，ＴＭ２の２個のＭＯＳトランジスタを並列に接続した点である。
ここで、図１４（ｂ）に示すノーマルモードを基準とした場合、図１４（ａ）に示すローパワーモードでは、昇圧回路のスイッチング素子を構成する、一方のＭＯＳトランジスタ（ＴＭ１）を停止させることにより、消費電力が削減できる。
また、図１４（ｃ）に示すハイパワーモードでは、図１４（ｂ）に示す昇圧回路を２つ相補的に駆動することにより大きな負荷電流に対応が可能である。
なお、図１４（ｃ）では、スイッチング素子（ＳＷ１１〜ＳＷ１４）を構成する１個のＭＯＳトランジスタのゲート幅は、スイッチング素子（ＳＷ１〜ＳＷ４）を構成する２個のＭＯＳトランジスタ（ＴＭ１，ＴＭ２）のゲート幅を加算したものに等しい。
このため、例えば、第１の液晶表示パネル（ＰＮＬ１）を、１ラインコモン反転法で駆動し、第２の液晶表示パネル（ＰＮＬ２）を１フレームコモン反転法で駆動する場合に、消費電流の大きい第１の液晶表示パネル（ＰＮＬ１）の表示期間においては、ハイパワーモードで昇圧回路を駆動し、消費電力が比較的少ないフレーム反転を行う第２の液晶表示パネル（ＰＮＬ２）の表示期間においてはノーマルモードにより駆動を行うことができる。
図１、図２に示すような、映像線を共有する２つの液晶表示パネル（ＰＮＬ１，ＰＮＬ２）を駆動する場合、液晶表示パネルの駆動方式により消費電力が異なる。
昇圧回路は、昇圧クロック周波数や、昇圧回路の駆動ＭＯＳサイズなどにより昇圧能力が異なり、能力により自己消費電力が異なる。
そのため、本実施例では、それぞれの液晶表示パネルに対しての昇圧回路の駆動設定を行い、各液晶表示パネルの表示期間において昇圧回路の駆動を切換える。
図１４（ａ）〜（ｃ）は、本実施例の昇圧回路を説明するための図である。なお、図１４（ａ）〜（ｃ）に示す昇圧回路は、Ｖｉｎの入力電圧を２倍に昇圧する昇圧回路である。
本実施例の昇圧回路で特徴とする点は、スイッチング素子（ＳＷ１〜ＳＷ４）として、ＴＭ１，ＴＭ２の２個のＭＯＳトランジスタを並列に接続した点である。
ここで、図１４（ｂ）に示すノーマルモードを基準とした場合、図１４（ａ）に示すローパワーモードでは、昇圧回路のスイッチング素子を構成する、一方のＭＯＳトランジスタ（ＴＭ１）を停止させることにより、消費電力が削減できる。
また、図１４（ｃ）に示すハイパワーモードでは、図１４（ｂ）に示す昇圧回路を２つ相補的に駆動することにより大きな負荷電流に対応が可能である。
なお、図１４（ｃ）では、スイッチング素子（ＳＷ１１〜ＳＷ１４）を構成する１個のＭＯＳトランジスタのゲート幅は、スイッチング素子（ＳＷ１〜ＳＷ４）を構成する２個のＭＯＳトランジスタ（ＴＭ１，ＴＭ２）のゲート幅を加算したものに等しい。
このため、例えば、第１の液晶表示パネル（ＰＮＬ１）を、１ラインコモン反転法で駆動し、第２の液晶表示パネル（ＰＮＬ２）を１フレームコモン反転法で駆動する場合に、消費電流の大きい第１の液晶表示パネル（ＰＮＬ１）の表示期間においては、ハイパワーモードで昇圧回路を駆動し、消費電力が比較的少ないフレーム反転を行う第２の液晶表示パネル（ＰＮＬ２）の表示期間においてはノーマルモードにより駆動を行うことができる。
このように、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）のそれぞれの表示期間における消費電力に適した昇圧回路の設定を行っておくことにより、１フレーム内の第１の液晶表示パネル（ＰＮＬ１）の表示期間、第２の液晶表示パネル（ＰＮＬ２）の表示期間それぞれにおいて、最適な昇圧回路動作が行われ、液晶表示モジュールの低消費電力化が可能となる。
また、他の例として、第１の液晶表示パネル（ＰＮＬ１）、あるいは、第２の液晶表示パネル（ＰＮＬ２）のうち一方の液晶表示パネルのみ表示動作を行う場合において、非表示設定の液晶表示パネル表示期間では、昇圧回路をローパワーモードとし、昇圧クロックの周期も遅らせる設定とすることにより、同様に低消費電力化が可能となる。
図１５に、図１４に示す昇圧回路のより具体的な構成を示す。
図１４（ｂ）に示す回路とするには、図１５のスイッチング素子（ＳＷ２）とスイッチング素子（ＳＷ４）をオンにする。これにより、昇圧容量（Ｃ１１）には入力電源Ｖｉｎの電圧が充電される。
次に、図１５に示すスイッチング素子（ＳＷ２）、スイッチング素子（ＳＷ４）をオフとし、スイッチチング素子（ＳＷ３）をオンにして、昇圧容量（Ｃ１１）に入力電源Ｖｉｎを印加すると同時に、スイッチング素子（ＳＷ１）をオンにして、保持容量（Ｃｏｕｔ）を充電する。この場合に、各スイッチング素子（ＳＷ１）は、並列に接続された２個のＭＯＳトランジスタで構成されることはいうまでもない。
このようにして、保持容量（Ｃｏｕｔ）には入力電源Ｖｉｎの２倍の電圧が保持される。
また、他の例として、第１の液晶表示パネル（ＰＮＬ１）、あるいは、第２の液晶表示パネル（ＰＮＬ２）のうち一方の液晶表示パネルのみ表示動作を行う場合において、非表示設定の液晶表示パネル表示期間では、昇圧回路をローパワーモードとし、昇圧クロックの周期も遅らせる設定とすることにより、同様に低消費電力化が可能となる。
図１５に、図１４に示す昇圧回路のより具体的な構成を示す。
図１４（ｂ）に示す回路とするには、図１５のスイッチング素子（ＳＷ２）とスイッチング素子（ＳＷ４）をオンにする。これにより、昇圧容量（Ｃ１１）には入力電源Ｖｉｎの電圧が充電される。
次に、図１５に示すスイッチング素子（ＳＷ２）、スイッチング素子（ＳＷ４）をオフとし、スイッチチング素子（ＳＷ３）をオンにして、昇圧容量（Ｃ１１）に入力電源Ｖｉｎを印加すると同時に、スイッチング素子（ＳＷ１）をオンにして、保持容量（Ｃｏｕｔ）を充電する。この場合に、各スイッチング素子（ＳＷ１）は、並列に接続された２個のＭＯＳトランジスタで構成されることはいうまでもない。
このようにして、保持容量（Ｃｏｕｔ）には入力電源Ｖｉｎの２倍の電圧が保持される。
以上説明したように、前述各実施例の液晶表示モジュールによれば、個別の交流化駆動方式により、第１の液晶表示パネル（ＰＮＬ１）、並びに第２の液晶表示パネル（ＰＮＬ２）に最適な駆動方法を採用でき、低消費電力化を図ることが可能となる。
また、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）のうち片側の液晶表示パネルのみ表示を行う場合に、非表示に設定された液晶表示パネルの表示期間に不要アンプを停止することにより消費電力が削減でき、低消費電力化を図ることが可能となる。
また、表示が不要な期間に、共通電圧（Ｖｃｏｍ）の交流化を停止することにより、液晶表示パネルの充放電に伴う電力を削減でき、高電位側、および低電位側の共通電圧（Ｖｃｏｍ）を１つのアンプ回路で生成することができるので、低消費電力化を図ることが可能となる。
さらに、第１の液晶表示パネル（ＰＮＬ１）、および、第２の液晶表示パネル（ＰＮＬ２）の駆動方式に応じて、それぞれの液晶表示パネルの表示期間において昇圧回路の駆動を最適化することができるので、低消費電力化を図ることが可能となる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
また、第１および第２の液晶表示パネル（ＰＮＬ１，ＰＮＬ２）のうち片側の液晶表示パネルのみ表示を行う場合に、非表示に設定された液晶表示パネルの表示期間に不要アンプを停止することにより消費電力が削減でき、低消費電力化を図ることが可能となる。
また、表示が不要な期間に、共通電圧（Ｖｃｏｍ）の交流化を停止することにより、液晶表示パネルの充放電に伴う電力を削減でき、高電位側、および低電位側の共通電圧（Ｖｃｏｍ）を１つのアンプ回路で生成することができるので、低消費電力化を図ることが可能となる。
さらに、第１の液晶表示パネル（ＰＮＬ１）、および、第２の液晶表示パネル（ＰＮＬ２）の駆動方式に応じて、それぞれの液晶表示パネルの表示期間において昇圧回路の駆動を最適化することができるので、低消費電力化を図ることが可能となる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
１０ 薄膜トランジスタ
１２ 画素電極
１５ 共通電極
４３ メモリ書きこみ回路
４４ フレームメモリ
４５ メモリ読み出し回路
４６ データラッチ回路
４７ 階調電圧発生回路
４８ 階調電圧
４９ セレクタ（デコーダ）
ＰＮＬ１，ＰＮＬ２ 液晶表示パネル
ＦＰＣ フレキシブル配線基板
ＳＬ 映像線（またはドレイン線）
ＧＬ 走査線（またはゲート線）
ＳＵＢ１，ＳＵＢ２ ガラス基板
ＤＲＶ１，ＤＲＶ２ 駆動回路
ＣＮＴＬ コントローラ
ＳＤ ソースドライバ
ＧＤ ゲートドライバ
ＰＣ 電源回路
ＭＰＵ 中央処理装置（Microprocessing Unit）
ＲＳＴ，ＲＥＴ レジスタ
ＣＮＴ カウンタ
ＡＭＰ１，ＡＭＰ２，ＢＡ アンプ回路
Ｓ１〜Ｓ６，ＳＷＲ，ＳＷ１〜ＳＷ４，ＳＷ１１〜ＳＷ１４ スイッチング素子
Ｖ１〜Ｖ４，ＶＣ１，ＶＣ２ 端子
Ｃ１〜Ｃ４，Ｃ１１，Ｃｏｕｔ 容量素子
ＴＭ１，ＴＭ２ ＭＯＳトランジスタ
１２ 画素電極
１５ 共通電極
４３ メモリ書きこみ回路
４４ フレームメモリ
４５ メモリ読み出し回路
４６ データラッチ回路
４７ 階調電圧発生回路
４８ 階調電圧
４９ セレクタ（デコーダ）
ＰＮＬ１，ＰＮＬ２ 液晶表示パネル
ＦＰＣ フレキシブル配線基板
ＳＬ 映像線（またはドレイン線）
ＧＬ 走査線（またはゲート線）
ＳＵＢ１，ＳＵＢ２ ガラス基板
ＤＲＶ１，ＤＲＶ２ 駆動回路
ＣＮＴＬ コントローラ
ＳＤ ソースドライバ
ＧＤ ゲートドライバ
ＰＣ 電源回路
ＭＰＵ 中央処理装置（Microprocessing Unit）
ＲＳＴ，ＲＥＴ レジスタ
ＣＮＴ カウンタ
ＡＭＰ１，ＡＭＰ２，ＢＡ アンプ回路
Ｓ１〜Ｓ６，ＳＷＲ，ＳＷ１〜ＳＷ４，ＳＷ１１〜ＳＷ１４ スイッチング素子
Ｖ１〜Ｖ４，ＶＣ１，ＶＣ２ 端子
Ｃ１〜Ｃ４，Ｃ１１，Ｃｏｕｔ 容量素子
ＴＭ１，ＴＭ２ ＭＯＳトランジスタ
Claims (6)
- 第１の液晶表示パネルと、
第２の液晶表示パネルと、
前記第１の液晶表示パネルに設けられた駆動回路と、
前記第１の液晶表示パネルに設けられ前記駆動回路から出力される信号が供給される出力端子と、
前記出力端子と前記第２の液晶表示パネルとを接続する接続配線とを有し、
前記駆動回路は、昇圧回路部を有し、
前記昇圧回路部は、外部信号により動作モードが変更可能であることを特徴とする液晶表示装置。 - 前記昇圧回路部は、第１の昇圧回路と、第２の昇圧回路とを有し、
前記第１の昇圧回路は、複数のトランジスタ素子が並列に接続されたスイッチング素子を有し、
前記昇圧回路部は、前記外部信号により、前記第１の昇圧回路と第２の昇圧回路とを相補的に動作させる第１のモードと、前記第１の昇圧回路を動作させる第２のモードと、前記第１の昇圧回路のスイッチング素子として、前記複数のトランジスタ素子の中の１個のトランジスタ素子を使用して前記第１の昇圧回路を動作させる第３のモードに変更可能であることを特徴とする請求項１に記載の液晶表示装置。 - 第１の液晶表示パネルと、
第２の液晶表示パネルと、
前記第１の液晶表示パネルに設けられた駆動回路と、
前記第１の液晶表示パネルに設けられ前記駆動回路から出力される信号が供給される出力端子と、
前記出力端子と前記第２の液晶表示パネルとを接続する接続配線とを有し、
前記駆動回路は、階調電圧生成部を有し、
前記階調電圧生成部は、複数の階調電圧を出力する複数のアンプ回路を有し、
前記駆動回路は、前記第１の液晶表示パネル、あるいは、前記第２の液晶表示パネルの非表示期間に、前記複数のアンプ回路の中で、最大階調電圧および最小階調電圧を出力するアンプ回路以外のアンプ回路の動作を停止することを特徴とする液晶表示装置。 - 第１の液晶表示パネルと、
第２の液晶表示パネルと、
前記第１の液晶表示パネルに設けられた駆動回路と、
前記第１の液晶表示パネルに設けられ前記駆動回路から出力される信号が供給される出力端子と、
前記出力端子と前記第２の液晶表示パネルとを接続する接続配線とを有し、
前記駆動回路は、階調電圧生成部を有し、
前記階調電圧生成部は、最大階調電圧と最小階調電圧とを分圧して、最大階調電圧および最小階調電圧以外の階調電圧を出力する抵抗分圧回路を有し、
前記駆動回路は、前記第１の液晶表示パネル、あるいは、前記第２の液晶表示パネルの非表示期間に、前記抵抗分圧回路を、最大階調電圧と最小階調電圧とから切り離すことを特徴とする液晶表示装置。 - 前記階調電圧生成部は、前記抵抗分圧回路に階調基準電圧を印加する複数のアンプ回路を有し、
前記駆動回路は、前記第１の液晶表示パネル、あるいは、前記第２の液晶表示パネルの非表示期間に、前記複数のアンプ回路の動作を停止することを特徴とする請求項４に記載の液晶表示装置。 - 前記第２の液晶表示パネルの映像線は、前記接続配線、および前記第１の液晶表示パネルの映像線を介して、前記駆動回路に接続されることを特徴とする請求項１ないし請求項５のいずれか１項に記載の液晶表示装置。
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| JPH11282435A (ja) * | 1998-03-31 | 1999-10-15 | Casio Comput Co Ltd | 表示装置及び表示素子の駆動回路 |
| JP2003323164A (ja) * | 2002-05-08 | 2003-11-14 | Hitachi Displays Ltd | 液晶表示装置とその駆動方法 |
| JP2004061892A (ja) * | 2002-07-30 | 2004-02-26 | Hitachi Displays Ltd | 液晶表示装置 |
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|---|---|---|---|---|
| JPH10319368A (ja) * | 1997-05-22 | 1998-12-04 | Rohm Co Ltd | 表示パネルの駆動装置 |
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