JP2010245248A - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reduce variations of switching loss on a semiconductor device side without altering a configuration on a drive circuit side, in the semiconductor device which applies a voltage to a gate terminal of an IGBT from an external drive circuit. <P>SOLUTION: Trimming resistors 1a and 1b which compensate switching loss caused by variation of a threshold voltage of the IGBT 10 are provided between a connection part 3e, which electrically connects the gate terminal 10a of the IGBT 10 and the drive circuit 30, and the gate terminal 10a. Thereby the semiconductor device 100 becomes a thing having the trimming resistors 1a and 1b built-in, and the trimming resistors 1a and 1b are capable of so trimming as to absorb variations of the switching loss, so that variation of the switching loss can be reduced on the semiconductor device 100 side without altering the configuration on the drive circuit 30 side. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は、トランジスタなどのスイッチ素子を備え、外部回路からスイッチ素子の制御端子に電圧を印加するようにした半導体装置、および、そのような半導体装置の製造方法に関し、特に、スイッチ素子のスイッチング損失のバラツキ低減にする。   The present invention relates to a semiconductor device that includes a switch element such as a transistor and applies a voltage from an external circuit to a control terminal of the switch element, and a method for manufacturing such a semiconductor device. To reduce the variation.

一般に、この種の半導体装置では、制御端子に印加される電圧に応じて第１の端子から第２の端子に電流を流すようにしたスイッチ素子を備えており、このスイッチ素子の制御端子に対して、外部回路から電圧を印加することにより、スイッチ素子をオン状態として第１の端子から第２の端子に電流を流すようにしている（たとえば、特許文献１〜特許文献４等参照）。   In general, this type of semiconductor device includes a switch element that allows a current to flow from a first terminal to a second terminal in accordance with a voltage applied to a control terminal. Thus, by applying a voltage from an external circuit, the switch element is turned on to allow a current to flow from the first terminal to the second terminal (see, for example, Patent Document 1 to Patent Document 4).

ここで、この半導体装置においては、スイッチ素子の制御端子と電気的に接続されたリードフレームなどの接続部が備えられており、外部回路と制御端子とは、この接続部を介して電気的に接続されるようになっている。   Here, in this semiconductor device, a connection part such as a lead frame electrically connected to the control terminal of the switch element is provided, and the external circuit and the control terminal are electrically connected via this connection part. Connected.

特開平９−１３９６６０号公報JP-A-9-139660 特開２００２−８３９６４号公報JP 2002-83964 A 特開２００２−２４６５９９号公報JP 2002-246599 A 特開２００７−２８８０９４号公報JP 2007-288094 A

本発明者は、上記従来技術に基づいて、半導体装置を試作し検討した。図７は、本発明者が試作した試作品としての半導体装置Ｊ１の回路構成を示す回路図である。   The present inventor made and studied a semiconductor device on the basis of the above-described prior art. FIG. 7 is a circuit diagram showing a circuit configuration of the semiconductor device J1 as a prototype manufactured by the present inventors.

この試作品では、半導体プロセスにより製造される半導体チップなどに、スイッチ素子としてのＩＧＢＴ１０が形成されている。このＩＧＢＴ１０において、制御端子であるゲート端子１０ａには、外部回路であるドライブ回路３０から電圧が印加され、その印加電圧に応じて、第１の端子であるコレクタ端子１０ｂから第２の端子であるエミッタ端子１０ｃに電流が流れるようになっている。   In this prototype, an IGBT 10 as a switch element is formed on a semiconductor chip or the like manufactured by a semiconductor process. In this IGBT 10, a voltage is applied to the gate terminal 10a which is a control terminal from the drive circuit 30 which is an external circuit, and the second terminal is connected to the collector terminal 10b which is the first terminal according to the applied voltage. A current flows through the emitter terminal 10c.

ここで、従来では、図７に示されるように、ゲート抵抗３１は、半導体装置Ｊ１に接続されるドライブ回路３０に設けられており、そのゲート抵抗３１は固有値の抵抗を使用している。   Here, conventionally, as shown in FIG. 7, the gate resistor 31 is provided in the drive circuit 30 connected to the semiconductor device J1, and the gate resistor 31 uses a resistor having an eigenvalue.

このゲート抵抗３１はスイッチング時間・損失等をコントロールすることが可能であるが、ドライブ回路３０に実装されているゲート抵抗３１は固有値を使用しているため、半導体装置Ｊ１に実装されているＩＧＢＴ１０の閾値電圧のバラツキに起因するスイッチング損失にバラツキが生じる。   Although this gate resistor 31 can control switching time, loss, etc., since the gate resistor 31 mounted on the drive circuit 30 uses an eigenvalue, the gate resistor 31 of the IGBT 10 mounted on the semiconductor device J1 is used. Variations occur in switching loss due to variations in threshold voltage.

このスイッチング損失が大きくなると発熱も大きくなるため、半導体装置Ｊ１においては、スイッチ素子１０のサイズを大きくして熱容量を大きくしたり、ヒートシンクを設けたりするなど、装置の体格を大きくする必要があり、小型化、コストダウンができないなどの問題が生じる。   As this switching loss increases, heat generation also increases. Therefore, in the semiconductor device J1, it is necessary to increase the size of the device by increasing the size of the switch element 10 to increase the heat capacity, or providing a heat sink, There arise problems such as miniaturization and cost reduction.

本発明は、上記問題に鑑みてなされたものであり、外部回路からスイッチ素子の制御端子に電圧を印加するようにした半導体装置において、外部回路側の構成を変更することなく、半導体装置側にてスイッチング損失のバラツキの低減が図れるようにすることを目的とする。   The present invention has been made in view of the above problems, and in a semiconductor device in which a voltage is applied from an external circuit to a control terminal of a switch element, the configuration on the external circuit side is not changed, and the semiconductor device side is provided. Therefore, it is an object to reduce variation in switching loss.

上記目的を達成するため、請求項１に記載の発明においては、スイッチ素子（１０）の制御端子（１０ａ）と外部とを電気的に接続する接続部（３ｅ）とスイッチ素子（１０）の制御端子（１０ａ）との間に、スイッチ素子（１０）のスイッチング損失のバラツキを補正するトリミング抵抗（１ａ、１ｂ）を設けたことを特徴とする。   In order to achieve the above object, according to the first aspect of the present invention, the connection part (3e) for electrically connecting the control terminal (10a) of the switch element (10) and the outside and the control of the switch element (10). A trimming resistor (1a, 1b) for correcting variation in switching loss of the switch element (10) is provided between the terminal (10a).

それによれば、半導体装置（１００）は、接続部（３ｅ）とスイッチ素子（１０）の制御端子（１０ａ）との間にトリミング抵抗（１ａ、１ｂ）を内蔵するものとなり、このトリミング抵抗（１ａ、１ｂ）は、外部回路（３０）側の構成を変更することなく、半導体装置（１００）側にてスイッチング損失のバラツキの低減が図れる。   According to this, the semiconductor device (100) includes the trimming resistors (1a, 1b) between the connection portion (3e) and the control terminal (10a) of the switch element (10). 1b) can reduce variations in switching loss on the semiconductor device (100) side without changing the configuration on the external circuit (30) side.

ここで、請求項２に記載の発明のように、請求項１に記載の半導体装置においては、トリミング抵抗（１ａ、１ｂ）は、それぞれダイオード（１ｃ、１ｄ）が直列に接続された第１のトリミング抵抗（１ａ）と第２のトリミング抵抗（１ｂ）とを備え、第１のトリミング抵抗（１ａ）およびこれに接続されたダイオード（１ｃ）と、第２のトリミング抵抗（１ｂ）およびこれに接続されたダイオード（１ｄ）とが、接続部（３ｅ）と制御端子（１０ａ）との間にて並列に接続されており、第１のトリミング抵抗（１ａ）に接続されたダイオード（１ｃ）と、第２のトリミング抵抗（１ｂ）に接続されたダイオード（１ｄ）とでは、接続部（３ｅ）から制御端子（１０ａ）に向かう方向において極性が反対となるように、各トリミング抵抗（１ａ、１ｂ）とダイオード（１ｃ、１ｄ）との接続が行われているものとしてもよい。   Here, as in the invention described in claim 2, in the semiconductor device described in claim 1, the trimming resistors (1a, 1b) are the first diodes (1c, 1d) connected in series, respectively. A trimming resistor (1a) and a second trimming resistor (1b) are provided, and the first trimming resistor (1a) and the diode (1c) connected thereto are connected to the second trimming resistor (1b) and the second trimming resistor (1b). A diode (1d) connected in parallel between the connection portion (3e) and the control terminal (10a), and a diode (1c) connected to the first trimming resistor (1a); Each of the trimming resistors (1) has a polarity opposite to that of the diode (1d) connected to the second trimming resistor (1b) in the direction from the connecting portion (3e) to the control terminal (10a). , 1b) and a diode (1c, may be those connected with 1d) is being performed.

それによれば、スイッチ素子（１０）の制御端子（１０ａ）に電圧を印加するオン時では第１のトリミング抵抗（１ａ）および第２のトリミング抵抗（１ｂ）のうちの一方の抵抗による補正がなされ、電圧を印加しないオフ時では他方の抵抗による補正がなされ、当該電圧のオンとオフとで抵抗値を異ならせることができるため、当該オン時とオフ時とを分けた精密な補正が可能となる。   According to this, when the voltage is applied to the control terminal (10a) of the switch element (10), correction is performed by one of the first trimming resistor (1a) and the second trimming resistor (1b). When the voltage is not applied, it is corrected by the other resistance, and the resistance value can be varied depending on whether the voltage is on or off, so that precise correction can be made separately between the on time and the off time. Become.

また、請求項３に記載の発明のように、請求項１または２に記載の半導体装置においては、スイッチ素子（１０）の制御端子（１０ａ）に電気的に接続された第１のリードフレーム（３ａ）を備え、接続部を、外部回路（３０）に電気的に接続され第１のリードフレーム（３ａ）に隣り合う第２のリードフレーム（３ｅ）よりなるものとし、トリミング抵抗（１ａ、１ｂ）を、第１及び第２のリードフレーム（３ａ、３ｅ）の間に橋渡しされるように設けられて、第１及び第２のリードフレーム（３ａ、３ｅ）を電気的に接続するものとしてもよい。   As in the invention described in claim 3, in the semiconductor device described in claim 1 or 2, the first lead frame (10a) electrically connected to the control terminal (10a) of the switch element (10). 3a), and the connecting portion is composed of a second lead frame (3e) electrically connected to the external circuit (30) and adjacent to the first lead frame (3a), and the trimming resistors (1a, 1b) ) To be bridged between the first and second lead frames (3a, 3e) to electrically connect the first and second lead frames (3a, 3e) Good.

それによれば、これら互いに隣り合って配置された両リードフレーム（３ａ、３ｅ）間をトリミング抵抗（１ａ、１ｂ）で接続すればよいため、トリミング抵抗の取り付けが容易になる。   According to this, since it is only necessary to connect the lead frames (3a, 3e) arranged adjacent to each other by the trimming resistors (1a, 1b), it is easy to attach the trimming resistors.

請求項４に記載の発明は、スイッチ素子（１０）と、スイッチ素子（１０）の制御端子（１０ａ）と外部とを電気的に接続する接続部（３ｅ）とを備え、接続部（３ｅ）を介して外部回路（３０）からスイッチ素子（１０）の制御端子（１０ａ）に電圧を印加するようにした半導体装置の製造方法において、さらに次のような特徴点を有するものである。   The invention according to claim 4 includes a switch element (10) and a connection part (3e) for electrically connecting the control terminal (10a) of the switch element (10) and the outside, and the connection part (3e). In the method of manufacturing a semiconductor device in which a voltage is applied from the external circuit (30) to the control terminal (10a) of the switch element (10) via the circuit, the following further characteristic points are provided.

すなわち、請求項４に記載の製造方法では、接続部（３ｅ）とスイッチ素子（１０）の制御端子（１０ａ）との間に、トリミング抵抗（１ａ、１ｂ）を設け、このトリミング抵抗（１ａ、１ｂ）を介して接続部（３ｅ）と制御端子（１０ａ）とを電気的に接続した後、スイッチ素子（１０）のスイッチング損失のバラツキを補正するように、トリミング抵抗（１ａ、１ｂ）をトリミングする。   That is, in the manufacturing method according to claim 4, trimming resistors (1a, 1b) are provided between the connection portion (3e) and the control terminal (10a) of the switch element (10), and the trimming resistors (1a, After electrically connecting the connection portion (3e) and the control terminal (10a) via 1b), the trimming resistors (1a, 1b) are trimmed so as to correct the variation in switching loss of the switch element (10). To do.

それによれば、半導体装置（１００）において、接続部（３ｅ）とスイッチ素子（１０）の制御端子（１０ａ）との間にトリミング抵抗（１ａ、１ｂ）を内蔵させ、上記閾値電圧のバラツキを吸収するように、このトリミング抵抗（１ａ、１ｂ）をトリミングするため、外部回路（３０）側の構成を変更することなく、半導体装置（１００）側にてスイッチング損失のバラツキの低減が図れる。   According to this, in the semiconductor device (100), the trimming resistors (1a, 1b) are built in between the connection portion (3e) and the control terminal (10a) of the switch element (10) to absorb the variation in the threshold voltage. As described above, since the trimming resistors (1a, 1b) are trimmed, the variation in switching loss can be reduced on the semiconductor device (100) side without changing the configuration on the external circuit (30) side.

なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。   In addition, the code | symbol in the bracket | parenthesis of each means described in the claim and this column is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.

本発明の第１実施形態に係る半導体装置の回路構成を示す回路図である。1 is a circuit diagram showing a circuit configuration of a semiconductor device according to a first embodiment of the present invention. 第１実施形態に係る半導体装置の概略平面図である。1 is a schematic plan view of a semiconductor device according to a first embodiment. 図２中のＡ−Ａ概略断面図である。It is AA schematic sectional drawing in FIG. 本発明の第２実施形態に係る損失補正部の種々の例を示す図である。It is a figure which shows the various examples of the loss correction | amendment part which concerns on 2nd Embodiment of this invention. （ａ）は本発明の第３実施形態に係る半導体装置の概略平面図、（ｂ）は（ａ）中の損失補正部近傍の概略断面図である。(A) is a schematic plan view of the semiconductor device which concerns on 3rd Embodiment of this invention, (b) is a schematic sectional drawing of the loss correction | amendment part vicinity in (a). 第３実施形態の他の例としての半導体装置の概略平面図である。It is a schematic plan view of the semiconductor device as another example of 3rd Embodiment. 本発明者の試作品としての半導体装置の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of the semiconductor device as a prototype of this inventor.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following drawings, parts that are the same or equivalent to each other are given the same reference numerals in the drawings for the sake of simplicity.

（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置１００の回路構成を示す回路図である。本半導体装置１００の回路構成は、上記図７に示される構成に加えて、損失補正部１を独自に備えたものである。 (First embodiment)
FIG. 1 is a circuit diagram showing a circuit configuration of a semiconductor device 100 according to the first embodiment of the present invention. The circuit configuration of the semiconductor device 100 includes a loss correction unit 1 uniquely in addition to the configuration shown in FIG.

また、図２は、同半導体装置１００の概略平面構成を示す図である。ここで、図２では、モールド樹脂５はその外形を破線で示し、モールド樹脂５の内部に位置する構成要素を、モールド樹脂５を透過して示してある。   FIG. 2 is a diagram showing a schematic planar configuration of the semiconductor device 100. Here, in FIG. 2, the outer shape of the mold resin 5 is indicated by a broken line, and components located inside the mold resin 5 are shown through the mold resin 5.

図２に示されるように、本実施形態の半導体装置１００は、大きくは、スイッチ素子１０を備える半導体チップ２と、この半導体チップ２を搭載するチップ搭載用リードフレーム３ｃと、半導体チップ２とワイヤ４を介して電気的に接続された接続用リードフレーム３ａ、３ｄ、３ｅと、損失補正部１と、これら半導体チップ２、各リードフレーム３ａ、３ｃ、３ｄ、３ｅ、ワイヤ４および損失補正部１を封止するモールド樹脂５とを備えて構成されている。   As shown in FIG. 2, the semiconductor device 100 of this embodiment is broadly divided into a semiconductor chip 2 including a switch element 10, a chip mounting lead frame 3 c on which the semiconductor chip 2 is mounted, a semiconductor chip 2, and a wire. Connection lead frames 3 a, 3 d, 3 e electrically connected via 4, the loss correction unit 1, the semiconductor chip 2, the lead frames 3 a, 3 c, 3 d, 3 e, the wire 4 and the loss correction unit 1. And a mold resin 5 that seals.

この図２に示されるように、接続用リードフレーム３ｄ、３ｅについては、半導体チップ２とは反対側の部位がモールド樹脂５から露出するアウターリードとして構成され、モールド樹脂５内部のインナーリードには、半導体チップ２とワイヤ４で結線され電気的に接続されている。これらワイヤ４は、金やアルミなどの一般的なワイヤボンディングにより形成されたものである。   As shown in FIG. 2, the connecting lead frames 3d and 3e are configured as outer leads that are exposed from the mold resin 5 on the side opposite to the semiconductor chip 2, and the inner leads inside the mold resin 5 are The semiconductor chip 2 and the wire 4 are connected and electrically connected. These wires 4 are formed by general wire bonding such as gold or aluminum.

また、接続用リードフレーム３ａは、その全体がモールド樹脂５に封止されており、モールド樹脂５の内部にて、接続用リードフレーム３ａとこれに隣り合う接続用リードフレーム３ｅとの間には、損失補正部１が橋渡しされている。そして、この損失補正部１を介して当該両リードフレーム３ａ、３ｅは電気的に接続されている。この損失補正部１については、後述する。   Further, the entire connecting lead frame 3a is sealed with the mold resin 5. Between the connecting lead frame 3a and the adjacent connecting lead frame 3e inside the mold resin 5, the connecting lead frame 3a is sealed. The loss correction unit 1 is bridged. The lead frames 3 a and 3 e are electrically connected via the loss correction unit 1. The loss correction unit 1 will be described later.

半導体チップ２は、図２に示されるチップ搭載用リードフレーム３ｃに搭載されているが、実際には、図２に示される半導体チップ２の面の上方（図２の紙面垂直方向における半導体チップ２の上方）に図示しないもう１個の板状のリードフレームが設けられている。そして、半導体チップ２は、この図示しないリードフレームとチップ搭載用リードフレーム３ｃとの間に挟み込まれた構成とされている。   The semiconductor chip 2 is mounted on the chip mounting lead frame 3c shown in FIG. 2, but actually, above the surface of the semiconductor chip 2 shown in FIG. 2 (the semiconductor chip 2 in the direction perpendicular to the paper in FIG. 2). (Above), another plate-like lead frame (not shown) is provided. The semiconductor chip 2 is configured to be sandwiched between a lead frame (not shown) and a chip mounting lead frame 3c.

そして、半導体チップ２と当該半導体チップ２を挟む両リードフレーム３ｃとは、はんだなどにより電気的・機械的および熱的に接続された構成とされている。つまり、本実施形態の半導体装置１００は、半導体チップ２の表裏両面から電気的信号の取り出し、および、放熱が可能な構成とされており、いわゆる両面放熱型のモールドパッケージとして構成されている。   The semiconductor chip 2 and both lead frames 3c sandwiching the semiconductor chip 2 are configured to be electrically, mechanically and thermally connected by solder or the like. That is, the semiconductor device 100 of the present embodiment is configured to be able to take out electrical signals from both the front and back surfaces of the semiconductor chip 2 and to dissipate heat, and is configured as a so-called double-sided heat radiation type mold package.

ここで、半導体チップ２は、シリコン半導体基板などに対して半導体プロセスを施すことにより形成されたものであり、半導体チップ２には、スイッチ素子１０やその他の回路構成（図１参照）が形成されている。   Here, the semiconductor chip 2 is formed by performing a semiconductor process on a silicon semiconductor substrate or the like, and the switch element 10 and other circuit configurations (see FIG. 1) are formed on the semiconductor chip 2. ing.

図１に示されるように、スイッチ素子１０は、制御端子１０ａに印加される電圧に応じて第１の端子１０ｂから第２の端子１０ｃに電流を流すようにしたものである。ここでは、スイッチ素子１０は、図１に示されるように、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）１０として構成されている。   As shown in FIG. 1, the switch element 10 is configured to cause a current to flow from the first terminal 10b to the second terminal 10c in accordance with the voltage applied to the control terminal 10a. Here, the switch element 10 is configured as an IGBT (Insulated Gate Bipolar Transistor) 10 as shown in FIG.

このＩＧＢＴ１０においては、ゲート端子３ａを制御端子とし、コレクタ端子３ｂを第１の端子、エミッタ端子３ｃを第２の端子とする。ここでは、ゲート端子３ａは、半導体チップ２の表面のパッドからワイヤ４を介して接続用リードフレーム３ａに電気的に接続されている（図２参照）。以下、このゲート端子１０ａと接続されている接続用リードフレーム３ａをゲート接続用リードフレーム３ａという。   In the IGBT 10, the gate terminal 3a is a control terminal, the collector terminal 3b is a first terminal, and the emitter terminal 3c is a second terminal. Here, the gate terminal 3a is electrically connected from the pad on the surface of the semiconductor chip 2 to the connecting lead frame 3a through the wire 4 (see FIG. 2). Hereinafter, the connecting lead frame 3a connected to the gate terminal 10a is referred to as a gate connecting lead frame 3a.

また、コレクタ端子１０ｂは、上記半導体チップ２を挟む図示しないリードフレームに電気的に接続されている。具体的には、半導体チップ２の表面に、ＩＧＢＴ１０のコレクタ端子１０ｂと電気的に接続された図示しないコレクタ電極が設けられており、このコレクタ電極が上記図示しないリードフレームに対して導電性のはんだや接着剤などにより電気的に接続されている。   The collector terminal 10 b is electrically connected to a lead frame (not shown) that sandwiches the semiconductor chip 2. Specifically, a collector electrode (not shown) electrically connected to the collector terminal 10b of the IGBT 10 is provided on the surface of the semiconductor chip 2, and this collector electrode is a conductive solder for the lead frame (not shown). And are electrically connected by an adhesive or the like.

このようにして、当該図示しないリードフレームがコレクタ端子のコレクタ配線として構成されている。そして、当該コレクタ配線としてのリードフレームには、モータやコイルなどの図示しない負荷が電気的に接続され、さらに当該負荷には、当該負荷に電力を供給する図示しない電源が電気的に接続されるものである。   In this way, the lead frame (not shown) is configured as the collector wiring of the collector terminal. A load frame (not shown) such as a motor or a coil is electrically connected to the lead frame as the collector wiring, and a power source (not shown) that supplies power to the load is further connected to the load. Is.

また、エミッタ端子１０ｃは、半導体チップ１を搭載するチップ搭載用リードフレーム３ｃに対して電気的に接続されている。具体的には、このチップ搭載用リードフレーム３ｃに対向する半導体チップ１の表面に、ＩＧＢＴ１０のエミッタ端子１０ｃと電気的に接続された図示しないエミッタ電極が設けられている。そして、このエミッタ電極が当該チップ搭載用リードフレーム３ｃに対して導電性のはんだや接着剤などによって、電気的に接続されている。   The emitter terminal 10c is electrically connected to a chip mounting lead frame 3c on which the semiconductor chip 1 is mounted. Specifically, an emitter electrode (not shown) that is electrically connected to the emitter terminal 10c of the IGBT 10 is provided on the surface of the semiconductor chip 1 facing the chip mounting lead frame 3c. The emitter electrode is electrically connected to the chip mounting lead frame 3c by conductive solder, adhesive, or the like.

このようにして、チップ搭載用リードフレーム３ｃがエミッタ端子のエミッタ配線として構成されている。このエミッタ配線としてのチップ搭載用リードフレーム３ｃは、接地されることにより、ＧＮＤ電位とされるものである。   In this way, the chip mounting lead frame 3c is configured as the emitter wiring of the emitter terminal. The chip mounting lead frame 3c as the emitter wiring is set to the GND potential by being grounded.

また、本実施形態のＩＧＢＴ１０は、もちろん一般的なＩＧＢＴでもよいが、ここではマルチエミッタタイプのものであり、図１に示されるように、上記エミッタ端子１０ｃの他に、このエミッタ端子１０ｃに流れる電流に比例した電流が流れるセンスエミッタ端子１０ｄを備えている。   The IGBT 10 of the present embodiment may of course be a general IGBT, but is a multi-emitter type here, and flows to the emitter terminal 10c in addition to the emitter terminal 10c as shown in FIG. A sense emitter terminal 10d through which a current proportional to the current flows is provided.

このセンスエミッタ端子１０ｄは、エミッタ端子１０ｃに流れる電流をモニターするものである。このセンスエミッタ端子１０ｄは、半導体チップ２の表面のパッドからワイヤ４を介して、センスエミッタ接続用リードフレーム３ｄに電気的に接続されている（図２参照）。   This sense emitter terminal 10d monitors the current flowing through the emitter terminal 10c. The sense emitter terminal 10d is electrically connected from the pad on the surface of the semiconductor chip 2 to the sense emitter connecting lead frame 3d through the wire 4 (see FIG. 2).

このようなＩＧＢＴ１０においては、ゲート端子１０ａに印加される電圧がＩＧＢＴ１０の閾値電圧を超えると、オン状態となってコレクタ端子１０ｂからエミッタ端子１０ｃへ電流が流れ、当該電圧がＩＧＢＴ１０の閾値電圧よりも小さいと、当該電流は流れないようになっている。   In such an IGBT 10, when the voltage applied to the gate terminal 10 a exceeds the threshold voltage of the IGBT 10, the current is turned on from the collector terminal 10 b to the emitter terminal 10 c, and the voltage is higher than the threshold voltage of the IGBT 10. When it is small, the current does not flow.

また、半導体チップ２においては、還流ダイオード２０が設けられている。図１に示されるように、還流ダイオード２０のカソードがＩＧＢＴ１０のコレクタ端子１０ｂに接続され、アノードがエミッタ端子１０ｃに接続されている。この還流ダイオード２０は、ＩＧＢＴ１０に過大な電流が流れるのを防止して、ＩＧＢＴ１０を保護する役割を果たすものである。なお、この還流ダイオード２０が省略された構成でもよい。   Further, the semiconductor chip 2 is provided with a reflux diode 20. As shown in FIG. 1, the cathode of the reflux diode 20 is connected to the collector terminal 10b of the IGBT 10, and the anode is connected to the emitter terminal 10c. The freewheeling diode 20 serves to protect the IGBT 10 by preventing an excessive current from flowing through the IGBT 10. Note that a configuration in which the reflux diode 20 is omitted may be employed.

ここで、半導体装置１００においては、上述したように、チップ搭載用リードフレーム３ｃの外側にて、ゲート接続用リードフレーム３ａとその隣の接続用リードフレーム３ｅとが、損失補正部１により電気的に接続されている。   Here, in the semiconductor device 100, as described above, the loss correction unit 1 electrically connects the gate connection lead frame 3a and the adjacent connection lead frame 3e outside the chip mounting lead frame 3c. It is connected to the.

ここで、当該隣の接続用リードフレーム３ｅは、ＩＧＢＴ１０のゲート端子１０ａと外部とを電気的に接続する接続部として構成されている。具体的には、ゲート端子１０ａは、ワイヤ４、ゲート接続用リードフレーム３ａ、損失補正部１、当該隣の接続用リードフレーム３ｅを介して、外部と電気的に接続されるようになっている。以下、このリードフレーム３ｅを外部回路接続用リードフレーム３ｅということとする。   Here, the adjacent connecting lead frame 3e is configured as a connecting portion that electrically connects the gate terminal 10a of the IGBT 10 and the outside. Specifically, the gate terminal 10a is electrically connected to the outside through the wire 4, the gate connection lead frame 3a, the loss correction unit 1, and the adjacent connection lead frame 3e. . Hereinafter, the lead frame 3e is referred to as an external circuit connecting lead frame 3e.

この外部回路接続用リードフレーム３ｅは、外部回路としてのドライブ回路３０に電気的に接続されるようになっており、図１ではドライブ回路３０を接続した状態を示している。これによって、ドライブ回路３０は、外部回路接続用リードフレーム３ｅ、損失補正部２、ゲート接続用リードフレーム３ａを介して、ゲート端子１０ａに電気的に接続される。   The external circuit connecting lead frame 3e is electrically connected to a drive circuit 30 as an external circuit, and FIG. 1 shows a state in which the drive circuit 30 is connected. Thus, the drive circuit 30 is electrically connected to the gate terminal 10a via the external circuit connecting lead frame 3e, the loss correcting unit 2, and the gate connecting lead frame 3a.

このドライブ回路３０は、プリント基板などにより構成された回路であり、外部回路接続用リードフレーム３ｅ、損失補正部１、ゲート接続用リードフレーム３ａを介してゲート端子１０ａに電圧を印加し、ＩＧＢＴ１０をオン・オフさせるものである。   This drive circuit 30 is a circuit composed of a printed circuit board or the like, and applies a voltage to the gate terminal 10a via the external circuit connection lead frame 3e, the loss correction unit 1, and the gate connection lead frame 3a, thereby It is turned on and off.

このＩＧＢＴ１０の作動を含む本半導体装置１００の作動について図１を参照して述べる。上記ドライブ回路３０からは、たとえば二値の矩形波電圧が入力されて、ＩＧＢＴ１０のオン・オフがなされるが。   The operation of the semiconductor device 100 including the operation of the IGBT 10 will be described with reference to FIG. For example, a binary rectangular wave voltage is input from the drive circuit 30 to turn the IGBT 10 on and off.

ここで、オン時には、ドライブ回路３０からＩＧＢＴ１０の閾値電圧を超える電圧をゲート端子１０ａに印加すると、ＩＧＢＴ１０の作動によりコレクタ端子１０ｂからエミッタ端子１０ｃへ電流が流れる。それにより、コレクタ端子１０ｂに接続された上記負荷が作動する。   Here, when the voltage exceeding the threshold voltage of the IGBT 10 is applied from the drive circuit 30 to the gate terminal 10a at the time of ON, a current flows from the collector terminal 10b to the emitter terminal 10c by the operation of the IGBT 10. This activates the load connected to the collector terminal 10b.

一方、オフ時には、ドライブ回路３０からゲート端子１０ａに印加する電圧を、ＩＧＢＴ１０の閾値電圧より小さくする。それにより、コレクタ端子１０ｂからエミッタ端子１０ｃへ電流は流れなくなり、上記負荷の作動が停止する。   On the other hand, when off, the voltage applied from the drive circuit 30 to the gate terminal 10a is made smaller than the threshold voltage of the IGBT 10. Thereby, no current flows from the collector terminal 10b to the emitter terminal 10c, and the operation of the load is stopped.

ここで、本実施形態においても、上記図７の場合と同様に、ドライブ回路３０に固有値のゲート抵抗３１が設けられており、このゲート抵抗３１だけでは、上記したようなＩＧＢＴ１０の閾値電圧のバラツキに起因するスイッチング損失バラツキを低減することは難しい。   Here, also in the present embodiment, as in the case of FIG. 7, the drive circuit 30 is provided with the gate resistor 31 having an eigenvalue, and the gate resistor 31 alone has the above-described variation in the threshold voltage of the IGBT 10. It is difficult to reduce the switching loss variation due to the above.

そこで、本実施形態では、上記したように半導体装置１００に損失補正部１を設けて、このスイッチング損失バラツキの対策を施している。ここで、図３は、図２中の一点鎖線Ａ−Ａに沿った断面構成を示す概略断面図であり、この図３および上記図１、図２を参照し、損失補正部１について述べる。   Therefore, in this embodiment, as described above, the loss correction unit 1 is provided in the semiconductor device 100 to take measures against the switching loss variation. Here, FIG. 3 is a schematic cross-sectional view showing a cross-sectional configuration along the one-dot chain line AA in FIG. 2. The loss correction unit 1 will be described with reference to FIG. 3 and FIGS.

図１に示されるように、損失補正部１は、トリミング抵抗１ａ、１ｂとダイオード１ｃ、１ｄとを備えている。トリミング抵抗１ａ、１ｂは、レーザトリミングなどにより切れ込みを入れることで抵抗値を調整可能な抵抗体であり、たとえばチップ抵抗や薄膜・厚膜の抵抗体などが挙げられる。   As shown in FIG. 1, the loss correction unit 1 includes trimming resistors 1a and 1b and diodes 1c and 1d. The trimming resistors 1a and 1b are resistors whose resistance values can be adjusted by cutting them by laser trimming or the like, and examples thereof include chip resistors and thin film / thick film resistors.

このトリミング抵抗１ａ、１ｂは、接続部である外部回路接続用リードフレーム３ｅとゲート端子（制御端子）１０ａとの間に設けられ、ＩＧＢＴ１０のスイッチング損失のバラツキを補正するものである。具体的には、トリミング抵抗１ａ、１ｂは、上記オン・オフ時におけるスイッチング損失のバラツキを吸収するようにトリミングされ、当該バラツキの補正がなされている。   The trimming resistors 1a and 1b are provided between the external circuit connecting lead frame 3e which is a connecting portion and the gate terminal (control terminal) 10a to correct variations in switching loss of the IGBT 10. Specifically, the trimming resistors 1a and 1b are trimmed so as to absorb the variation in switching loss at the time of on / off, and the variation is corrected.

また、ダイオード１ｃ、１ｄとしては、半導体ダイオードなど、整流作用を有する一般的なものを採用できる。そして、本実施形態の損失補正部１においては、図１に示されるように、トリミング抵抗１ａ、１ｂは、外部回路接続用リードフレーム３ｅとゲート接続用リードフレーム３ａとの間で並列に接続された第１のトリミング抵抗１ａと第２のトリミング抵抗１ｂとよりなる。   As the diodes 1c and 1d, general diodes having a rectifying action such as semiconductor diodes can be used. In the loss correction unit 1 of the present embodiment, as shown in FIG. 1, the trimming resistors 1a and 1b are connected in parallel between the external circuit connecting lead frame 3e and the gate connecting lead frame 3a. The first trimming resistor 1a and the second trimming resistor 1b are included.

そして、第１のトリミング抵抗１ａ、第２のトリミング抵抗１ｂのそれぞれには、ダイオード１ｃ、１ｄが直列に接続されている。ここで、第１のトリミング抵抗１ａに接続されたダイオード１ｃを第１のダイオード１ｃ、第２のトリミング抵抗１ｂに接続されたダイオード１ｄを第２のダイオード１ｄとする。   Diodes 1c and 1d are connected in series to the first trimming resistor 1a and the second trimming resistor 1b, respectively. Here, the diode 1c connected to the first trimming resistor 1a is referred to as a first diode 1c, and the diode 1d connected to the second trimming resistor 1b is referred to as a second diode 1d.

具体的に、第１のトリミング抵抗１ａの一端側は外部回路接続用リードフレーム３ｅに接続され、他端側は第１のダイオード１ｃのアノードに接続され、第１のダイオード１ｃのカソードはゲート接続用リードフレーム３ａに接続されている。   Specifically, one end of the first trimming resistor 1a is connected to the external circuit connecting lead frame 3e, the other end is connected to the anode of the first diode 1c, and the cathode of the first diode 1c is connected to the gate. The lead frame 3a is connected.

一方、第２のトリミング抵抗１ｂの一端側は外部回路接続用リードフレーム３ｅに接続され、他端側は第２のダイオード１ｄのカソードに接続され、第２のダイオード１ｄのアノードはゲート接続用リードフレーム３ａに接続されている。   On the other hand, one end of the second trimming resistor 1b is connected to the external circuit connecting lead frame 3e, the other end is connected to the cathode of the second diode 1d, and the anode of the second diode 1d is connected to the gate connecting lead. It is connected to the frame 3a.

このように、第１のトリミング抵抗１ａおよびこれに直列接続された第１のダイオード１ｃの組と、第２のトリミング抵抗１ｂおよびこれに直列接続された第２のダイオード１ｄの組とは、外部回路接続用リードフレーム３ｅとゲート接続用リードフレーム３ａ（つまりゲート端子１０ａ）との間にて並列に接続されている。   As described above, the first trimming resistor 1a and the set of the first diode 1c connected in series with the first trimming resistor 1a and the set of the second trimming resistor 1b and the second diode 1d connected in series with the first trimming resistor 1a The lead frame 3e for circuit connection and the lead frame 3a for gate connection (that is, the gate terminal 10a) are connected in parallel.

そして、第１のダイオード１ｃと第２のダイオード１ｄとでは、外部回路接続用リードフレーム３ｅからゲート接続用リードフレーム３ａ（つまりゲート端子１０ａ）に向かう方向において極性が反対とされている。   The first diode 1c and the second diode 1d have opposite polarities in the direction from the external circuit connecting lead frame 3e toward the gate connecting lead frame 3a (that is, the gate terminal 10a).

この場合、上記オン時では、ドライブ回路３０からの電流は、外部回路接続用リードフレーム３ｅから第１のトリミング抵抗１ａ、第１のダイオード１ｃを通ってゲート端子１０ａに流れるが、第２のトリミング抵抗１ｂ、第２のダイオード１ｄの方には流れない。一方、上記オフ時には、第１のトリミング抵抗１ａ、第１のダイオード１ｃには電流が流れずに、第２のトリミング抵抗１ｂ、第２のダイオード１ｄの方に流れる。   In this case, at the time of the on-state, the current from the drive circuit 30 flows from the external circuit connecting lead frame 3e to the gate terminal 10a through the first trimming resistor 1a and the first diode 1c. It does not flow toward the resistor 1b and the second diode 1d. On the other hand, at the time of OFF, current does not flow through the first trimming resistor 1a and the first diode 1c, but flows toward the second trimming resistor 1b and the second diode 1d.

また、上述したが、このような損失補正部１は、図１および図３に示されるように、上記外部回路接続用リードフレーム３ｅとこれに隣り合うゲート接続用リードフレーム３ａとの間に橋渡しされ、これら互いに隣り合って配置された両リードフレーム３ａ、３ｅを電気的に接続している。   In addition, as described above, such a loss correction unit 1 has a bridge between the external circuit connection lead frame 3e and the gate connection lead frame 3a adjacent thereto, as shown in FIGS. The two lead frames 3a and 3e arranged next to each other are electrically connected.

具体的には、損失補正部１は、たとえばトリミング抵抗１ａ、１ｂおよびダイオード１ｃ、１ｄを絶縁性のセラミック基板上に形成して互いに電気的に接続したモジュールよりなる。   Specifically, the loss correction unit 1 includes a module in which trimming resistors 1a and 1b and diodes 1c and 1d are formed on an insulating ceramic substrate and electrically connected to each other.

そして、このモジュールを、図３に示されるように、導電性のバンプやはんだ、接着剤などよりなる導電性接続部材４０を介して、当該両リードフレーム３ａ、３ｅに電気的に接続することで、損失補正部１の設置が行われている。   Then, as shown in FIG. 3, this module is electrically connected to both the lead frames 3a and 3e through a conductive connection member 40 made of conductive bumps, solder, adhesive, or the like. The loss correction unit 1 is installed.

このように、本実施形態によれば、接続部である外部回路接続用リードフレーム３ｅとゲート接続用リードフレーム３ａとの間にトリミング抵抗１ａ、１ｂを設けることで、半導体装置１００は、当該接続部３ｅとゲート端子１０ａとの間にトリミング抵抗１ａ、１ｂを内蔵するものとされている。   As described above, according to the present embodiment, the trimming resistors 1a and 1b are provided between the external circuit connecting lead frame 3e and the gate connecting lead frame 3a, which are connecting portions, so that the semiconductor device 100 can perform the connection. Trimming resistors 1a and 1b are built in between the portion 3e and the gate terminal 10a.

そして、このトリミング抵抗１ａ、１ｂはスイッチ素子であるＩＧＢＴ１０のスイッチング損失のバラツキを吸収するようにトリミングされたものにできる。そのため、ドライブ回路３０側の構成の変更、たとえばゲート抵抗３１を変更することなく、半導体装置１００側にて上記閾値電圧バラツキに起因するスイッチング損失バラツキの低減が図れる。   The trimming resistors 1a and 1b can be trimmed so as to absorb variations in switching loss of the IGBT 10 which is a switching element. Therefore, the switching loss variation due to the threshold voltage variation can be reduced on the semiconductor device 100 side without changing the configuration on the drive circuit 30 side, for example, changing the gate resistor 31.

また、本実施形態によれば、上述したように、直列接続されたトリミング抵抗１ａ、１ｂおよびダイオード１ｃ、１ｄよりなる２個の組が、外部回路接続用リードフレーム３ｅとゲート接続用リードフレーム３ａとの間にて並列に接続され、且つ、互いの組のダイオード１ｃ、１ｄ同士が、外部回路接続用リードフレーム３ｅからゲート接続用リードフレーム３ａに向かう方向において極性が反対とされている。   In addition, according to the present embodiment, as described above, two sets of the trimming resistors 1a and 1b and the diodes 1c and 1d connected in series are composed of the external circuit connection lead frame 3e and the gate connection lead frame 3a. Are connected in parallel with each other, and the polarities of the pair of diodes 1c and 1d are opposite in the direction from the external circuit connecting lead frame 3e to the gate connecting lead frame 3a.

それによれば、ＩＧＢＴ１０のゲート端子１０ａに電圧を印加するオン時では、第１のトリミング抵抗１ａによる補正がなされ、電圧を印加しないオフ時では、第２のトリミング抵抗１ｂによる補正がなされる。   According to this, when the voltage is applied to the gate terminal 10a of the IGBT 10, the correction is performed by the first trimming resistor 1a, and when the voltage is not applied, the correction is performed by the second trimming resistor 1b.

そのため、第１のトリミング抵抗１ａと第２のトリミング抵抗１ｂとで互いの抵抗値を異ならせれば、当該電圧のオンとオフとでトリミング抵抗の抵抗値を異ならせることができ、当該オン時とオフ時とを分けた精密な補正を行うことが可能となる。   Therefore, if the resistance values of the first trimming resistor 1a and the second trimming resistor 1b are made different from each other, the resistance value of the trimming resistor can be made different depending on whether the voltage is on or off. It is possible to perform a precise correction that is separated from the off time.

なお、上記図１における互いの組のダイオード１ｃ、１ｄの向きを、当該図１の向きとは反対にして、オンとオフとで電流の流れる抵抗を図１とは逆にしてもよい。つまり、オン時では、第２のトリミング抵抗１ｂによる補正がなされ、オフ時では第１のトリミング抵抗１ａによる補正がなされるようにしてもよい。   In addition, the direction of the pair of diodes 1c and 1d in FIG. 1 may be opposite to the direction of FIG. 1, and the resistance of current flow between on and off may be opposite to that in FIG. That is, the correction by the second trimming resistor 1b may be performed at the time of on, and the correction by the first trimming resistor 1a may be performed at the time of off.

次に、本実施形態の半導体装置１００の製造方法について述べる。まず、チップ搭載用リードフレーム３ｃに、はんだ等のダイボンド材を介して半導体チップ２を搭載し、接続用リードフレーム３ａ、３ｄと半導体チップ２との間でワイヤボンディングを行う。   Next, a method for manufacturing the semiconductor device 100 of this embodiment will be described. First, the semiconductor chip 2 is mounted on the chip mounting lead frame 3c via a die bonding material such as solder, and wire bonding is performed between the connecting lead frames 3a and 3d and the semiconductor chip 2.

一方で、ゲート接続用リードフレーム３ａと外部回路接続用リードフレーム３ｅとの間に、損失補正部１を橋渡すように搭載する。その後、上記図示しないリードフレームを用い、チップ搭載用リードフレーム３ｃとともに、半導体チップ２を挟み込む
こうして、上記両リードフレーム３ａと３ｅとの間に、トリミング抵抗１ａ、１ｂを含む損失補正部１が設けられ、トリミング抵抗１ａ、１ｂを介して両リードフレーム３ａと３ｅとが電気的に接続される。 On the other hand, the loss correction unit 1 is mounted so as to bridge between the gate connection lead frame 3a and the external circuit connection lead frame 3e. Thereafter, the lead frame (not shown) is used to sandwich the semiconductor chip 2 together with the chip mounting lead frame 3c. Thus, the loss correction unit 1 including the trimming resistors 1a and 1b is provided between the lead frames 3a and 3e. The lead frames 3a and 3e are electrically connected through the trimming resistors 1a and 1b.

その後、ＩＧＢＴ１０の閾値電圧を測定し、求められた値に基づいて、トリミング抵抗１ａ、１ｂをトリミングし、抵抗値を調整する。たとえば、当該閾値電圧が大きい方にばらつくときにはトリミング抵抗１ａ、１ｂの抵抗値を小さくし、当該閾値電圧が小さい方にばらつくときには、トリミング抵抗１ａ、１ｂの抵抗値を大きくするように、トリミングを行う。   Thereafter, the threshold voltage of the IGBT 10 is measured, and the trimming resistors 1a and 1b are trimmed based on the obtained value to adjust the resistance value. For example, trimming is performed so that the resistance values of the trimming resistors 1a and 1b are reduced when the threshold voltage is larger and the resistance values of the trimming resistors 1a and 1b are larger when the threshold voltage is smaller. .

このようにすることで、ＩＧＢＴ１０のスイッチング損失のバラツキを補正する。その後、このものを、金型成形法などによってモールド樹脂５で封止することにより、本実施形態の半導体装置１００ができあがる。   By doing so, the variation in switching loss of the IGBT 10 is corrected. Thereafter, this is sealed with a mold resin 5 by a mold forming method or the like, whereby the semiconductor device 100 of this embodiment is completed.

以上のように、本実施形態によれば、スイッチ素子であるＩＧＢＴ１０の閾値電圧バラツキに伴って、スイッチング損失にバラツキが生じても、各素子に対応して補正されたトリミング抵抗１ａ、１ｂが備えてあるので、ドライブ回路３０側からみれば、どの半導体装置１００もスイッチング損失バラツキの小さいものとみなせるとともに、システム全体からみても半導体装置１００の損失バラツキが小さくなり使いやすい。また、当該損失バラツキが小さいので当該損失の冗長分を考慮する必要がなくなるので、スイッチ素子の小型化も実現することができ、コストダウンにつながる。   As described above, according to the present embodiment, the trimming resistors 1a and 1b that are corrected corresponding to each element are provided even if the switching loss varies due to the threshold voltage variation of the IGBT 10 that is the switching element. Therefore, any semiconductor device 100 can be regarded as having a small switching loss variation from the drive circuit 30 side, and the loss variation of the semiconductor device 100 is also small and easy to use from the whole system. In addition, since the loss variation is small, it is not necessary to consider the redundancy of the loss, so that the switch element can be downsized, leading to cost reduction.

（第２実施形態）
本発明の第２実施形態では、上記損失補正部１の変形例を示す。図４（ａ）、（ｂ）、（ｃ）は、損失補正部１の種々の変形例を示す図であり、これらは上記第１実施形態の損失補正部１に置き換えて適用できるものである。 (Second Embodiment)
In the second embodiment of the present invention, a modification of the loss correction unit 1 is shown. 4A, 4B, and 4C are diagrams showing various modifications of the loss correction unit 1, which can be applied in place of the loss correction unit 1 of the first embodiment. .

上記図１では、損失補正部１は、トリミング抵抗１ａ、１ｂとこれに直列接続されたダイオード１ｃ、１ｄより構成されたが、図４（ａ）の例のように、トリミング抵抗１ａのみよりなる損失補正部１であってもよい。この場合も、上記同様に、トリミングによる補正を行うことにより、上記オン・オフ時におけるスイッチング損失のバラツキを低減することができる。   In FIG. 1, the loss correction unit 1 includes the trimming resistors 1 a and 1 b and the diodes 1 c and 1 d connected in series to the trimming resistors 1 a and 1 b, but includes only the trimming resistor 1 a as in the example of FIG. The loss correction unit 1 may be used. Also in this case, variation in switching loss at the time of on / off can be reduced by performing correction by trimming as described above.

図４（ｂ）、（ｃ）に示される例では、損失補正部１は、外部回路接続用リードフレーム３ｅとゲート接続用リードフレーム３ａとの間で直列に接続されたトリミング抵抗１ａおよびダイオード１ｃの１組と、両リードフレーム３ａ、３ｅ間を短絡する短絡配線１ｅとが並列に接続されてなる。なお、図４（ｂ）、（ｃ）に示されるように、短絡配線１ｅには、ダイオードが設けられている。   In the example shown in FIGS. 4B and 4C, the loss correction unit 1 includes a trimming resistor 1a and a diode 1c connected in series between the external circuit connecting lead frame 3e and the gate connecting lead frame 3a. And a short-circuit wiring 1e for short-circuiting between both lead frames 3a and 3e are connected in parallel. As shown in FIGS. 4B and 4C, the short-circuit wiring 1e is provided with a diode.

ここで、図４（ｂ）では、トリミング抵抗１ａの一端側は外部回路接続用リードフレーム３ｅに接続され、他端側はダイオード１ｃのアノードに接続され、ダイオード１ｃのカソードはゲート接続用リードフレーム３ａに接続されている。そのため、この例では、上記オン時のみトリミング抵抗１ａによる補正が可能とされている。   4B, one end of the trimming resistor 1a is connected to the external circuit connecting lead frame 3e, the other end is connected to the anode of the diode 1c, and the cathode of the diode 1c is connected to the gate connecting lead frame. 3a is connected. For this reason, in this example, correction by the trimming resistor 1a is possible only at the time of the on-state.

一方、図４（ｃ）では、トリミング抵抗１ｂの一端側は外部回路接続用リードフレーム３ｅに接続され、他端側はダイオード１ｄのカソードに接続され、ダイオード１ｄのアノードはゲート接続用リードフレーム３ａに接続されている。そのため、この例では、上記オフ時のみトリミング抵抗１ｂによる補正が可能とされている。   On the other hand, in FIG. 4C, one end side of the trimming resistor 1b is connected to the external circuit connecting lead frame 3e, the other end side is connected to the cathode of the diode 1d, and the anode of the diode 1d is connected to the gate connecting lead frame 3a. It is connected to the. For this reason, in this example, correction by the trimming resistor 1b is possible only at the off time.

なお、これら図４（ａ）〜（ｃ）に示される各例についても、上記同様に、たとえばトリミング抵抗１ａ、１ｂおよびダイオード１ｃ、１ｄを絶縁性のセラミック基板上に形成してモジュール化し、このモジュール化された損失補正部１を、当該両リードフレーム３ａ、３ｅに電気的に接続すればよい。   In each of the examples shown in FIGS. 4A to 4C, the trimming resistors 1a and 1b and the diodes 1c and 1d are formed on an insulating ceramic substrate in the same manner as described above, and are modularized. The modularized loss correction unit 1 may be electrically connected to both the lead frames 3a and 3e.

（第３実施形態）
上記第１実施形態では、半導体装置を製造するにあたって、半導体チップ２の搭載、ワイヤボンディング、損失補正部１の設置を行い、次に、トリミングによるトリミング抵抗１ａ、１ｂの抵抗値調整を行い、その後、モールド樹脂５による封止を行っていたが、損失補正部１の設置およびトリミングは、モールド後に行ってもよい。 (Third embodiment)
In the first embodiment, in manufacturing the semiconductor device, the semiconductor chip 2 is mounted, the wire bonding, and the loss correction unit 1 are performed, then the trimming resistors 1a and 1b are adjusted by trimming, and then the resistance value is adjusted. Although the sealing with the mold resin 5 is performed, the loss correction unit 1 may be installed and trimmed after the molding.

本発明の第３実施形態は、半導体チップ２の搭載、ワイヤボンディング、モールドを行った後、損失補正部１の設置およびトリミングを行って、半導体装置を製造する例を示すものである。   The third embodiment of the present invention shows an example in which a semiconductor device is manufactured by mounting and trimming the loss correction unit 1 after mounting the semiconductor chip 2, wire bonding, and molding.

図５において（ａ）は本実施形態の半導体装置の概略平面図、（ｂ）は（ａ）中の一点鎖線Ｂ−Ｂに沿った断面のうち損失補正部１近傍の概略断面図である。   5A is a schematic plan view of the semiconductor device of the present embodiment, and FIG. 5B is a schematic cross-sectional view in the vicinity of the loss correction unit 1 in a cross section taken along the dashed line BB in FIG.

図５に示される例では、上記同様に、半導体チップ２の搭載、ワイヤボンディングを行った後、損失補正部１を接続する両接続用リードフレーム３ａ、３ｅの部分が露出するように、モールド樹脂５による封止を行う。   In the example shown in FIG. 5, as described above, after mounting the semiconductor chip 2 and performing wire bonding, the mold resin is so exposed that the portions of the two lead frames 3 a and 3 e for connecting the loss correction unit 1 are exposed. Sealing with 5 is performed.

ここでは、上記第１実施形態の半導体装置に対して、モールド樹脂５の一部を切り欠きし、この切り欠き部にて損失補正部１を露出させた構成としている。そのため、損失補正部１は、モールド樹脂５の平面形状の内側に位置するものされている。なお、このようなモールド樹脂５の成形は、モールド金型の形状を変更する等により容易に行える。   Here, with respect to the semiconductor device of the first embodiment, a part of the mold resin 5 is notched, and the loss correcting portion 1 is exposed at the notched portion. Therefore, the loss correction unit 1 is located inside the planar shape of the mold resin 5. The molding resin 5 can be easily formed by changing the shape of the mold.

このモールド後に、図５に示されるように、たとえば導電性接続部材４０を介して、外部回路接続用リードフレーム３ｅとゲート接続用リードフレーム３ａとに、損失補正部１を接続する。その後、損失補正部１のトリミング抵抗をトリミングし、上記同様の補正を行うことで、半導体装置ができあがる。この場合、損失補正部１はモールド樹脂５より露出した構成となる。   After the molding, as shown in FIG. 5, the loss correction unit 1 is connected to the external circuit connecting lead frame 3e and the gate connecting lead frame 3a through, for example, a conductive connecting member 40. Thereafter, the trimming resistor of the loss correction unit 1 is trimmed and the same correction as described above is performed to complete the semiconductor device. In this case, the loss correction unit 1 is exposed from the mold resin 5.

このように、本実施形態の製造方法によっても、接続部３ｅとゲート端子１０ａとの間すなわち上記両接続用リードフレーム３ａ、３ｅの間に、トリミング抵抗１ａ、１ｂを設け、これを介して当該両リードフレーム３ａ、３ｅを電気的に接続した後、ＩＧＢＴ１０のスイッチング損失のバラツキを補正するように、トリミング抵抗をトリミングするため、ドライブ回路３０側の構成を変更することなく、半導体装置側にてスイッチング損失のバラツキの低減が図れる。   As described above, also by the manufacturing method of the present embodiment, the trimming resistors 1a and 1b are provided between the connection portion 3e and the gate terminal 10a, that is, between the connection lead frames 3a and 3e, and the trimming resistors 1a and 1b are interposed therebetween. After the lead frames 3a and 3e are electrically connected, the trimming resistor is trimmed so as to correct the variation of the switching loss of the IGBT 10, so that the configuration on the drive circuit 30 side is not changed, and the semiconductor device side The variation in switching loss can be reduced.

図６は、本実施形態の他の例としての半導体装置の概略平面構成を示す図である。上記図５の例では、モールド樹脂５の切り欠き部にて損失補正部１を露出させることで、損失補正部１をモールド樹脂５の平面形状の内側に位置させたが、図６に示される例では、損失補正部１を、モールド樹脂５の平面形状の外側に突出させて配置している。   FIG. 6 is a diagram showing a schematic planar configuration of a semiconductor device as another example of the present embodiment. In the example of FIG. 5 described above, the loss correction unit 1 is positioned at the inside of the planar shape of the mold resin 5 by exposing the loss correction unit 1 at the notch of the mold resin 5. In the example, the loss correction unit 1 is disposed so as to protrude outside the planar shape of the mold resin 5.

この場合、ゲート接続用リードフレーム３ａについてもモールド樹脂５より突出するアウターリードを構成し、外部回路接続用リードフレーム３ｅおよびゲート接続用リードフレーム３ａの両者のアウターリードに、損失補正部１を接続するようにしている。そのため、この例においても、モールド後に、トリミング抵抗の配置およびトリミングを行うという本実施形態の製造方法を適用することができる。   In this case, the lead frame 3a for gate connection also constitutes an outer lead protruding from the mold resin 5, and the loss correction unit 1 is connected to the outer leads of both the lead frame 3e for external circuit connection and the lead frame 3a for gate connection. Like to do. Therefore, also in this example, the manufacturing method of this embodiment in which trimming resistors are arranged and trimmed after molding can be applied.

（他の実施形態）
なお、上記各実施形態では、スイッチ素子１０は、ゲート端子１０ａを制御端子とし、コレクタ端子１０ｂを第１の端子、エミッタ端子１０ｃを第２の端子とするＩＧＢＴ１０であったが、これに限定されるものではない。 (Other embodiments)
In each of the above embodiments, the switch element 10 is the IGBT 10 having the gate terminal 10a as the control terminal, the collector terminal 10b as the first terminal, and the emitter terminal 10c as the second terminal, but is not limited thereto. It is not something.

スイッチ素子１０は、制御端子に印加される電圧に応じて第１の端子から第２の端子に電流を流すようにしたものであればよく、たとえば、ベース端子を制御端子とし、コレクタ端子を第１の端子、エミッタ端子を第２の端子とするバイポーラトランジスタなどでもよい。   The switch element 10 only needs to allow current to flow from the first terminal to the second terminal in accordance with the voltage applied to the control terminal. For example, the base terminal is the control terminal and the collector terminal is the first terminal. A bipolar transistor having a first terminal and an emitter terminal as a second terminal may be used.

また、スイッチ素子の制御端子と外部回路とを電気的に接続する接続部や、スイッチ素子の各端子としては、上記したリードフレームに限定されるものではなく、適宜変更が可能である。たとえば、接続部としてはフレキシブル配線などであってもよい。   Further, the connection part for electrically connecting the control terminal of the switch element and the external circuit and each terminal of the switch element are not limited to the above-described lead frame, and can be appropriately changed. For example, the connecting portion may be flexible wiring.

また、損失補正部１としては、少なくともトリミング抵抗を備えるものであればよく、トリミング抵抗やダイオードの接続構成等については、上記各実施形態に限定されるものではない。また、半導体装置としては、モールド樹脂５で封止されないもの、たとえば上記図１においてモールド樹脂５を省略した構成であってもよい。   The loss correction unit 1 only needs to have at least a trimming resistor, and the connection configuration of the trimming resistor and the diode is not limited to the above embodiments. Moreover, as a semiconductor device, the structure which is not sealed with the mold resin 5, for example, the structure which abbreviate | omitted the mold resin 5 in the said FIG. 1 may be sufficient.

１ 損失補正部
１ａ 第１のトリミング抵抗
１ｂ 第２のトリミング抵抗
１ｃ 第１のダイオード
１ｄ 第２のダイオード
３ａ 制御端子としてのゲート接続用リードフレーム
３ｂ 第１の端子としてのコレクタ端子
３ｃ 第２の端子としてのエミッタ端子であるチップ搭載用リードフレーム
３ｅ 接続部としての外部回路接続用リードフレーム
１０ スイッチ素子としてのＩＧＢＴ
３０ 外部回路としてのドライブ回路 DESCRIPTION OF SYMBOLS 1 Loss correction part 1a 1st trimming resistor 1b 2nd trimming resistor 1c 1st diode 1d 2nd diode 3a Gate connection lead frame as control terminal 3b Collector terminal 3c 2nd terminal as 1st terminal Lead frame for chip mounting as emitter terminal 3e Lead frame for external circuit connection as connecting portion 10 IGBT as switch element
30 Drive circuit as external circuit

Claims (4)

制御端子（１０ａ）に印加される電圧に応じて第１の端子（１０ｂ）から第２の端子（１０ｃ）に電流を流すようにしたスイッチ素子（１０）と、
前記スイッチ素子（１０）の前記制御端子（１０ａ）と外部とを電気的に接続する接続部（３ｅ）とを備え、
前記接続部（３ｅ）を介して外部回路（３０）から前記スイッチ素子（１０）の前記制御端子（１０ａ）に前記電圧を印加するようにした半導体装置において、
前記接続部（３ｅ）と前記スイッチ素子（１０）の前記制御端子（１０ａ）との間に、前記スイッチ素子（１０）のスイッチング損失のバラツキを補正するトリミング抵抗（１ａ、１ｂ）が設けられていることを特徴とする半導体装置。 A switching element (10) configured to cause a current to flow from the first terminal (10b) to the second terminal (10c) in accordance with a voltage applied to the control terminal (10a);
A connection portion (3e) for electrically connecting the control terminal (10a) of the switch element (10) and the outside;
In the semiconductor device in which the voltage is applied from the external circuit (30) to the control terminal (10a) of the switch element (10) via the connection portion (3e).
Trimming resistors (1a, 1b) for correcting variations in switching loss of the switch element (10) are provided between the connection portion (3e) and the control terminal (10a) of the switch element (10). A semiconductor device characterized by comprising: 前記トリミング抵抗（１ａ、１ｂ）は、それぞれダイオード（１ｃ、１ｄ）が直列に接続された第１のトリミング抵抗（１ａ）と第２のトリミング抵抗（１ｂ）とを備え、
前記第１のトリミング抵抗（１ａ）およびこれに接続された前記ダイオード（１ｃ）と、前記第２のトリミング抵抗（１ｂ）およびこれに接続された前記ダイオード（１ｄ）とは、前記接続部（３ｅ）と前記制御端子（１０ａ）との間にて並列に接続されており、
前記第１のトリミング抵抗（１ａ）に接続された前記ダイオード（１ｃ）と、前記第２のトリミング抵抗（１ｂ）に接続された前記ダイオード（１ｄ）とでは、前記接続部（３ｅ）から前記制御端子（１０ａ）に向かう方向において極性が反対となるように、前記各トリミング抵抗（１ａ、１ｂ）と前記ダイオード（１ｃ、１ｄ）との接続が行われていることを特徴とする請求項１に記載の半導体装置。 The trimming resistors (1a, 1b) each include a first trimming resistor (1a) and a second trimming resistor (1b) each having a diode (1c, 1d) connected in series,
The first trimming resistor (1a) and the diode (1c) connected to the first trimming resistor (1a) and the second trimming resistor (1b) and the diode (1d) connected to the second trimming resistor (1e) ) And the control terminal (10a) in parallel,
The diode (1c) connected to the first trimming resistor (1a) and the diode (1d) connected to the second trimming resistor (1b) are controlled from the connecting portion (3e). The trimming resistors (1a, 1b) and the diodes (1c, 1d) are connected so that the polarities are opposite in the direction toward the terminal (10a). The semiconductor device described. 前記スイッチ素子（１０）の前記制御端子（１０ａ）に電気的に接続された第１のリードフレーム（３ａ）を備え、
前記接続部は、前記外部回路（３０）に電気的に接続され前記第１のリードフレーム（３ａ）に隣り合う第２のリードフレーム（３ｅ）よりなり、
前記トリミング抵抗（１ａ、１ｂ）は、前記第１及び第２のリードフレーム（３ａ、３ｅ）の間に橋渡しされるように設けられ、前記第１及び第２のリードフレーム（３ａ、３ｅ）を電気的に接続していることを特徴とする請求項１または２に記載の半導体装置。 A first lead frame (3a) electrically connected to the control terminal (10a) of the switch element (10);
The connecting portion includes a second lead frame (3e) that is electrically connected to the external circuit (30) and is adjacent to the first lead frame (3a).
The trimming resistors (1a, 1b) are provided so as to be bridged between the first and second lead frames (3a, 3e), and the first and second lead frames (3a, 3e) are connected to each other. The semiconductor device according to claim 1, wherein the semiconductor device is electrically connected. 制御端子（１０ａ）に印加される電圧に応じて第１の端子（１０ｂ）から第２の端子（１０ｃ）に電流を流すようにしたスイッチ素子（１０）と、
前記スイッチ素子（１０）の前記制御端子（１０ａ）と外部とを電気的に接続する接続部（３ｅ）とを備え、
前記接続部（３ｅ）を介して外部回路（３０）から前記スイッチ素子（１０）の前記制御端子（１０ａ）に前記電圧を印加するようにした半導体装置の製造方法において、
前記接続部（３ｅ）と前記スイッチ素子（１０）の前記制御端子（１０ａ）との間に、トリミング抵抗（１ａ、１ｂ）を設け、このトリミング抵抗（１ａ、１ｂ）を介して前記接続部（３ｅ）と前記制御端子（１０ａ）とを電気的に接続した後、
前記スイッチ素子（１０）のスイッチング損失のバラツキを補正するように、前記トリミング抵抗（１ａ、１ｂ）をトリミングすることを特徴とする半導体装置の製造方法。 A switching element (10) configured to cause a current to flow from the first terminal (10b) to the second terminal (10c) in accordance with a voltage applied to the control terminal (10a);
A connection portion (3e) for electrically connecting the control terminal (10a) of the switch element (10) and the outside;
In the method of manufacturing a semiconductor device, the voltage is applied from the external circuit (30) to the control terminal (10a) of the switch element (10) via the connection portion (3e).
A trimming resistor (1a, 1b) is provided between the connection portion (3e) and the control terminal (10a) of the switch element (10), and the connection portion (1a, 1b) is connected to the connection portion (1a, 1b). After electrically connecting 3e) and the control terminal (10a),
A method of manufacturing a semiconductor device, wherein the trimming resistors (1a, 1b) are trimmed so as to correct variations in switching loss of the switch element (10).
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107065997A (en) * 2017-02-09 2017-08-18 上海矽望电子科技有限公司 Trim the control method of power device input resistance
WO2019102519A1 (en) * 2017-11-21 2019-05-31 三菱電機株式会社 Semiconductor module, power conversion device, and moving body
CN111354721A (en) * 2018-12-20 2020-06-30 三菱电机株式会社 Semiconductor device with a plurality of semiconductor chips
JP2020162354A (en) * 2019-03-27 2020-10-01 富士電機株式会社 Manufacturing method for semiconductor module

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235635A (en) * 1994-02-14 1995-09-05 Delco Electron Corp Straight line type dual switch module
JPH10163412A (en) * 1996-12-02 1998-06-19 Fuji Electric Co Ltd Resin-sealed hybrid integrated circuit
JP2000091110A (en) * 1998-09-09 2000-03-31 Toshiba Corp Semiconductor device and its manufacture

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235635A (en) * 1994-02-14 1995-09-05 Delco Electron Corp Straight line type dual switch module
JPH10163412A (en) * 1996-12-02 1998-06-19 Fuji Electric Co Ltd Resin-sealed hybrid integrated circuit
JP2000091110A (en) * 1998-09-09 2000-03-31 Toshiba Corp Semiconductor device and its manufacture

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107065997A (en) * 2017-02-09 2017-08-18 上海矽望电子科技有限公司 Trim the control method of power device input resistance
WO2019102519A1 (en) * 2017-11-21 2019-05-31 三菱電機株式会社 Semiconductor module, power conversion device, and moving body
JPWO2019102519A1 (en) * 2017-11-21 2020-11-19 三菱電機株式会社 Semiconductor modules, power converters, and mobiles
CN111354721A (en) * 2018-12-20 2020-06-30 三菱电机株式会社 Semiconductor device with a plurality of semiconductor chips
JP2020102495A (en) * 2018-12-20 2020-07-02 三菱電機株式会社 Semiconductor device
JP7044049B2 (en) 2018-12-20 2022-03-30 三菱電機株式会社 Semiconductor device
CN111354721B (en) * 2018-12-20 2023-04-25 三菱电机株式会社 Semiconductor device with a semiconductor device having a plurality of semiconductor chips
JP2020162354A (en) * 2019-03-27 2020-10-01 富士電機株式会社 Manufacturing method for semiconductor module
US11145558B2 (en) 2019-03-27 2021-10-12 Fuji Electric Co., Ltd. Manufacturing method of semiconductor module

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