JP2010244933A

JP2010244933A - 画像表示装置

Info

Publication number: JP2010244933A
Application number: JP2009094044A
Authority: JP
Inventors: Norihiro Suzuki; 紀博鈴木
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2009-04-08
Filing date: 2009-04-08
Publication date: 2010-10-28
Also published as: US20100259171A1; US8274225B2

Abstract

【課題】放電電流がゲート配線に流入することを防ぎ、且つ、電子放出特性のばらつきを低減することのできる画像表示装置を提供する。
【解決手段】本発明の画像表示装置は、カソード電極とゲート電極の間に電子放出部を有する複数の電子放出素子と、前記カソード電極に接続されたカソード配線と、前記ゲート電極に接続され、且つ、前記カソード配線よりも高抵抗なゲート配線と、を有する画像表示装置であって、前記カソード配線と前記カソード電極の間には、抵抗値がＲｙの第１抵抗素子と静電容量がＣｙの容量素子とが並列に接続されており、前記ゲート配線と前記ゲート電極の間には、抵抗値がＲｘの第２抵抗素子が接続されており、
｜Ｒｙ／（１＋ｊωＲｙＣｙ）｜＜Ｒｘ、且つ、Ｒｙ＞Ｒｘ
ここで、ωは１００ＭＨｚ
を満たすことを特徴とする。
【選択図】図１

Description

本発明は、画像表示装置に関する。

従来、電子放出素子を利用した電子放出装置の利用形態として、画像表示装置がある。画像表示装置として、例えば、電子源基板（リアプレート）と陽極基板（フェースプレート）を有する平面型の電子線表示パネルがある。リアプレートは、複数の冷陰極電子放出素子を有する。フェースプレートは、複数の電子放出素子にそれぞれ対向する複数の蛍光体と、複数の蛍光体を覆うアノード電極（メタルバック、透明電極）とを有する。電子放出素子とアノード電極の間に電圧を印加することにより、電子放出素子から放出された電子は加速し、蛍光体に衝突する。それにより、蛍光体が発光し、画像が表示される。

また、電子放出素子は、カソード電極、ゲート電極、電子放出部を有する。カソード電極はカソード配線（走査配線）に接続され、ゲート電極は走査配線より高抵抗なゲート配線（信号配線）に接続される。それらの配線をそれぞれ介してカソード電極とゲート電極の間に電圧を印加することにより、電子放出部から電子が放出される。

このような画像表示装置において、各電子放出素子の電子放出特性（電圧に対して放出される電子の量；放出電流Ｉｅ）は均一であることが望ましい。しかしながら、電子放出特性が均一になるように複数の電子放出素子を作製することは困難である。そのため、従来では、カソード電極と走査配線との間に抵抗値の大きな抵抗素子（バラスト抵抗）を接続することにより、電子放出特性のばらつきを低減させていた。

また、上述した画像表示装置においては、高い発光輝度を得るために電子放出素子とアノード電極の間に高電圧が印加される。また、電子放出素子から放出された電子は、蛍光体やアノード電極に到達するまでに発散する。そこで、高解像度の画像表示装置（ディスプレイ）を実現するために、電子放出素子とアノード電極の間の距離は短くされる。

そのため、フェースプレートとリアプレートの間に高電界が形成され、それらの間で不慮の放電が発生する虞がある。そのような放電は、電子放出素子の破壊、カソード電極やゲート電極に電圧を印加するための駆動回路の故障などの原因となる。具体的には、放電による不慮の大電流（放電電流）が駆動回路に流入し、駆動回路が故障する。駆動回路の故障は、走査配線に接続された駆動回路と比較して電源容量が少ない信号配線に接続された駆動回路において発生し易い。また、放電により不慮の大電流（放電電流）が電子放出素子に流入すると、電子放出素子が破壊されるだけでなく、配線抵抗に起因してゲート電極側の電位が上昇する。その結果、信号配線を介して接続されている隣接素子に高電位が印加され、隣接素子の放出電流に影響を与えてしまう。

したがって、カソード電極と走査配線の間にバラスト抵抗を接続しただけでは、不慮の放電により電子放出量のばらつきが生じてしまうという、問題を解決することはできなかった。

放電発生時に生じる上記問題を解決するためには、信号配線のインピーダンスに対して走査配線のインピーダンスを低くすればよい。即ち、放電電流を走査配線に接続された駆動回路側へ流せばよい。具体的には、信号配線とゲート電極の間に抵抗素子Ａを接続すればよく、そのような構成は、例えば、特許文献１に開示されている。

しかしながら、特許文献１には、放電電流が信号配線に流入することを抑制することについて開示されているが、電子放出特性のばらつきを低減することについては開示されていない。なお、特許文献１には、走査配線とカソード電極の間に抵抗素子Ｂを接続することが開示されているが、信号配線に放電電流を流さないために、抵抗素子Ｂの抵抗値は抵抗素子Ａの抵抗値よりも小さく設定されている。そのため、抵抗素子Ｂはバラスト抵抗として十分に機能せず、通常の駆動時に電子放出特性のばらつきを低減することはできない。

また、抵抗素子Ａの抵抗値が抵抗素子Ｂの抵抗値よりも大きいという関係を維持したままで、抵抗素子Ｂの抵抗値をバラスト抵抗としての機能を発現する程度に大きくすると、それに伴い抵抗素子Ａの抵抗値も大きくなる。そのため、電子放出素子を駆動できなくなるという問題が生じてしまう。

特開２００３−１５７７５７号公報

本発明は、上記実情に鑑みてなされたものであって、その目的とするところは、放電電流がゲート配線に流入することを防ぎ、且つ、電子放出特性のばらつきを低減することのできる画像表示装置を提供することにある。

上記課題を解決するために、本発明の画像表示装置は、カソード電極とゲート電極の間に電子放出部を有する複数の電子放出素子と、前記カソード電極に接続されたカソード配線と、前記ゲート電極に接続され、且つ、前記カソード配線よりも高抵抗なゲート配線と、を有する画像表示装置であって、前記カソード配線と前記カソード電極の間には、抵抗値がＲｙの第１抵抗素子と静電容量がＣｙの容量素子とが並列に接続されており、前記ゲート配線と前記ゲート電極の間には、抵抗値がＲｘの第２抵抗素子が接続されており、
｜Ｒｙ／（１＋ｊωＲｙＣｙ）｜＜Ｒｘ、且つ、Ｒｙ＞Ｒｘ
ここで、ωは１００ＭＨｚ
を満たすことを特徴とする。

本発明によれば、放電電流がゲート配線に流入することを防ぎ、且つ、電子放出特性のばらつきを低減することのできる画像表示装置を提供することができる。

本実施形態に係るリアプレート上の素子構造の等価回路の概略図。図１の回路構成を実現するための形態の一例を示す上面図。図２の断面図。本実施形態に係る画像表示装置の概略構成図。不慮の放電が発生した場合の放電電流の変化を示す図。

以下、本実施形態に係る画像表示装置について説明する。本実施形態に係る画像表示装置は、リアプレート上の電子放出素子から放出された電子をフェースプレート上の蛍光体に照射させる。それにより、蛍光体を発光させ、画像を表示させる。電子放出素子は、例えば、電界放出型素子、ＭＩＭ型素子、表面伝導型放出素子などである。以下、表面伝導
型放出素子を用いた場合について説明する。

図４に本実施形態に係る画像表示装置の一例として、電子線表示パネルの概略構成図を示す。図４において、符号２０１は電子源基板（リアプレート）、符号２１２は陽極（アノード）基板（フェースプレート）、符号２０５は外枠である。リアプレート２０１の縁部分、フェースプレート２１２の縁部分は、それぞれ、外枠２０５に固定されており、リアプレート２０１、フェースプレート２１２、外枠２０５により外囲器２１３が構成されている。また、外囲器２１３内は真空に維持される。

リアプレート２０１は、カソード配線２０２（走査配線）、ゲート配線２０３（信号配線）、複数の電子放出素子２０４を有する。電子放出素子２０４は、カソード電極、ゲート電極、カソード電極とゲート電極の間に位置する電子放出部を有する。カソード配線２０２とゲート配線２０３は、電子放出素子２０４の素子電極に接続される導電性の配線である。具体的には、カソード配線２０２は、カソード電極に接続され、ゲート配線２０３はゲート電極に接続される。カソード配線２０２は走査駆動回路に繋がる端子Ｄｙ（ｎ）（ｎは任意の数）にも接続される。ゲート配線２０３は信号駆動回路に繋がる端子Ｄｘ（ｍ）（ｍは任意の数）にも接続される。

また、カソード配線２０２とゲート配線２０３の交点には、それらの配線間を電気的に絶縁するための配線間絶縁層（不図示）が設けられている。なお、本実施形態では、カソード配線２０２とゲート配線２０３は複数の電子放出素子２０４にマトリックス配線されているものとする。

フェースプレート２１２は、ガラス基板２１１、ブラックマトリックス２１０、短冊状の透明電極２０９、複数の蛍光体（発光体；蛍光膜）２０８、メタルバック（アノード電極）２０７を有する。複数の蛍光体２０８は、それぞれ、複数の電子放出素子に対向するように配列されている。メタルバック２０７は複数の蛍光体２０８を覆うように設けられている。

メタルバック２０７は、電子放出素子２０４から放出された電子（放出電子）を加速させるために設けられる。具体的には、電子放出素子２０４とメタルバック２０７の間に電圧（アノード電圧）を印加することにより、放出電子を加速させ、蛍光体２０８に衝突させる。それにより、蛍光体２０８が発光し、画像が表示される。なお、より高い輝度の輝点を得るために、電子放出素子２０４に対しメタルバック２０７の電位が高電位になるように、それらの間には高電圧Ｈｖが印加される。また、電子放出素子２０４とメタルバック２０７の間に印加する電圧は、蛍光体２０８の特性にもよるが、数百Ｖから数十ｋＶ程度である。そのため、リアプレート２０１とフェースプレート２１２間の距離ｄは、真空の絶縁破壊（すなわち放電）が生じないように、百μｍから数ｍｍ程度に設定されるのが一般的である。

このような画像表示装置では、カソード配線２０２とゲート配線２０３に所定の電圧を印加することで、電子放出素子２０４が選択的に駆動される。具体的には、電圧が印加されたカソード配線２０２とゲート配線２０３の交点に位置する電子放出素子２０４から電子が放出される。そして、放出された電子を電子を放出した電子放出素子２０４に対向する蛍光体２０８に照射させ、所定の位置に輝点を得る。なお、輝度の階調性は、印加する電圧のパルス幅により制御してもよいし、印加する電圧の大きさ（振幅）により制御してもよいし、それらの両方を組み合わせて制御してもよい。また、本実施形態では、複数の電子放出素子を線順次駆動するものとする。

本実施形態では、電子放出素子に対して素子抵抗よりも十分に大きい抵抗値を有する抵
抗素子（バラスト抵抗）を直列に接続する。電子は低電位側から素子に流れ込むため、バラスト抵抗は電子放出素子の低電位側（カソード配線とカソード電極との間）に接続される。それにより、素子抵抗のばらつきを見かけ上小さくすることができ、放出電流量（電子放出特性）を均一にすることができる。

しかしながら、単にバラスト抵抗を接続しただけでは、（アノード電圧の急激な上昇、製造時の異物の付着などによる）不慮の放電（異常放電）が発生した際に次のような問題がある。即ち、素子のカソード配線側に抵抗値の大きなバラスト抵抗が接続されていると、放電電流は、ゲート配線側に多く流れる。その結果、信号駆動回路の破壊をまねく虞がある。また、一般にＲ，Ｇ，Ｂの３色の蛍光体はゲート配線が並ぶ方向に配列される。よって、空間的な問題から、ゲート配線は、カソード配線に比べ幅が狭くなりカソード配線に比べ高抵抗になってしまう。そのため、放電電流がゲート配線に流れると、その配線抵抗に起因してゲート配線の電位が大きく上昇する。その結果、このゲート配線を介して接続されている隣接素子に高電位が印加され、隣接素子の電子放出特性の劣化をまねく虞がある。

一方、複数の電子放出素子を線順次駆動した場合に、走査駆動回路へは一方向（行方向または列方向）に並ぶ電子放出素子の素子電流が一度に流入する。そのため、走査駆動回路は信号駆動回路に比べ電源容量が大きくされるのが一般的である。したがって、放電電流を走査駆動回路へ流すことにより、信号駆動回路へ放電電流を流すよりも駆動回路の故障を低減させることができる。また、カソード配線の抵抗値はゲート配線に比べ小さくできるため、放電電流をカソード配線へ支配的に流すことで、上述したような劣化を抑制することができる。

そこで、本実施形態では、通常駆動時にはバラスト抵抗により複数の電子放出素子の電子放出特性の均一化を図り、不慮の放電が発生した場合には、放電電流をカソード配線、走査駆動回路へ流す。以下、それを実現するための構成について詳しく説明する。

リアプレート上の素子構造の等価回路の概略図を図１に示す。図１に示すように、カソード配線とカソード電極の間には、抵抗値がＲｙの第１抵抗素子と静電容量がＣｙの容量素子とが並列に接続されている。また、ゲート配線とゲート電極の間には、抵抗値がＲｘの第２抵抗素子が接続されている。

カソード配線側にバラスト抵抗を設けるため、ＲｘとＲｙは、
Ｒｙ＞Ｒｘ（式１）
を満たすように設定される。
更に、放電電流等の高周波の電流が流れた場合に、ゲート配線側よりもカソード配線側のインピーダンスの方が小さくなるように、Ｒｘ，Ｒｙ，Ｃｙが設定される。具体的には、
｜Ｒｙ／（１＋ｊωＲｙＣｙ）｜＜Ｒｘ（式２）
を満たすようにＲｘ，Ｒｙ，Ｃｙが設定される（周波数ωは放電電流等の周波数）。言い換えると、電子放出素子のカソード配線側には、第１抵抗素子（Ｒｙ）と容量素子（Ｃｙ）からなるＲＣ並列回路が接続され、ゲート配線側には、放電電流等の高周波電流に対するインピーダンスがＲＣ並列回路よりも大きい第２抵抗素子（Ｒｘ）が接続される。
なお、式２の左辺は抵抗素子と容量素子の並列回路（ＲＣ並列回路）のインピーダンスを計算するための一般的な式である。また、Ｒｘは、信号駆動回路の保護のため、５００Ω以上が望ましく、Ｒｙは、放出電流Ｉｅの変動を抑制するため（即ち、バラスト抵抗として機能させるため）、１ＭΩ〜１ＧΩ程度が望ましい。例えば、Ｒｘ＝５００Ωのとき、Ｃｙは０．３ｐＦ以上であることが好ましい。但し、Ｃｙが大きくなるとカソード配線及びゲート配線の駆動波形に悪影響を及ぼすため、Ｃｙは数百ｆＦの大きさであることが
好ましい。

なお、本発明者等は、鋭意検討した結果、上述した画像表示装置において不慮の放電が生じる場合に、図５のような放電電流が観測されることを確認した。図５の縦軸は放電電流の値、横軸は時間である。図５に示すように、放電電流は、放電発生から２．５ｎｓｅｃ程度まで急峻に増加して最大値を示し、その後２．５ｎｓｅｃ（放電発生から５ｎｓｅｃ）程度までの間で急激に減衰し、その後はなだらかに減少していく。したがって、放電電流は１００ＭＨｚかそれ以上の周波数を有している。そのため、少なくとも周波数ωが１００ＭＨｚのときに、｜Ｒｙ／（１＋ｊωＲｙＣｙ）｜＜Ｒｘを満たせばよい。それにより、放電発生時にカソード配線側のインピーダンス（抵抗値）をゲート配線側よりも小さくでき、放電電流をカソード配線（走査駆動回路）に支配的に流すことができる。即ち、放電電流がゲート配線に流入することを抑制できる。一方、通常駆動時に素子に流れる電流のような低周波（例えば数ＭＨｚ）の電流は、容量素子ではなく主に第１抵抗素子を介して流れる。したがって、通常駆動時のカソード配線側のインピーダンス（抵抗値）は実質的にＲｙとなり、バラスト抵抗として十分に機能する。これにより、電子放出特性のばらつきを低減することができる。

次に、図２，３を用いて上述した回路構成を実現するための形態の一例について説明する。図２は上述した回路構成を実現するための形態の一例を示す上面図（フェースプレート側から見た図）である。図３は図２の一点鎖線Ａ−Ａ’を通り表示面（画像が表示される面）に垂直な平面によって得られる断面図である。

まず、ガラス基板上にカソード配線１０１及びゲート配線１０２が形成される。カソード配線１０１とゲート配線１０２は互いに電気的に絶縁されており、それぞれ、走査駆動回路に繋がる端子Ｄｙ（ｎ）、信号駆動回路に繋がる端子Ｄｘ（ｍ）に接続される。

抵抗素子１０３は、導電性薄膜をパターニングすることにより形成される。抵抗素子１０３は図１における第２抵抗素子に対応する。抵抗素子１０３は電極１０４を介して電子放出素子１０５に電気的に接続される。

電極１０７、抵抗素子１０６、電極１０８は、順に積層されている。抵抗素子（第１抵抗素子）１０６は電極１０７を介して電子放出素子１０５に電気的に接続される。また、図２，３の例では、抵抗素子１０６を電極１０７と電極１０８で挟むことにより容量素子を実現している。なお、図２，３に示す電極１０４、電極１０７及び電極１０８の材料は、抵抗素子１０３と同一であってもよいし、それぞれ異なっていてもよい。

なお、図２，３の例では、電子放出素子とＲＣ並列回路を１対１とした。しかし、合成インピーダンスが式２の関係を満たせば、複数の電子放出素子に対して１つのＲＣ並列回路を設けてもよいし、逆に１つの電子放出素子に対して複数のＲＣ並列回路を設けてもよい。また、容量素子の実現方法は、図２，３の例と異なるものであってもよい。例えば、ガラス基板上に電極１０７，１０８を対抗配置させ、それらに挟まれるように所定の誘電率を有する材料（例えば、抵抗素子１０６）を設けたような、平面的な構成で実現しても良い。

＜実施例＞
以下、本実施形態に係る画像表示装置の具体的な実施例について説明する。なお、本実施例では、図２，３に示すような構成の具体的な例について詳しく説明し、フェースプレートの構成などについては説明を省略する。

まず、ガラス基板上にカソード配線１０１及びゲート配線１０２を形成した。本実施例
では、カソード配線１０１は銀ペーストを用いた印刷法により形成した。ゲート配線１０２はフォトリソグラフィ法とスパッタ法を用いてＴａＮ薄膜上にＣｕ薄膜を積層することにより形成した。カソード配線１０１とゲート配線１０２の抵抗値は、それぞれ、５Ω、３００Ωとした。なお、図示していないが、カソード配線１０１とゲート配線１０２はＳｉＯ_２薄膜を用いて電気的に絶縁した。また、カソード配線１０１とゲート配線１０２は、それぞれ、走査駆動回路に繋がる端子Ｄｙ（ｎ）、信号駆動回路に繋がる端子Ｄｘ（ｍ）に接続させた。

電子放出素子１０５はインクジェット法により作製した。本実施例では電子放出素子１０５を６個配置した。なお、電子放出特性（放出電流Ｉｅ）の均一性を確認するために、電子放出素子１０５を多数配置するのが望ましいが、電子放出素子１０５は１つであってもよい。また、電子放出素子の作製方法は、例えば、特許第３１９９６８２号公報に開示されているため、説明は省略する。本実施例では当該特許文献に開示の方法と同様の方法で電子放出素子１０５を作製した。

抵抗素子１０３は導電性薄膜としてＴａＮをフォトリソグラフィ法と蒸着法を用いてパターニングすることにより形成した。抵抗素子１０３は電極１０４を介して電子放出素子１０５に電気的に接続させた。抵抗素子１０３の抵抗値Ｒｘは５０ｋΩとした。なお、本実施例では電極１０４、電極１０７、電極１０８を抵抗素子１０３と同一材料にて作製した。電極１０７と電極１０８の寸法はＸ（横）方向に２０μｍ、Ｙ（縦）方向に４０μｍとし、両電極間隔を１μｍとした。

抵抗素子１０６は電極１０７を介して電子放出素子１０５に接続するように形成した。本実施例では、フォトリソグラフィ法により抵抗素子１０６を形成した。具体的には、上述した電極１０７と電極１０８の間を充填するように、酸化ルテニウムを主成分とする体積抵抗１ｋΩ・ｍのペーストを設け、５００℃で３０分焼成した。それにより、当該ペーストを抵抗素子１０６とした。抵抗素子１０６の抵抗値Ｒｙは１ＭΩ、静電容量Ｃｙは５７ｆＦとした。
よって、周波数ωが１００ＭＨｚのときに｜Ｒｙ／（１＋ｊωＲｙＣｙ）｜＝約２８ｋΩ（＜Ｒｘ）となる。したがって、式１，２を満たす構成を形成することができた。

なお、抵抗素子１０６の材料として、酸化ルテニウムを主成分とするペースト以外の材料を用いてもよい。例えば、酸化チタンペーストやガラス粉体にＡｕ、Ａｇ、ＰＤ、Ｎｉ、Ｃｕ、Ｔｉ等の金属紛体を分散したペーストを用いてもよい。抵抗素子１０６として、ＩＴＯ、ＡＴＯ、ＩＺＯ、Ｔａ−ＳｉＯ_２、Ｎｂ−ＳｉＯ_２、Ｃｒ−ＳｉＯ_２、Ｔａ―Ｎ、Ｓｉ−Ｎ、ａ−Ｓｉ等の薄膜抵抗体材料をスパッタリング法により形成しても良い。

このようにして作製された画像表示装置において、効果を確認するために、アノード電極と任意の１点の電子放出素子との間に人為的に異常放電を発生させた。異常放電の放電電流は、Ｒｙ／（１＋ｊωＲｙＣｙ）：Ｒｘのインピーダンス比に応じて、ゲート配線とカソード配線へ分流された。その結果、駆動回路の破損は生じなかった。また、抵抗素子１０３と抵抗素子１０６の合成抵抗による放出電流Ｉｅの変動抑制効果により、電子放出特性のゆらぎや隣接素子間の特性のばらつきが少ない良好な画像が得られることが確認された。

＜比較例＞
次に、実施例１に係る画像表示装置と比較するために、｜Ｒｙ／（１＋ｊωＲｙＣｙ）｜＜Ｒｘを満たさない画像表示装置を作製した。具体的には、１００ＭＨｚの高周波電流に対するインピーダンス比｜Ｒｙ／（１＋ｊωＲｙＣｙ）｜：Ｒｘを６：４とした。そして、本比較例に係る画像表示装置において人為的に異常放電を発生させたところ、放電位
置の電子放出素子と、ゲート配線を介して当該素子に隣接する電子放出素子との間に、数十％の電子放出量のばらつきが生じた。具体的には、発光体の発光輝度が数十％ばらついた。また、信号駆動回路に近い位置にて異常放電を発生させたところ信号駆動回路のラッチアップが発生する場合があった。

具体的には、ゲート配線１本辺りの抵抗を３００Ω、放電電流を２００ｍＡ、１００ＭＨｚの高周波電流に対するインピーダンス比｜Ｒｙ／（１＋ｊωＲｙＣｙ）｜：Ｒｘを６：４とした。そのような表示装置において、放電電流の分流比（ゲート配線側に流れる電流：カソード配線側に流れる電流）は１２０ｍＡ：８０ｍＡとなる。そのため、放電点付近においては３６Ｖの電位上昇を招く。そのため、電子放出素子には定格駆動電圧以上の電圧が印加されることになり、その結果、電子放出特性が数〜数十％劣化することとなる。また、一般的な信号駆動回路の許容電流は５０〜１００ｍＡ程度であるため、容易にラッチアップ等の異常をきたす。

以上述べたように、本実施形態に係る画像表示装置によれば、式１，２を満たすように、カソード配線とカソード電極の間に第１抵抗素子と容量素子を並列に接続し、ゲート配線とゲート電極の間に第２抵抗素子を接続する。それにより、通常の駆動時には第１抵抗（バラスト抵抗）によって、電子放出特性のばらつきを低減することができる。そして、不慮の放電が生じた場合には、容量素子によって、放電電流が配線抵抗の大きいゲート配線に流入するのを抑制することができる。それにより、放電発生時においても電子放出特性のばらつきを低減することができる。さらに、放電発生時に駆動回路の破壊を防ぐことができる。

１０１，２０２カソード配線
１０２，２０３ゲート配線
１０３，１０６抵抗素子
１０５，２０４電子放出素子

Claims

カソード電極とゲート電極の間に電子放出部を有する複数の電子放出素子と、前記カソード電極に接続されたカソード配線と、前記ゲート電極に接続され、且つ、前記カソード配線よりも高抵抗なゲート配線と、を有する画像表示装置であって、
前記カソード配線と前記カソード電極の間には、抵抗値がＲｙの第１抵抗素子と静電容量がＣｙの容量素子とが並列に接続されており、
前記ゲート配線と前記ゲート電極の間には、抵抗値がＲｘの第２抵抗素子が接続されており、
｜Ｒｙ／（１＋ｊωＲｙＣｙ）｜＜Ｒｘ、且つ、Ｒｙ＞Ｒｘ
ここで、ωは１００ＭＨｚ
を満たすことを特徴とする画像表示装置。