JP2010243932A - アレイ・ビルトイン・シフトセレクタ型検査装置および該検査方法 - Google Patents

Abstract

【課題】最小限の検査回路の付加により製造段階での欠陥を効率的に発見すると共に、検査終了後には完成品としての機能低下を招くことのない、アレイ基板および検査方法の提供を目的とする。
【解決手段】
複数のデータ線の一方の端にデータ線毎に検査用基準画素と、複数のデータ線から検査対象の画素に接続されているデータ線を選択するデータ線セレクターと、複数の走査線から検査対象の画素のゲートに接続されているゲート線を選択するゲート線セレクターと、検査の基準とする期待値を送る比較信号線と、基準画素からのデータと検査対象の画素からのデータを検出・増幅するセンスアンプと比較信号線からの信号とセンスアンプの出力との排他的論理和をとるＥＯＲ比較器と、該比較器の出力とデータ線セレクターとの論理和をとるＯＲ出力部と、すべてのＯＲ出力部の 出力を接続してワイヤードオアを形成する出力ライン部と、を構成して不良画素を検出する。
【選択図】図１

Description

本発明は、アレイ基板およびその検査方法に関する。

近年、表示装置の主流はアクティブマトリックス型の液晶表示装置になりつつある。このアクティブマトリックス型の液晶表示装置が従来のブラウン管テレビにかわり液晶テレビとして普及するにつれて、表示画面の大型化とともに価格競争も厳しくなりつつあり、製造コストを低減する必要がある。

表示画面の大型化に伴い、表示装置あたりの画素数が増加し、画素電極の配列ピッチは年々微細なものとなりつつある、その結果、不良が生じやすくなる。また、配列ピッチが微細となり、画素数が増加すると、検査装置も大掛かりで高価なものとなり、検査のために基板に電気的に接触するためのプローブも微細で、プローブのピンの本数が増加するために高価なものとなる。この様な状況のために、製造コストを低減するためには、 検査コストの低減が重要な課題となっている。

このような状況下において、製造コストを低減するためには、 製品の機能や製造歩留まりの改善が必要であり、検査方法を考慮した設計をし、高額な検査装置の必要性を最小限にすることが重要な課題である。

この課題に対して、
文献１にアクティブマトリックス型の液晶パネルの各データ線（文献１の図１の３）に検査用のスイッチング素子（文献１の図１の２６ａ）を配設し、データ線検査用の信号を送るデータ線検査用表示信号線とスイッチング 素子を導通または遮断するためのデータ線検査用制御信号線を設置し、赤緑青の色表示を行いつつ、点灯検査をすることによって、欠陥輝点、データ線間のリーク等を検査する検査方法が開示されている。

しかし、この検査方法では隣接するデータ線間の短絡等の欠陥をデジタル的に容易に検査し特定できない等の問題がある。

また、文献２にアクティブマトリックス型の液晶パネルに用いられるアレイ基板の検査に関して、アクティブマトリックス型の液晶パネルの各画素に順次、検査用の情報を書き込み、水平方向に走査回路を設け（文献２の図１、符号番号２参照）各画素情報を読み出すことにより、各画素の欠陥を検出する検査装置・検査方法が開示されている。

しかし、この検査回路・検査方法によると検査 時間が長く、また画素の蓄積容量内の電荷が微小な場合に問題があると思われる。

さらに、文献３にアクティブマトリックス型の液晶パネルのすべての画素に順次、検査用の情報を書き込み、一定時間後に、順次情報を読み出すことにより各画素データをセンスアンプで読み取り、それをAD変換(アナログデジタル変換）して、デジタルに変換されたデータをシフトレジスターに移して、順次、シフトアウトすることにより、欠陥画素を特定する方法が開示されている。

しかしながら、AD変換をおこなうことは現実的ではなく、また、具体的な検査回路が開示されていない。

さらに、文献４には前記文献１と同様に、アクティブ マトリックス型の液晶パネルの信号線のペアに対してセンスアンプを配置し、前記文献１に類似した検査方法が開示されている。

しかし、この検査方法では、画素の諧調表示に 問題があり、十分な検査はできない。

特許第３８７９６６８号 特許第２７２８７４８号 特開２００５−２４５５８ 特開２００２−３５１４３０

そこで、発明者は、アクティブマトリックス型のアレイ基板を設計する際に、該基板に検査を容易にする回路を付加し、該基板に対して簡易な検査用装置から検査用の信号を印加することにより、欠陥の有無と、欠陥の位置を把握し得る該基板およびその検査方法の開発に努力した。

第１のアイデアとして、アクティブマトリックス型のアレイ基板の信号線毎に検査用画素を設置し、全ての画素に検査用のデータを書き込み、該検査用画素と表示領域の画素に書き込まれたデータをゲートラインに接続される画素毎に比較して、デジタル的に良否の判定し、検査の結果を一時的にシフトレジスターに格納し、不良画素が検知された場合にはシフトレジスター内のデータをシフトアウトすることにより、全画素の良否を、迅速に検査するアクティブマトリックス型のアレイ基板と検査方法を考案した。

しかしながら、この第１のアイデアでは、シフトレジスターを形成する必要があり、検査以外には、本来は不必要なトランジスター等の能動素子を設置しなければならないという欠点があった。

第２のアイデアとして、該シフトレジスターの代わりにＣＣＤを利用するというアイデアもある。この場合にはトランジスター等の能動素子を要しないという利点がある。しかし、すべての画素のデータを送出して検査しなければならないという欠点があった。

そこで、発明者は、原則的には第１および第２のアイデアと同様に、各信号線に検査用画素を設置して、検査用画素と全ての画素に検査用のデータを書き込み、該検査用画素と表示領域の画素に書き込まれたデータをゲートラインに接続される画素毎に比較する点では同様であるが、第１のアイデアのようにシフトレジスターを構成する必要もなく、第２のアイデアのように、すべてのゲートラインに接続された画素のデータを送出して検査しなければならないという欠点のない検査用の回路を最小限にすることが可能な検査装置と検査方法を考案した。以下該検査装置と検査方法をシフトセレクト型ＴＦＴ基板及び検査方法ともいう。

前記目的を達成するために、
請求項１に記載された発明は、アレイ基板であって、
絶縁基板上に画素電極、前記電極に個別に接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及びデータ線を有するアレイ基板において、
前記複数のデータ線の一方の端にデータ線毎に検査用の 検査用基準画素と、
前記複数のデータ線から検査対象の画素に鉄属接続されているデータ線を選択するためのデータ線セレクターと、
複数の走査線から検査対象の画素のゲートに接続されているゲート線を選択するためのゲート線セレクターと、
検査の基準とする期待値を送るための比較信号線と、
前記検査用基準画素からのデータとデータ線セレクターにより選択されたデータ線に接続された画素からのデータを検出・増幅するセンス・アンプと、
前記比較信号線からの信号と前記センス・アンプの出力との排他的論理和をとるＥＯＲ比較器と、
前記ＥＯＲ比較器の出力と前記データ線セレクターとの論理和をとるＯＲ出力部と、
すべての前記ＯＲ出力部の出力を接続することによりワイヤード・オアを形成する出力ライン部と、を有することを特徴とする。

請求項２に記載された発明は、請求項１に記載のアレイ 基板に係り、
前記複数のデータ線の一方の端に、データの供給をスイッチングするためのデータ線検査用スイッチング素子を個別に接続し、
前記データ線検査用スイッチング素子の全てを 共通に開閉するデータ線検査用制御線を設置し、
前記データ線検査用スイッチング素子の外側に２本のデータ線側ショートリング線（以下、前記２本のデータ線側ショートリング線のうち１本を「データ線側奇数ショートリング線」、他の１本を「データ線側偶数ショートリング線」ともいう。）を設置し、
前記データ線側奇数ショートリング線には奇数番目の前記データ線を前記データ線側偶数ショートリング線には偶数番目の前記データ線が接続されていることを特徴とするアレイ基板。

請求項３に記載された発明はアレイ基板の検査方法であって、
絶縁基板上に画素電極、前記電極に個別に接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及びデータ線を有するアレイ基板において、
前記複数のデータ線の一方の端にデータ線毎に検査用の 検査用基準画素を作成するステップと、
前記複数のデータ線から検査対象の画素に鉄属されているデータ線を選択するためのデータ線セレクターを作成するステップと、
複数の走査線から検査対象の画素のゲートに接続されているゲート線を選択するゲート線セレクターを作成するステップと、
検査の基準とする期待値を送るための比較信号線を 作成するステップと、
前記検査用基準画素からのデータとデータ線セレクターにより選択されたデータ線に接続された画素からのデータを検出・増幅するセンス・アンプを作成するステップと、
前記比較信号線からの信号と前記センス・アンプの出力との排他的論理和をとるＥＯＲ比較器を作成するステップと、
前記ＥＯＲ比較器の出力と前記データ線セレクターとの論理和をとるＯＲ出力部を作成するステップと、
すべての前記ＯＲ出力部の出力を接続することによりワイヤード・オアを形成する出力ライン部を作成するステップと、を有することを特徴とする。

請求項４に記載された発明は、請求項３に記載のアレイ 基板の検査方法に係り、
前記複数のデータ線に、テータの供給をスイッチングするためのデータ線検査用スイッチング素子を個別に接続するステップと、
前記データ線検査用スイッチング素子の全てを 共通に開閉するデータ線検査用制御線を設置するステップと、
前記データ線検査用スイッチング素子の外側に２本のデータ線側ショートリング線（以下、前記２本のデータ線側ショートリング線のうち１本を「データ線側奇数ショートリング線」、他の１本を「データ線側偶数ショートリング線」ともいう。）を設置するステップと、
前記データ線側奇数ショートリング線には奇数番目の前記データ線を前記データ線側偶数ショートリング線には偶数番目の前記データ線を接続するステップと、
前記データ線側奇数ショートリング線とデータ線側偶数ショートリング線に異なる検査用信号を与えることにより隣接する前記データ線間の欠陥を検査するステップと、を有することを特徴とする。

請求項５に記載された発明は請求項３または４に記載のアレイ基板の検査方法に係り、
前記検査用基準画素の信号線に起因する寄生 容量を前記アレイ基板の検査対象の信号線が形成する寄生容量と等価な値にすることを特徴とする。

請求項６に記載された発明は請求項３乃至５のいずれか一つの請求項に記載のアレイ基板の検査方法に係り、
前記アレイ基板の画素と信号線が形成する寄生容量を考慮して、前記検査用基準画素に前記アレイ基板の画素と信号線が形成する寄生容量の１／２の寄生容量を付加することを特徴とする。

請求項７に記載された発明は請求項３乃至６のいずれか一つの請求項に記載のアレイ基板の検査方法に係り、
前記アレイ基板の表示画素領域の外で、前記検査用 基準画素と前記検査用画素入力ゲート線および／または前記検査用画素出力ゲート線とを、交差させることを特徴とする。

請求項８に記載された発明は請求項６に記載のアレイ基板の検査方法に係り、
前記検査用基準画素に付加した前記アレイ基板の 画素と信号線が形成する寄生容量の１／２の寄生容量と、前記信号線に起因する実際の寄生容量の相違を調整するために、前記検査用基準画素へ書き込む電圧と前記アレイ基板のデータ線に接続された検査対象となる画素へ書き込む電圧を調整することを特徴とするアレイ基板の検査方法。

請求項９に記載された発明は、請求項３乃至８のいずれか一つの請求項に記載のアレイ基板の検査方法に係り、
検査順序は、第１番目に、前記アレイ基板の各データ線に設置された画素と、該データ線に接続された検査用の検査用基準画素とに、略同じ電圧を印加する第１ステップであり、
次は第２番目に、前記アレイ基板の前記走査線と、前記アレイ基板の各データ線に設置された前記検査用基準画素用の前記検査用画素入力ゲート線とに検査対象の画素と前記検査用基準画素のゲートが開く信号を与える第２ステップであり、
次は、第３番目に、前記アレイ基板の画素の電位は、画素用基準電圧とセンスアンプで比較し、前記検査用基準画素の電位は検査用基準画素用基準電圧とをセンスアンプで比較し、それらの結果を保持する第３ステップであり、
次は、第４番目に、前記アレイ基板の画素の電位と、前記検査用基準画素の電位を比較し、前記アレイ基板の画素の電位と、前記検査用基準画素の電位の排他的論理和（両者が一致している場合は ０、不一致の場合は、１ ）をとる第４ステップであり、
次は、第５番目に、前記第４ステップで取得した排他 的論理和の出力の論理和をとり、出力（オープンドレイン電流出力）する第５ステップであり、
次は、第６番目が、前記排他的論理和の論理和出力が１である場合には、前記データ線セレクターに印加されているデータと前記データ線セレクターに印加されているデータを
から不良画素を特定する第６ステップであることを特徴とする。

請求項１０に記載された発明は、請求項３乃至９のいずれか一つの請求項に記載のアレイ基板の検査方法に係り、
前記表示領域の全画素とすべての前記検査用基準画素に１または０を書き込んで検査をすることを特徴とする。

請求項１１に記載された発明は請求項３乃至９のいずれか一つの請求項に記載のアレイ基板の検査方法に係り、
前記表示領域の全画素と、すべての前記検査用基準画素には千鳥格子を構成するようなデータを書き込んで検査をすることを特徴とする。

請求項１２に記載された発明は請求項３乃至９のいずれか一つの請求項に記載のアレイ基板の検査方法に係り、
前記表示領域の全画素と、すべての前記検査用基準画素には前記表示領域のデータ線毎に垂直方向に列を構成するようなデータを書き込んで検査をすることを特徴とする。

請求項１３に記載された発明は請求項３乃至９のいずれか一つの請求項に記載のアレイ基板の検査方法に係り、
前記表示領域の全画素と、すべての前記検査用基準画素には前記表示領域のデータ線毎に水平方向に行を構成するようなデータを書き込んで検査をすることを特徴とする。

アレイ基板に簡易な検査用の回路を付加するのみで、 画素数が増加しても、検査装置が大掛かりで高価なものとなることを防止でき、検査のために基板に電気的に接触するための微細で高価なプローブに要する費用も最小限にでき、また検査に要する時間を短縮でき、結果として、製造コストを相当に低減することが可能となる。

本発明の実施の形態１に係るアレイ 基板と該検査方法の概要を示す説明図である。 図１に示された本発明の実施の形態に係るアレイ基板の回路図を例示的に示した模式図である 本発明を実施するための形態にかかるフローチャートである。 本発明に係るシフトセレクタ型の検査回路に隣接するデータ線用の検査回路が付加された実施の形態２の概略を示す説明図である。

（実施の形態１）
以下、図を参照しつつ、本発明を実施するための実施の形態１につき説明する。
本発明を実施するための実施の形態１は本発明に係るシフトセレクタ型の検査回路が付加されたアレイ基板と該検査方法に係るものである。

図１は本発明の実施の形態１に係るアレイ基板と該検査方法の概要を示す説明図である。
図１において、１００は通常の画像が表示される画素マトリックスである。
理解の容易のために、４ ｘ ４の画素マトリックスとして図示しているが、実際にはこの数字には限定されない。
１３１乃至１３４は検査用基準画素である。
１９０は画素マトリックス内のデータ線（一般に、信号線ともいわれる）を選択する信号線セレクターである。１２８は画素マトリックス内のゲート線（一般に、走査線ともいわれる）を選択するゲート線セレクターである。

１０１はデータ線であり、１０２もデータ線であり、１０３もデータ線であり、１０４もデータ線である。１９１はゲート線であり、１９２もゲート線であり、１９３もゲート線であり、１９４もゲート線である。
１５１乃至１５４はセンスアンプである。

センスアンプ１５１は、データ線１０１を通じて、ゲート線１９１乃至１９４の内から選択されたゲート線に接続された画素のデータをセンスして増幅する。
センスアンプ１５２乃至１５４についても、それぞれ 同様である。

１６１乃至１６４はＥＯＲ（排他的論理和）比較回路である。
１８０は比較信号線である。

１７１乃至１７４はＯＲ（論理和）出力回路である。
１８１は出力ラインであり、ＯＲ（論理和）出力回路の出力が接続されワイアードオア（論理和）を形成している。

次に、本発明の実施の形態１に係るアレイ基板と該検査方法の概要につぃて図に基づいて説明する。

図２は図１に示された本発明の実施の形態に係るアレイ基板の回路図を例示的に示した模式図である。
図２において、２３１は検査用基準画素（図１の１３１に 対応する検査用基準画素）である。２５１はセンスアンプであり、２６１はＥＯＲ（排他的論理和）比較回路である。２９９は検査対象の画素である。２９１は出力ラインであり、ワイアード・オアを形成している。

ただし、図２に示した回路は本発明を実現するための例示的な回路であり、同様の機能を果たす回路であれば、他の回路であっても良い。

なお、図２に示した検査回路において、注意すべき事項としては、検査用基準画素の作成においては検査用の信号線の寄生容量を考慮する。信号線の寄生容量として、検査用基準画素の略５０％を付加する方法が考えられる。

ゲートカップリングの影響を等価にするために、検査用 基準画素は表示領域以外の場所で検査用信号線と交差させる。検査用基準画素に関する寄生容量を検査対象の画素の容量の略５０％とする場合には、検査用基準画素と検査される画素への書き込み電圧に差を設けて調整する。

図３は本発明を実施するための形態にかかるフローチャートである。
最初にアレイ基板の表示領域の全画素へデータを書き込む（ステップ３０１）。次に各データ線毎に設置された検査用基準画素に検査用のデータを書き込む（ステップ３０２）。ただし、この工程（ステップ３０２）は基板の製造方法によっては必要でない場合もある。

次に、順次走査線を選択し,選択された走査線に接続された画素のデータと、該データ線に設置された検査用基準画素のデータとを、比較・増幅する（ステップ３０３）。

次に、該センスアンプの出力と比較信号線からの信号との 排他的論理和（ＥＯＲ）比較回路の論理和をとる（ステップ３０４）。

ここで、該排他的論理和（ＥＯＲ）比較回路の論理和の出力は出力ライン接続され、ワイアードオア（ワイアード論理和）を形成しているので、出力ラインがアクティブの場合（ステップ３０５のＹｅｓ）には、該走査線に接続された画素に不良があると考えられ、信号線セレクターとゲート線セレクターの状態等に基づいて故障解析（ステップ３０６）をする。出力ラインがアクティブでない場合（ステップ３０５のＮｏ）には、該走査線に接続された画素に不良はないと考えられ、この場合には、まだ、選択されていないゲート線がある場合（ステップ３０７のＹｅｓ）には、残りのゲート線を選択（ステップ３０８）して、該 選択されたゲート線に接続された画素の検査をする。
選択されていないゲート線がない場合（ステップ３０７のＮｏ）には検査を終了する。

以上のように、本発明に係るアレイ・ビルトイン・シフトセレクタ型検査方法の場合には、画素へのデータのかきこみや、不良画素が検出された場合であっても、シフトレジスターを使用する必要が無いために、トランジスタ ー等のアクティブであって検査終了後は必要がない回路を最小化でき、更に、検査や、故障解析に必要な時間を短縮できるという利点がある。
（実施の形態２）
実施の形態２は本発明に係るシフトセレクタ型の検査回路が付加された実施の形態１に係るアレイ基板と該検査方法にさらに、シフトセレクタ型の検査回路の外周に、固有なショートリングを加えて、特に隣接するデータ線間の不良をさらに効果的に検査することを可能とするものである。図に基づいて説明する。

図４は本発明に係るシフトセレクタ型の検査回路に隣接するデータ線用の検査回路が付加された実施の形態２の概略を示す説明図である。
図４において、１００は通常の画像が表示される画素マトリックスである。
１０１乃至１０４は画素マトリックス１００のデータ線であり、１９１乃至１９４はゲート線である。
４６１ＳＷ、４６２ＳＷ、６３ＳＷおよび４６４ＳＷはデータ線検査用スイッチング素子である。

４２１と４２２とは所謂ショートリングの役割も果たし、４２１は奇数番目のデータ線１０１およびデータ線１０３に接続している（以下、４２１を「データ線側奇数ショートリング」ともいう）。４２２は偶数番目のデータ線１０２およびデータ線１０４に接続している。（以下、４２２を「データ線側偶数ショートリング」ともいう）。

なお、図４においては、データ線は４本であるが本数は４本に限定されるわけではなく、画素マトリクッスのデータ線の本数による。
４６１ＳＷは画素マトリックス１００のデータ線のうち、図４の画素マトリックス１００の左端から数えて奇数番目のデータ線１０１に接続されており、４６２ＳＷは画素マトリックス１００データ線のうち左から数えて偶数番データ線１０２に接続されており、４６３ＳＷは画素マトリックス１００のデータ線のうち奇数番目のデータ線１０３に接続されており、４６４ＳＷは画素マトリックス１００のデータ線のうち偶数番目データ１０４に接続されている。

以下４６１ＳＷのように画素マトリックス１００のデータ線のうち奇数番目データ線に接続されているものを「奇数番目データ検査用スイッチング素子」ともいい、４６２ＳＷのように画素マトリックス１００のデータ線のうち偶数番目データ線に接続されているものを「偶数番目データ線検査用スイッチング素子」ともいう。

４００は画素マトリックス１００のデータ線に 接続されているデータ検査用スイッチング素子のゲートに共通に接続されて、全てのデータ線検査用スイッチング素子を一斉に導通または遮断するデータ線検査用スイッチング素子制御線である。

（実施の形態２）
実施の形態２に係る検査回路の検査方法の発明は実施の形態に係る検査回路の検査方法に
各データ線にデータ線検査用スイッチング素子を設けて、所謂ショートリングとも呼ばれる線を２本とし、さらに全てのデータ線検査用スイッチング素子に接続されて、一斉にスイッチング素子の開閉をおこなうデータ線検査用スイッチング制御線を設置し、２本のショートリング線の一方には奇数葉番目のデータ線を接続し、残りの１本のショートリング線には番目のデータ線を接続して、特に 隣接するデータ線間の不良を効率よく検査できる機能を付加したものである。

以下、実施の形態２に係る検査回路の検査方法のうち、実施の形態１に係る発明に付加された部分について説明する。
ショートリング４２１は奇数番目データ線検査用スイッチング素子を介して画素マトリックス１００のデータ線のうち奇数番目のデータ線に接続される。以下「奇数番目データ線検査用ショートリング」ともいう。具体的には、データ線１０１はデータ線検査用スイッチング素子４６１ＳＷのソース側に接続されており、データ線検査用スイッチング素子４６１ＳＷがデータ線検査用制御線４００からの信号により導通すれば、ショートリング４２１に接続する。

同様にデータ線１０３は奇数番目データ線検査用スイッチング素子４６３ＳＷのソース側に接続されており、データ線検査用スイッチング素子４６３ＳＷがデータ線検査用制御線４００からの信号により導通すれば、ショートリング４２１に接続する。

ショートリング４２２は、偶数番目データ線検査用スイッチング素子を介して画素マトリックス１００のデータ線のうち偶数番目のデータ線に接続される。以下「偶数番目データ線検査用ショートリング」ともいう。データ線１０２はデータ線検査用スイッチング素子４６２ＳＷのソース側に接続されており、データ線検査用スイッチング素子４６２ＳＷがデータ線検査用制御線４００からの信号により導通すれば、ショートリング４２２に接続する。
同様にデータ線１０４はデータ線検査用スイッチング素子４６４ＳＷのソース側に接続されており、データ線検査用 スイッチング素子４６４ＳＷがデータ線検査用制御４００からの信号により導通すれば、ショートリング４２２に接続する。

なお、図４においては、データ線は４本であるが本数は４本に限定されるわけではなく、画素マトリクッスのデータ線の本数による。データ線検査用スイッチング素子の数についても同様である・
アレイテストの際は、奇数ショートリング４２１と偶数 ショートリング４２２を利用することにより、欠陥を生じやすい隣接するデータ線に独立した検査信号を供給することができ、特に隣接するデータ線間の欠陥を容易に発見し、特定することの可能性を向上させることができる。
（実施の形態３）
実施の形態３に係る検査回路の検査方法の発明は実施の形態１または２に係る検査回路の検査方法に各走査線に 走査線検査用スイッチング素子を設けて、所謂ショートリングとも呼ばれる線を２本とし、さらに全ての走査線検査用スイッチング素子に接続されて、一斉にスイッチング素子の開閉をおこなう走査線検査用スイッチング制御線を設置し、２本のショートリング線の一方には奇数番目の走査線を接続し、残りの１本のショートリング線には偶数番目の 走査線を接続して、特に隣接する走査線間の不良を効率よく検査できる機能を付加したものである。奇数番目の走査線が接続されたショートリング線を走査線側奇数 ショートリング線といい、偶数番目の走査線が接続されたショートリング線を走査線側偶数ショートリング線ともいう。
その結果走査線についても、アレイテストの際は、奇数ショートリング線と偶数ショートリング線を利用することにより、欠陥を生じやすい隣接する走査線に独立した検査信号を供給することができ、特に隣接する走査線間の欠陥を容易に 発見し、欠陥場所の特定の効率を向上させることができる。なお、本発明に液晶表示装置に用いられるアレイ基板に限定されるものではない。

フラットディスプレイ表示装置に用いられるアレイ基板を効果的に検査でき、製造コストを低減できる。

１００ 通常の画像が表示される画素マトリックス
１０１ データ線
１０２ データ線
１０３ データ線
１０４ データ線
１３１ 検査用基準画素
１３２ 検査用基準画素
１３３ 検査用基準画素
１３４ 検査用基準画素
１５１ センスアンプ
１５２ センスアンプ
１５３ センスアンプ
１５４ センスアンプ
１６１ ＥＯＲ（排他的論理和）比較回路
１６２ ＥＯＲ（排他的論理和）比較回路
１６３ ＥＯＲ（排他的論理和）比較回路
１６４ ＥＯＲ（排他的論理和）比較回路
１７１ ＯＲ（論理和）出力回路
１７２ ＯＲ（論理和）出力回路
１７３ ＯＲ（論理和）出力回路
１７４ ＯＲ（論理和）出力回路
１９１ ゲート線
１９２ ゲート線
１９３ ゲート線
１９４ ゲート線
１８０ 比較信号線
１８１ 出力ライン
１２８ ゲート線セレクター
１９０ データ線セレクター

Claims (13)

1. 絶縁基板上に画素電極、前記電極に個別に接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及びデータ線を有するアレイ基板において、
   前記複数のデータ線の一方の端にデータ線毎に検査用の 検査用基準画素と、
   前記複数のデータ線から検査対象の画素に接続されているデータ線を選択するためのデータ線セレクターと、
   複数の走査線から検査対象の画素のゲートに接続されているゲート線を選択するためのゲート線セレクターと、
   検査の基準とする期待値を送るための比較信号線と、
   前記検査用基準画素からのデータとデータ線セレクターにより選択されたデータ線に接続された画素からのデータを検出・増幅するセンス・アンプと、
   前記比較信号線からの信号と前記センス・アンプの出力との排他的論理和をとるＥＯＲ比較器と、
   前記ＥＯＲ比較器の出力と前記データ線セレクターとの論理和をとるＯＲ出力部と、
   すべての前記ＯＲ出力部の出力を接続することによりワイヤード・オアを形成する出力ライン部と、を有することを特徴とするアレイ基板。
2. 請求項１に記載のアレイ基板において、
   前記複数のデータ線の一方の端に、データの供給をスイッチングするためのデータ線検査用スイッチング素子を個別に接続し、
   前記データ線検査用スイッチング素子の全てを 共通に開閉するデータ線検査用制御線を設置し、
   前記データ線検査用スイッチング素子の外側に２本のデータ線側ショートリング線（以下、前記２本のデータ線側ショートリング線のうち１本を「データ線側奇数ショートリング線」、他の１本を「データ線側偶数ショートリング線」ともいう。）を設置し、
   前記データ線側奇数ショートリング線には奇数番目の前記データ線を前記データ線側偶数ショートリング線には偶数番目の前記データ線が接続されていることを特徴とするアレイ基板。
3. 絶縁基板上に画素電極、前記電極に個別に接続される画素スイッチング素子、前記画素スイッチング素子を介して画素電極を駆動する、格子状に配設された複数の走査線及びデータ線を有するアレイ基板において、
   前記複数のデータ線の一方の端にデータ線毎に検査用の 検査用基準画素を作成するステップと、
   前記複数のデータ線から検査対象の画素に接続されているデータ線を選択するためのデータ線セレクターを作成するステップと、
   複数の走査線から検査対象の画素のゲートに接続されているゲート線を選択するのゲート線セレクターを作成するステップと、
   検査の基準とする期待値を送るための比較信号線を作成するステップと、
   前記検査用基準画素からのデータとデータ線セレクターにより選択されたデータ線に接続された画素からのデータを検出・増幅するセンス・アンプを作成するステップと、
   前記比較信号線からの信号と前記センス・アンプの出力との排他的論理和をとるＥＯＲ比較器を作成するステップと、
   前記ＥＯＲ比較器の出力と前記データ線セレクターとの論理和をとるＯＲ出力部を作成するステップと、
   すべての前記ＯＲ出力部の出力を接続することによりワイヤード・オアを形成する出力ライン部を作成するステップと、を有することを特徴とするアレイ基板の検査方法。
4. 請求項３に記載のアレイ基板の検査方法において、
   前記複数のデータ線に、テータの供給をスイッチングするためのデータ線検査用スイッチング素子を個別に接続するステップと、
   前記データ線検査用スイッチング素子の全てを 共通に開閉するデータ線検査用制御線を設置するステップと、
   前記データ線検査用スイッチング素子の外側に２本のデータ線側ショートリング線（以下、前記２本のデータ線側ショートリング線のうち１本を「データ線側奇数ショートリング線」、他の１本を「データ線側偶数ショートリング線」ともいう。）を設置するステップと、
   前記データ線側奇数ショートリング線には奇数番目の前記データ線を前記データ線側偶数ショートリング線には偶数番目の前記データ線を接続するステップと、
   前記データ線側奇数ショートリング線とデータ線側偶数ショートリング線に異なる検査用信号を与えることにより隣接する前記データ線間の欠陥を検査するステップと、を有することを特徴とするアレイ基板の検査方法。
5. 請求項３または４に記載のアレイ基板の検査方法において、
   前記検査用基準画素の信号線に起因する寄生 容量を前記アレイ基板の検査対象の信号線が形成する寄生容量と等価な値にすることを特徴とするアレイ基板の検査方法。
6. 請求項３乃至５のいずれか一つの請求項に記載のアレイ基板の検査方法において、
   前記アレイ基板の画素と信号線が形成する寄生容量を考慮して、前記検査用基準画素に前記アレイ基板の画素と信号線が形成する寄生容量の１／２の寄生容量を付加することを特徴とするアレイ基板の検査方法。
7. 請求項３乃至６のいずれか一つの請求項に記載のアレイ基板の検査方法において、
   前記アレイ基板の表示画素領域の外で、前記検査用 基準画素と前記検査用画素入力ゲート線および／または前記検査用画素出力ゲート線とを、交差させることを特徴とするアレイ基板の検査方法。
8. 請求項６に記載のアレイ基板の検査方法において、
   前記検査用基準画素に付加した、前記アレイ基板の画素と信号線が形成する寄生容量の１／２の寄生容量と、前記信号線に起因する実際の寄生容量の相違を調整するために、前記検査用基準画素へ書き込む電圧と前記アレイ基板のデータ線に接続された検査対象となる画素へ書き込む電圧を調整することを特徴とするアレイ基板の検査方法。
9. 請求項３乃至８のいずれか一つの請求項に記載のアレイ基板の検査方法において、
   検査順序は、第１番目に、前記アレイ基板の各データ線に設置された画素と、該データ線に接続された検査用の検査用基準画素とに、略同じ電圧を印加する第１ステップであり、
   次は第２番目に、前記アレイ基板の前記走査線と、前記アレイ基板の各データ線に設置された前記検査用基準画素用の前記検査用画素入力ゲート線とに検査対象の画素と前記検査用基準画素のゲートが開く信号を与える第２ステップであり、
   次は、第３番目に、前記アレイ基板の画素の電位は、画素用基準電圧とセンスアンプで比較し、前記検査用基準画素の電位は検査用基準画素用基準電圧とをセンスアンプで比較し、それらの結果を保持する第３ステップであり、
   次は、第４番目に、前記アレイ基板の画素の電位と、前記検査用基準画素の電位を比較し、前記アレイ基板の画素の電位と、前記検査用基準画素の電位の排他的論理和（両者が一致している場合は ０、不一致の場合は、１ ）をとる第４ステップであり、
   次は、第５番目に、前記第４ステップで取得した排他 的論理和の出力の論理和をとり、出力（オープンドレイン電流出力）する第５ステップであり、
   次は、第６番目が、前記排他的論理和の論理和出力が１である場合には、前記データ線セレクターに印加されているデータと前記データ線セレクターに印加されているデータを
   から不良画素を特定する第６ステップであることを特徴とするアレイ基板の検査方法。
10. 請求項３乃至９のいずれか一つの請求項に記載のアレイ基板の検査方法において、
    前記表示領域の全画素とすべての前記検査用基準画素に１または０を書き込んで検査をすることを特徴とするアレイ基板の検査方法。
11. 請求項３乃至９のいずれか一つの請求項に記載のアレイ基板の検査方法において、
    前記表示領域の全画素と、すべての前記検査用基準画素には千鳥格子を構成するようなデータを書き込んで検査をすることを特徴とするアレイ基板の検査方法。
12. 請求項３乃至９のいずれか一つの請求項に記載のアレイ基板の検査方法において、
    前記表示領域の全画素と、すべての前記検査用基準画素には前記表示領域のデータ線毎に垂直方向に列を構成するようなデータを書き込んで検査をすることを特徴とするアレイ基板の検査方法。
13. 請求項３乃至９のいずれか一つの請求項に記載のアレイ基板の検査方法において、
    前記表示領域の全画素と、すべての前記検査用基準画素には前記表示領域のデータ線毎に水平方向に行を構成するようなデータを書き込んで検査をすることを特徴とするアレイ基板の検査方法。

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