JP2010232789A - Semiconductor integrated circuit, method of driving semiconductor integrated circuit, display device, and electronic apparatus - Google Patents
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Abstract
Description
本発明は、半導体集積回路、半導体集積回路の駆動方法、表示装置および電子機器に関する。 The present invention relates to a semiconductor integrated circuit, a driving method of the semiconductor integrated circuit, a display device, and an electronic apparatus.
液晶表示装置などの表示装置用のバックプレーンには、薄膜トランジスター（ＴＦＴ）が用いられる。例えば、表示部（アクティブマトリクス部）やその周辺に配置される駆動回路部をＴＦＴ構成する。更に、表示部の画素回路を有機薄膜半導体を用いた有機ＴＦＴで形成し、周辺に低温ポリシリコンＴＦＴで形成した駆動回路を実装すれば、両者のＴＦＴの特質を生かした大型表示装置が低コストで実現できる。しかしながら、有機ＴＦＴを駆動するためには一般に３０〔Ｖ〕から４０〔Ｖ〕の駆動電圧が必要であり、駆動回路内の昇圧回路や駆動出力部においては、高耐圧化する必要がある。
例えば、下記特許文献１には、耐圧の低いトランジスターで構成された高耐圧信号線駆動回路が開示されている（図１参照）。
A thin film transistor (TFT) is used for a backplane for a display device such as a liquid crystal display device. For example, the display unit (active matrix unit) and the drive circuit unit arranged around the display unit are configured as TFTs. Furthermore, if the pixel circuit of the display unit is formed by an organic TFT using an organic thin film semiconductor and a drive circuit formed by a low-temperature polysilicon TFT is mounted in the periphery, a large display device that takes advantage of the characteristics of both TFTs can be manufactured at low cost. Can be realized. However, in order to drive the organic TFT, a drive voltage of 30 [V] to 40 [V] is generally required, and it is necessary to increase the breakdown voltage in the booster circuit and the drive output unit in the drive circuit.
For example, the following Patent Document 1 discloses a high withstand voltage signal line driving circuit composed of a transistor with a low withstand voltage (see FIG. 1).
しかしながら、入力電圧が中間レベルにある場合や、出力側に高い負荷が接続された状態で回路を動作させた場合、出力電圧Ｖｏｕｔに接続されている１個１個のＰチャネル型トランジスターまたはＮチャネル型トランジスターに、出力電圧が等分されずに過大な電圧ストレスが加わることがある。この電圧ストレスは、トランジスターの性能劣化を引き起こし、回路全体の長期信頼性を低下させる。
上記の問題を説明する例として、以下の実測結果について説明する。まず始めに回路構成について説明した後、基本入出力特性と負荷特性について説明する。
However, when the input voltage is at an intermediate level or when the circuit is operated with a high load connected to the output side, each P-channel transistor or N-channel connected to the output voltage Vout An excessive voltage stress may be applied to the type transistor without the output voltage being equally divided. This voltage stress causes the transistor performance to deteriorate and lowers the long-term reliability of the entire circuit.
As an example for explaining the above problem, the following actual measurement results will be described. First, the circuit configuration will be described, and then the basic input / output characteristics and load characteristics will be described.
（１）回路構成
図２は、実測に用いた回路図である。同図において、電源電位ＶＤＤと接地電位ＶＳＳとの間に、順次接続された２つのｐチャネル型トランジスターＰＴ１１およびＰＴ１２と、２つのｎチャネル型トランジスターＮＴ１１およびＮＴ１２によりインバーター回路が構成されている。入力信号線ＶＩＮが、ｐチャネル型トランジスターＰＴ１１のゲート端子と、ｎチャネルト型ランジスタＮＴ１１のゲート端子にそれぞれ接続される。ｐチャネル型トランジスターＰＴ１２のゲート端子と、ｎチャネル型トランジスターＮＴ１２のゲート端子には、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位ＶＭ１がそれぞれ印加されており、当該トランジスター間の接続ノードＮＣが出力信号線ＶＯＵＴに接続される。各トランジスターのゲート長Ｌは１０〔μｍ〕、ゲート幅Ｗは２０〔μｍ〕、接地電位ＶＳＳは０〔Ｖ〕、電源電位ＶＤＤは２０〔Ｖ〕、中間電位ＶＭ１は１０〔Ｖ〕となっている。
(1) Circuit Configuration FIG. 2 is a circuit diagram used for actual measurement. In the figure, an inverter circuit is constituted by two p-channel transistors PT11 and PT12 and two n-channel transistors NT11 and NT12 which are sequentially connected between a power supply potential VDD and a ground potential VSS. The input signal line VIN is connected to the gate terminal of the p-channel transistor PT11 and the gate terminal of the n-channel transistor NT11. An intermediate potential VM1 located between the power supply potential VDD and the ground potential VSS is applied to the gate terminal of the p-channel transistor PT12 and the gate terminal of the n-channel transistor NT12, respectively. NC is connected to the output signal line VOUT. The gate length L of each transistor is 10 [μm], the gate width W is 20 [μm], the ground potential VSS is 0 [V], the power supply potential VDD is 20 [V], and the intermediate potential VM1 is 10 [V]. Yes.
（２）基本入出力特性
図２の回路の入出力特性の実測例は、図３（ａ）の様になる。同図より、入力信号線ＶＩＮにＬレベル（接地電位ＶＳＳ）の電位が印加されている状態では、ｎチャネル型トランジスターＮＴ１１およびＮＴ１２のソース−ドレイン間に印加される電圧は、中間電位ＶＭ１で分圧されている。しかしながら、入力信号線ＶＩＮの印加電圧を増加させると、ｎチャネル型トランジスターＮＴ１１は、オフ状態からオン状態に移行し、同トランジスターとｎチャネル型トランジスターＮＴ１２との接続ノードＶＤＮ１の電位が降下する。同電位の降下に対して、出力信号線ＶＯＵＴの電位がやや遅れて減少するため、ｎチャネル型トランジスターＮＴ１２のソース−ドレイン間に印加される電圧は、一旦増加してから減少する。
一方、入力信号線ＶＯＵＴの印加電圧がＨレベル（電源電位ＶＤＤ）から減少する場合、ｐチャネル型トランジスターＰＴ１１はオフ状態からオン状態へ移行し、同トランジスターとｐチャネル型トランジスターＰＴ１２との接続ノードＶＤＰ１の電位が上昇する。同電位の上昇に対して、出力信号線ＶＯＵＴの電位がやや遅れて上昇するため、ｐチャネル型トランジスターＰＴ１２のソース−ドレイン間に印加される電圧は、中間電位ＶＭ１のレベルより一旦増加してから減少する。
図３（ｂ）は、入力信号線ＶＩＮの印加電圧に対するｎチャネルトランジスターＮＴ１２およびｐチャネル型トランジスターＰＴ１２のソース−ドレイン間に印加される電圧ＶＤＮ１２およびＶＤＰ１２を示す。同図より、電圧ＶＤＮ１２は、最大で約１２〔Ｖ〕、またＶＤＰ１２は、最大で約１４〔Ｖ〕に達することが解る。
(2) Basic Input / Output Characteristics An actual measurement example of the input / output characteristics of the circuit of FIG. 2 is as shown in FIG. From the figure, in the state where the L level (ground potential VSS) potential is applied to the input signal line VIN, the voltage applied between the source and drain of the n-channel transistors NT11 and NT12 is divided by the intermediate potential VM1. It is pressed. However, when the voltage applied to the input signal line VIN is increased, the n-channel transistor NT11 shifts from the off state to the on state, and the potential of the connection node VDN1 between the transistor and the n-channel transistor NT12 drops. Since the potential of the output signal line VOUT decreases with a slight delay with respect to the drop in the same potential, the voltage applied between the source and drain of the n-channel transistor NT12 increases once and then decreases.
On the other hand, when the voltage applied to the input signal line VOUT decreases from the H level (power supply potential VDD), the p-channel transistor PT11 shifts from the off state to the on state, and the connection node VDP1 between the transistor and the p-channel transistor PT12. The potential increases. Since the potential of the output signal line VOUT rises with a slight delay with respect to the rise of the same potential, the voltage applied between the source and drain of the p-channel transistor PT12 once increases from the level of the intermediate potential VM1. Decrease.
FIG. 3B shows voltages VDN12 and VDP12 applied between the source and drain of the n-channel transistor NT12 and the p-channel transistor PT12 with respect to the applied voltage of the input signal line VIN. From the figure, it can be seen that the voltage VDN12 reaches about 12 [V] at the maximum and the VDP12 reaches about 14 [V] at the maximum.
（３）負荷特性
図４（ａ）は、入力信号線ＶＩＮにＨレベルを入力して、出力信号線ＶＯＵＴにＶＳＳからＶＤＤまでの電圧を印加した時の、ｎチャネル型トランジスターＮＴ１１およびＮＴ１２の接続ノードＶＤＮ１の変化と、信号線ＶＩＮにＬレベルを入力して、出力信号線ＶＯＵＴにＶＤＤからＶＳＳまでの電圧を印加した時の、ｐチャネル型トランジスターＰＴ１１およびＰＴ１２の接続ノードＶＤＰ１の変化を示す。同図より、出力信号線ＶＯＵＴに加わる負荷が増加しても、接続ノードＶＤＮ１およびＶＤＰ１はあまり変化せず、結果としてｎチャネル型トランジスターＮＴ１２およびｐチャネル型トランジスターＰＴ１２のソース−ドレイン間に加わる分圧が主に増加する。図４（ｂ）に、同図（ａ）の動作条件下でのｎチャネル型トランジスターＮＴ１２およびｐチャネル型トランジスターＰＴ１２のソース−ドレイン間に印加される電圧ＶＤＮ１２およびＶＤＰ１２の変化を示す。同図より、電圧ＶＤＮ１２は、最大で約１７〔Ｖ〕、また電圧ＶＤＰ１２は、最大で約１８〔Ｖ〕に達することが解る。
(3) Load characteristics FIG. 4A shows the connection of the n-channel transistors NT11 and NT12 when an H level is input to the input signal line VIN and a voltage from VSS to VDD is applied to the output signal line VOUT. A change in the node VDN1 and a change in the connection node VDP1 of the p-channel transistors PT11 and PT12 when an L level is input to the signal line VIN and a voltage from VDD to VSS is applied to the output signal line VOUT are shown. From the figure, even when the load applied to the output signal line VOUT increases, the connection nodes VDN1 and VDP1 do not change so much, and as a result, the partial voltage applied between the source and drain of the n-channel transistor NT12 and the p-channel transistor PT12. Increase mainly. FIG. 4B shows changes in the voltages VDN12 and VDP12 applied between the source and drain of the n-channel transistor NT12 and the p-channel transistor PT12 under the operating conditions of FIG. From the figure, it can be seen that the voltage VDN12 reaches about 17 [V] at the maximum and the voltage VDP12 reaches about 18 [V] at the maximum.
以上、高電圧駆動回路において特定のトランジスターに加わる過大な電圧ストレスの例について説明した。この電圧ストレスは、入出力信号が切り替わる際に発生する過渡的なものであるが、長時間回路を動作させる場合には無視出来なくなり、結果として当該トランジスターの性能劣化を引き起こし、回路全体の長期信頼性を低下させる。 In the above, the example of the excessive voltage stress added to a specific transistor in a high voltage drive circuit was demonstrated. This voltage stress is a transient phenomenon that occurs when the input / output signal is switched, but it cannot be ignored when the circuit is operated for a long period of time. As a result, the performance of the transistor is degraded, resulting in long-term reliability of the entire circuit. Reduce sex.
本発明は、上記課題の少なくとも一つを解決するように、以下の適用例または形態として実現され得る。 The present invention can be realized as the following application examples or forms so as to solve at least one of the above problems.
〔適用例１〕本適用例に記載の半導体集積回路は、第１電位ノードと接続された第１ノードと、前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスター、第２のｎチャネル型トランジスターおよび第３のｎチャネル型トランジスターを有し、前記第１のｎチャネル型トランジスターの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスターの一端に接続され、ゲート端子は、第２ノードに接続され、前記第２のｎチャネル型トランジスターの他端は、前記第３のｎチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位ノードに接続され、前記第３のｎチャネル型トランジスターの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位ノードに接続されていることを特徴とする。 Application Example 1 A semiconductor integrated circuit according to this application example includes a first node connected to a first potential node, a first potential node, and a second potential node having a lower potential than the first potential node. A first n-channel transistor, a second n-channel transistor, and a third n-channel transistor connected in series between each other, and one end of the first n-channel transistor is connected to the second potential The other end of the second n-channel transistor is connected to the node, the other end of the second n-channel transistor is connected to the second node, and the other end of the second n-channel transistor is connected to the third node. And a gate terminal connected to a first intermediate potential node having a potential between the first potential node and the second potential node, and The other end of the third n-channel type transistor is connected to said first node, a gate terminal is characterized in that it is connected to the first potential node.
かかる構成によれば、第１ノードの電圧が、第２ノードにゲート端子が接続された第１のｎチャネル型トランジスターと中間電位にゲート端子が接続された第２のｎチャネル型トランジスターと第１電位にゲート端子が固定された第３のｎチャネル型トランジスターにより多段階に分圧され、各トランジスターに印加される最大電圧を低減できる。 According to this configuration, the voltage of the first node is the same as that of the first n-channel transistor having the gate terminal connected to the second node and the second n-channel transistor having the gate terminal connected to the intermediate potential. The voltage is divided in multiple stages by the third n-channel transistor whose gate terminal is fixed at the potential, and the maximum voltage applied to each transistor can be reduced.
〔適用例２〕本適用例に記載の半導体集積回路は、第２電位ノードと接続された第１ノードと、前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスターおよび第２のｐチャネル型トランジスターおよび第３のｐチャネル型トランジスターを有し、前記第１のｐチャネル型トランジスターの一端は、前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスターの一端に接続され、ゲート端子は、第２ノードに接続され、前記第２のｐチャネル型トランジスターの他端は、前記第３のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位ノードに接続され前記第３のｐチャネル型トランジスターの他端は、前記第１ノードに接続され、ゲート端子は、前記第２電位ノードに接続されていることを特徴とする。 Application Example 2 A semiconductor integrated circuit according to this application example includes a first node connected to a second potential node, a first potential node that is higher in potential than the first node and the second potential node. A first p-channel transistor, a second p-channel transistor, and a third p-channel transistor connected in series between each other, and one end of the first p-channel transistor is connected to the first potential The other end of the second p-channel transistor is connected to the node, the other end of the second p-channel transistor is connected to the second node, and the other end of the second p-channel transistor is connected to the third p-channel transistor. And a gate terminal connected to a first intermediate potential node having a potential between the first potential node and the second potential node. The other end of the third p-channel type transistor is connected to said first node, a gate terminal is characterized in that it is connected to the second potential node.
かかる構成によれば、第１ノードの電圧が、第２ノードにゲート端子が接続された第１のｐチャネル型トランジスターと中間電位にゲート端子が接続された第２のｐチャネル型トランジスターと第３のｐチャネル型トランジスターにより多段階に分圧され、各トランジスターに印加される最大電圧を低減できる。 According to this configuration, the voltage of the first node is the same as that of the first p-channel transistor having the gate terminal connected to the second node, the second p-channel transistor having the gate terminal connected to the intermediate potential, and the third node. The p-channel transistor can divide the voltage in multiple stages, and the maximum voltage applied to each transistor can be reduced.
〔適用例３〕上記適用例に記載の半導体集積回路において、前記第１ノードと前記第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスター、第２のｐチャネル型トランジスター、および第３のｐチャネル型トランジスターと、第３ノードと、前記第３ノードと前記第１電位ノードとの間に直列に接続された第４のｐチャネル型トランジスター、第５のｐチャネル型トランジスターおよび第６のｐチャネル型トランジスターと、を有し、前記第１のｐチャネル型トランジスターの一端は前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第３ノードに接続され、前記第２のｐチャネル型トランジスターの他端は、前記第３のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位ノードに接続され、前記第３のｐチャネル型トランジスターの他端は、前記第１ノードに接続され、ゲート端子は、前記第２電位ノードに接続され、前記第４のｐチャネル型トランジスターの一端は前記第１電位ノードに接続され、他端は、前記第５のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１ノードに接続され、前記第５のｐチャネル型トランジスターの他端は、前記第６のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１中間電位ノードに接続され、前記第６のｐチャネル型トランジスターの他端は、前記第３ノードに接続され、ゲート端子は、前記第２電位ノードに接続されていることを特徴とする。 Application Example 3 In the semiconductor integrated circuit according to the application example described above, a first p-channel transistor and a second p-channel transistor connected in series between the first node and the first potential node. , And a third p-channel transistor, a third node, and a fourth p-channel transistor and a fifth p-channel transistor connected in series between the third node and the first potential node. And a sixth p-channel transistor, one end of the first p-channel transistor is connected to the first potential node, and the other end is connected to one end of the second p-channel transistor And the gate terminal is connected to the third node, and the other end of the second p-channel transistor is connected to the third p-channel transistor. And a gate terminal is connected to a first intermediate potential node having a potential between the first potential node and the second potential node, and the other end of the third p-channel transistor is The first node is connected, the gate terminal is connected to the second potential node, one end of the fourth p-channel transistor is connected to the first potential node, and the other end is connected to the fifth p-node. A gate terminal is connected to one end of the channel type transistor, a gate terminal is connected to the first node, and the other end of the fifth p channel type transistor is connected to one end of the sixth p channel type transistor. Is connected to the first intermediate potential node, the other end of the sixth p-channel transistor is connected to the third node, and the gate terminal is connected to the second potential node. Characterized in that it is connected.
かかる構成によれば、第１のｐチャネル型トランジスターのソースとドレイン間と第２のｐチャネル型トランジスターのソースとドレイン間に印加される電位が等分割され、また第３のｐチャネル型トランジスターのソースとドレイン間と第４のｐチャネル型トランジスターのソースとドレイン間に印加される電位も等分割され、それぞれのトランジスターのソースとドレイン間に印加される最大電圧を低減できる。 With this configuration, the potential applied between the source and drain of the first p-channel transistor and between the source and drain of the second p-channel transistor is equally divided, and the third p-channel transistor The potential applied between the source and drain and between the source and drain of the fourth p-channel transistor is also equally divided, and the maximum voltage applied between the source and drain of each transistor can be reduced.
〔適用例４〕上記適用例に記載の半導体集積回路において、前記第１のｐチャネル型トランジスター、前記第２のｐチャネル型トランジスター、前記第３のｐチャネル型トランジスター、前記第１のｎチャネル型トランジスター、前記第２のｎチャネル型トランジスター、および前記第３のｎチャネル型トランジスターは、薄膜トランジスターであることを特徴とする。 Application Example 4 In the semiconductor integrated circuit according to the application example described above, the first p-channel transistor, the second p-channel transistor, the third p-channel transistor, and the first n-channel transistor. The transistor, the second n-channel transistor, and the third n-channel transistor are thin film transistors.
かかる構成によれば、半導体集積回路を容易かつ安価に製造することができる。 According to this configuration, the semiconductor integrated circuit can be manufactured easily and inexpensively.
〔適用例５〕上記適用例に記載の半導体集積回路において、前記第１のｐチャネル型トランジスター、前記第２のｐチャネル型トランジスター、前記第３のｐチャネル型トランジスター、前記第１のｎチャネル型トランジスター、前記第２のｎチャネル型トランジスター、および前記第３のｎチャネル型トランジスターの半導体層は、ポリシリコンで形成されていることを特徴とする。 Application Example 5 In the semiconductor integrated circuit according to the application example described above, the first p-channel transistor, the second p-channel transistor, the third p-channel transistor, and the first n-channel transistor. The semiconductor layers of the transistor, the second n-channel transistor, and the third n-channel transistor are formed of polysilicon.
かかる構成によれば、公知の膜形成方法や装置を用いて、容易に半導体集積回路を製造することができる。 According to such a configuration, a semiconductor integrated circuit can be easily manufactured using a known film forming method or apparatus.
〔適用例６〕本適用例に記載の半導体集積回路の駆動方法は、第１電位ノードと接続された第１ノードと、前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスター、第２のｎチャネル型トランジスターおよび第３のｎチャネル型トランジスターを有し、前記第１のｎチャネル型トランジスターの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスターの一端に接続され、前記第２のｎチャネル型トランジスターの他端は、前記第３のｎチャネル型トランジスターの一端に接続され、前記第３のｎチャネル型トランジスターの他端は前記第１ノードに接続されている半導体集積回路の駆動方法であって、前記第１のｎチャネル型トランジスターのゲート端子に信号を入力し、前記第１ノードから信号を出力する際、前記第３のｎチャネル型トランジスターのゲート端子に、前記第１電位ノードの電位を印加し、さらに前記第２のｎチャネル型トランジスターのゲート端子に、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位を印加することを特徴とする。 Application Example 6 A semiconductor integrated circuit driving method according to this application example includes a first node connected to a first potential node, and a second potential that is lower than the first node and the first potential node. A first n-channel transistor, a second n-channel transistor, and a third n-channel transistor connected in series with a node, and one end of the first n-channel transistor is Connected to the second potential node, the other end is connected to one end of the second n-channel transistor, and the other end of the second n-channel transistor is connected to one end of the third n-channel transistor. The third n-channel transistor is connected to the first node, and the other end of the third n-channel transistor is connected to the first node. When a signal is input to the gate terminal of the transistor and a signal is output from the first node, the potential of the first potential node is applied to the gate terminal of the third n-channel transistor, and the second node A first intermediate potential having a potential between the first potential node and the second potential node is applied to a gate terminal of the n-channel transistor.
かかる駆動方法によれば、第１のｎチャネル型トランジスターのゲート端子に低レベル、或いは高レベルの信号を入力し、第１ノードの信号を高レベル、或いは低レベルに変化させる際に、第１ノードに接続される負荷の大きさに関わらず、第１のｎチャネル型トランジスターと第２のｎチャネル型トランジスターと第３のｎチャネルトランジスターにより多段階に分圧され、各トランジスターに印加される最大電圧を低減できる。 According to this driving method, when a low-level or high-level signal is input to the gate terminal of the first n-channel transistor and the signal at the first node is changed to a high level or a low level, Regardless of the magnitude of the load connected to the node, the maximum voltage applied to each transistor is divided in multiple stages by the first n-channel transistor, the second n-channel transistor, and the third n-channel transistor. The voltage can be reduced.
〔適用例７〕本適用例に記載の半導体集積回路の駆動方法は、第２電位ノードと接続された第１ノードと、前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスター、第２のｐチャネル型トランジスターおよび第３のｐチャネル型トランジスターを有し、前記第１のｐチャネル型トランジスターの一端は、前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスターの一端に接続され、前記第２のｐチャネル型トランジスターの他端は、前記第３のｐチャネル型トランジスターの一端に接続され、前記第３のｐチャネル型トランジスターの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、前記第１のｐチャネル型トランジスターのゲート端子に信号を入力し、前記第１ノードから信号を出力する際、前記第３のｐチャネル型トランジスターのゲート端子に、前記第２電位ノードの電位を印加し、さらに前記第２のｐチャネル型トランジスターのゲート端子に、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位を印加することを特徴とする。 Application Example 7 A semiconductor integrated circuit driving method according to this application example includes a first node connected to a second potential node, and a first potential that is higher than the first node and the second potential node. A first p-channel transistor, a second p-channel transistor, and a third p-channel transistor connected in series with a node, and one end of the first p-channel transistor is Connected to the first potential node, the other end is connected to one end of the second p-channel transistor, and the other end of the second p-channel transistor is connected to one end of the third p-channel transistor. The other end of the third p-channel transistor is connected to the first node, and is a method for driving a semiconductor integrated circuit, wherein the first p-channel transistor is connected to the first node. When a signal is input to the gate terminal of the transistor and the signal is output from the first node, the potential of the second potential node is applied to the gate terminal of the third p-channel transistor, and the second node A first intermediate potential having a potential between the first potential node and the second potential node is applied to a gate terminal of the p-channel transistor.
かかる駆動方法によれば、前記第１のｐチャネル型トランジスターのゲート端子に高レベル、或いは低レベルの信号を入力し、第１ノードの信号を低レベル、或いは高レベルに変化させる際に、第１ノードに接続される負荷の大きさに関わらず、第１のｐチャネル型トランジスターと第２のｐチャネル型トランジスターと第３のｐチャネル型トランジスターにより多段階に分圧され、各トランジスターに印加される最大電圧を低減できる。 According to this driving method, when a high-level or low-level signal is input to the gate terminal of the first p-channel transistor and the signal at the first node is changed to a low level or a high level, Regardless of the magnitude of the load connected to one node, the first p-channel transistor, the second p-channel transistor, and the third p-channel transistor are divided in multiple stages and applied to each transistor. The maximum voltage can be reduced.
〔適用例８〕本適用例に記載の電子機器の駆動方法は、上記適用例に記載の半導体集積回路の駆動方法を有することを特徴とする。 Application Example 8 The driving method of the electronic device described in this application example includes the driving method of the semiconductor integrated circuit described in the application example.
かかる構成によれば、良好な電子機器の駆動を行うことができる。 According to such a configuration, it is possible to drive a good electronic device.
〔適用例９〕本適用例に記載の表示装置は、上記適用例に記載の半導体集積回路を有することを特徴とする。 Application Example 9 A display device described in this application example includes the semiconductor integrated circuit described in the application example.
かかる構成によれば、表示装置を容易かつ安価に製造することができる。 With this configuration, the display device can be manufactured easily and inexpensively.
〔適用例１０〕上記適用例に記載の表示装置を有することを特徴とする電子機器。 Application Example 10 An electronic apparatus having the display device according to the application example.
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same or related code | symbol is attached | subjected to what has the same function, and the repeated description is abbreviate | omitted.
＜実施の形態１＞
本実施の形態は、インバーター回路への適用例を示すものである。まず始めに回路構成について説明した後、基本入出力特性と負荷特性について説明する。
<Embodiment 1>
This embodiment shows an application example to an inverter circuit. First, the circuit configuration will be described, and then the basic input / output characteristics and load characteristics will be described.
（１）回路構成
図５は、本実施の形態のインバーター回路（半導体集積回路）を示す回路図であり、本実施の形態のインバーター回路は、複数の薄膜トランジスター（ＴＦＴ）により構成されている。以下、薄膜トランジスターを単に「トランジスター」と称するものとする。なお、本明細書においては、信号線、ノードとこれらの電位を同じ符号で示すものとする。
(1) Circuit Configuration FIG. 5 is a circuit diagram showing an inverter circuit (semiconductor integrated circuit) of this embodiment, and the inverter circuit of this embodiment is composed of a plurality of thin film transistors (TFTs). Hereinafter, the thin film transistor is simply referred to as a “transistor”. Note that in this specification, signal lines and nodes and their potentials are denoted by the same reference numerals.
通常のインバーター回路は、電源電位ＶＤＤと接地電位ＶＳＳとの間に順次接続されたｐチャネル型トランジスターＰＴ１１と、ｎチャネル型トランジスターＮＴ１１とを有し、これらのトランジスターのゲート端子は、入力信号線ＶＩＮと接続され、ｐチャネル型トランジスターＰＴ１１とｎチャネル型トランジスターＮＴ１１との接続ノードＮＣが出力信号線ＶＯＵＴと接続される。以下、これらのトランジスターＰＴ１１およびＮＴ１１を、「駆動トランジスター」と言うことがある。 A normal inverter circuit has a p-channel transistor PT11 and an n-channel transistor NT11 sequentially connected between a power supply potential VDD and a ground potential VSS. The gate terminals of these transistors are connected to an input signal line VIN. And a connection node NC between the p-channel transistor PT11 and the n-channel transistor NT11 is connected to the output signal line VOUT. Hereinafter, these transistors PT11 and NT11 may be referred to as “driving transistors”.
しかしながら、本実施の形態においては、電源電位ＶＤＤに接続されたｐチャネル型トランジスターＰＴ１１と、接続ノードＮＣとの間に、直列に接続（カスケード（cascade)接続）された、２つのｐチャネル型トランジスターＰＴ１２およびＰＴ１３を有する。このうち、ｐチャネル型トランジスターＰＴ１３のゲート端子は、接地電位ＶＳＳに接続されている。 However, in the present embodiment, two p-channel transistors connected in series (cascade connection) between the p-channel transistor PT11 connected to the power supply potential VDD and the connection node NC. It has PT12 and PT13. Among these, the gate terminal of the p-channel transistor PT13 is connected to the ground potential VSS.
一方、ｐチャネル型トランジスターＰＴ１２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位ＶＭ１に接続されている。この中間電位ＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。即ち、各電位の関係は、下記関係式（１）となる。
電源電位ＶＤＤ＞中間電位ＶＭ１＞接地電位ＶＳＳ…（１）
上記関係式（１）を満たす限り、これらの電位の間隔に制限はないが、中間電位ＶＭ１と接地電位ＶＳＳとの間の電位差を電源電位ＶＤＤと接地電位ＶＳＳとの間の電位差の１／２とすることが好ましい。これにより、ｐチャネル型トランジスターＰＴ１１およびＰＴ１２のソース−ドレイン間に印加される電位を略等分割でき、耐圧特性を向上することができる。
On the other hand, the gate terminal of the p-channel transistor PT12 is connected to an intermediate potential VM1 located between the power supply potential VDD and the ground potential VSS. The intermediate potential VM1 may be a fixed potential or may be configured such that the intermediate potential VM1 is applied during driving, which will be described later. That is, the relationship between the potentials is represented by the following relational expression (1).
Power supply potential VDD> Intermediate potential VM1> Ground potential VSS (1)
As long as the above relational expression (1) is satisfied, the interval between these potentials is not limited, but the potential difference between the intermediate potential VM1 and the ground potential VSS is ½ of the potential difference between the power supply potential VDD and the ground potential VSS. It is preferable that As a result, the potential applied between the source and drain of the p-channel transistors PT11 and PT12 can be substantially equally divided, and the breakdown voltage characteristics can be improved.
また、本実施の形態においては、接地電位ＶＳＳに接続されたｎチャネル型トランジスターＮＴ１１と、接続ノードＮＣとの間に直列に接続された、２つのｎチャネル型トランジスターＮＴ１２およびＮＴ１３を有する。
このうち、ｎチャネル型トランジスターＮＴ１２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位ＶＭ１に接続されている。この中間電位ＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。
In the present embodiment, the n-channel transistor NT11 connected to the ground potential VSS and the two n-channel transistors NT12 and NT13 connected in series between the connection node NC are provided.
Among these, the gate terminal of the n-channel transistor NT12 is connected to an intermediate potential VM1 located between the power supply potential VDD and the ground potential VSS. The intermediate potential VM1 may be a fixed potential, or may be configured so that the intermediate potential VM1 is applied during driving described later.
一方、ｎチャネル型トランジスターＮＴ１３のゲート端子は、電源電位ＶＤＤに接続されている。即ち、各電位の関係は、上記関係式（１）となる。上記関係式（１）を満たす限り、これらの電位の間隔に制限はないが、中間電位ＶＭ１と接地電位ＶＳＳとの間の電位差を電源電位ＶＤＤと接地電位ＶＳＳとの間の電位差の１／２とすることが好ましい。これにより、ｎチャネル型トランジスターＮＴ１１およびＮＴ１２のソース−ドレイン間に印加される電位を略等分割できる。なお、上記ｐチャネル型トランジスターＰＴ１２に印加される中間電位と、上記ｎチャネル型トランジスターＮＴ１２に印加される中間電位とを異なる電位としてもよい。但し、これらの電位を共通化することで、中間電位の引き回しが容易となり、回路設計を簡略化できる。以下、これらのｐチャネル型トランジスターＰＴ１２およびｎチャネル型トランジスターＮＴ１２を「分圧トランジスター」、ｐチャネル型トランジスターＰＴ１３およびｎチャネル型トランジスターＮＴ１３を「補助分圧トランジスター」と言うことがある。 On the other hand, the gate terminal of the n-channel transistor NT13 is connected to the power supply potential VDD. That is, the relationship between the potentials is the above relational expression (1). As long as the relational expression (1) is satisfied, the interval between these potentials is not limited, but the potential difference between the intermediate potential VM1 and the ground potential VSS is ½ of the potential difference between the power supply potential VDD and the ground potential VSS. It is preferable that As a result, the potential applied between the source and drain of the n-channel transistors NT11 and NT12 can be divided approximately equally. The intermediate potential applied to the p-channel transistor PT12 may be different from the intermediate potential applied to the n-channel transistor NT12. However, by sharing these potentials, the intermediate potential can be easily routed and the circuit design can be simplified. Hereinafter, the p-channel transistor PT12 and the n-channel transistor NT12 may be referred to as “voltage dividing transistors”, and the p-channel transistor PT13 and the n-channel transistor NT13 may be referred to as “auxiliary voltage dividing transistors”.
（２）基本入出力特性
図６（ａ）に、図５のインバーター回路の入出力特性の実測例を示す。各トランジスターのゲート長Ｌは１０〔μｍ〕、ゲート幅Ｗは２０〔μｍ〕、接地電位ＶＳＳは０〔Ｖ〕、電源電位ＶＤＤは２０〔Ｖ〕、中間電位ＶＭ１は１０〔Ｖ〕となっている。
同図において、入力信号線ＶＩＮにＬレベル（低電位レベル、即ち接地電位ＶＳＳ＝０〔Ｖ〕）の電位が印加されると、ｐチャネル型トランジスターＰＴ１１、ＰＴ１２およびＰＴ１３がオン状態（導通状態）となり、出力信号線ＶＯＵＴからＨレベル（高電位レベル、即ち電源電位ＶＤＤ＝２０〔Ｖ〕）の信号が出力される。この時、ｐチャネル型トランジスターＰＴ１１、ＰＴ１２およびＰＴ１３の接続ノードＶＤＰ１およびＶＤＰ２は、ほぼ電源電位ＶＤＤとなる。
(2) Basic Input / Output Characteristics FIG. 6A shows an actual measurement example of the input / output characteristics of the inverter circuit of FIG. The gate length L of each transistor is 10 [μm], the gate width W is 20 [μm], the ground potential VSS is 0 [V], the power supply potential VDD is 20 [V], and the intermediate potential VM1 is 10 [V]. Yes.
In this figure, when an L level (low potential level, that is, ground potential VSS = 0 [V]) is applied to the input signal line VIN, p-channel transistors PT11, PT12 and PT13 are turned on (conductive state). Thus, an H level (high potential level, that is, power supply potential VDD = 20 [V]) signal is output from the output signal line VOUT. At this time, the connection nodes VDP1 and VDP2 of the p-channel transistors PT11, PT12 and PT13 are substantially at the power supply potential VDD.
一方、ｎチャネル型トランジスターＮＴ１１はオフ状態となり、同トランジスターＮＴ１１とｎチャネル型トランジスターＮＴ１２との接続ノードＶＤＮ１の電位がほぼ中間電位ＶＭ１まで上昇すると、ｎチャネル型トランジスターＮＴ１２がオフ状態となる。その結果、ｎチャネル型トランジスターＮＴ１２とｎチャネル型トランジスターＮＴ１３との接続ノードＶＤＮ２の電位がほぼ電源電位ＶＤＤまで上昇し、ｎチャネル型トランジスターＮＴ１３はオフ状態となる。
したがって、各ｎチャネル型トランジスターＮＴ１１、ＮＴ１２およびＮＴ３のソース−ドレイン間に印加される電圧を分圧でき、インバーター回路の耐圧を向上させることができる。
On the other hand, the n-channel transistor NT11 is turned off, and when the potential of the connection node VDN1 between the transistor NT11 and the n-channel transistor NT12 rises to almost the intermediate potential VM1, the n-channel transistor NT12 is turned off. As a result, the potential of the connection node VDN2 between the n-channel transistor NT12 and the n-channel transistor NT13 rises to almost the power supply potential VDD, and the n-channel transistor NT13 is turned off.
Therefore, the voltage applied between the source and drain of each of the n-channel transistors NT11, NT12 and NT3 can be divided, and the breakdown voltage of the inverter circuit can be improved.
逆に、入力信号線ＶＩＮにＨレベルの電位が印加されると、ｎチャネル型トランジスターＮＴ１１がオン状態となり、ｎチャネル型トランジスターＮＴ１２、ＮＴ１３を介して、出力信号線ＶＯＵＴからＬレベルの信号が出力される。この時、ｎチャネル型トランジスターＮＴ１１、ＮＴ１２およびＮＴ１３の接続ノードＶＤＮ１およびＶＤＮ２は、ほぼ接地電位ＶＳＳとなる。 Conversely, when an H level potential is applied to the input signal line VIN, the n-channel transistor NT11 is turned on, and an L-level signal is output from the output signal line VOUT via the n-channel transistors NT12 and NT13. Is done. At this time, the connection nodes VDN1 and VDN2 of the n-channel transistors NT11, NT12 and NT13 are substantially at the ground potential VSS.
一方、ｐチャネル型トランジスターＰＴ１１はオフ状態となり、同トランジスターとｐチャネル型トランジスターＰＴ１２との接続ノードＶＤＰ１の電位がほぼ中間電位ＶＭ１まで降下すると、ｎチャネル型トランジスターＮＴ１２がオフ状態となる。その結果、ｎチャネル型トランジスターＮＴ１２とｎチャネル型トランジスターＮＴ１３との接続ノードＶＤＮ２の電位がほぼ電源電位ＶＤＤまで降下し、ｎチャネル型トランジスターＮＴ１３はオフ状態となる。
したがって、各ｐチャネル型トランジスターＰＴ１、ＰＴ２およびＰＴ３のソース−ドレイン間に印加される電圧を分圧でき、インバーター回路の耐圧を向上させることができる。
On the other hand, the p-channel transistor PT11 is turned off, and when the potential of the connection node VDP1 between the transistor and the p-channel transistor PT12 drops to almost the intermediate potential VM1, the n-channel transistor NT12 is turned off. As a result, the potential of the connection node VDN2 between the n-channel transistor NT12 and the n-channel transistor NT13 drops to almost the power supply potential VDD, and the n-channel transistor NT13 is turned off.
Therefore, the voltage applied between the source and drain of each of the p-channel transistors PT1, PT2, and PT3 can be divided, and the withstand voltage of the inverter circuit can be improved.
入力信号線ＶＩＮの印加電圧Ｌレベルより増加させると、ｎチャネル型トランジスターＮＴ１１はオン状態に移行し、同トランジスターとｎチャネル型トランジスターＮＴ１２との接続ノードＶＤＮ１の電位が降下する。同電位の降下に対して、出力信号線ＶＯＵＴの電位がやや遅れて降下するため、ｎチャネル型トランジスターＮＴ１２およびＮＴ１３のソース−ドレイン間に印加される電圧が増加するが、ｎチャネル型トランジスターＮＴ１３の分圧がｎチャネル型トランジスターＮＴ１２の分圧がほぼ一定となるよう増加する。 When the voltage is increased from the applied voltage L level of the input signal line VIN, the n-channel transistor NT11 is turned on, and the potential of the connection node VDN1 between the transistor and the n-channel transistor NT12 drops. Since the potential of the output signal line VOUT falls slightly delayed with respect to the same potential drop, the voltage applied between the source and drain of the n-channel transistors NT12 and NT13 increases. The partial pressure increases so that the partial pressure of the n-channel transistor NT12 becomes substantially constant.
一方、入力信号線ＶＩＮの印加電圧をＨレベル減少させると、ｐチャネル型トランジスターＰＴ１１はオン状態に移行し、同トランジスターとｐチャネル型トランジスターＰＴ１２との接続ノードＶＤＰ１の電位が上昇する。同電位の上昇に対して、出力信号線ＶＯＵＴの電位がやや遅れて上昇するため、ｐチャネル型トランジスターＰＴ１２およびＰＴ１３のソース−ドレイン間に印加される電圧が増加するが、ｐチャネル型トランジスターＰＴ１３の分圧がｐチャネル型トランジスターＰＴ１２の分圧がほぼ一定となるよう増加する。 On the other hand, when the voltage applied to the input signal line VIN is decreased to the H level, the p-channel transistor PT11 is turned on, and the potential of the connection node VDP1 between the transistor and the p-channel transistor PT12 increases. Since the potential of the output signal line VOUT rises with a slight delay with respect to the rise in the same potential, the voltage applied between the source and drain of the p-channel transistors PT12 and PT13 increases. The partial pressure increases so that the partial pressure of the p-channel transistor PT12 becomes substantially constant.
図６（ｂ）は、入力信号線ＶＩＮの印加電圧に対するｎチャネル型トランジスターＮＴ１２のソース−ドレイン間に印加される電圧ＶＤＮ１２＝接続ノードＶＤＮ２−接続ノードＶＤＮ１を示す。同図より、電圧ＶＤＮ１２は補助分圧トランジスターＮＴ１３による分圧効果により、中間電位ＶＭ１を超えない範囲で変化していることが解る。また、ｐチャネル型トランジスターＰＴ１２のソース−ドレイン間に印加される電圧ＶＤＰ１２＝接続ノードＶＤＰ１−接続ノードＶＤＰ２を同図に示した。電圧ＶＤＰ１２も電圧ＶＤＮ１２と同様にして、補助分圧トランジスターＰＴ１３の分圧効果により、中間電圧ＶＭ１を超えない範囲で変化していることが解る。 FIG. 6B shows the voltage VDN12 = connection node VDN2−connection node VDN1 applied between the source and drain of the n-channel transistor NT12 with respect to the voltage applied to the input signal line VIN. From the figure, it can be seen that the voltage VDN12 changes within a range not exceeding the intermediate potential VM1 due to the voltage dividing effect by the auxiliary voltage dividing transistor NT13. The voltage VDP12 applied between the source and drain of the p-channel transistor PT12 = connection node VDP1−connection node VDP2 is shown in FIG. As with the voltage VDN12, the voltage VDP12 also changes within a range not exceeding the intermediate voltage VM1 due to the voltage dividing effect of the auxiliary voltage dividing transistor PT13.
（３）負荷特性
次に、出力信号線ＶＯＵＴに負荷が加わった場合について考える。図７（ａ）は、入力信号線ＶＩＮにＨレベルを入力して、出力信号線ＶＯＵＴに接地電位ＶＳＳから電源電位ＶＤＤまでの電圧を印加した時の、ｎチャネル型トランジスターＮＴ１１、ＮＴ１２およびＮＴ１３の接続ノードＶＤＮ１およびＶＤＮ２の変化と、入力信号線ＶＩＮにＬレベルを入力して、出力信号線ＶＯＵＴに電源電位ＶＤＤから接地電位ＶＳＳまでの電圧を印加した時の、ｐチャネル型トランジスターＰＴ１１、ＰＴ１２およびＰＴ１３の接続ノードＶＤＰ１およびＶＤＰ２の変化を示す。同図より、出力信号線ＶＯＵＴに負荷が加わった場合、ｎチャネル型トランジスターＮＴ１３およびｐチャネル型トランジスターＰＴ１３の分圧がｎチャネル型トランジスターＮＴ１２およびｐチャネル型トランジスターＰＴ１２の分圧が過大にならない様に増加する。図７（ｂ）に、同図（ａ）の動作条件下でのｎチャネル型トランジスターＮＴ１２およびｐチャネル型トランジスターＰＴ１２のソース−ドレイン間に印加される電圧ＶＤＮ１２およびＶＤＰ１２の変化を示す。同図より、電圧ＶＤＮ１２およびＶＤＰ１２は、分圧トランジスターであるｎチャネル型トランジスターＮＴ１３およびｐチャネル型トランジスターＰＴ１３の分圧効果により、中間電圧ＶＭ１を超えない範囲で変化していることが解る。以上の結果より、駆動トランジスター（ＰＴ１１およびＮＴ１１）、分圧トランジスター（ＰＴ１２およびＮＴ１２）および補助分圧トランジスター（ＰＴ１３およびＮＴ１３）をカスケード接続してインバーター回路を形成することにより、入力信号線ＶＩＮの電圧がＬレベルおよびＨレベルの状態のみならず、これらの電圧レベルの中間の電圧が入力された場合、更には出力信号線ＶＯＵＴに負荷が加わった場合においても、構成する各トランジスターに過大な電圧が印加されること無く回路動作が可能となる。
(3) Load Characteristics Next, consider a case where a load is applied to the output signal line VOUT. FIG. 7A shows the n-channel transistors NT11, NT12, and NT13 when an H level is input to the input signal line VIN and a voltage from the ground potential VSS to the power supply potential VDD is applied to the output signal line VOUT. Changes in the connection nodes VDN1 and VDN2, and when the L level is input to the input signal line VIN and the voltage from the power supply potential VDD to the ground potential VSS is applied to the output signal line VOUT, the p-channel transistors PT11, PT12 and The change of the connection nodes VDP1 and VDP2 of PT13 is shown. As shown in the figure, when a load is applied to the output signal line VOUT, the divided voltage of the n-channel transistor NT13 and the p-channel transistor PT13 is not excessively divided by the n-channel transistor NT12 and the p-channel transistor PT12. To increase. FIG. 7B shows changes in the voltages VDN12 and VDP12 applied between the source and drain of the n-channel transistor NT12 and the p-channel transistor PT12 under the operating conditions of FIG. From the figure, it can be seen that the voltages VDN12 and VDP12 change within a range not exceeding the intermediate voltage VM1 due to the voltage dividing effect of the n-channel transistor NT13 and the p-channel transistor PT13 which are voltage dividing transistors. From the above results, the drive transistor (PT11 and NT11), the voltage dividing transistor (PT12 and NT12) and the auxiliary voltage dividing transistor (PT13 and NT13) are cascade-connected to form an inverter circuit, whereby the voltage of the input signal line VIN Not only in the state of L level and H level, but also when an intermediate voltage between these voltage levels is input, and even when a load is applied to the output signal line VOUT, an excessive voltage is applied to each of the constituting transistors. Circuit operation is possible without being applied.
なお、上記図５においては、駆動トランジスターと補助分圧トランジスターの間に設ける分圧トランジスターの数が１個の場合について説明したが、このトランジスター数は、２個以上の複数とし、各々のゲートに対応した中間電位を接続しても良い。トランジスター数を多くすることで多段階の分圧が可能となり、回路全体の耐圧を向上させたり、または個々のトランジスターに求められる耐圧を低く設計したりすることができる。 In FIG. 5, the case where the number of voltage dividing transistors provided between the driving transistor and the auxiliary voltage dividing transistor is one has been described. However, the number of transistors is two or more, and each gate has a plurality of voltage dividing transistors. A corresponding intermediate potential may be connected. By increasing the number of transistors, multi-stage voltage division is possible, and the breakdown voltage of the entire circuit can be improved, or the breakdown voltage required for each transistor can be designed low.
＜実施の形態２＞
実施の形態１においては、インバーター回路に分圧用トランジスターを適用したが、本実施の形態においては、レベルシフター回路への適用例について説明する。まず始めに回路構成について説明した後、回路動作について説明する。
<Embodiment 2>
Although the voltage dividing transistor is applied to the inverter circuit in the first embodiment, an application example to the level shifter circuit will be described in the present embodiment. First, the circuit configuration will be described, and then the circuit operation will be described.
（１）回路構成
図８は、本実施の形態のレベルシフター回路（半導体集積回路）を示す回路図である。
通常のレベルシフター回路は、第２電源電位ＶＤＤ２と接地電位ＶＳＳとの間に並列に接続されたｐチャネル型トランジスターおよびｎチャネル型トランジスターの対、即ちｐチャネル型トランジスターＰＴ１１およびｎチャネル型トランジスターＮＴ１１とｐチャネル型トランジスターＰＴ２１およびｎチャネル型トランジスターＮＴ２１との対を有し、これらの接続ノードＮＣ１およびＮＣ２が、ｐチャネル型トランジスターＰＴ２１およびＰＴ１１に交差接続される。このｎチャネル型トランジスターＮＴ１１およびＮＴ２１のゲート端子は、相補の信号が入力される入力信号線ＶＩＮ＋およびＶＩＮ−にそれぞれ接続される。また、上記接続ノードＮＣ２が出力信号線ＶＯＵＴに接続される。
(1) Circuit Configuration FIG. 8 is a circuit diagram showing a level shifter circuit (semiconductor integrated circuit) of the present embodiment.
A normal level shifter circuit includes a pair of a p-channel transistor and an n-channel transistor connected in parallel between the second power supply potential VDD2 and the ground potential VSS, that is, a p-channel transistor PT11 and an n-channel transistor NT11. A pair of p-channel transistor PT21 and n-channel transistor NT21 is provided, and these connection nodes NC1 and NC2 are cross-connected to p-channel transistors PT21 and PT11. The gate terminals of the n-channel transistors NT11 and NT21 are connected to input signal lines VIN + and VIN− to which complementary signals are input, respectively. The connection node NC2 is connected to the output signal line VOUT.
しかしながら、本実施の形態においては、第２電源電位ＶＤＤ２に接続されたｐチャネル型トランジスターＰＴ１１と、接続ノードＮＣ１との間に直列に接続された、２つのｐチャネル型トランジスターＰＴ１２およびＰＴ１３を有する。
また、第２電源電位ＶＤＤ２に接続されたｐチャネル型トランジスターＰＴ２１と、接続ノードＮＣ２との間にカスケード接続された、２つのｐチャネル型トランジスターＰＴ２２、ＰＴ２３を有する。
また、接地電位ＶＳＳに接続されたｎチャネル型トランジスターＮＴ１１と、接続ノードＮＣ１との間にカスケード接続された、２つのｎチャネル型トランジスターＮＴ１２、ＮＴ１３を有する。
また、接地電位ＶＳＳに接続されたｎチャネル型トランジスターＮＴ２１と、接続ノードＮＣ２との間にカスケード接続された、２つのｎチャネル型トランジスターＮＴ２２、ＮＴ２３を有する。
このうち、ｐチャネル型トランジスターＰＴ１３およびＰＴ２３のゲート端子は、接地電位ＶＳＳに接続されている。
また、ｐチャネル型トランジスターＰＴ１２およびＰＴ２２のゲート端子は、第２電源電位ＶＤＤ２と接地電位ＶＳＳとの間に位置する中間電位ＶＭ１に接続されている。この中間電位ＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。
また、ｎチャネル型トランジスターＮＴ１２およびＮＴ２２のゲート端子は、第２電源電位ＶＤＤ２と接地電位ＶＳＳとの間に位置する上記中間電位ＶＭ１に接続されている。
また、ｎチャネル型トランジスターＮＴ１３およびＮＴ２３のゲート端子は、第２電源電位ＶＤＤ２に接続されている。
However, in the present embodiment, the p-channel transistor PT11 connected to the second power supply potential VDD2 and the two p-channel transistors PT12 and PT13 connected in series are connected between the connection node NC1.
In addition, a p-channel transistor PT21 connected to the second power supply potential VDD2 and two p-channel transistors PT22 and PT23 cascaded between the connection node NC2 are provided.
In addition, the n-channel transistor NT11 connected to the ground potential VSS and the two n-channel transistors NT12 and NT13 cascaded between the connection node NC1 are included.
In addition, the n-channel transistor NT21 connected to the ground potential VSS and two n-channel transistors NT22 and NT23 cascaded between the connection node NC2 are provided.
Among these, the gate terminals of the p-channel transistors PT13 and PT23 are connected to the ground potential VSS.
The gate terminals of the p-channel transistors PT12 and PT22 are connected to an intermediate potential VM1 located between the second power supply potential VDD2 and the ground potential VSS. The intermediate potential VM1 may be a fixed potential or may be configured such that the intermediate potential VM1 is applied during driving, which will be described later.
The gate terminals of the n-channel transistors NT12 and NT22 are connected to the intermediate potential VM1 located between the second power supply potential VDD2 and the ground potential VSS.
The gate terminals of the n-channel transistors NT13 and NT23 are connected to the second power supply potential VDD2.
即ち、各電位の関係は、下記関係式（２）となる。
第２電源電位ＶＤＤ２＞中間電位ＶＭ１＞接地電位ＶＳＳ…（２）
上記関係式（２）を満たす限り、これらの電位の間隔に制限はないが、ほぼ等間隔とすることが望ましい。これにより、ｐチャネル型トランジスターＰＴ１１およびＰＴ１２、ｐチャネル型トランジスターＰＴ２１およびＰＴ２２、ｎチャネル型トランジスターＮＴ１１およびＮＴ１２、ｎチャネル型トランジスターＮＴ２１およびＮＴ２２のソース−ドレイン間に印加される電位を略等分割できる。なお、上記ｐチャネル型トランジスターＰＴ１２、ＰＴ２２に印加される中間電位ＶＭ１と、上記ｎチャネル型トランジスターＮＴ１２、ＮＴ２２に印加される中間電位ＶＭ１とを異なる電位としてもよい。但し、これらの電位を共通化することで、中間電位の引き回しが容易となり、回路設計を簡略化できる。
なお、ｐチャネル型トランジスターＰＴ１１およびＰＴ２１とｎチャネル型トランジスターＮＴ１１およびＮＴ２１とを「駆動トランジスター」、ｐチャネル型トランジスターＰＴ１２ＰＴ２２とｎチャネル型トランジスターＮＴ１２およびＮＴ２２とを「分圧トランジスター」、ｐチャネル型トランジスターＰＴ１３およびＰＴ２３とｎチャネル型トランジスターＮＴ１３およびＮＴ２３とを「補助分圧トランジスター」と呼ぶことがある。
That is, the relationship between the potentials is represented by the following relational expression (2).
Second power supply potential VDD2> Intermediate potential VM1> Ground potential VSS (2)
As long as the above relational expression (2) is satisfied, the interval between these potentials is not limited. Thereby, the potentials applied between the source and drain of the p-channel transistors PT11 and PT12, the p-channel transistors PT21 and PT22, the n-channel transistors NT11 and NT12, and the n-channel transistors NT21 and NT22 can be divided approximately equally. The intermediate potential VM1 applied to the p-channel transistors PT12 and PT22 may be different from the intermediate potential VM1 applied to the n-channel transistors NT12 and NT22. However, by sharing these potentials, the intermediate potential can be easily routed and the circuit design can be simplified.
The p-channel transistors PT11 and PT21 and the n-channel transistors NT11 and NT21 are “driving transistors”, the p-channel transistor PT12PT22 and the n-channel transistors NT12 and NT22 are “divided voltage transistors”, and the p-channel transistor PT13. In addition, PT23 and n-channel transistors NT13 and NT23 may be referred to as “auxiliary voltage dividing transistors”.
（２）回路動作
以下に、図９を用いて上記レベルシフター回路の回路動作について説明する。
(2) Circuit Operation Hereinafter, the circuit operation of the level shifter circuit will be described with reference to FIG.
（２−ａ）第１動作
図９（ａ）に示すように、入力信号線ＶＩＮ＋にＨレベル、入力信号線ＶＩＮ−にＬレベルの電位が印加されると、ｎチャネル型トランジスターＮＴ１１がオン状態となり、ｎチャネル型トランジスターＮＴ１２およびＮＴ１３を介して、接続ノードＮＣ１はＬレベルとなる。この際、接続ノードＮＣ１はＬレベルであるため、ｐチャネル型トランジスターＰＴ２１がオン状態となり、ｐチャネル型トランジスターＰＴ２２およびＰＴ２３を介して、出力信号線ＶＯＵＴから第２電源電位ＶＤＤ２レベルの信号が出力される。ここでは、ＶＩＮ＋には、Ｈレベル（電源電位ＶＤＤレベル）の５Ｖ程度が印加され、第２電源電位ＶＤＤ２は、例えば１５Ｖである。
(2-a) First Operation As shown in FIG. 9A, when an H level potential is applied to the input signal line VIN + and an L level potential is applied to the input signal line VIN−, the n-channel transistor NT11 is turned on. Thus, the connection node NC1 becomes L level via the n-channel transistors NT12 and NT13. At this time, since the connection node NC1 is at the L level, the p-channel transistor PT21 is turned on, and a signal at the second power supply potential VDD2 level is output from the output signal line VOUT via the p-channel transistors PT22 and PT23. The Here, about 5V of H level (power supply potential VDD level) is applied to VIN +, and the second power supply potential VDD2 is, for example, 15V.
（２−ｂ）第２動作
一方、逆に、図９（ｂ）に示すように、入力信号線ＶＩＮ＋にＬレベル、入力信号線ＶＩＮ−にＨレベルの電位が印加されると、ｎチャネル型トランジスターＮＴ２１がオン状態となり、ｎチャネル型トランジスターＮＴ２２およびＮＴ２３を介して、出力信号線ＶＯＵＴからＬレベルの信号が出力される。この際、接続ノードＮＣ２（出力信号線ＶＯＵＴ）はＬレベルであるため、ｐチャネル型トランジスターＰＴ１１がオン状態となり、ｐチャネル型トランジスターＰＴ１２およびＰＴ１３を介して、接続ノードＮＣ１は第２電源電位ＶＤＤ２レベルとなる。
上記動作により、入力信号線ＶＩＮ＋〜入力信号線ＶＩＮ−の電位５Ｖ〜０Ｖの電位を、出力信号線ＶＯＵＴの１５Ｖ〜０Ｖの電位にレベルシフトさせることができる。
(2-b) Second Operation On the other hand, when an L level potential is applied to the input signal line VIN + and an H level potential is applied to the input signal line VIN− as shown in FIG. The transistor NT21 is turned on, and an L level signal is output from the output signal line VOUT via the n-channel transistors NT22 and NT23. At this time, since the connection node NC2 (output signal line VOUT) is at the L level, the p-channel transistor PT11 is turned on, and the connection node NC1 is at the second power supply potential VDD2 level via the p-channel transistors PT12 and PT13. It becomes.
Through the above operation, the potential of 5 V to 0 V of the input signal line VIN + to the input signal line VIN− can be level shifted to the potential of 15 V to 0 V of the output signal line VOUT.
（２−ｃ）耐圧向上効果
上記第１動作においては、ｐチャネル型トランジスターＰＴ１１、ＰＴ１２およびＰＴ１３の両端には、第２電源電位ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｐチャネル型トランジスターＰＴ１２およびＰＴ１３のゲート端子にはそれぞれ中間電位ＶＭ１、接地電位ＶＳＳが印加されているため、ｐチャネル型トランジスターＰＴ１１〜ＰＴ１３の接続ノードＶＤＰ１１２およびＶＤＰ１２３は、それぞれ中間電位ＶＭ１および接地電位ＶＳＳとなる。また、ｎチャネル型トランジスターＮＴ２１、ＮＴ２２およびＮＴ２３の両端にも、第２電源電位ＶＤＤ２＝１５の電位が印加されることとなるが、ｎチャネル型トランジスターＮＴ２２およびＮＴ２３のゲート端子には、それぞれ中間電位ＶＭ１、第２電源電位ＶＤＤ２が印加されているため、ｎチャネル型トランジスターＮＴ２１〜ＮＴ２３の接続ノードＶＤＮ２１２およびＶＤＮ２２３は、それぞれ印加された中間電位ＶＭ１および第２電源電位ＶＤＤ２となる。
(2-c) Withstand Voltage Improvement Effect In the first operation, a potential of the second power supply potential VDD2 = 15 V is applied to both ends of the p-channel transistors PT11, PT12, and PT13. Since the intermediate potential VM1 and the ground potential VSS are applied to the gate terminals of the transistors PT12 and PT13, respectively, the connection nodes VDP112 and VDP123 of the p-channel transistors PT11 to PT13 become the intermediate potential VM1 and the ground potential VSS, respectively. Further, the potential of the second power supply potential VDD2 = 15 is also applied to both ends of the n-channel transistors NT21, NT22, and NT23, but the intermediate potential is applied to the gate terminals of the n-channel transistors NT22 and NT23, respectively. Since VM1 and the second power supply potential VDD2 are applied, the connection nodes VDN212 and VDN223 of the n-channel transistors NT21 to NT23 become the applied intermediate potential VM1 and the second power supply potential VDD2, respectively.
したがって、各トランジスターＰＴ１１〜ＰＴ１３、ＮＴ２１〜ＮＴ２３に印加される電圧を分圧でき、レベルシフター回路の耐圧を向上させることができる。
また、第２動作においても、ｐチャネル型トランジスターＰＴ２１、ＰＴ２２およびＰＴ２３の両端には、第２電源電位ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｐチャネル型トランジスターＰＴ２２およびＰＴ２３にはそれぞれ中間電位ＶＭ１、接地電位ＶＳＳが印加されているため、ｐチャネル型トランジスターＰＴ２１〜ＰＴ２３の接続ノードＶＤＰ２１２およびＶＤＰ２２３は、それぞれ印加された中間電位ＶＭ１および接地電位ＶＳＳとなる。また、ｎチャネル型トランジスターＮＴ１１、ＮＴ１２およびＮＴ１３の両端にも、第２電源電位ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｎチャネル型トランジスターＮＴ１２およびＮＴ１３にはそれぞれ中間電位ＶＭ１、第２電源電位ＶＤＤ２が印加されているため、ｎチャネル型トランジスターＮＴ１１〜ＮＴ１３の接続ノードＶＤＮ１１２およびＶＤＮ１２３は、それぞれ印加された中間電位ＶＭ１および第２電源電位ＶＤＤ２となる。
Therefore, the voltage applied to each of the transistors PT11 to PT13 and NT21 to NT23 can be divided, and the withstand voltage of the level shifter circuit can be improved.
In the second operation, the second power supply potential VDD2 = 15 V is applied to both ends of the p-channel transistors PT21, PT22, and PT23. Since the intermediate potential VM1 and the ground potential VSS are applied, the connection nodes VDP212 and VDP223 of the p-channel transistors PT21 to PT23 become the applied intermediate potential VM1 and ground potential VSS, respectively. Further, the potential of the second power supply potential VDD2 = 15 V is applied to both ends of the n-channel transistors NT11, NT12, and NT13. The n-channel transistors NT12 and NT13 have the intermediate potential VM1, the second potential, respectively. Since the power supply potential VDD2 is applied, the connection nodes VDN112 and VDN123 of the n-channel transistors NT11 to NT13 become the applied intermediate potential VM1 and the second power supply potential VDD2, respectively.
したがって、各トランジスターＰＴ２１〜ＰＴ２３、ＮＴ１１〜ＮＴ１３に印加される電圧を分圧でき、レベルシフター回路の耐圧を向上させることができる。
また、実施の形態１と同様に、入力信号線ＶＩＮ＋およびＶＩＮ−に中間の電位が入力されている場合や、出力信号線ＶＯＵＴに負荷が加わった場合も、補助分圧トランジスター（ｐチャネル型トランジスターＰＴ１３およびＰＴ２３、ｎチャネル型トランジスターＮＴ１３およびＮＴ２３）の分圧効果により、個々のトランジスターに過大な電圧が加わらない様、回路動作する。
なお、上記図８においては、駆動トランジスターと補助分圧トランジスターの間に設ける分圧トランジスターの数が１個の場合について説明したが、このトランジスター数は、２個以上の複数とし、各々のゲートに対応した中間電位を接続しても良い。トランジスター数を多くすることで多段階の分圧が可能となり、回路全体の耐圧を向上させたり、または個々のトランジスターに求められる耐圧を低く設計したりすることができる。
Therefore, the voltage applied to each of the transistors PT21 to PT23 and NT11 to NT13 can be divided, and the withstand voltage of the level shifter circuit can be improved.
Similarly to the first embodiment, when an intermediate potential is input to the input signal lines VIN + and VIN− or when a load is applied to the output signal line VOUT, the auxiliary voltage dividing transistor (p-channel transistor) is used. Due to the voltage dividing effect of PT13 and PT23 and n-channel transistors NT13 and NT23), the circuit operates so that an excessive voltage is not applied to the individual transistors.
In FIG. 8, the case where the number of voltage dividing transistors provided between the drive transistor and the auxiliary voltage dividing transistor is one has been described. However, the number of transistors is two or more, and each gate has a plurality of voltage dividing transistors. A corresponding intermediate potential may be connected. By increasing the number of transistors, multi-stage voltage division is possible, and the breakdown voltage of the entire circuit can be improved, or the breakdown voltage required for each transistor can be designed low.
本実施の形態１および２は、低温ポリシリコンＴＦＴを用いた高電圧駆動回路として好適である。低温ポリシリコンＴＦＴのゲート絶縁膜は、例えば膜厚が約１００〔ｎｍ〕の場合、５０〔Ｖ〕程度の耐圧限界を有する。一方、ドレイン耐圧向上のためには一般にＬＤＤ構造が用いられるが、低温ポリシリコンを半導体層に有する薄膜トランジスターにおいては、電界緩和効果が小さい。これは、ＬＤＤ構造部の不純物濃度を低く設定できないことが要因である。
即ち、電界緩和効果は、ＬＤＤ構造部の不純物濃度を低く設定する程、大きくなるが、その下限は、半導体層の残留欠陥密度の数倍程度である。特に、半導体層が低温ポリシリコンで形成された場合、残留欠陥密度が１０17〔／ｃｍ2〕程度と大きく、ＬＤＤ構造部の不純物濃度を低く設定できないため、ＬＤＤ構造による電界緩和効果にも限界がある。
The first and second embodiments are suitable as a high voltage driving circuit using a low-temperature polysilicon TFT. The gate insulating film of the low-temperature polysilicon TFT has a withstand voltage limit of about 50 [V] when the film thickness is about 100 [nm], for example. On the other hand, the LDD structure is generally used for improving the drain breakdown voltage, but the electric field relaxation effect is small in the thin film transistor having the low-temperature polysilicon in the semiconductor layer. This is because the impurity concentration of the LDD structure cannot be set low.
That is, the electric field relaxation effect increases as the impurity concentration of the LDD structure portion is set lower, but the lower limit is about several times the residual defect density of the semiconductor layer. In particular, when the semiconductor layer is formed of low-temperature polysilicon, the residual defect density is as large as about 10 17 [/ cm 2 ], and the impurity concentration of the LDD structure cannot be set low. There is.
以上の耐圧特性を持った低温ポリシリコンＴＦＴを、実施の形態１および２に適用すれば、素子本来のドレイン耐圧の低さを回路構成で補うことが可能となり、良好な耐圧特性を有する駆動回路を構成することができる。また、薄膜トランジスター構造を適用した場合、ソース−ドレインに高い電位が印加される分圧トランジスターおよび補助分圧トランジスターに、バルクトランジスターの様に基板−ソースおよびドレイン間の耐圧および基板バイアス効果が発生しないので、本実施の形態の回路構成および回路動作上最も好ましい。
また、本実施の形態１および２を含めて、ｐチャネル型トランジスター側、またはｎチャネル型トランジスター側のいずれか一方のみに、駆動トランジスター、分圧トランジスターおよび補助分割トランジスターで構成される本発明を適用しても良い。
If the low-temperature polysilicon TFT having the above breakdown voltage characteristics is applied to the first and second embodiments, the low drain breakdown voltage inherent in the element can be compensated by the circuit configuration, and the drive circuit having good breakdown voltage characteristics Can be configured. In addition, when the thin film transistor structure is applied, the breakdown voltage between the substrate and the source and the drain and the substrate bias effect are not generated in the voltage dividing transistor and the auxiliary voltage dividing transistor in which a high potential is applied to the source and drain, unlike the bulk transistor. Therefore, it is most preferable in terms of the circuit configuration and circuit operation of the present embodiment.
In addition, including the first and second embodiments, the present invention including the driving transistor, the voltage dividing transistor, and the auxiliary dividing transistor is applied only to either the p-channel transistor side or the n-channel transistor side. You may do it.
＜応用の形態＞
上記実施の形態の半導体集積回路の適用箇所に制限はないが、例えば、以下に示す表示装置の周辺回路に用いて好適である。
<Application form>
Although there is no restriction | limiting in the application location of the semiconductor integrated circuit of the said embodiment, For example, it uses suitably for the peripheral circuit of the display apparatus shown below.
図１０（ａ）は、表示装置の構成を示すブロック図である。当該表示装置１００は、表示部１０および周辺回路部１１を有する。この周辺回路部１１には、例えば、走査ドライバー１３、データドライバー１４やこれらを制御する制御回路１２などが設けられる。
制御回路１２、走査ドライバー１３及びデータドライバー１４は、例えば、表示部１０の各画素を構成するトランジスターと同様ＴＦＴで構成されている。なお、これらの周辺回路のうちの一部を独立した電子部品、例えば、ＩＣ（integrated circuit）チップで構成してもよい。
これらの周辺回路においては、上記実施の形態で詳細に説明した、インバーター回路やレベルシフター回路などが用いられる。例として、図１０（ｂ）に走査ドライバー１３の回路ブロック構成を示す。同走査ドライバー１３は、走査線データを格納するシフトレジスター１５と、走査線データに従って表示部１０の画素回路の走査線を駆動するためのレベルシフター１６および出力バッファー１７より構成される。シフトレジスター１５には低電圧で駆動する回路が適用される。レベルシフター１６には、本実施の形態２の回路が適用され、出力バッファー１７には、本実施の形態１の回路がそれぞれ適用される。これにより、走査ドライバー１３は、表示部１０の画素回路を高電圧で駆動することができ、かつ長期的な信頼性も損なわれない。データドライバー１４についても、操作ドライバー１３と同様な回路ブロックより構成される。
FIG. 10A is a block diagram illustrating a configuration of the display device. The
The
In these peripheral circuits, the inverter circuit and the level shifter circuit described in detail in the above embodiment are used. As an example, FIG. 10B shows a circuit block configuration of the
なお、表示装置に特に限定はないが、例えば、有機ＥＬ装置、液晶装置、電気泳動装置などに上記実施の形態の半導体集積回路を組み込むことができる。
図１１はテレビジョンへの適用例を示す。テレビジョン５５０は、上記表示装置１００を備えている。
なお、電子機器は、これらに限定されず、例えば表示機能を有する各種の電子機器に適用可能である。
上記電子機器によれば、機器の高耐圧化を図ることができ、また、高電圧駆動が可能となる。
なお、以上説明した実施形態は、上述した実施の形態の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。
Although there is no particular limitation on the display device, for example, the semiconductor integrated circuit of the above embodiment can be incorporated in an organic EL device, a liquid crystal device, an electrophoresis device, or the like.
FIG. 11 shows an application example to a television. The
The electronic device is not limited to these, and can be applied to various electronic devices having a display function, for example.
According to the electronic device, it is possible to increase the withstand voltage of the device and to drive at a high voltage.
The embodiment described above is not limited to the contents of the above-described embodiment, and various modifications can be made within the scope of the gist of the present invention.
以上、駆動トランジスターと分圧トランジスターをカスケード接続して構成される従来型の高電圧駆動回路に対し、補助分圧トランジスターを付加したことにより、入出力信号が切り替わる過渡的な状況下において、更には当該回路が高負荷状態下で動作する際に、特定のトランジスターに過大なストレスが加わることを回避できるため、長期信頼性の高い実用的な高耐圧駆動半導体集積回路を実現し、その適用範囲を拡大することができる。 As described above, under the transient situation where the input / output signal is switched by adding the auxiliary voltage dividing transistor to the conventional high voltage driving circuit configured by cascading the driving transistor and the voltage dividing transistor, When the circuit operates under high load conditions, it is possible to avoid applying excessive stress to a specific transistor, so that a practical high voltage drive semiconductor integrated circuit with high long-term reliability can be realized, and its application range can be reduced. Can be enlarged.
１０…表示部、１１…周辺回路部、１２…制御回路、１３…走査ドライバー、１４…データドライバー、１５…シフトレジスター、１６…レベルシフター、１７…出力バッファー、ＮＣ、ＮＣ１、ＮＣ２…接続ノード、ＮＴ１，ＮＴ２，ＮＴ１１，ＮＴ１２…ｎチャネル型トランジスター、ＰＴ１，ＰＴ２，ＰＴ１１、ＰＴ１２…ｐチャネル型トランジスター、ＶＤＤ…電源電位、ＶＤＤ２…第２電源電位、ＶＳＳ…接地電位、ＶＩＮ…入力信号線、ＶＯＵＴ…出力信号線、ＶＭ１…中間電位、ＶＤＰ１，ＶＤＰ２，ＶＤＮ１，ＶＤＮ２…接続ノード、ＶＤＮ１２，ＶＤＰ２…電圧。
DESCRIPTION OF
Claims (10)
前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスター、第２のｎチャネル型トランジスターおよび第３のｎチャネル型トランジスターを有し、
前記第１のｎチャネル型トランジスターの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスターの一端に接続され、ゲート端子は、第２ノードに接続され、
前記第２のｎチャネル型トランジスターの他端は、前記第３のｎチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位ノードに接続され、
前記第３のｎチャネル型トランジスターの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位ノードに接続されていることを特徴とする半導体集積回路。 A first node connected to the first potential node;
A first n-channel transistor, a second n-channel transistor, and a third n-channel transistor connected in series between the first node and a second potential node that is lower in potential than the first potential node. Has a transistor,
One end of the first n-channel transistor is connected to the second potential node, the other end is connected to one end of the second n-channel transistor, and a gate terminal is connected to the second node.
The other end of the second n-channel transistor is connected to one end of the third n-channel transistor, and a gate terminal has a potential between the first potential node and the second potential node. Connected to one intermediate potential node,
A semiconductor integrated circuit, wherein the other end of the third n-channel transistor is connected to the first node, and a gate terminal is connected to the first potential node.
前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスターおよび第２のｐチャネル型トランジスターおよび第３のｐチャネル型トランジスターを有し、
前記第１のｐチャネル型トランジスターの一端は、前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスターの一端に接続され、ゲート端子は、第２ノードに接続され、
前記第２のｐチャネル型トランジスターの他端は、前記第３のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位ノードに接続され
前記第３のｐチャネル型トランジスターの他端は、前記第１ノードに接続され、ゲート端子は、前記第２電位ノードに接続されていることを特徴とする半導体集積回路。 A first node connected to a second potential node;
A first p-channel transistor, a second p-channel transistor, and a third p-channel transistor connected in series between the first node and a first potential node that is higher in potential than the second potential node. Has a transistor,
One end of the first p-channel transistor is connected to the first potential node, the other end is connected to one end of the second p-channel transistor, and a gate terminal is connected to the second node.
The other end of the second p-channel transistor is connected to one end of the third p-channel transistor, and a gate terminal has a potential between the first potential node and the second potential node. A semiconductor integrated circuit, wherein the other end of the third p-channel transistor is connected to the first node, and a gate terminal is connected to the second potential node. .
前記第１のｐチャネル型トランジスターの一端は前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第３ノードに接続され、
前記第２のｐチャネル型トランジスターの他端は、前記第３のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に電位を有する前記第１中間電位ノードに接続され、
前記第３のｐチャネル型トランジスターの他端は、前記第１ノードに接続され、ゲート端子は、前記第２電位ノードに接続され、
前記第４のｐチャネル型トランジスターの一端は前記第１電位ノードに接続され、他端は、前記第５のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１ノードに接続され、
前記第５のｐチャネル型トランジスターの他端は、前記第６のｐチャネル型トランジスターの一端に接続され、ゲート端子は、前記第１中間電位ノードに接続され、
前記第６のｐチャネル型トランジスターの他端は、前記第３ノードに接続され、ゲート端子は、前記第２電位ノードに接続されていることを特徴とする請求項１に記載の半導体集積回路。 A first p-channel transistor, a second p-channel transistor and a third p-channel transistor connected in series between the first node and the first potential node; a third node; A fourth p-channel transistor, a fifth p-channel transistor, and a sixth p-channel transistor connected in series between a third node and the first potential node;
One end of the first p-channel transistor is connected to the first potential node, the other end is connected to one end of the second p-channel transistor, and a gate terminal is connected to the third node.
The other end of the second p-channel transistor is connected to one end of the third p-channel transistor, and the gate terminal has a potential between the first potential node and the second potential node. Connected to the first intermediate potential node;
The other end of the third p-channel transistor is connected to the first node, and a gate terminal is connected to the second potential node.
One end of the fourth p-channel transistor is connected to the first potential node, the other end is connected to one end of the fifth p-channel transistor, and a gate terminal is connected to the first node.
The other end of the fifth p-channel transistor is connected to one end of the sixth p-channel transistor, and a gate terminal is connected to the first intermediate potential node.
The semiconductor integrated circuit according to claim 1, wherein the other end of the sixth p-channel transistor is connected to the third node, and a gate terminal is connected to the second potential node.
前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスター、第２のｎチャネル型トランジスターおよび第３のｎチャネル型トランジスターを有し、
前記第１のｎチャネル型トランジスターの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスターの一端に接続され、
前記第２のｎチャネル型トランジスターの他端は、前記第３のｎチャネル型トランジスターの一端に接続され、前記第３のｎチャネル型トランジスターの他端は前記第１ノードに接続されている半導体集積回路の駆動方法であって、
前記第１のｎチャネル型トランジスターのゲート端子に信号を入力し、前記第１ノードから信号を出力する際、
前記第３のｎチャネル型トランジスターのゲート端子に、前記第１電位ノードの電位を印加し、さらに前記第２のｎチャネル型トランジスターのゲート端子に、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位を印加する半導体集積回路の駆動方法。 A first node connected to the first potential node;
A first n-channel transistor, a second n-channel transistor, and a third n-channel transistor connected in series between the first node and a second potential node that is lower in potential than the first potential node. Has a transistor,
One end of the first n-channel transistor is connected to the second potential node, and the other end is connected to one end of the second n-channel transistor,
The other end of the second n-channel transistor is connected to one end of the third n-channel transistor, and the other end of the third n-channel transistor is connected to the first node. A circuit driving method comprising:
When inputting a signal to the gate terminal of the first n-channel transistor and outputting the signal from the first node,
The potential of the first potential node is applied to the gate terminal of the third n-channel transistor, and the first potential node and the second potential node are applied to the gate terminal of the second n-channel transistor. A method for driving a semiconductor integrated circuit, wherein a first intermediate potential having a potential between the two is applied.
前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスター、第２のｐチャネル型トランジスターおよび第３のｐチャネル型トランジスターを有し、
前記第１のｐチャネル型トランジスターの一端は、前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスターの一端に接続され、
前記第２のｐチャネル型トランジスターの他端は、前記第３のｐチャネル型トランジスターの一端に接続され、
前記第３のｐチャネル型トランジスターの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、
前記第１のｐチャネル型トランジスターのゲート端子に信号を入力し、前記第１ノードから信号を出力する際、
前記第３のｐチャネル型トランジスターのゲート端子に、前記第２電位ノードの電位を印加し、さらに
前記第２のｐチャネル型トランジスターのゲート端子に、前記第１電位ノードと前記第２電位ノードとの間に電位を有する第１中間電位を印加する半導体集積回路の駆動方法。 A first node connected to a second potential node;
A first p-channel transistor, a second p-channel transistor, and a third p-channel transistor connected in series between the first node and a first potential node that is higher than the second potential node. Has a transistor,
One end of the first p-channel transistor is connected to the first potential node, and the other end is connected to one end of the second p-channel transistor,
The other end of the second p-channel transistor is connected to one end of the third p-channel transistor,
The other end of the third p-channel transistor is a method for driving a semiconductor integrated circuit connected to the first node,
When inputting a signal to the gate terminal of the first p-channel transistor and outputting the signal from the first node,
The potential of the second potential node is applied to the gate terminal of the third p-channel transistor, and the first potential node and the second potential node are applied to the gate terminal of the second p-channel transistor. A method for driving a semiconductor integrated circuit, wherein a first intermediate potential having a potential between the two is applied.
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