JP2010141496A - Semiconductor integrated circuit, driving method of semiconductor integrated circuit, electronic device, and driving method of electronic device - Google Patents

Semiconductor integrated circuit, driving method of semiconductor integrated circuit, electronic device, and driving method of electronic device Download PDF

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千春 入口
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit and a driving method thereof etc., which can have a high withstanding voltage. <P>SOLUTION: The semiconductor integrated circuit has a first n channel transistor NT1 and a second n channel transistor NT2 in series between a first node VOUT connected to a first potential node VDD, and a second potential node VSS whose potential is lower than the first node VOUT and the first potential node. An end of the first n channel transistor NT1 is connected to a second potential node VSS, another end is connected to an end of the second n channel transistor, and the gate terminal is connected to a second node VIN. Another end of the second n channel transistor NT2 is connected to the first node VOUT, and the gate terminal is connected to a first intermediate potential VM1 which positions between the first potential node VDD and the second potential node VSS. It is possible to reduce voltage impressed to respective transistors by dividing the voltage by the second n channel transistor. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体集積回路、半導体集積回路の駆動方法、電子機器および電子機器の駆動方法に関する。   The present invention relates to a semiconductor integrated circuit, a method for driving a semiconductor integrated circuit, an electronic device, and a method for driving an electronic device.

液晶表示装置などの表示装置用のバックプレーンには、ポリシリコン薄膜トランジスタ（ＴＦＴ）が用いられる。例えば、表示部（アクティブマトリクス部）やその周辺に配置される駆動回路部を薄膜トランジスタで構成する。この薄膜トランジスタは、比較的低温プロセスで形成でき、装置の低コスト化を図る上で重要なデバイスである。   A polysilicon thin film transistor (TFT) is used for a backplane for a display device such as a liquid crystal display device. For example, a display unit (active matrix unit) and a driving circuit unit arranged around the display unit (active matrix unit) are formed of thin film transistors. This thin film transistor can be formed by a relatively low temperature process, and is an important device for reducing the cost of the apparatus.

一方、上記のとおり駆動回路においては、各種制御の関係上、制御信号の高電圧化を図る場合がある。このような、昇圧回路や降圧回路の高電位信号入力部においては、高耐圧化する必要がある。   On the other hand, in the drive circuit as described above, the control signal may be increased in voltage due to various controls. In such a high potential signal input part of the booster circuit or the step-down circuit, it is necessary to increase the breakdown voltage.

例えば、下記特許文献１には、ＬＤＤ構造のＮＭＯＳ又はＰＭＯＳトランジスタをカスケード接続し、これらのゲート電極に入力信号を共通に接続した回路が開示されている。
特開平１０−２２３９０５号公報 For example, Patent Document 1 below discloses a circuit in which NMOS or PMOS transistors having an LDD structure are cascade-connected, and input signals are commonly connected to these gate electrodes.
Japanese Patent Laid-Open No. 10-223905

しかしながら、本発明者が詳細に検討したところ、ゲート電極に入力信号を共通に接続したＮＭＯＳ又はＰＭＯＳトランジスタをカスケード接続しても、各トランジスタにかかる電圧が均等にならず、電源電位（ＶＤＤ）または接地電位（ＶＳＳ）から最も離れて接続されるトランジスタ、即ち直接出力線ＶＯＵＴに接続されるトランジスタには、依然として過大な電圧が加わる傾向にあることが判明した。   However, when the present inventors examined in detail, even if the NMOS or PMOS transistors having the input signals connected to the gate electrodes are connected in cascade, the voltages applied to the transistors are not equalized, and the power supply potential (VDD) or It has been found that an excessive voltage still tends to be applied to a transistor connected farthest from the ground potential (VSS), that is, a transistor directly connected to the output line VOUT.

また、高耐圧化、即ち、印加される電界を緩和する手段として有効なＬＤＤ構造の採用によっても、低温ポリシリコンを半導体層に有する薄膜トランジスタにおいては、電界緩和効果が小さい。これは、ＬＤＤ構造部の不純物濃度を低く設定できないことが要因である。   In addition, the thin film transistor having low-temperature polysilicon in the semiconductor layer has a small electric field relaxation effect even by increasing the breakdown voltage, that is, adopting an LDD structure effective as a means for relaxing the applied electric field. This is because the impurity concentration of the LDD structure cannot be set low.

即ち、電界緩和効果は、ＬＤＤ構造部の不純物濃度を低く設定する程、大きくなるが、その下限は、半導体層（チャネル層）として用いられる層の残留欠陥密度の数倍程度である。特に、低温ポリシリコンを用いた薄膜トランジスタにおいては、残留欠陥密度が１０17／ｃｍ2以下と大きく、ＬＤＤ構造部の不純物濃度を低く設定できないため、ＬＤＤ構造による電界緩和効果にも限界がある。 In other words, the electric field relaxation effect increases as the impurity concentration of the LDD structure portion is set lower, but the lower limit is about several times the residual defect density of the layer used as the semiconductor layer (channel layer). In particular, in a thin film transistor using low-temperature polysilicon, the residual defect density is as large as 10 17 / cm 2 or less, and the impurity concentration in the LDD structure portion cannot be set low.

そこで、本発明に係る具体的態様は、高耐圧化可能な半導体集積回路およびその駆動方法等を提供することを目的とする。   Therefore, a specific aspect of the present invention aims to provide a semiconductor integrated circuit capable of increasing the breakdown voltage, a driving method thereof, and the like.

本発明に係る半導体集積回路は、第１電位ノードと接続された第１ノードと、前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタを有し、前記第１のｎチャネル型トランジスタの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノードに接続され、前記第２のｎチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に位置する第１中間電位に接続されている。   A semiconductor integrated circuit according to the present invention is connected in series between a first node connected to a first potential node and a second potential node having a lower potential than the first node and the first potential node. A first n-channel transistor and a second n-channel transistor, wherein one end of the first n-channel transistor is connected to the second potential node and the other end of the second n-channel transistor; And the gate terminal is connected to the second node, the other end of the second n-channel transistor is connected to the first node, and the gate terminal is connected to the first potential node. The first intermediate potential is located between the second potential node and the second potential node.

かかる構成によれば、中間電位にゲート端子が接続された前記第２のｎチャネル型トランジスタにより分圧され、各トランジスタに印加される最大電圧を低減できる。ここで「接続」とは、他の素子（例えば、トランジスタなど）を介して電気的に接続される形態も含むものとする。   According to this configuration, the maximum voltage applied to each transistor can be reduced by dividing the voltage by the second n-channel transistor having the gate terminal connected to the intermediate potential. Here, the “connection” includes a form of electrical connection via another element (eg, a transistor).

例えば、前記第１ノードと前記第２のｎチャネル型トランジスタの他端との間に接続された第３のｎチャネル型トランジスタを有し、前記第３のｎチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位に接続されている。   For example, it has a third n-channel transistor connected between the first node and the other end of the second n-channel transistor, and the gate terminal of the third n-channel transistor has the gate terminal It is located between the first potential and the second potential, and is connected to a second intermediate potential that is higher than the first intermediate potential.

かかる構成によれば、前記第２および第３のｎチャネル型トランジスタにより多段階に分圧され、各トランジスタに印加される最大電圧を低減できる。   According to this configuration, the voltage is divided in multiple stages by the second and third n-channel transistors, and the maximum voltage applied to each transistor can be reduced.

本発明に係る半導体集積回路は、第２電位ノードと接続された第１ノードと、前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノードに接続され、前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位と前記第２電位との間に位置する第１中間電位に接続されている。   A semiconductor integrated circuit according to the present invention is connected in series between a first node connected to a second potential node and a first potential node having a higher potential than the first node and the second potential node. A first p-channel transistor; and a first p-channel transistor having one end connected to the first potential and the other end connected to the second p-channel transistor. One end of the transistor is connected, a gate terminal is connected to the second node, the other end of the second p-channel transistor is connected to the first node, and a gate terminal is connected to the first potential and the first node. It is connected to a first intermediate potential located between two potentials.

かかる構成によれば、中間電位にゲート端子が接続された前記第２のｐチャネル型トランジスタにより分圧され、各トランジスタに印加される最大電圧を低減できる。   According to this configuration, the maximum voltage applied to each transistor can be reduced by dividing the voltage by the second p-channel transistor having the gate terminal connected to the intermediate potential.

例えば、前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し、前記第３のｐチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位に接続されている。   For example, it has a third p-channel transistor connected between the first node and the other end of the second p-channel transistor, and the gate terminal of the third p-channel transistor is It is located between the first potential and the second potential, and is connected to a second intermediate potential that is lower than the first intermediate potential.

かかる構成によれば、前記第２および第３のｐチャネル型トランジスタにより多段階に分圧され、各トランジスタに印加される最大電圧を低減できる。例えば、前記第１ノードと前記第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、前記第１のｐチャネル型トランジスタの一端は、前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、ゲート端子は、前記第２ノードに接続され、前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位と前記第２電位との間に位置する第３中間電位に接続されている。   According to this configuration, the voltage is divided in multiple stages by the second and third p-channel transistors, and the maximum voltage applied to each transistor can be reduced. For example, a first p-channel transistor and a second p-channel transistor connected in series between the first node and the first potential node, and one end of the first p-channel transistor Is connected to the first potential node, the other end is connected to one end of the second p-channel transistor, the gate terminal is connected to the second node, and the second p-channel transistor The other end is connected to the first node, and the gate terminal is connected to a third intermediate potential located between the first potential and the second potential.

このように、インバータを構成してもよい。かかる構成によれば、前記第２のｐチャネル型トランジスタにより均等に分圧され、各ｐチャネル型トランジスタに印加される最大の電圧を低減できる。   In this way, an inverter may be configured. According to this configuration, the maximum voltage applied to each p-channel transistor can be reduced by equally dividing the voltage by the second p-channel transistor.

例えば、前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し前記第３のｐチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第３中間電位より低い第４中間電位に接続されている。   For example, a third p-channel transistor connected between the first node and the other end of the second p-channel transistor has a gate terminal of the third p-channel transistor. It is located between one potential and the second potential, and is connected to a fourth intermediate potential that is lower than the third intermediate potential.

かかる構成によれば、前記第２および第３のｐチャネル型トランジスタにより多段階に分圧され、各ｐチャネル型トランジスタに印加される最大電圧を低減できる。   According to this configuration, the maximum voltage applied to each p-channel transistor can be reduced by dividing the voltage in multiple stages by the second and third p-channel transistors.

本発明に係る半導体集積回路は、第１電位と前記第１電位より低電位である第２電位との間に、並列に接続された、第１のｐチャネル型トランジスタおよび第１のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタおよび第２のｎチャネル型トランジスタよりなる４つの駆動用トランジスタであって、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、第１ノードに接続され、ゲート端子は、第２ノードに接続され、前記第２のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２ノードに接続され、ゲート端子は、前記第１ノードに接続され、前記第１のｎチャネル型トランジスタの一端は、前記第１ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第３ノードに接続され、前記第２のｎチャネル型トランジスタの一端は、前記第２ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第４ノードに接続された、４つの駆動用トランジスタと、前記第１のｐチャネル型トランジスタの他端と前記第１ノードとの間に接続された第３のｐチャネル型トランジスタ、前記第２のｐチャネル型トランジスタの他端と前記第２ノードとの間に接続された第４のｐチャネル型トランジスタ、前記第１のｎチャネル型トランジスタの一端と前記第１ノードとの間に接続された第３のｎチャネル型トランジスタおよび、前記第２のｎチャネル型トランジスタの一端と前記第２ノードに接続の間に接続された第４のｎチャネル型トランジスタの４つの分圧用トランジスタのうちいずれか１つの分圧用トランジスタを少なくとも有し、前記分圧用トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置する中間電位に接続されている。   The semiconductor integrated circuit according to the present invention includes a first p-channel transistor and a first n-channel transistor connected in parallel between a first potential and a second potential that is lower than the first potential. Four driving transistors comprising a transistor, a second p-channel transistor, and a second n-channel transistor, one end of the first p-channel transistor being connected to the first potential and the other An end is connected to the first node, a gate terminal is connected to the second node, one end of the second p-channel transistor is connected to the first potential, and the other end is connected to the second node. A gate terminal connected to the first node; one end of the first n-channel transistor connected to the first node; the other end connected to the second potential node; The gate terminal is connected to a third node, one end of the second n-channel transistor is connected to the second node, the other end is connected to the second potential node, and the gate terminal is connected to the second node. Four driving transistors connected to four nodes, a third p-channel transistor connected between the other end of the first p-channel transistor and the first node, the second p-channel transistor A fourth p-channel transistor connected between the other end of the channel transistor and the second node, and a third p-channel transistor connected between one end of the first n-channel transistor and the first node. And four voltage dividing transistors of the fourth n-channel transistor connected between one end of the second n-channel transistor and the second node. At least it has one of the dividing transistors of the gate terminal of the voltage-dividing transistors are connected to an intermediate potential which is located between the second potential and the first potential.

かかる構成によれば、中間電位にゲート端子が接続された前記第３、第４のｎチャネル型トランジスタ、第３、第４のpチャネル型トランジスタのいずれかにより分圧され、高電位が印加される各トランジスタに印加される最大電圧を低減できる。   According to such a configuration, voltage is divided by any of the third and fourth n-channel transistors, the third and fourth p-channel transistors whose gate terminals are connected to an intermediate potential, and a high potential is applied. The maximum voltage applied to each transistor can be reduced.

例えば、前記分圧用トランジスタのうち前記第３のｐチャネル型トランジスタを有し、さらに、前記第３のｐチャネル型トランジスタと前記第１ノードとの間に接続された第５のｐチャネル型トランジスタを有し、前記第３のｐチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置する第１中間電位に接続され、前記第５のｐチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位に接続されている。   For example, the voltage dividing transistor includes the third p-channel transistor, and further includes a fifth p-channel transistor connected between the third p-channel transistor and the first node. And the third p-channel transistor is connected to a first intermediate potential located between the first potential and the second potential, and the fifth p-channel transistor is connected to the first potential. And the second potential, and is connected to a second intermediate potential lower than the first intermediate potential.

かかる構成によれば、前記第３および第５のｐチャネル型トランジスタにより多段階に分圧され、第１、第３および第５のｐチャネル型トランジスタに印加される最大電圧を低減できる。   According to this configuration, the maximum voltage applied to the first, third, and fifth p-channel transistors can be reduced by dividing the voltage in multiple stages by the third and fifth p-channel transistors.

例えば、前記分圧用トランジスタのうち前記第４のｎチャネル型トランジスタを有し、さらに、前記第４のｐチャネル型トランジスタと前記第２ノードとの間に接続された第６のｐチャネル型トランジスタを有し、前記第４のｐチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置する第１中間電位に接続され、前記第６のｐチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い高い第２中間電位に接続されている。   For example, the voltage dividing transistor may include the fourth n-channel transistor, and a sixth p-channel transistor connected between the fourth p-channel transistor and the second node. And the fourth p-channel transistor is connected to a first intermediate potential located between the first potential and the second potential, and the sixth p-channel transistor is connected to the first potential. And the second potential, and is connected to a second intermediate potential that is higher than the first intermediate potential.

かかる構成によれば、前記第４および第６のｐチャネル型トランジスタにより多段階に分圧され、第２、第４および第６のｐチャネル型トランジスタに印加される最大電圧を低減できる。   According to such a configuration, the maximum voltage applied to the second, fourth, and sixth p-channel transistors can be reduced by dividing the voltage in multiple stages by the fourth and sixth p-channel transistors.

例えば、前記分圧用トランジスタのうち前記第３のｎチャネル型トランジスタを有し、さらに、前記第３のｎチャネル型トランジスタと前記第１ノードとの間に接続された第５のｎチャネル型トランジスタを有し、前記第３のｎチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置する第１中間電位に接続され、前記第５のｎチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位に接続されている。   For example, a fifth n-channel transistor having the third n-channel transistor among the voltage dividing transistors and further connected between the third n-channel transistor and the first node is provided. And the third n-channel transistor is connected to a first intermediate potential located between the first potential and the second potential, and the fifth n-channel transistor is connected to the first potential. And the second potential, and is connected to a second intermediate potential higher than the first intermediate potential.

かかる構成によれば、前記第３および第５のｎチャネル型トランジスタにより多段階に分圧され、第１、第３および第５のｎチャネル型トランジスタに印加される最大電圧を低減できる。   According to such a configuration, the maximum voltage applied to the first, third, and fifth n-channel transistors can be reduced by dividing in multiple stages by the third and fifth n-channel transistors.

例えば、前記分圧用トランジスタのうち前記第４のｎチャネル型トランジスタを有し、さらに、前記第４のｎチャネル型トランジスタと前記第２ノードとの間に接続された第６のｎチャネル型トランジスタを有し、前記第４のｎチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置する第１中間電位に接続され、前記第６のｎチャネル型トランジスタは、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位に接続されている。   For example, the voltage dividing transistor may include the fourth n-channel transistor, and a sixth n-channel transistor connected between the fourth n-channel transistor and the second node. And the fourth n-channel transistor is connected to a first intermediate potential located between the first potential and the second potential, and the sixth n-channel transistor is connected to the first potential. And the second potential, and is connected to a second intermediate potential higher than the first intermediate potential.

かかる構成によれば、前記第４および第６のｐチャネル型トランジスタにより多段階に分圧され、第２、第４および第６のｐチャネル型トランジスタに印加される最大電圧を低減できる。   According to such a configuration, the maximum voltage applied to the second, fourth, and sixth p-channel transistors can be reduced by dividing the voltage in multiple stages by the fourth and sixth p-channel transistors.

例えば、前記トランジスタは、薄膜トランジスタである。このように、薄膜トランジスタを用いた場合には、分圧による耐圧の強化の必要性が大きい。   For example, the transistor is a thin film transistor. Thus, when a thin film transistor is used, there is a great need for strengthening the breakdown voltage by partial pressure.

本発明に係る半導体集積回路の駆動方法は、第１電位ノードと接続された第１ノードと、前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタを有し、前記第１のｎチャネル型トランジスタの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスタの一端に接続され、前記第２のｎチャネル型トランジスタの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、前記第１のｎチャネル型トランジスタのゲート端子に入力された信号が低電位レベルである場合に、前記第１ノードから高電位レベルの信号を出力する際、前記第２のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する第１中間電位を印加する。   According to another aspect of the invention, there is provided a semiconductor integrated circuit driving method comprising: a first node connected to a first potential node; and a first potential node and a second potential node that is lower in potential than the first potential node. A first n-channel transistor and a second n-channel transistor connected to each other. One end of the first n-channel transistor is connected to the second potential node, and the other end is connected to the second n-channel transistor. The second n-channel transistor is connected to one end of the semiconductor integrated circuit, and the other end of the second n-channel transistor is connected to the first node. When the signal input to the gate terminal of the transistor is at a low potential level, when the high potential level signal is output from the first node, the gate of the second n-channel transistor is output. The child, to apply a first intermediate potential located between the second potential and the first potential.

このように、前記第２のｎチャネル型トランジスタに中間電位を印加することで、各ランジスタに印加される電圧を低減できる。   In this way, by applying an intermediate potential to the second n-channel transistor, the voltage applied to each transistor can be reduced.

例えば、前記半導体集積回路は、さらに、前記第１ノードと前記第２のｎチャネル型トランジスタの他端との間に接続された第３のｎチャネル型トランジスタを有し、前記高電位レベルの信号を出力する際、前記第３のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位を印加する。   For example, the semiconductor integrated circuit further includes a third n-channel transistor connected between the first node and the other end of the second n-channel transistor, and the high potential level signal Is output, a second intermediate potential that is located between the first potential and the second potential and is higher than the first intermediate potential is applied to the gate terminal of the third n-channel transistor.

このように、前記第２および第３のｎチャネル型トランジスタに多段階に順次高い中間電位を印加することで、各トランジスタに印加される最大電圧を低減できる。   In this way, the maximum voltage applied to each transistor can be reduced by sequentially applying a high intermediate potential in multiple stages to the second and third n-channel transistors.

本発明に係る半導体集積回路の駆動方法は、第２電位ノードと接続された第１ノードと、前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、前記第１のｐチャネル型トランジスタのゲート端子に入力された信号が高電位レベルである場合に、前記第１ノードから低電位レベルの信号を出力する際、前記第２のｐチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する第１中間電位を印加する。   According to another aspect of the present invention, there is provided a semiconductor integrated circuit driving method comprising: a first node connected to a second potential node; and a first potential node that is higher in potential than the first node and the second potential node. A first p-channel transistor and a second p-channel transistor connected; one end of the first p-channel transistor is connected to the first potential; the other end is connected to the second A method for driving a semiconductor integrated circuit, which is connected to one end of a p-channel transistor and the other end of the second p-channel transistor is connected to the first node, wherein the first p-channel transistor When the signal input to the gate terminal of the second node is at a high potential level, when the low potential level signal is output from the first node, the gate terminal of the second p-channel transistor is output. Applying a first intermediate potential located between the second potential and the first potential.

このように、前記第２のｐチャネル型トランジスタに中間電位を印加することで、各トランジスタに印加される電圧を低減できる。   Thus, by applying an intermediate potential to the second p-channel transistor, the voltage applied to each transistor can be reduced.

例えば、前記半導体集積回路は、さらに、前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し、前記低電位レベルの信号を出力する際、前記第３のｐチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位を印加する。   For example, the semiconductor integrated circuit further includes a third p-channel transistor connected between the first node and the other end of the second p-channel transistor, and the low-potential level signal Is output, a second intermediate potential that is located between the first potential and the second potential and lower than the first intermediate potential is applied to the gate terminal of the third p-channel transistor.

このように、前記第２および第３のｐチャネル型トランジスタに多段階に順次低い中間電位を印加することで、各トランジスタに印加される最大電圧を低減できる。   In this manner, the maximum voltage applied to each transistor can be reduced by sequentially applying a low intermediate potential to the second and third p-channel transistors in multiple stages.

本発明に係る半導体集積回路の駆動方法は、第１電位と前記第１電位より低電位である第２電位との間に、並列に接続された、第１のｐチャネル型トランジスタおよび第１のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタおよび第２のｎチャネル型トランジスタよりなる４つの駆動用トランジスタであって、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、第１ノードに接続され、ゲート端子は、第２ノードに接続され、前記第２のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２ノードに接続され、ゲート端子は、前記第１ノードに接続され、前記第１のｎチャネル型トランジスタの一端は、前記第１ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第３ノードに接続され、前記第２のｎチャネル型トランジスタの一端は、前記第２ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第４ノードに接続された、４つの駆動用トランジスタと、前記第１のｐチャネル型トランジスタの他端と前記第１ノードとの間に接続された第３のｐチャネル型トランジスタ、前記第２のｐチャネル型トランジスタの他端と前記第２ノードとの間に接続された第４のｐチャネル型トランジスタ、前記第１のｎチャネル型トランジスタの一端と前記第１ノードとの間に接続された第３のｎチャネル型トランジスタおよび、前記第２のｎチャネル型トランジスタの一端と前記第２ノードに接続の間に接続された第４のｎチャネル型トランジスタの４つの分圧用トランジスタを有する半導体集積回路の駆動方法であって、前記第１のｎチャネル型トランジスタに入力された信号が高電位レベルである場合に、前記第２ノードから高電位レベルの信号を出力する際、前記第３のｐチャネル型トランジスタおよび第４のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する中間電位を印加する。   The semiconductor integrated circuit driving method according to the present invention includes a first p-channel transistor and a first p-channel transistor connected in parallel between a first potential and a second potential that is lower than the first potential. Four driving transistors comprising an n-channel transistor, a second p-channel transistor, and a second n-channel transistor, one end of the first p-channel transistor being connected to the first potential The other end is connected to the first node, the gate terminal is connected to the second node, one end of the second p-channel transistor is connected to the first potential, and the other end is connected to the first node. Two nodes, a gate terminal is connected to the first node, one end of the first n-channel transistor is connected to the first node, and the other end is connected to the second potential node. The gate terminal is connected to the third node, one end of the second n-channel transistor is connected to the second node, the other end is connected to the second potential node, and the gate terminal is , Four driving transistors connected to the fourth node, a third p-channel transistor connected between the other end of the first p-channel transistor and the first node, the second A fourth p-channel transistor connected between the other end of the p-channel transistor and the second node, and a first p-channel transistor connected between the one end of the first n-channel transistor and the first node. Four voltage dividers for a third n-channel transistor and a fourth n-channel transistor connected between one end of the second n-channel transistor and the second node A method of driving a semiconductor integrated circuit having a transistor, wherein when a signal input to the first n-channel transistor is at a high potential level, a high potential level signal is output from the second node. An intermediate potential positioned between the first potential and the second potential is applied to the gate terminals of the third p-channel transistor and the fourth n-channel transistor.

このように、第４のｎチャネル型トランジスタ、第３のpチャネル型トランジスタに中間電位を印加することで、各ランジスタに印加される最大電圧を低減できる。   In this way, the maximum voltage applied to each transistor can be reduced by applying the intermediate potential to the fourth n-channel transistor and the third p-channel transistor.

本発明に係る半導体集積回路の駆動方法は、第１電位と前記第１電位より低電位である第２電位との間に、並列に接続された、第１のｐチャネル型トランジスタおよび第１のｎチャネル型トランジスタと、第２のｐチャネル型トランジスタおよび第２のｎチャネル型トランジスタよりなる４つの駆動用トランジスタであって、前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、第１ノードに接続され、ゲート端子は、第２ノードに接続され、前記第２のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２ノードに接続され、ゲート端子は、前記第１ノードに接続され、前記第１のｎチャネル型トランジスタの一端は、前記第１ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第３ノードに接続され、前記第２のｎチャネル型トランジスタの一端は、前記第２ノードに接続され、他端は、前記第２電位ノードに接続され、ゲート端子は、第４ノードに接続された、４つの駆動用トランジスタと、前記第１のｐチャネル型トランジスタの他端と前記第１ノードとの間に接続された第３のｐチャネル型トランジスタ、前記第２のｐチャネル型トランジスタの他端と前記第２ノードとの間に接続された第４のｐチャネル型トランジスタ、前記第１のｎチャネル型トランジスタの一端と前記第１ノードとの間に接続された第３のｎチャネル型トランジスタおよび、前記第２のｎチャネル型トランジスタの一端と前記第２ノードに接続の間に接続された第４のｎチャネル型トランジスタの４つの分圧用トランジスタを有する半導体集積回路の駆動方法であって、前記第２のｎチャネル型トランジスタに入力された信号が高電位レベルである場合に、前記第２ノードから低電位レベルの信号を出力する際、前記第４のｐチャネル型トランジスタおよび第３のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する中間電位を印加する。   The semiconductor integrated circuit driving method according to the present invention includes a first p-channel transistor and a first p-channel transistor connected in parallel between a first potential and a second potential that is lower than the first potential. Four driving transistors comprising an n-channel transistor, a second p-channel transistor, and a second n-channel transistor, one end of the first p-channel transistor being connected to the first potential The other end is connected to the first node, the gate terminal is connected to the second node, one end of the second p-channel transistor is connected to the first potential, and the other end is connected to the first node. Two nodes, a gate terminal is connected to the first node, one end of the first n-channel transistor is connected to the first node, and the other end is connected to the second potential node. The gate terminal is connected to the third node, one end of the second n-channel transistor is connected to the second node, the other end is connected to the second potential node, and the gate terminal is , Four driving transistors connected to the fourth node, a third p-channel transistor connected between the other end of the first p-channel transistor and the first node, the second A fourth p-channel transistor connected between the other end of the p-channel transistor and the second node, and a first p-channel transistor connected between the one end of the first n-channel transistor and the first node. Four voltage dividers for a third n-channel transistor and a fourth n-channel transistor connected between one end of the second n-channel transistor and the second node A method of driving a semiconductor integrated circuit having a transistor, wherein when a signal input to the second n-channel transistor is at a high potential level, a low potential level signal is output from the second node. An intermediate potential positioned between the first potential and the second potential is applied to the gate terminals of the fourth p-channel transistor and the third n-channel transistor.

このように、第３のｎチャネル型トランジスタ、第４のpチャネル型トランジスタに中間電位を印加することで、各ランジスタに印加される最大電圧を低減できる。   In this way, by applying an intermediate potential to the third n-channel transistor and the fourth p-channel transistor, the maximum voltage applied to each transistor can be reduced.

本発明に係る電子機器は、上記半導体集積回路を有する。かかる構成によれば、電子機器の特性を向上させることができる。   An electronic apparatus according to the present invention includes the semiconductor integrated circuit. According to such a configuration, the characteristics of the electronic device can be improved.

本発明に係る電子機器の駆動方法は、上記半導体集積回路の駆動方法を有する。かかる構成によれば、良好な電子機器の駆動を行うことができる。   An electronic apparatus driving method according to the present invention includes the above-described semiconductor integrated circuit driving method. According to such a configuration, it is possible to drive a good electronic device.

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same or related code | symbol is attached | subjected to what has the same function, and the repeated description is abbreviate | omitted.

＜実施の形態１＞
図１は、本実施の形態のインバータ回路（半導体集積回路）を示す回路図であり、図２は、その動作を示す図である。本実施の形態のインバータ回路は、複数の薄膜トランジスタ（ＴＦＴ）により構成されている。以下、薄膜トランジスタを単に「トランジスタ」と称するものとする。なお、本明細書においては、信号線、ノードとこれらの電位を同じ符号で示すものとする。 <Embodiment 1>
FIG. 1 is a circuit diagram showing an inverter circuit (semiconductor integrated circuit) of the present embodiment, and FIG. 2 is a diagram showing its operation. The inverter circuit of this embodiment includes a plurality of thin film transistors (TFTs). Hereinafter, the thin film transistor is simply referred to as a “transistor”. Note that in this specification, signal lines and nodes and their potentials are denoted by the same reference numerals.

通常のインバータ回路は、電源電位ＶＤＤと接地電位ＶＳＳとの間に順次接続されたｐチャネル型トランジスタ（ＰＴ１）と、ｎチャネル型トランジスタ（ＮＴ１）とを有し、これらのトランジスタのゲート端子は、入力信号線（入力信号ノード）ＶＩＮと接続され、ｐチャネル型トランジスタ（ＰＴ１）とｎチャネル型トランジスタ（ＮＴ１）との接続ノードＮＣが出力信号線（出力信号ノード）ＶＯＵＴと接続される。以下、これらのトランジスタ（ＰＴ１、ＮＴ１）を、「駆動用トランジスタ」と言うことがある。   A normal inverter circuit has a p-channel transistor (PT1) and an n-channel transistor (NT1) sequentially connected between a power supply potential VDD and a ground potential VSS, and the gate terminals of these transistors are An input signal line (input signal node) VIN is connected, and a connection node NC between the p-channel transistor (PT1) and the n-channel transistor (NT1) is connected to an output signal line (output signal node) VOUT. Hereinafter, these transistors (PT1, NT1) may be referred to as “driving transistors”.

しかしながら、本実施の形態においては、電源電位（電源電位ノード）ＶＤＤに接続されたｐチャネル型トランジスタＰＴ１と、接続ノードＮＣとの間に、直列に接続（カスケード）接続された、２つのｐチャネル型トランジスタＰＴ２、ＰＴ３を有する。   However, in the present embodiment, two p-channels connected in series (cascade) between the p-channel transistor PT1 connected to the power supply potential (power supply potential node) VDD and the connection node NC. Type transistors PT2 and PT3.

このうち、ｐチャネル型トランジスタＰＴ３のゲート端子は、電源電位ＶＤＤと接地電位（接地電位ノード）ＶＳＳとの間に位置する中間電位ノードＶＭ１に接続されている。この中間電位ノードＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。   Among these, the gate terminal of the p-channel transistor PT3 is connected to an intermediate potential node VM1 located between the power supply potential VDD and the ground potential (ground potential node) VSS. The intermediate potential node VM1 may be a fixed potential, or may be configured such that the intermediate potential VM1 is applied during driving described later.

一方、ｐチャネル型トランジスタＰＴ２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位であって、上記中間電位ＶＭ１より高電位である中間電位ノードＶＭ２に接続されている。この中間電位ノードＶＭ２も、固定電位でも良いし、後述する駆動時に中間電位ＶＭ２が印加されるよう構成してもよい。   On the other hand, the gate terminal of the p-channel transistor PT2 is connected to an intermediate potential node VM2 which is an intermediate potential located between the power supply potential VDD and the ground potential VSS and is higher than the intermediate potential VM1. The intermediate potential node VM2 may also be a fixed potential, or may be configured such that the intermediate potential VM2 is applied during driving described later.

即ち、各電位の関係は、電源電位ＶＤＤ＞中間電位ＶＭ１＞中間電位ＶＭ２＞接地電位ＶＳＳ…（１）となる。上記関係式（１）を満たす限り、これらの電位の間隔に制限はないが、ほぼ等間隔とすることにより各トランジスタに印加される電位を略等分割でき、最大印可電圧が下がり、耐圧特性を向上することができる。   That is, the relationship between the potentials is: power supply potential VDD> intermediate potential VM1> intermediate potential VM2> ground potential VSS (1). As long as the above relational expression (1) is satisfied, there is no restriction on the interval between these potentials. However, by making the intervals substantially equal, the potential applied to each transistor can be divided approximately equally, the maximum applied voltage is lowered, Can be improved.

また、本実施の形態においては、接地電位ＶＳＳに接続されたｎチャネル型トランジスタＮＴ１と、接続ノードＮＣとの間に直列に接続された、２つのｎチャネル型トランジスタＮＴ２、ＮＴ３を有する。   In the present embodiment, the n-channel transistor NT1 connected to the ground potential VSS and the two n-channel transistors NT2 and NT3 connected in series between the connection node NC are provided.

このうち、ｎチャネル型トランジスタＮＴ２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位ノードＶＭ１に接続されている。この中間電位ノードＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。   Among these, the gate terminal of the n-channel transistor NT2 is connected to an intermediate potential node VM1 located between the power supply potential VDD and the ground potential VSS. The intermediate potential node VM1 may be a fixed potential, or may be configured such that the intermediate potential VM1 is applied during driving described later.

一方、ｎチャネル型トランジスタＮＴ３のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位であって、上記中間電位ＶＭ１より高電位である中間電位ノードＶＭ２に接続されている。この中間電位ノードＶＭ２も、固定電位でも良いし、後述する駆動時に中間電位ＶＭ２が印加されるよう構成してもよい。   On the other hand, the gate terminal of the n-channel transistor NT3 is connected to an intermediate potential node VM2 which is an intermediate potential located between the power supply potential VDD and the ground potential VSS and is higher than the intermediate potential VM1. The intermediate potential node VM2 may also be a fixed potential, or may be configured such that the intermediate potential VM2 is applied during driving described later.

即ち、各電位の関係は、電源電位ＶＤＤ＞中間電位ＶＭ１＞中間電位ＶＭ２＞接地電位ＶＳＳ…（１）となる。上記関係式（１）を満たす限り、これらの電位の間隔に制限はないが、ほぼ等間隔とすることにより各トランジスタに印加される電位を略等分割でき、耐圧特性を向上することができる。なお、上記ｐチャネル型トランジスタＰＴ２、ＰＴ３に印加される中間電位（ＶＭ１、ＶＭ２）と、上記ｎチャネル型トランジスタＮＴ２、ＮＴ３に印加される中間電位（ＶＭ１、ＶＭ２）とを異なる電位としてもよい。但し、これらの電位を共通化することで、中間電位の引き回しが容易となり、回路設計を簡略化できる。以下、これらのトランジスタ（ＰＴ２、ＰＴ３、ＮＴ２、ＮＴ３）を、「分圧用トランジスタ」と言うことがある。   That is, the relationship between the potentials is: power supply potential VDD> intermediate potential VM1> intermediate potential VM2> ground potential VSS (1). As long as the above relational expression (1) is satisfied, the interval between these potentials is not limited. However, by setting the intervals substantially equal, the potentials applied to the transistors can be approximately equally divided, and the breakdown voltage characteristics can be improved. Note that the intermediate potential (VM1, VM2) applied to the p-channel transistors PT2, PT3 may be different from the intermediate potential (VM1, VM2) applied to the n-channel transistors NT2, NT3. However, by sharing these potentials, the intermediate potential can be easily routed and the circuit design can be simplified. Hereinafter, these transistors (PT2, PT3, NT2, NT3) may be referred to as “voltage dividing transistors”.

図２（Ａ）に示すように、入力信号線ＶＩＮにＬレベル（低電位レベル、接地電位ＶＳＳ）の電位が印加されると、ｐチャネル型トランジスタＰＴ１がオン状態（導通状態）となり、ｐチャネル型トランジスタＰＴ２、ＰＴ３を介して、出力信号線ＶＯＵＴからＨレベル（高電位レベル、電源電位ＶＤＤ）の信号が出力される。この際、ｐチャネル型トランジスタＰＴ１〜ＰＴ３の接続ノードＶＤＰ１、ＶＤＰ２は、ほぼＶＤＤ（〜ＶＤＤ）となる。   As shown in FIG. 2A, when an L level (low potential level, ground potential VSS) potential is applied to the input signal line VIN, the p-channel transistor PT1 is turned on (conductive state), and the p-channel transistor PT1 is turned on. An H level (high potential level, power supply potential VDD) signal is output from the output signal line VOUT through the type transistors PT2 and PT3. At this time, the connection nodes VDP1 and VDP2 of the p-channel transistors PT1 to PT3 are approximately VDD (to VDD).

一方、カスケード接続されたｎチャネル型トランジスタＮＴ１（オフ状態）、ＮＴ２およびＮＴ３の両端には、Ｈレベルの電位が印加されることとなるが、ｎチャネル型トランジスタＮＴ２、ＮＴ３にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｎチャネル型トランジスタＮＴ１〜ＮＴ３の接続ノードＶＤＮ１、ＶＤＮ２は、それぞれ印加された中間電位と同じ電位（ＶＤＮ１＝ＶＭ１、ＶＤＮ２＝ＶＭ２）となる。   On the other hand, an H-level potential is applied to both ends of the cascade-connected n-channel transistors NT1 (off state), NT2 and NT3, but the n-channel transistors NT2 and NT3 have an intermediate potential VM1. , VM2 (where VM2> VM1) is applied, the connection nodes VDN1, VDN2 of the n-channel transistors NT1 to NT3 have the same potential as the applied intermediate potential (VDN1 = VM1, VDN2 = VM2), respectively. Become.

したがって、各ｎチャネル型トランジスタＮＴ１、ＮＴ２およびＮＴ３に印加される電圧を分圧でき、インバータ回路の耐圧を向上させることができる。   Therefore, the voltage applied to each n-channel transistor NT1, NT2, and NT3 can be divided, and the withstand voltage of the inverter circuit can be improved.

逆に、図２（Ｂ）に示すように、入力信号線ＶＩＮにＨレベルの電位が印加されると、ｐチャネル型トランジスタＰＴ１がオン状態となり、ｎチャネル型トランジスタＮＴ２、ＮＴ３を介して、出力信号線ＶＯＵＴからＬレベルの信号が出力される。この際、ｎチャネル型トランジスタＮＴ１〜ＮＴ３の接続ノードＶＤＮ１、ＶＤＮ２は、ほぼＶＳＳ（〜ＶＳＳ）となる。   On the other hand, as shown in FIG. 2B, when an H level potential is applied to the input signal line VIN, the p-channel transistor PT1 is turned on and output via the n-channel transistors NT2 and NT3. An L level signal is output from the signal line VOUT. At this time, the connection nodes VDN1 and VDN2 of the n-channel transistors NT1 to NT3 are approximately VSS (to VSS).

一方、カスケード接続されたｐチャネル型トランジスタＰＴ１、ＰＴ２およびＰＴ３の両端には、ＶＤＤの電位が印加されることとなるが、ｐチャネル型トランジスタＰＴ３、ＰＴ２にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｐチャネル型トランジスタＰＴ１〜ＰＴ３の接続ノードＶＤＰ１、ＶＤＰ２は、それぞれ印加された中間電位と同じ電位（ＶＤＰ１＝ＶＭ２、ＶＤＰ２＝ＶＭ１）となる。   On the other hand, the potential of VDD is applied to both ends of the cascade-connected p-channel transistors PT1, PT2, and PT3. However, the p-channel transistors PT3 and PT2 have intermediate potentials VM1 and VM2 (however, Since VM2> VM1) is applied, the connection nodes VDP1 and VDP2 of the p-channel transistors PT1 to PT3 have the same potential as the applied intermediate potential (VDP1 = VM2, VDP2 = VM1).

したがって、各ｐチャネル型トランジスタＰＴ１、ＰＴ２およびＰＴ３に印加される電圧を分圧でき、インバータ回路の耐圧を向上させることができる。   Therefore, the voltage applied to each of the p-channel transistors PT1, PT2, and PT3 can be divided, and the withstand voltage of the inverter circuit can be improved.

なお、上記図１においては、ｐチャネル型トランジスタＰＴ１と、接続ノードＮＣとの間に２つのｐチャネル型トランジスタＰＴ２、ＰＴ３を設け、また、ｎチャネル型トランジスタＮＴ１と、接続ノードＮＣとの間に２つのｎチャネル型トランジスタＮＴ２、ＮＴ３を設けたが、これらの間に設けるトランジスタ数は、以下に示すように１個でも良く（図３参照）、また、３個以上でもよい。トランジスタ数を多くすることで多段階の分圧が可能となり、１のトランジスタに求められる耐圧を低く設計することができる。   In FIG. 1, two p-channel transistors PT2 and PT3 are provided between the p-channel transistor PT1 and the connection node NC, and between the n-channel transistor NT1 and the connection node NC. Although two n-channel transistors NT2 and NT3 are provided, the number of transistors provided between them may be one as shown below (see FIG. 3), or may be three or more. By increasing the number of transistors, multi-stage voltage division is possible, and the withstand voltage required for one transistor can be designed low.

図３は、本実施の形態のインバータ回路の他の構成を示す回路図、断面図および各トランジスタに印加される電位を示す図である。   FIG. 3 is a circuit diagram showing another configuration of the inverter circuit of the present embodiment, a cross-sectional view, and a diagram showing potentials applied to each transistor.

図３においては、図１の回路におけるｐチャネル型トランジスタＰＴ２およびｎチャネル型トランジスタＮＴ３を省略している。他の構成は、図１の場合と同様であるため、その詳細な説明を省略する。   In FIG. 3, the p-channel transistor PT2 and the n-channel transistor NT3 in the circuit of FIG. 1 are omitted. The other configuration is the same as that in the case of FIG. 1, and detailed description thereof is omitted.

この場合、入力信号線ＶＩＮにＬレベルの電位が印加されると、ｐチャネル型トランジスタＰＴ１がオン状態となり、ｐチャネル型トランジスタＰＴ３を介して、出力信号線ＶＯＵＴからＨレベルの信号が出力される。   In this case, when an L-level potential is applied to the input signal line VIN, the p-channel transistor PT1 is turned on, and an H-level signal is output from the output signal line VOUT via the p-channel transistor PT3. .

ここで、接地電位ＶＳＳ＝Ｌレベル＝０Ｖ、電源電位ＶＤＤ＝Ｈレベル＝１０Ｖ、中間電位ＶＭ１＝５Ｖとすると、図３（Ｂ）に示すように、ｎチャネル型トランジスタＮＴ１のゲート端子には、０Ｖが印加され、そのソース端の電圧（ソース電圧）は０Ｖとなる。さらに、ｎチャネル型トランジスタＮＴ２のゲート端子には、中間電位ＶＭ１の５Ｖが印加され、そのドレイン端の電圧（ドレイン電圧）は１０Ｖとなる。この際、各トランジスタＮＴ１、ＮＴ２のソース領域、チャネル領域、ドレイン領域の電位は、図３（Ｃ）に示すように、トランジスタＮＴ１のソース領域側から順次、階段状に上昇することが分かる。なお、図３（Ｃ）の縦軸は、電位（potential［Ｖ］）を、横軸は、トランジスタＮＴ１およびＮＴ２の断面図においてトランジスタＮＴ１のソース領域からの距離ｘ［μｍ］を示す。   Here, when the ground potential VSS = L level = 0 V, the power supply potential VDD = H level = 10 V, and the intermediate potential VM1 = 5 V, as shown in FIG. 3B, the gate terminal of the n-channel transistor NT1 0V is applied, and the voltage at the source end (source voltage) becomes 0V. Further, an intermediate potential VM1 of 5V is applied to the gate terminal of the n-channel transistor NT2, and the drain terminal voltage (drain voltage) becomes 10V. At this time, it can be seen that the potentials of the source region, the channel region, and the drain region of each of the transistors NT1 and NT2 rise stepwise sequentially from the source region side of the transistor NT1, as shown in FIG. Note that the vertical axis in FIG. 3C represents potential (potential [V]), and the horizontal axis represents distance x [μm] from the source region of the transistor NT1 in the cross-sectional views of the transistors NT1 and NT2.

図３（Ｂ）において、Ｇは、ゲート電極であり、半導体層（チャネル層）上に図示しないゲート絶縁膜を介して配置される。ゲート電極Ｇの両側のＮ＋＋はソース又はドレイン領域を示し、Ｎ＋は、ＬＤＤ領域を示す。前述したように、薄膜トランジスタにおいては、半導体層（チャネル層）として用いられる層の残留欠陥密度の数倍程度まで不純物濃度を上げる必要がある。例えば、低温ポリシリコンの場合は残留欠陥密度１０17／ｃｍ2以上まで不純物濃度を上げる必要があるためここでは「Ｎ＋」と示してある。なお、図３（Ｃ）のシミュレーションにおいて、ゲート長（Ｌ）は、４μｍ、ゲート幅（Ｗ）は、１μｍとした。 In FIG. 3B, G is a gate electrode, which is disposed on a semiconductor layer (channel layer) via a gate insulating film (not shown). N ++ on both sides of the gate electrode G represents a source or drain region, and N + represents an LDD region. As described above, in the thin film transistor, it is necessary to increase the impurity concentration to several times the residual defect density of the layer used as the semiconductor layer (channel layer). For example, in the case of low-temperature polysilicon, it is necessary to increase the impurity concentration to a residual defect density of 10 17 / cm 2 or more, so “N +” is shown here. In the simulation of FIG. 3C, the gate length (L) was 4 μm and the gate width (W) was 1 μm.

このように、図３の回路において、各トランジスタ（ＮＴ１、ＮＴ２）、特に、ドレイン端において、ＶＯＵＴの１／２程度の電位しか印加されていないことが分かる。言い換えれば、中間電位にゲート端子が接続されたトランジスタ（ＮＴ２）により分圧され、各トランジスタに印加される電圧を低減できる。特に、ソースおよびドレイン領域が、半導体層の下部まで延在する擬似ＳＯＩ構造を有する薄膜トランジスタにおいては、ソース、ドレイン領域と半導体層（バルクトランジスタで言うところのウエル）との耐圧を考慮する必要がないため、上記ドレイン端に印加される電位の低減は、薄膜トランジスタの特性向上に大きく寄与し、本実施の形態の回路構成および回路動作は、薄膜トランジスタに用いて好適である。   Thus, it can be seen that in the circuit of FIG. 3, only a potential of about 1/2 of VOUT is applied to each transistor (NT1, NT2), particularly at the drain end. In other words, the voltage applied to each transistor can be reduced by dividing the voltage by the transistor (NT2) whose gate terminal is connected to the intermediate potential. In particular, in a thin film transistor having a pseudo SOI structure in which the source and drain regions extend to the lower part of the semiconductor layer, it is not necessary to consider the breakdown voltage between the source and drain regions and the semiconductor layer (well in terms of a bulk transistor). Therefore, reduction of the potential applied to the drain end greatly contributes to improvement of characteristics of the thin film transistor, and the circuit configuration and circuit operation of this embodiment are suitable for use in the thin film transistor.

なお、図３（Ａ）の回路において入力信号線ＶＩＮにＨレベルの電位が印加され、出力信号線ＶＯＵＴからＬレベルの信号が出力される場合も、逆階段状に分圧されることが容易に類推できる。また、図２に示すように、複数の分圧用トランジスタにより多段階に分圧する場合についてもトランジスタ数に応じた分圧が行われ「分圧用トランジスタ数＋１」の階段状に分圧されることが容易に類推できる。   Note that in the circuit of FIG. 3A, even when an H-level potential is applied to the input signal line VIN and an L-level signal is output from the output signal line VOUT, voltage can be easily divided in a reverse staircase pattern. Can be analogized. In addition, as shown in FIG. 2, even when the voltage is divided in multiple stages by a plurality of voltage dividing transistors, the voltage is divided in accordance with the number of transistors and divided in a stepwise manner “number of voltage dividing transistors + 1”. Easy to analogize.

これに対し、単一ゲートのトランジスタの場合や図５に示す比較例の回路の場合には、以下に示すように、高電位が印加される。   On the other hand, in the case of a single gate transistor or the circuit of the comparative example shown in FIG. 5, a high potential is applied as shown below.

図４は、単一ゲートのトランジスタに印加される電位を示す図であり、図５は、比較例の回路構成を示す回路図であり、図６は、比較例の回路の断面図および各トランジスタに印加される電位を示す図である。   4 is a diagram showing a potential applied to a single gate transistor, FIG. 5 is a circuit diagram showing a circuit configuration of a comparative example, and FIG. 6 is a cross-sectional view of a circuit of the comparative example and each transistor. It is a figure which shows the electric potential applied to.

図４（Ａ）に示すように、単一ゲートのｎチャネル型トランジスタのソース端子に、Ｌレベル＝０Ｖの電位が印加され、ドレイン端子に、電源電位ＶＤＤ＝Ｈレベル＝１０Ｖの電位が印加されている場合には、ゲート端子に印加される電位がＬレベル＝０Ｖであっても、ドレイン領域には約１０Ｖの電位が加わる。   As shown in FIG. 4A, a potential of L level = 0 V is applied to the source terminal of a single-gate n-channel transistor, and a power supply potential VDD = H level = 10 V is applied to the drain terminal. In this case, even if the potential applied to the gate terminal is L level = 0 V, a potential of about 10 V is applied to the drain region.

さらに、図５に示すように、ｐチャネル型トランジスタＰＴ３およびｎチャネル型トランジスタＮＴ２のゲート端子が、入力信号線ＶＩＮに接続されている比較例においては、入力信号線ＶＩＮにＬレベル＝０Ｖの電位が印加されると、ｎチャネル型トランジスタＮＴ１のゲート端子には、０Ｖが印加され、ｎチャネル型トランジスタＮＴ２のドレイン端の電圧（ドレイン電圧）は１０Ｖ（ＶＯＵＴ）となる（図６（Ａ））。   Further, as shown in FIG. 5, in the comparative example in which the gate terminals of the p-channel transistor PT3 and the n-channel transistor NT2 are connected to the input signal line VIN, the potential of L level = 0 V is applied to the input signal line VIN. Is applied to the gate terminal of the n-channel transistor NT1, 0V is applied, and the voltage (drain voltage) at the drain end of the n-channel transistor NT2 becomes 10V (VOUT) (FIG. 6A). .

この際、各トランジスタＮＴ１、ＮＴ２のソース領域、チャネル領域、ドレイン領域の電位は、図６（Ｂ）に示すように、トランジスタＮＴ１のソース領域側からトランジスタＮＴ２のチャネル領域まではほぼ０Ｖであり、トランジスタＮＴ２のドレイン領域に約１０Ｖの高電位が加わることが分かる。このように、ｐチャネル型トランジスタＰＴ３およびｎチャネル型トランジスタＮＴ２のゲート端子を入力信号線ＶＩＮに接続した場合には、分圧の効果は生じず、高電圧が印可され、高耐圧化ができない。これに対し、本実施の形態においては、前述のとおり分圧の効果が効果的に生じる。   At this time, the potential of the source region, the channel region, and the drain region of each of the transistors NT1 and NT2 is approximately 0 V from the source region side of the transistor NT1 to the channel region of the transistor NT2, as shown in FIG. It can be seen that a high potential of about 10 V is applied to the drain region of the transistor NT2. As described above, when the gate terminals of the p-channel transistor PT3 and the n-channel transistor NT2 are connected to the input signal line VIN, the effect of voltage division does not occur, a high voltage is applied, and a high breakdown voltage cannot be achieved. On the other hand, in the present embodiment, the effect of the partial pressure is effectively generated as described above.

さらに、上記分圧の効果は、入力信号線ＶＩＮに印加される電位の大きさに関わらず生じる。   Further, the effect of the voltage division occurs regardless of the magnitude of the potential applied to the input signal line VIN.

図７は、図３に示すインバータ回路の入力信号線ＶＩＮに印加される電位に対する各ノード（ＶＯＵＴ、ＶＤＮ１、ＶＤＰ１）の電位変化を示す図である。横軸は入力信号線ＶＩＮに印加される電位［Ｖ］を示し、横軸は、各ノード（ＶＯＵＴ、ＶＤＰ１、ＶＤＮ１）の電位［Ｖ］を示す。なお、図７および後述の図８の実測結果で用いられているトランジスタのゲート長は１０μｍ、ゲート幅は２０μｍとした。   FIG. 7 is a diagram showing a change in potential of each node (VOUT, VDN1, VDP1) with respect to the potential applied to the input signal line VIN of the inverter circuit shown in FIG. The horizontal axis indicates the potential [V] applied to the input signal line VIN, and the horizontal axis indicates the potential [V] of each node (VOUT, VDP1, VDN1). Note that the gate length of the transistor used in the actual measurement results of FIG. 7 and FIG. 8 described later is 10 μm and the gate width is 20 μm.

図７において、ＶＩＮ＝０Ｖの場合には、前述したとおり、ＶＯＵＴ＝１０Ｖの電位が出力されるが、この際、ＶＤＮ１は、約５Ｖに分圧されることが当該図からも分かる。なお、ＶＤＰ１の電位は、ＶＯＵＴと同程度の１０Ｖとなる。   In FIG. 7, when VIN = 0V, as described above, the potential of VOUT = 10V is output. At this time, it can also be seen that VDN1 is divided to about 5V. Note that the potential of VDP1 is about 10 V, which is about the same as VOUT.

ここで、ＶＩＮが２Ｖに上昇した場合でも、ＶＤＮ１は、約３Ｖとなり分圧の効果が確認できる。この際、ＶＤＰ１およびＶＯＵＴの電位は若干減少する。   Here, even when VIN rises to 2V, VDN1 becomes about 3V, and the effect of voltage division can be confirmed. At this time, the potentials of VDP1 and VOUT slightly decrease.

一方、ＶＩＮ＝１０Ｖの場合には、前述したとおり、ＶＯＵＴ＝０Ｖの電位が出力されるが、この際、ＶＤＰ１は、約５Ｖに分圧されることが当該図からも分かる。なお、ＶＤＮ１の電位は、ＶＯＵＴと同程度の０Ｖとなる。   On the other hand, in the case of VIN = 10V, as described above, the potential of VOUT = 0V is output. At this time, it can also be seen from this figure that VDP1 is divided to about 5V. Note that the potential of VDN1 is 0 V, which is approximately the same as VOUT.

ここで、ＶＩＮが８Ｖに下降した場合でも、ＶＤＮ１は、約７Ｖとなり分圧の効果が確認できる。ＶＤＰ１およびＶＯＵＴの電位は、この時点でもほぼ０Ｖである。   Here, even when VIN drops to 8V, VDN1 becomes about 7V, and the effect of voltage division can be confirmed. The potentials of VDP1 and VOUT are almost 0V even at this time.

このように、ＶＩＮが変化しても分圧の効果が確認できる。   Thus, the effect of the partial pressure can be confirmed even if VIN changes.

これに対し、図５に示す比較例の場合を以下に示す。図８は、図５に示すインバータ回路の入力信号線ＶＩＮに印加される電位に対する各ノード（ＶＯＵＴ、ＶＤＮ１、ＶＤＰ１）の電位変化を示す図である。図８に示すように、いずれのＶＩＮに対しても、ＶＤＮ１は、０〜１Ｖ程度の範囲でしか変位せず、ＶＤＰ１も、１０Ｖ〜８．５Ｖ程度の範囲でしか変位しないことが確認でき、分圧の効果がほとんどないことが分かる。   On the other hand, the case of the comparative example shown in FIG. 5 is shown below. FIG. 8 is a diagram showing a potential change of each node (VOUT, VDN1, VDP1) with respect to the potential applied to the input signal line VIN of the inverter circuit shown in FIG. As shown in FIG. 8, it can be confirmed that for any VIN, VDN1 is displaced only in the range of about 0 to 1V, and VDP1 is also displaced only in the range of about 10V to 8.5V. It can be seen that there is almost no effect of partial pressure.

これに対し、本実施の形態においては、前述のとおり、入力信号線ＶＩＮに印加される電位が変化しても分圧の効果を奏する。   On the other hand, in this embodiment, as described above, even if the potential applied to the input signal line VIN changes, the effect of voltage division is obtained.

＜実施の形態２＞
実施の形態１においては、インバータ回路に分圧用トランジスタを用いたが、本実施の形態においては、レベルシフタ回路を例に説明する。 <Embodiment 2>
In the first embodiment, the voltage dividing transistor is used in the inverter circuit. However, in the present embodiment, a level shifter circuit will be described as an example.

図９は、本実施の形態のレベルシフタ回路（半導体集積回路）を示す回路図である。図１０は、本実施の形態のレベルシフタ回路の動作を示す図である。   FIG. 9 is a circuit diagram showing the level shifter circuit (semiconductor integrated circuit) of the present embodiment. FIG. 10 is a diagram illustrating the operation of the level shifter circuit according to the present embodiment.

通常のレベルシフタ回路は、第２電源電位（高電源電位）ＶＤＤ２と接地電位ＶＳＳとの間に並列に接続されたｐチャネル型トランジスタおよびｎチャネル型トランジスタの対（ＰＴ１およびＮＴ１とＰＴ１１およびＮＴ１１との対)を有し、これらの接続ノード（ＮＣ１、ＮＣ２）が、ｐチャネル型トランジスタ（ＰＴ１、ＰＴ１１）に交差接続される。このｎチャネル型トランジスタ（ＮＴ１、ＮＴ１１）のゲート端子は、相補の信号が入力される入力信号線（入力信号ノード）ＶＩＮ＋、ＶＩＮ−にそれぞれ接続される。また、上記接続ノードＮＣ２が出力信号線（出力信号ノード）ＶＯＵＴに接続される。   A normal level shifter circuit includes a pair of a p-channel transistor and an n-channel transistor (PT1 and NT1, PT11 and NT11) connected in parallel between a second power supply potential (high power supply potential) VDD2 and a ground potential VSS. These connection nodes (NC1, NC2) are cross-connected to the p-channel transistors (PT1, PT11). The gate terminals of the n-channel transistors (NT1, NT11) are respectively connected to input signal lines (input signal nodes) VIN +, VIN− to which complementary signals are input. The connection node NC2 is connected to an output signal line (output signal node) VOUT.

しかしながら、本実施の形態においては、第２電源電位（第２電源電位ノード）ＶＤＤに接続されたｐチャネル型トランジスタＰＴ１と、接続ノードＮＣ１との間に直列に接続された、２つのｐチャネル型トランジスタＰＴ２、ＰＴ３を有する。   However, in the present embodiment, two p-channel transistors connected in series between the p-channel transistor PT1 connected to the second power supply potential (second power supply potential node) VDD and the connection node NC1. Transistors PT2 and PT3 are included.

また、電源電位ＶＤＤに接続されたｐチャネル型トランジスタＰＴ１１と、接続ノードＮＣ２との間にカスケード接続された、２つのｐチャネル型トランジスタＰＴ１２、ＰＴ１３を有する。   In addition, the p-channel transistor PT11 connected to the power supply potential VDD has two p-channel transistors PT12 and PT13 cascaded between the connection node NC2.

また、接地電位ＶＳＳに接続されたｎチャネル型トランジスタＮＴ１と、接続ノードＮＣ１との間にカスケード接続された、２つのｎチャネル型トランジスタＮＴ２、ＮＴ３を有する。   Further, the n-channel transistor NT1 connected to the ground potential VSS and two n-channel transistors NT2 and NT3 cascaded between the connection node NC1 are provided.

また、接地電位ＶＳＳに接続されたｎチャネル型トランジスタＮＴ１１と、接続ノードＮＣ１との間にカスケード接続された、２つのｎチャネル型トランジスタＮＴ１２、ＮＴ１３を有する。   Further, the n-channel transistor NT11 connected to the ground potential VSS and two n-channel transistors NT12 and NT13 cascaded between the connection node NC1 are provided.

このうち、ｐチャネル型トランジスタＰＴ３およびＰＴ１３のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位ノードＶＭ１に接続されている。この中間電位ノードＶＭ１は、固定電位でも良いし、後述する駆動時に中間電位ＶＭ１が印加されるよう構成してもよい。   Among these, the gate terminals of the p-channel transistors PT3 and PT13 are connected to an intermediate potential node VM1 located between the power supply potential VDD and the ground potential VSS. The intermediate potential node VM1 may be a fixed potential, or may be configured such that the intermediate potential VM1 is applied during driving described later.

また、ｐチャネル型トランジスタＰＴ２およびＰＴ１２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位であって、上記中間電位ＶＭ１より高電位である中間電位ノードＶＭ２に接続されている。この中間電位ノードＶＭ２も、固定電位でも良いし、後述する駆動時に中間電位ＶＭ２が印加されるよう構成してもよい。   The gate terminals of the p-channel transistors PT2 and PT12 are connected to an intermediate potential node VM2 which is an intermediate potential located between the power supply potential VDD and the ground potential VSS and is higher than the intermediate potential VM1. Yes. The intermediate potential node VM2 may also be a fixed potential, or may be configured such that the intermediate potential VM2 is applied during driving described later.

また、ｎチャネル型トランジスタＮＴ２およびＮＴ１２のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する上記中間電位ノードＶＭ１に接続されている。   The gate terminals of the n-channel transistors NT2 and NT12 are connected to the intermediate potential node VM1 positioned between the power supply potential VDD and the ground potential VSS.

また、ｎチャネル型トランジスタＮＴ３およびＮＴ１３のゲート端子は、電源電位ＶＤＤと接地電位ＶＳＳとの間に位置する中間電位であって、上記中間電位ＶＭ１より高電位である中間電位ノードＶＭ２に接続されている。   The gate terminals of the n-channel transistors NT3 and NT13 are connected to an intermediate potential node VM2 which is an intermediate potential located between the power supply potential VDD and the ground potential VSS and is higher than the intermediate potential VM1. Yes.

即ち、各電位の関係は、電源電位ＶＤＤ＞中間電位ＶＭ１＞中間電位ＶＭ２＞接地電位ＶＳＳ…（１）となる。上記関係式（１）を満たす限り、これらの電位の間隔に制限はないが、ほぼ等間隔とすることにより各トランジスタに印加される電位を略等分割でき、耐圧特性を向上することができる。なお、上記ｐチャネル型トランジスタＰＴ２、ＰＴ３、ＰＴ１２、ＰＴ１３に印加される中間電位（ＶＭ１、ＶＭ２）と、上記ｎチャネル型トランジスタＮＴ２、ＮＴ３、ＮＴ１２、ＮＴ１３に印加される中間電位（ＶＭ１、ＶＭ２）とを異なる電位としてもよい。但し、これらの電位を共通化することで、中間電位の引き回しが容易となり、回路設計を簡略化できる。   That is, the relationship between the potentials is: power supply potential VDD> intermediate potential VM1> intermediate potential VM2> ground potential VSS (1). As long as the above relational expression (1) is satisfied, the interval between these potentials is not limited. However, by setting the intervals substantially equal, the potentials applied to the transistors can be approximately equally divided, and the breakdown voltage characteristics can be improved. An intermediate potential (VM1, VM2) applied to the p-channel transistors PT2, PT3, PT12, PT13 and an intermediate potential (VM1, VM2) applied to the n-channel transistors NT2, NT3, NT12, NT13. And different potentials. However, by sharing these potentials, the intermediate potential can be easily routed and the circuit design can be simplified.

以下に、上記レベルシフタ回路の回路動作について説明する。   The circuit operation of the level shifter circuit will be described below.

（１）第１動作
図１０（Ａ）に示すように、入力信号線ＶＩＮ＋にＨレベル、ＶＩＮ−にＬレベルの電位が印加されると、ｎチャネル型トランジスタＮＴ１がオン状態となり、ｎチャネル型トランジスタＮＴ２、ＮＴ３を介して、接続ノードＮＣ１はＬレベルとなる。この際、接続ノードＮＣ１はＬレベルであるため、ｐチャネル型トランジスタＰＴ１１がオン状態となり、ｐチャネル型トランジスタＰＴ１２、ＰＴ１３を介して、出力信号線ＶＯＵＴから第２電源電位レベル（高電源電位レベル）の信号が出力される。ここでは、ＶＩＮ＋には、Ｈレベル（第１電源電位レベル）の５Ｖ程度が印加され、第２電源電位ＶＤＤ２は、例えば１５Ｖである。 (1) First Operation As shown in FIG. 10A, when an H-level potential is applied to the input signal line VIN + and an L-level potential is applied to VIN−, the n-channel transistor NT1 is turned on, and the n-channel type The connection node NC1 becomes L level via the transistors NT2 and NT3. At this time, since the connection node NC1 is at the L level, the p-channel transistor PT11 is turned on, and the second power supply potential level (high power supply potential level) is output from the output signal line VOUT via the p-channel transistors PT12 and PT13. Is output. Here, about 5V of H level (first power supply potential level) is applied to VIN +, and the second power supply potential VDD2 is, for example, 15V.

（２）第２動作
一方、逆に、図１０（Ｂ）に示すように、入力信号線ＶＩＮ＋にＬレベル、ＶＩＮ−にＨレベルの電位が印加されると、ｐチャネル型トランジスタＰＴ１１がオン状態となり、ｐチャネル型トランジスタＰＴ１２、ＰＴ１３を介して、出力信号線ＶＯＵＴからＬレベルの信号が出力される。この際、接続ノードＮＣ２（出力信号線ＶＯＵＴ）はＬレベルであるため、ｐチャネル型トランジスタＰＴ１がオン状態となり、ｐチャネル型トランジスタＰＴ２、ＰＴ３を介して、接続ノードＮＣ１は第２電源電位ＶＤＤ２レベルとなる。 (2) Second Operation Conversely, as shown in FIG. 10B, when an L level potential is applied to the input signal line VIN + and an H level potential is applied to VIN−, the p-channel transistor PT11 is turned on. Thus, an L level signal is output from the output signal line VOUT through the p-channel transistors PT12 and PT13. At this time, since the connection node NC2 (output signal line VOUT) is at the L level, the p-channel transistor PT1 is turned on, and the connection node NC1 is at the second power supply potential VDD2 level via the p-channel transistors PT2 and PT3. It becomes.

上記動作により、ＶＩＮ＋〜ＶＩＮ−の電位５Ｖ〜０Ｖの電位を、ＶＯＵＴの１５Ｖ〜０Ｖの電位にレベルシフトさせることができる。   Through the above-described operation, the potential of VIN + to VIN− of 5V to 0V can be level-shifted to the potential of VOUT of 15V to 0V.

上記第１動作においては、ｐチャネル型トランジスタＰＴ１、ＰＴ２およびＰＴ３の両端には、ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｐチャネル型トランジスタＰＴ３、ＰＴ２にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｐチャネル型トランジスタＰＴ１〜ＰＴ３の接続ノードＶＤＰ１、ＶＤＰ２は、それぞれ印加された中間電位と同じ電位（ＶＤＰ１＝ＶＭ２、ＶＤＰ２＝ＶＭ１）となる。また、ｎチャネル型トランジスタＮＴ１１、ＮＴ１２およびＮＴ１３の両端にも、ＶＤＤ２＝１５の電位が印加されることとなるが、ｎチャネル型トランジスタＮＴ１３、ＮＴ１２にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｎチャネル型トランジスタＮＴ１１〜ＮＴ１３の接続ノードＶＤＮ１１、ＶＤＮ１２は、それぞれ印加された中間電位と同じ電位（ＶＤＮ１１＝ＶＭ１、ＶＤＮ１２＝ＶＭ２）となる。   In the first operation, a potential of VDD2 = 15 V is applied to both ends of the p-channel transistors PT1, PT2, and PT3, but the intermediate potentials VM1, VM2 are applied to the p-channel transistors PT3, PT2, respectively. Since (VM2> VM1) is applied, the connection nodes VDP1, VDP2 of the p-channel transistors PT1 to PT3 have the same potential (VDP1 = VM2, VDP2 = VM1) as the applied intermediate potential. Further, a potential of VDD2 = 15 is applied to both ends of the n-channel transistors NT11, NT12, and NT13. However, the intermediate potentials VM1 and VM2 (where VM2> Since VM1) is applied, the connection nodes VDN11 and VDN12 of the n-channel transistors NT11 to NT13 have the same potential as the applied intermediate potential (VDN11 = VM1, VDN12 = VM2).

したがって、各トランジスタＰＴ１〜ＰＴ３、ＮＴ１１〜ＮＴ１３に印加される電圧を分圧でき、レベルシフタ回路の耐圧を向上させることができる。   Therefore, the voltage applied to each of the transistors PT1 to PT3 and NT11 to NT13 can be divided, and the withstand voltage of the level shifter circuit can be improved.

また、第２動作においても、ｐチャネル型トランジスタＰＴ１１、ＰＴ１２およびＰＴ１３の両端には、ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｐチャネル型トランジスタＰＴ１３、ＰＴ１２にはそれぞれ中間電位ＶＭ１、ＶＭ２（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｐチャネル型トランジスタＰＴ１１〜ＰＴ１３の接続ノードＶＤＰ１、ＶＤＰ２は、それぞれ印加された中間電位と同じ電位（ＶＤＰ１１＝ＶＭ２、ＶＤＰ１２＝ＶＭ１）となる。また、ｎチャネル型トランジスタＮＴ１、ＮＴ２およびＮＴ３の両端にも、ＶＤＤ２＝１５Ｖの電位が印加されることとなるが、ｎチャネル型トランジスタＮＴ３、ＮＴ２にはそれぞれ中間電位ＶＭ２、ＶＭ１（但し、ＶＭ２＞ＶＭ１）が印加されているため、ｎチャネル型トランジスタＮＴ１〜ＮＴ３の接続ノードＶＤＮ１、ＶＤＮ２は、それぞれ印加された中間電位と同じ電位（ＶＤＮ１＝ＶＭ１、ＶＤＮ２＝ＶＭ２）となる。   Also in the second operation, a potential of VDD2 = 15 V is applied to both ends of the p-channel transistors PT11, PT12, and PT13, but the intermediate potential VM1, respectively, is applied to the p-channel transistors PT13 and PT12. Since VM2 (however, VM2> VM1) is applied, the connection nodes VDP1, VDP2 of the p-channel transistors PT11 to PT13 have the same potential as the applied intermediate potential (VDP11 = VM2, VDP12 = VM1). . Further, a potential of VDD2 = 15 V is applied to both ends of the n-channel transistors NT1, NT2 and NT3, but the intermediate potentials VM2 and VM1 (where VM2> Since VM1) is applied, the connection nodes VDN1 and VDN2 of the n-channel transistors NT1 to NT3 have the same potential as the applied intermediate potential (VDN1 = VM1, VDN2 = VM2).

したがって、各トランジスタＰＴ１１〜ＰＴ１３、ＮＴ１〜ＮＴ３に印加される電圧を分圧でき、レベルシフタ回路の耐圧を向上させることができる。   Therefore, the voltage applied to each of the transistors PT11 to PT13 and NT1 to NT3 can be divided, and the withstand voltage of the level shifter circuit can be improved.

なお、上記図９においては、ｐチャネル型駆動用トランジスタＰＴ１、ＰＴ１１と、各接続ノードＮＣ１、ＮＣ２との間に２つのｐチャネル型分圧用トランジスタを設け、また、ｎチャネル型駆動用トランジスタＮＴ１、ＮＴ１１と、接続ノードＮＣ１、ＮＣ２との間に２つのｎチャネル型分圧用トランジスタを設けたが、これらの間に設けるトランジスタ数は、１個でも良く、また、３個以上でもよい。１個の場合、図９の回路におけるｐチャネル型トランジスタＰＴ２、ＰＴ１２およびｎチャネル型トランジスタＮＴ３、ＮＴ１３を省略すればよい。
＜電気光学装置＞
上記実施の形態の半導体集積回路の適用箇所に制限はないが、例えば、以下に示す電気光学装置の周辺回路に用いて好適である。 In FIG. 9, two p-channel type voltage dividing transistors are provided between the p-channel type driving transistors PT1 and PT11 and the connection nodes NC1 and NC2, and the n-channel type driving transistors NT1 and Although two n-channel voltage dividing transistors are provided between NT11 and connection nodes NC1 and NC2, the number of transistors provided between them may be one, or may be three or more. In the case of one, the p-channel transistors PT2 and PT12 and the n-channel transistors NT3 and NT13 in the circuit of FIG. 9 may be omitted.
<Electro-optical device>
Although there is no restriction | limiting in the application location of the semiconductor integrated circuit of the said embodiment, For example, it uses suitably for the peripheral circuit of the electro-optical apparatus shown below.

図１１は、電気光学装置の構成を示すブロック図である。当該装置は、表示部１０および周辺回路部１１を有する。この周辺回路部１１には、例えば、走査ドライバ１３、データドライバ１４やこれらを制御する制御回路１２などが設けられる。   FIG. 11 is a block diagram illustrating a configuration of the electro-optical device. The apparatus includes a display unit 10 and a peripheral circuit unit 11. The peripheral circuit unit 11 is provided with, for example, a scanning driver 13, a data driver 14, and a control circuit 12 for controlling them.

制御回路１２、走査ドライバ１３及びデータドライバ１４は、例えば、表示部１０の各画素を構成するトランジスタと同様ＴＦＴで構成されている。なお、これらの周辺回路のうちの一部を独立した電子部品、例えば、ＩＣ（integrated circuit）チップで構成してもよい。   The control circuit 12, the scan driver 13, and the data driver 14 are configured by TFTs as in the transistors that configure each pixel of the display unit 10, for example. A part of these peripheral circuits may be constituted by independent electronic components, for example, an IC (integrated circuit) chip.

これらの周辺回路においては、上記実施の形態で詳細に説明した、インバータ回路やレベルシフタ回路などが用いられる。これらの回路を、上記ＴＦＴで構成する場合、分圧用トランジスタを組み込むことで耐圧を向上させることができ、装置特性を向上させることができる。   In these peripheral circuits, an inverter circuit, a level shifter circuit, or the like described in detail in the above embodiment is used. When these circuits are constituted by the above-described TFT, the breakdown voltage can be improved by incorporating a voltage dividing transistor, and the device characteristics can be improved.

なお、電気光学装置に特に限定はないが、例えば、有機ＥＬ装置、液晶装置、電気泳動装置などの各種電気光学装置に上記実施の形態の半導体集積回路を組み込むことができる。
＜電子機器＞
次に、図１２乃至図１６を参照しながら、電気光学装置１００を備える電子機器の具体例について説明する。図１２はテレビジョンへの適用例を示す。テレビジョン５５０は、上記電気光学装置１００を備えている。図１３はロールアップ式テレビジョンへの適用例を示す。ロールアップ式テレビジョン５６０は、上記電気光学装置１００を備えている。図１４は携帯電話への適用例を示す。携帯電話５３０は、アンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４、及び上記電気光学装置１００を備えている。図１５はビデオカメラへの適用例である。ビデオカメラ５４０は、受像部５４１、操作部５４２、音声入力部５４３、及び上記電気光学装置１００を備えている。図１６は、モバイル型パーソナルコンピュータを示す。モバイル型パーソナルコンピュータは、キーボード１０１を備えた本体部１０２と、上記電気光学装置（例えば、有機ＥＬ装置）を用いた表示ユニット１０３とを備えている。 Although there is no particular limitation on the electro-optical device, for example, the semiconductor integrated circuit of the above embodiment can be incorporated in various electro-optical devices such as an organic EL device, a liquid crystal device, and an electrophoretic device.
<Electronic equipment>
Next, specific examples of the electronic apparatus including the electro-optical device 100 will be described with reference to FIGS. FIG. 12 shows an application example to a television. The television 550 includes the electro-optical device 100. FIG. 13 shows an application example to a roll-up type television. The roll-up television 560 includes the electro-optical device 100. FIG. 14 shows an application example to a mobile phone. The cellular phone 530 includes an antenna unit 531, an audio output unit 532, an audio input unit 533, an operation unit 534, and the electro-optical device 100. FIG. 15 shows an application example to a video camera. The video camera 540 includes an image receiving unit 541, an operation unit 542, an audio input unit 543, and the electro-optical device 100. FIG. 16 shows a mobile personal computer. The mobile personal computer includes a main body 102 including a keyboard 101 and a display unit 103 using the electro-optical device (for example, an organic EL device).

尚、電子機器は、これらに限定されず、例えば表示機能を有する各種の電子機器に適用可能である。上記の他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなども含まれる。   The electronic device is not limited to these, and can be applied to, for example, various electronic devices having a display function. In addition to the above, a fax machine with a display function, a finder for a digital camera, a portable TV, an electronic notebook, an electric bulletin board, a display for public announcement, and the like are also included.

上記電子機器によれば、器機の高耐圧化を図ることができ、また、高電圧駆動が可能となる。   According to the above electronic device, the device can have a high withstand voltage and can be driven at a high voltage.

なお、以上詳細に説明した本発明は、上述した実施の形態の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。   The present invention described in detail above is not limited to the contents of the above-described embodiments, and various modifications can be made within the scope of the gist of the present invention.

実施の形態１のインバータ回路（半導体集積回路）を示す回路図、およびその動作を示す図である。FIG. 2 is a circuit diagram showing an inverter circuit (semiconductor integrated circuit) according to the first embodiment and an operation thereof. 実施の形態１のインバータ回路（半導体集積回路）の動作を示す図である。FIG. 3 is a diagram illustrating an operation of the inverter circuit (semiconductor integrated circuit) according to the first embodiment. 実施の形態１のインバータ回路の他の構成を示す回路図、断面図および各トランジスタに印加される電位を示す図である。FIG. 4 is a circuit diagram illustrating another configuration of the inverter circuit according to the first embodiment, a cross-sectional view, and a diagram illustrating a potential applied to each transistor. 単一ゲートのトランジスタに印加される電位を示す図である。It is a figure which shows the electric potential applied to a single gate transistor. 比較例の回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of a comparative example. 比較例の回路の断面図および各トランジスタに印加される電位を示す図である。It is sectional drawing of the circuit of a comparative example, and the figure which shows the electric potential applied to each transistor. 図３に示すインバータ回路の入力信号線ＶＩＮに印加される電位に対する各ノード（ＶＯＵＴ、ＶＤＮ１、ＶＤＰ１）の電位変化を示す図である。FIG. 4 is a diagram showing a potential change of each node (VOUT, VDN1, VDP1) with respect to a potential applied to an input signal line VIN of the inverter circuit shown in FIG. 3; 図５に示すインバータ回路の入力信号線ＶＩＮに印加される電位に対する各ノード（ＶＯＵＴ、ＶＤＮ１、ＶＤＰ１）の電位変化を示す図である。FIG. 6 is a diagram showing a potential change of each node (VOUT, VDN1, VDP1) with respect to a potential applied to an input signal line VIN of the inverter circuit shown in FIG. 実施の形態２のレベルシフタ回路（半導体集積回路）を示す回路図である。FIG. 6 is a circuit diagram showing a level shifter circuit (semiconductor integrated circuit) of a second embodiment. 実施の形態２のレベルシフタ回路の動作を示す図である。FIG. 10 is a diagram illustrating an operation of the level shifter circuit according to the second embodiment. 電気光学装置の構成を示すブロック図である。It is a block diagram which shows the structure of an electro-optical apparatus. 電気光学装置を備えたテレビジョンの斜視図である。It is a perspective view of a television provided with an electro-optical device. 電気光学装置を備えたロールアップ式テレにジョンの斜視図である。It is a perspective view of John in a roll-up type telescope equipped with an electro-optical device. 電気光学装置を備えた携帯電話の斜視図である。It is a perspective view of the mobile phone provided with the electro-optical device. 電気光学装置を備えたビデオカメラの斜視図である。It is a perspective view of a video camera provided with an electro-optical device. 電気光学装置を備えたパーソナルコンピュータの斜視図である。It is a perspective view of a personal computer provided with an electro-optical device.

符号の説明Explanation of symbols

１０…表示部、１１…周辺回路部、１２…制御回路、１３…走査ドライバ、１４…データドライバ、Ｇ…ゲート電極、ＮＣ、ＮＣ１、ＮＣ２…接続ノード、ＮＴ１、ＮＴ２、ＮＴ１１、ＮＴ１２…ｎチャネル型トランジスタ、ＰＴ１、ＰＴ２、ＰＴ１１、ＰＴ１２…ｐチャネル型トランジスタ、ＶＤＤ…電源電位、ＶＤＤ２…第２電源電位、ＶＳＳ…接地電位、ＶＩＮ…入力信号線、ＶＯＵＴ…出力信号線、ＶＭ１、ＶＭ２…中間電位、ＶＤＰ１、ＶＤＰ２…ノード、ＶＤＮ１、ＶＤＮ２…ノード、ＶＤＰ１１、ＶＤＰ１２…ノード、ＶＤＮ１１、ＶＤＮ１２…ノード   DESCRIPTION OF SYMBOLS 10 ... Display part, 11 ... Peripheral circuit part, 12 ... Control circuit, 13 ... Scan driver, 14 ... Data driver, G ... Gate electrode, NC, NC1, NC2 ... Connection node, NT1, NT2, NT11, NT12 ... n channel Type transistor, PT1, PT2, PT11, PT12 ... p-channel type transistor, VDD ... power supply potential, VDD2 ... second power supply potential, VSS ... ground potential, VIN ... input signal line, VOUT ... output signal line, VM1, VM2 ... intermediate Potential, VDP1, VDP2 ... node, VDN1, VDN2 ... node, VDP11, VDP12 ... node, VDN11, VDN12 ... node

Claims (12)

第１電位ノードと接続された第１ノードと、
前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタを有し、
前記第１のｎチャネル型トランジスタの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノードに接続され、
前記第２のｎチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位ノードと前記第２電位ノードとの間に位置する第１中間電位に接続されている半導体集積回路。 A first node connected to the first potential node;
A first n-channel transistor and a second n-channel transistor connected in series between the first node and a second potential node that is lower in potential than the first potential node;
One end of the first n-channel transistor is connected to the second potential node, the other end is connected to one end of the second n-channel transistor, and a gate terminal is connected to the second node,
The other end of the second n-channel transistor is connected to the first node, and a gate terminal is connected to a first intermediate potential located between the first potential node and the second potential node. Semiconductor integrated circuit. 前記第１ノードと前記第２のｎチャネル型トランジスタの他端との間に接続された第３のｎチャネル型トランジスタを有し、
前記第３のｎチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位に接続されている請求項１記載の半導体集積回路。 A third n-channel transistor connected between the first node and the other end of the second n-channel transistor;
2. The gate terminal of the third n-channel transistor is located between the first potential and the second potential, and is connected to a second intermediate potential that is higher than the first intermediate potential. Semiconductor integrated circuit. 第２電位ノードと接続された第１ノードと、
前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、
前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、ゲート端子は、第２ノードに接続され、
前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位と前記第２電位との間に位置する第１中間電位に接続されている半導体集積回路。 A first node connected to a second potential node;
A first p-channel transistor and a second p-channel transistor connected in series between the first node and a first potential node having a higher potential than the second potential node;
One end of the first p-channel transistor is connected to the first potential, the other end is connected to one end of the second p-channel transistor, and a gate terminal is connected to a second node,
The other end of the second p-channel transistor is connected to the first node, and the gate terminal is connected to a first intermediate potential located between the first potential and the second potential. Integrated circuit. 前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し、
前記第３のｐチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位に接続されている請求項３記載の半導体集積回路。 A third p-channel transistor connected between the first node and the other end of the second p-channel transistor;
4. The gate terminal of the third p-channel transistor is located between the first potential and the second potential, and is connected to a second intermediate potential that is lower than the first intermediate potential. Semiconductor integrated circuit. 前記第１ノードと前記第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、
前記第１のｐチャネル型トランジスタの一端は、前記第１電位ノードに接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、ゲート端子は、前記第２ノードに接続され、
前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続され、ゲート端子は、前記第１電位と前記第２電位との間に位置する第３中間電位に接続されている請求項１又は２記載の半導体集積回路。 A first p-channel transistor and a second p-channel transistor connected in series between the first node and the first potential node;
One end of the first p-channel transistor is connected to the first potential node, the other end is connected to one end of the second p-channel transistor, and a gate terminal is connected to the second node. ,
The other end of the second p-channel transistor is connected to the first node, and a gate terminal is connected to a third intermediate potential located between the first potential and the second potential. Item 3. The semiconductor integrated circuit according to Item 1 or 2. 前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し
前記第３のｐチャネル型トランジスタのゲート端子は、前記第１電位と前記第２電位との間に位置し、前記第３中間電位より低い第４中間電位に接続されている請求項５記載の半導体集積回路。 A third p-channel transistor connected between the first node and the other end of the second p-channel transistor; and a gate terminal of the third p-channel transistor has the first potential 6. The semiconductor integrated circuit according to claim 5, wherein the semiconductor integrated circuit is located between the first intermediate potential and the second potential, and is connected to a fourth intermediate potential lower than the third intermediate potential. 第１電位ノードと接続された第１ノードと、
前記第１ノードと前記第１電位ノードより低電位である第２電位ノードとの間に直列に接続された第１のｎチャネル型トランジスタおよび第２のｎチャネル型トランジスタを有し、
前記第１のｎチャネル型トランジスタの一端は、前記第２電位ノードに接続され、他端は、前記第２のｎチャネル型トランジスタの一端に接続され、
前記第２のｎチャネル型トランジスタの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、
前記第１のｎチャネル型トランジスタのゲート端子に入力された信号が低電位レベルである場合に、前記第１ノードから高電位レベルの信号を出力する際、
前記第２のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する第１中間電位を印加する半導体集積回路の駆動方法。 A first node connected to the first potential node;
A first n-channel transistor and a second n-channel transistor connected in series between the first node and a second potential node that is lower in potential than the first potential node;
One end of the first n-channel transistor is connected to the second potential node, and the other end is connected to one end of the second n-channel transistor,
The other end of the second n-channel transistor is a method for driving a semiconductor integrated circuit connected to the first node,
When a signal input to the gate terminal of the first n-channel transistor is at a low potential level, a high potential level signal is output from the first node.
A method for driving a semiconductor integrated circuit, wherein a first intermediate potential located between the first potential and the second potential is applied to a gate terminal of the second n-channel transistor. 前記半導体集積回路は、さらに、
前記第１ノードと前記第２のｎチャネル型トランジスタの他端との間に接続された第３のｎチャネル型トランジスタを有し、
前記高電位レベルの信号を出力する際、前記第３のｎチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より高い第２中間電位を印加する請求項７記載の半導体集積回路の駆動方法。 The semiconductor integrated circuit further includes:
A third n-channel transistor connected between the first node and the other end of the second n-channel transistor;
When outputting the signal at the high potential level, the second n-channel transistor is located between the first potential and the second potential at the gate terminal of the third n-channel transistor and is higher than the first intermediate potential. 8. The method of driving a semiconductor integrated circuit according to claim 7, wherein a potential is applied. 第２電位ノードと接続された第１ノードと、
前記第１ノードと前記第２電位ノードより高電位である第１電位ノードとの間に直列に接続された第１のｐチャネル型トランジスタおよび第２のｐチャネル型トランジスタを有し、
前記第１のｐチャネル型トランジスタの一端は、前記第１電位に接続され、他端は、前記第２のｐチャネル型トランジスタの一端に接続され、
前記第２のｐチャネル型トランジスタの他端は、前記第１ノードに接続されている半導体集積回路の駆動方法であって、
前記第１のｐチャネル型トランジスタのゲート端子に入力された信号が高電位レベルである場合に、前記第１ノードから低電位レベルの信号を出力する際、
前記第２のｐチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置する第１中間電位を印加する半導体集積回路の駆動方法。 A first node connected to a second potential node;
A first p-channel transistor and a second p-channel transistor connected in series between the first node and a first potential node having a higher potential than the second potential node;
One end of the first p-channel transistor is connected to the first potential, and the other end is connected to one end of the second p-channel transistor,
The other end of the second p-channel transistor is a method for driving a semiconductor integrated circuit connected to the first node,
When a signal input to the gate terminal of the first p-channel transistor is at a high potential level, a low potential level signal is output from the first node.
A method for driving a semiconductor integrated circuit, wherein a first intermediate potential located between the first potential and the second potential is applied to a gate terminal of the second p-channel transistor. 前記半導体集積回路は、さらに、
前記第１ノードと前記第２のｐチャネル型トランジスタの他端との間に接続された第３のｐチャネル型トランジスタを有し、
前記低電位レベルの信号を出力する際、前記第３のｐチャネル型トランジスタのゲート端子に、前記第１電位と前記第２電位との間に位置し、前記第１中間電位より低い第２中間電位を印加する請求項９記載の半導体集積回路の駆動方法。 The semiconductor integrated circuit further includes:
A third p-channel transistor connected between the first node and the other end of the second p-channel transistor;
When outputting the signal at the low potential level, the second intermediate point is located between the first potential and the second potential at the gate terminal of the third p-channel transistor and is lower than the first intermediate potential. The method for driving a semiconductor integrated circuit according to claim 9, wherein a potential is applied. 請求項１乃至６のいずれか一項記載の半導体集積回路を有することを特徴とする電子機器。   An electronic apparatus comprising the semiconductor integrated circuit according to claim 1. 請求項７乃至１０のいずれか一項記載の半導体集積回路の駆動方法を有することを特徴とする電子機器の駆動方法。   11. A method for driving an electronic device, comprising the method for driving a semiconductor integrated circuit according to claim 7.
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