JP6434176B2 - Semiconductor device - Google Patents
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Description
本発明は、パルス出力回路、シフトレジスタ、および表示装置に関する。なお本明細書中
、表示装置とは、画素に液晶素子を用いてなる液晶表示装置および、エレクトロルミネッ
センス（ＥＬ）素子を始めとした自発光素子を用いてなる自発光表示装置を含むものとす
る。表示装置の駆動回路とは、表示装置に配置された画素に映像信号を入力し、映像の表
示を行うための処理を行う回路を指し、シフトレジスタ、インバータ等を始めとするパル
ス出力回路や、アンプ等を始めとする増幅回路を含むものとする。
The present invention relates to a pulse output circuit, a shift register, and a display device. Note that in this specification, a display device includes a liquid crystal display device using a liquid crystal element as a pixel and a self-light emitting display device using a self-light emitting element such as an electroluminescence (EL) element. The driving circuit of the display device refers to a circuit that inputs a video signal to a pixel arranged in the display device and performs processing for displaying a video, a pulse output circuit including a shift register, an inverter, and the like, An amplifier circuit including an amplifier is included.
近年、絶縁体上、特にガラス基板上に半導体薄膜を形成した表示装置、特に薄膜トラン
ジスタ（以下、ＴＦＴと表記）を用いたアクティブマトリクス型表示装置の普及が進んで
いる。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された
数十万から数百万の画素を有し、各画素に配置されたＴＦＴによって各画素の電荷を制御
することによって映像の表示を行っている。
In recent years, a display device in which a semiconductor thin film is formed over an insulator, particularly a glass substrate, in particular, an active matrix display device using a thin film transistor (hereinafter referred to as TFT) has been widely used. An active matrix display device using TFTs has hundreds of thousands to millions of pixels arranged in a matrix, and displays the image by controlling the charge of each pixel by the TFT arranged in each pixel. It is carried out.
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺領域にＴＦ
Ｔを用いて駆動回路を同時形成するポリシリコンＴＦＴに関する技術が発展してきており
、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大
が著しいモバイル情報端末の表示部等に、表示装置は不可欠なデバイスとなってきている
。
Furthermore, as a recent technology, in addition to the pixel TFT constituting the pixel, TF is provided in the peripheral region of the pixel portion.
A technology related to polysilicon TFTs that simultaneously form a drive circuit using T has been developed, greatly contributing to downsizing and low power consumption of the device. The display device has become an indispensable device for the display unit and the like.
一般的に、表示装置の駆動回路を構成する回路としては、Ｎチャネル型ＴＦＴとＰチャ
ネル型ＴＦＴを組み合わせたＣＭＯＳ回路が一般的に使用されている。
ここで、従来一般的に利用されているＣＭＯＳ回路の一例として、シフトレジスタを例に
挙げる。図１１（Ａ）は、従来より用いられているシフトレジスタの一例であり、点線枠
１１００で囲まれた部分が１段分のパルスを出力する回路である。図１１（Ａ）は３段分
を抜き出して示している。１段分の回路は、クロックドインバータ１１０１、１１０３、
およびインバータ１１０２によって構成されている。図１１（Ｂ）に詳細な回路構造を示
す。図１１（Ｂ）において、ＴＦＴ１１０４〜１１０７によって、クロックドインバータ
１１０１が構成され、ＴＦＴ１１０８、１１０９によって、インバータ１１０２が構成さ
れ、ＴＦＴ１１１０〜１１１３によって、クロックドインバータ１１０３が構成される。
In general, a CMOS circuit in which an N-channel TFT and a P-channel TFT are combined is generally used as a circuit constituting a driving circuit of a display device.
Here, a shift register is taken as an example of a CMOS circuit that is generally used conventionally. FIG. 11A is an example of a conventionally used shift register, and a portion surrounded by a
And an
回路を構成するＴＦＴは、ゲート電極、ソース電極、ドレイン電極の３電極を有する。
一般的にＣＭＯＳ回路において、Ｎチャネル型ＴＦＴは、電位の低い方をソース電極、電
位の高い方をドレイン電極として用い、Ｐチャネル型の場合は、電位の高い方をソース電
極、電位の低い方をドレイン電極として用いることが多いため、本明細書においてＴＦＴ
の接続を説明する際、それらの混同を避けるため、ソース電極およびドレイン電極のうち
一方を入力電極、他方を出力電極として表記している。
The TFT constituting the circuit has three electrodes, a gate electrode, a source electrode, and a drain electrode.
In general, in a CMOS circuit, an N-channel TFT uses a lower potential as a source electrode and a higher potential as a drain electrode, and in a P-channel type, a higher potential serves as a source electrode and a lower potential. TFT is often used as the drain electrode in this specification.
In order to avoid confusion, the source electrode and the drain electrode are described as an input electrode and the other as an output electrode.
回路の動作について説明する。なお、ＴＦＴの動作については、ゲート電極に電位が与
えられて不純物領域間にチャネルが形成され、導通している状態をＯＮ、不純物領域のチ
ャネルが消失して非導通となった状態をＯＦＦと表記する。
The operation of the circuit will be described. As for the operation of the TFT, a potential is applied to the gate electrode to form a channel between the impurity regions, and the conductive state is ON. The channel in the impurity region disappears and the non-conductive state is OFF. write.
図１１（Ａ）（Ｂ）、および図１１（Ｃ）に示したタイミングチャートを参照する。ＴＦ
Ｔ１１０７、１１０４にはそれぞれクロック信号（以後ＣＫと表記）、クロック反転信号
（以後ＣＫＢと表記）が入力される。ＴＦＴ１１０５、１１０６にはスタートパルス（以
後ＳＰと表記）が入力される。ＣＫがＨｉ電位、ＣＫＢがＬｏ電位、ＳＰがＨｉ電位のと
き、ＴＦＴ１１０６、１１０７がＯＮし、Ｌｏ電位が出力されてＴＦＴ１１０８、１１０
９にて構成されるインバータに入力され、反転されて出力ノード（ＳＲｏｕｔ１）にＨｉ
電位が出力される。その後、ＳＰがＨｉ電位の状態でＣＫがＬｏ電位、ＣＫＢがＨｉ電位
になると、インバータ１１０２およびクロックドインバータ１１０３によって構成された
ループにおいて、保持動作をとる。よって出力ノードにはＨｉ電位が出力されつづける。
次にＣＫがＨｉ電位、ＣＫＢがＬｏ電位になると、再びクロックドインバータ１１０１で
書き込み動作をとる。このとき、既にＳＰはＬｏ電位となっているので、出力ノードには
Ｌｏ電位が出力される。以後、ＣＫがＬｏ電位、ＣＫＢがＨｉ電位となると再び保持動作
をとり、このときの出力ノードのＬｏ電位は、インバータ１１０２およびクロックドイン
バータ１１０３によって構成されたループにおいて保持される。
Reference is made to the timing charts shown in FIGS. 11A and 11B and FIG. TF
A clock signal (hereinafter referred to as CK) and a clock inversion signal (hereinafter referred to as CKB) are input to T1107 and 1104, respectively. A start pulse (hereinafter referred to as SP) is input to the
9 is input to the inverter composed of 9 and inverted and output to the output node (SRout1).
Potential is output. After that, when SP is at the Hi potential and CK is at the Lo potential and CKB is at the Hi potential, the holding operation is performed in the loop constituted by the
Next, when CK becomes Hi potential and CKB becomes Lo potential, the
以上が１段分の動作である。次段は、ＣＫ、ＣＫＢの接続が逆になっており、上記とは
クロック信号の極性が逆の状態で同様の動作をする。これが交互に繰り返され、以後同様
に、図１１（Ｃ）に示すようにサンプリングパルスが順次出力される。
The above is the operation for one stage. In the next stage, the connections of CK and CKB are reversed, and the same operation is performed in the state where the polarity of the clock signal is reversed. This is repeated alternately, and thereafter, similarly, sampling pulses are sequentially output as shown in FIG.
ＣＭＯＳ回路の特徴としては、論理が変わる（Ｈｉ電位からＬｏ電位へ、あるいはＬｏ電
位からＨｉ電位へ）瞬間にのみ電流が流れ、ある論理の保持中には電流が流れない（実際
には微小なリーク電流の存在があるが）ため、回路全体での消費電流を低く抑えることが
可能な点が挙げられる。
As a feature of the CMOS circuit, current flows only at the moment when the logic changes (from the Hi potential to the Lo potential or from the Lo potential to the Hi potential), and no current flows during the holding of a certain logic (actually, it is very small) (There is a leakage current), so that the current consumption in the entire circuit can be kept low.
ところで、液晶や自発光素子を用いた表示装置の需要は、モバイル電子機器の小型化、
軽量化に伴って急速にその需要が増加しているが、歩留まり等の面から、その製造コスト
を十分に低く抑えることが難しい。今後の需要はさらに急速に増加することは容易に予測
され、そのため表示装置をより安価に供給できるようにすることが望まれている。
By the way, the demand for display devices using liquid crystal and self-luminous elements is the downsizing of mobile electronic devices.
Although the demand is rapidly increasing with the weight reduction, it is difficult to keep the manufacturing cost low enough from the viewpoint of yield and the like. It is easily predicted that future demand will increase more rapidly, and it is therefore desirable to be able to supply display devices at a lower cost.
絶縁体上に駆動回路を作製する方法としては、複数のフォトマスクを用いて、活性層、
配線等のパターンを露光、エッチングを行って作りこんでいく方法が一般的であるが、こ
のときの工程数の多さが製造コストに直接影響しているため、可能な限り少ない工程数で
製造することが理想的である。そこで、従来ＣＭＯＳ回路によって構成されていた駆動回
路を、Ｎチャネル型もしくはＰチャネル型のいずれか一方の導電型のみのＴＦＴを用いて
構成することが出来れば、イオンドーピング工程の一部を省略することが出来、さらにフ
ォトマスクの枚数も削減することが出来る。
As a method for manufacturing a driver circuit over an insulator, an active layer, a plurality of photomasks,
It is common to create patterns by exposing and etching patterns such as wiring, but since the large number of processes at this time directly affects the manufacturing cost, it is possible to manufacture with as few processes as possible. Ideal to do. Therefore, if a driving circuit that has been configured by a conventional CMOS circuit can be configured by using only an N-channel type or P-channel type TFT, a part of the ion doping process is omitted. In addition, the number of photomasks can be reduced.
（本発明以前の技術の問題点）
図９（Ａ）は、従来一般的に用いられているＣＭＯＳインバータ（I）と、一極性のみ
のＴＦＴを用いて構成したインバータ（II）（III）の例を示している。（II）はＴＦＴ
負荷型のインバータ、（III）は抵抗負荷型のインバータである。以下に、それぞれの動
作について述べる。
(Problems of the technology prior to the present invention)
FIG. 9A shows an example of a CMOS inverter (I) that is generally used conventionally and inverters (II) and (III) that are configured using TFTs having only one polarity. (II) is TFT
A load type inverter (III) is a resistance load type inverter. Each operation will be described below.
図９（Ｂ）は、インバータに入力する信号の波形を示している。ここで、入力信号振幅
はＶＤＤ−ＶＳＳ間（ＶＳＳ＜ＶＤＤ）とする。ここではＶＳＳ＝０[Ｖ]として考える。
FIG. 9B shows the waveform of a signal input to the inverter. Here, the input signal amplitude is between VDD and VSS (VSS <VDD). Here, VSS = 0 [V] is considered.
回路動作について説明する。なお、説明を明確かつ簡単にするため、回路を構成するＮ
型ＴＦＴのしきい値電圧は、そのばらつきがないものとして一律（ＶｔｈＮ）とする。ま
た、Ｐ型ＴＦＴについても同様に、一律（ＶｔｈＰ）とする。
The circuit operation will be described. For clarity and simplicity of explanation, N constituting the circuit
The threshold voltage of the type TFT is uniform (VthN) assuming that there is no variation. Similarly, the P-type TFT is set to be uniform (VthP).
ＣＭＯＳインバータに図９（Ｂ）のような信号が入力されると、入力信号の電位がＨｉ
電位のとき、Ｐ型ＴＦＴ９０１はＯＦＦし、Ｎ型ＴＦＴ９０２がＯＮすることにより、出
力ノードの電位はＬｏ電位となる。逆に、入力信号の電位がＬｏ電位のとき、Ｐ型ＴＦＴ
９０１がＯＮし、Ｎ型ＴＦＴ９０２がＯＦＦすることにより、出力ノードの電位はＨｉ電
位となる（図９（Ｃ））。
When a signal as shown in FIG. 9B is input to the CMOS inverter, the potential of the input signal becomes Hi.
At the potential, the P-
When 901 is turned on and the N-
続いて、ＴＦＴ負荷型インバータ（II）の動作について説明する。同じく図９（Ｂ）に
示すような信号が入力される場合を考える。まず、入力信号がＬｏ電位のとき、Ｎ型ＴＦ
Ｔ９０４はＯＦＦする。一方、負荷ＴＦＴ９０３は常に飽和動作していることから、出力
ノードの電位はＨｉ電位方向に引き上げられる。一方、入力信号がＨｉ電位のとき、Ｎ型
ＴＦＴ９０４はＯＮする。ここで、負荷ＴＦＴ９０３の電流能力よりも、Ｎ型ＴＦＴ９０
４の電流能力を十分に高くしておくことにより、出力ノードの電位はＬｏ電位方向に引き
下げられる。
Next, the operation of the TFT load type inverter (II) will be described. Consider the case where a signal as shown in FIG. First, when the input signal is Lo potential, N-type TF
T904 is turned OFF. On the other hand, since the
By keeping the current capability of 4 sufficiently high, the potential of the output node is lowered in the Lo potential direction.
抵抗負荷型インバータ（III）についても同様に、Ｎ型ＴＦＴ９０６のＯＮ抵抗値を、
負荷抵抗９０５の抵抗値よりも十分に低くしておくことにより、入力信号がＨｉ電位のと
きは、Ｎ型ＴＦＴ９０６がＯＮすることにより、出力ノードはＬｏ電位方向に引き下げら
れる。入力信号がＬｏ電位のときは、Ｎ型ＴＦＴ９０６はＯＦＦし、出力ノードはＨｉ電
位方向に引き上げられる。
Similarly, for the resistance load type inverter (III), the ON resistance value of the
By making it sufficiently lower than the resistance value of the
ただし、ＴＦＴ負荷型インバータや抵抗負荷型インバータを用いる際、以下のような問
題点がある。図９（Ｄ）は、ＴＦＴ負荷型インバータの出力波形を示したものであるが、
出力がＨｉ電位のときに、９０７で示す分だけＶＤＤよりも電位が低くなる。負荷ＴＦＴ
９０３において、出力ノード側の端子をソース、電源ＶＤＤ側の端子をドレインとすると
、ゲート電極とドレイン領域が接続されているので、このときのゲート電極の電位はＶＤ
Ｄである。また、この負荷ＴＦＴがＯＮしているための条件は、（ＴＦＴ９０３のゲート
−ソース間電圧＞ＶｔｈＮ）であるから、出力ノードの電位は、最大でも（ＶＤＤ−Ｖｔ
ｈＮ）までしか上昇しない。つまり、９０７はＶｔｈＮに等しい。さらに、負荷ＴＦＴ９
０３とＮ型ＴＦＴ９０４の電流能力の比によっては、出力電位がＬｏ電位のとき、９０８
で示す分だけＶＳＳよりも電位が高くなる。これを十分にＶＳＳに近づけるためには、負
荷ＴＦＴ９０３に対し、Ｎ型ＴＦＴ９０４の電流能力を十分に大きくする必要がある。同
様に、図９（Ｅ）は抵抗負荷型インバータの出力波形を示したものであるが、負荷抵抗９
０５の抵抗値とＮ型ＴＦＴ９０６のＯＮ抵抗の比によっては、９０９で示す分だけ電位が
高くなる。つまり、ここに示した一極性のみのＴＦＴを用いて構成したインバータを用い
ると、入力信号の振幅に対し、出力信号の振幅減衰が生ずることになる。
However, when using a TFT load type inverter or a resistance load type inverter, there are the following problems. FIG. 9D shows the output waveform of the TFT load type inverter.
When the output is Hi potential, the potential is lower than VDD by the amount indicated by 907. Load TFT
In 903, when the terminal on the output node side is the source and the terminal on the power supply VDD side is the drain, the gate electrode and the drain region are connected, so the potential of the gate electrode at this time is VD
D. Further, since the condition for turning on the load TFT is (the gate-source voltage of
Only rises to hN). That is, 907 is equal to VthN. Furthermore, load TFT9
Depending on the ratio of the current capability of 03 and N-
The potential becomes higher than VSS by the amount indicated by. In order to make this sufficiently close to VSS, it is necessary to sufficiently increase the current capability of the N-
Depending on the ratio between the resistance value of 05 and the ON resistance of the N-
シフトレジスタのように、前段の出力パルスを次段に入力する構成の回路の場合、ｍ段
目→ｍ＋１段目→ｍ＋２段目・・・と段を重ねるごとに、ＴＦＴのしきい値によって振幅
の減衰が生じ、回路として機能しない。
In the case of a circuit configured to input the output pulse of the previous stage to the next stage, such as a shift register, the amplitude depends on the threshold value of the TFT each time the m-th stage → m + 1 stage → m + 2 stage. Attenuation occurs and the circuit does not function.
本発明は、以上のような課題を鑑見てなされたものであり、一極性のみのＴＦＴを用い
て製造工程を削減することにより低コストで作製が可能であり、かつ振幅減衰のない出力
を得ることが出来るパルス出力回路およびシフトレジスタを提供することを目的とする。
The present invention has been made in view of the above problems, and can be manufactured at a low cost by reducing the manufacturing process by using a TFT having only one polarity, and can provide an output without amplitude attenuation. An object is to provide a pulse output circuit and a shift register which can be obtained.
先程の図９（Ａ）の（II）に示したＴＦＴ負荷型インバータにおいて、出力信号の振幅
が正常にＶＤＤ−ＶＳＳを取るための条件を考える。第１に、図１０（Ａ）のような回路
において、出力信号の電位がＬｏ電位となるとき、その電位を十分にＶＳＳに近づけるた
めには、電源ＶＤＤ−出力ノード間の抵抗値に対し、電源ＶＳＳ−出力ノード間の抵抗値
が十分に低くなっていればよい。すなわち、Ｎ型ＴＦＴ１００２がＯＮしている期間、Ｎ
型ＴＦＴ１００１がＯＦＦしていればよい。第２に、出力信号の電位がＨｉ電位となると
き、その電位がＶＤＤに等しくなるには、Ｎ型ＴＦＴ１００１のゲート−ソース間電圧の
絶対値が、ＶｔｈＮを常に上回っていればよい。つまり、出力ノードのＨｉ電位がＶＤＤ
となる条件を満たすには、Ｎ型ＴＦＴ１０１のゲート電極の電位は（ＶＤＤ＋ＶｔｈＮ）
よりも高くなる必要がある。回路に供給される電源はＶＤＤ、ＶＳＳの２種類のみである
から、ＶＤＤよりも電位の高い第３の電源がない限り、従来の方法では、この条件を満た
すことは出来ない。
In the TFT load type inverter shown in FIG. 9 (A) (II), the conditions for the output signal amplitude to normally take VDD-VSS are considered. First, in the circuit as shown in FIG. 10A, when the potential of the output signal becomes the Lo potential, in order to make the potential sufficiently close to VSS, the resistance value between the power supply VDD and the output node is It is sufficient that the resistance value between the power supply VSS and the output node is sufficiently low. That is, the period during which the N-
The
In order to satisfy the following condition, the potential of the gate electrode of the N-
Need to be higher than. Since there are only two types of power supplies to the circuit, VDD and VSS, the conventional method cannot satisfy this condition unless there is a third power supply having a potential higher than VDD.
そこで、本発明では以下のような手段を講じた。図１０（Ｂ）に示すように、Ｎ型ＴＦ
Ｔ１００１のゲート−ソース間に容量１００３を設ける。Ｎ型ＴＦＴ１００１のゲート電
極がある電位をもって浮遊状態となったとき、出力ノードの電位を上昇させると、この容
量１００３による容量結合によって、出力ノードの電位上昇分に伴って、Ｎ型ＴＦＴ１０
０１のゲート電極の電位も持ち上げられる。
この効果を利用すれば、Ｎ型ＴＦＴ１００１のゲート電極の電位をＶＤＤよりも高く（正
確には、ＶＤＤ＋ＶｔｈＮよりも高く）することが可能となる。よって出力ノードの電位
を十分にＶＤＤまで引き上げることが可能となる。
Therefore, the following measures are taken in the present invention. As shown in FIG. 10 (B), N-type TF
A
The potential of the 01 gate electrode is also raised.
By utilizing this effect, the potential of the gate electrode of the N-
なお、図１０（Ｂ）において示した容量１００３は、ＴＦＴ１００１のゲート−ソース
間に寄生する容量を利用するようにしても良いし、実際に容量部分を作製しても良い。容
量部分を独立して作製する場合は、活性層、ゲート材料、および配線材料のうちいずれか
２つを用いて、間に絶縁層を挟んだ構成として作製するのが簡単であり、望ましいが、他
の材料を用いて作製しても構わない。
Note that as the
本発明によって、表示装置の駆動回路および画素部を、一導電型のＴＦＴのみによって
構成することが可能となり、表示装置の作製工程を削減することによって、低コスト化、
歩留まりの向上に寄与し、より安価に表示装置の供給が可能となる。
According to the present invention, a driver circuit and a pixel portion of a display device can be formed using only one-conductivity type TFT, and the manufacturing cost of the display device can be reduced.
This contributes to an improvement in yield and enables a display device to be supplied at a lower cost.
図１は、本発明のパルス出力回路の一形態である、ブートストラップ法を応用したシフ
トレジスタを示している。図１（Ａ）に示したブロック図において、１００で示されるブ
ロックが１段分のサンプリングパルスを出力するパルス出力回路であり、図１（Ａ）のシ
フトレジスタはｎ段のパルス出力回路で構成されている。クロック信号（以後ＣＫと表記
）、クロック反転信号（以後ＣＫＢと表記）
、スタートパルス（以後ＳＰと表記）が入力される。図１（Ｂ）に、ブロック１００の詳
細な回路構成を示す。図１（Ｂ）において、ブロック１１０は第１の振幅補償回路、ブロ
ック１２０は第２の振幅補償回路である。図１（Ｃ）にさらなる詳細図を示す。図１（Ｃ
）において、電源ＶＤＤに接続されたＴＦＴ１０１と、電源ＶＳＳに接続されたＴＦＴ１
０２とを用いて第１の振幅補償回路が構成され、電源ＶＤＤに接続されたＴＦＴ１０３と
、電源ＶＳＳに接続されたＴＦＴ１０４とを用いて第２の振幅補償回路が構成されている
。
FIG. 1 shows a shift register to which a bootstrap method is applied, which is an embodiment of the pulse output circuit of the present invention. In the block diagram shown in FIG. 1A, a block indicated by 100 is a pulse output circuit that outputs a sampling pulse for one stage, and the shift register in FIG. 1A is configured by an n-stage pulse output circuit. Has been. Clock signal (hereinafter referred to as CK), clock inversion signal (hereinafter referred to as CKB)
A start pulse (hereinafter referred to as SP) is input. FIG. 1B shows a detailed circuit configuration of the
), The
02 is used to form a first amplitude compensation circuit, and a
図１に示す回路図および、図２に示すタイミングチャートを用いて、回路の動作につい
て説明する。あるｍ段目（１＜ｍ≦ｎ）のパルス出力回路において、ＴＦＴ１０１、１０
４のゲート電極にはｍ−１段目の出力パルスが入力されて（ｍ＝１、すなわち第１段目の
場合、ＳＰが入力される）Ｈｉ電位となり、ＴＦＴ１０１、１０４がＯＮする（図２ ２
０１参照）。これにより、ノードαの電位はＶＤＤ側に引き上げられ（図２ ２０２参照
）、その電位がＶＤＤ−ＶｔｈＮとなったところでＴＦＴ１０１がＯＦＦし、浮遊状態と
なる。よってＴＦＴ１０５がＯＮする。一方、ＴＦＴ１０２、１０３のゲート電極にはこ
の時点ではパルスが入力されておらず、Ｌｏ電位のままであるので、ＯＦＦしている。よ
ってＴＦＴ１０６のゲート電極の電位はＬｏ電位であり、ＯＦＦしているので、ＴＦＴ１
０５の不純物領域の一端、すなわち第１の入力信号線（１）から入力されるＣＫがＨｉ電
位となるのに伴い、出力ノードの電位がＶＤＤ側に引き上げられる（図２ ２０３参照）
。
The operation of the circuit will be described with reference to the circuit diagram shown in FIG. 1 and the timing chart shown in FIG. In a certain m-th stage (1 <m ≦ n) pulse output circuit,
The gate electrode No. 4 receives the output pulse of the (m−1) th stage (m = 1, that is, SP is input in the first stage), and becomes the Hi potential, and the
01). As a result, the potential of the node α is raised to the VDD side (see 2022 in FIG. 220), and when the potential becomes VDD−VthN, the
As the CK inputted from one end of the impurity region 05, that is, the first input signal line (1) becomes the Hi potential, the potential of the output node is raised to the VDD side (see 203 in FIG. 220).
.
ここで、ＴＦＴ１０５のゲートと出力ノード間には、容量１０７が設けてあり、さらに
今、ノードα、すなわちＴＦＴ１０５のゲート電極は浮遊状態にあるため、出力ノードの
電位が上昇するのに伴い、ブートストラップによってＴＦＴ１０５のゲート電極の電位は
ＶＤＤ−ＶｔｈＮからさらに引き上げられる。これにより、ＴＦＴ１０５のゲート電極の
電位は、ＶＤＤ＋ＶｔｈＮよりも高い電位を取る（図２ ２０２参照）。よって出力ノー
ドの電位は、ＴＦＴ１０５のしきい値によって電位が低下することなく、完全にＶＤＤま
で上昇する（図２ ２０３参照）。
Here, since the
同様にして、ｍ＋１段目においてはＣＫＢに従ってパルスが出力される（図２ ２０４
参照）。ｍ＋１段目の出力パルスは、ｍ段目に帰還してＴＦＴ１０２、１０３のゲート電
極に入力される。ＴＦＴ１０２、１０３のゲート電極がＨｉ電位となってＯＮすることに
より、ノードαの電位はＶＳＳ側に引き下げられてＴＦＴ１０５がＯＦＦする。同時にＴ
ＦＴ１０６のゲート電極の電位がＨｉ電位となってＯＮし、ｍ段目の出力ノードの電位は
Ｌｏ電位となる。
Similarly, in the (m + 1) th stage, a pulse is output according to CKB (FIG. 2204).
reference). The (m + 1) th stage output pulse is fed back to the mth stage and input to the gate electrodes of the
The potential of the gate electrode of the
以後、最終段まで同様の動作により、順次ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出
力される。最終段においては、図１（Ｃ）において第３の入力信号線より入力されるべき
次段出力パルスがないため、ＣＫがそのまま出力されつづける。よって、最終段の出力は
サンプリングパルスとして用いることは出来ないため、実際に必要なサンプリングパルス
の出力段数がｎ段であるとき、シフトレジスタの段数をｎ段よりも多く設けて最終段を含
む余剰段をダミー段として扱えばよい。ただし、最終段の出力は、次の水平期間までの間
に何らかの方法で停止させる必要があるが、図１に示した回路においては、第１段目に入
力するスタートパルスを最終段の第３の入力信号線にも入力することによって帰還パルス
として用い、次の水平期間の直前に最終段パルス出力を停止させている。
Thereafter, pulses having an amplitude between VDD and VSS are sequentially output by the same operation up to the final stage. In the final stage, since there is no next-stage output pulse to be input from the third input signal line in FIG. 1C, CK continues to be output as it is. Therefore, since the output of the final stage cannot be used as a sampling pulse, when the number of output stages of the sampling pulse actually required is n, a surplus including the final stage is provided by providing more than n stages of shift registers. The steps may be treated as dummy steps. However, the output of the last stage needs to be stopped by some method until the next horizontal period, but in the circuit shown in FIG. 1, the start pulse input to the first stage is the third pulse of the last stage. This is also used as a feedback pulse by being input to the input signal line, and the final stage pulse output is stopped immediately before the next horizontal period.
なお、本実施形態で示した振幅補償回路の構成は一例であり、これ以外の構成を用いて
いても良い。
The configuration of the amplitude compensation circuit shown in the present embodiment is an example, and other configurations may be used.
この他の方法としては、図１４（Ａ）（Ｂ）に示すように、リセット信号を用意して、帰
線期間中に最終段の第３の入力信号線１４０１に入力することによって、パルス出力を停
止する方法、あるいは図１５（Ａ）（Ｂ）に示すように、リセット用ＴＦＴ１５０８、１
５０９を用いて、リセット信号の入力があったとき、ＴＦＴ１５０５のゲート電極の電位
をＬｏ電位としてＯＦＦし、かつＴＦＴ１５０６のゲート電極電位をＨｉ電位としてＯＮ
させることによって、全段の出力をＬｏ電位に固定するような方法などが挙げられる。こ
のとき、リセット信号の入力タイミングは、図１４（Ｂ）に示したタイミングチャートと
同様で良い。なお、図１５（Ａ）において、最終段のパルス出力回路の※で示される第３
の入力信号線は、ＶＳＳ側の電源電位に接続して、ＴＦＴ１５０２、１５０３が常にＯＦ
Ｆしているようにするのが望ましい。
As another method, as shown in FIGS. 14A and 14B, a reset signal is prepared and inputted to the third
When a reset signal is input using 509, the gate electrode potential of the
By doing so, a method of fixing the output of all stages to the Lo potential can be mentioned. At this time, the input timing of the reset signal may be the same as that in the timing chart illustrated in FIG. In FIG. 15A, the third stage indicated by * in the last-stage pulse output circuit.
Input signal line is connected to the power supply potential on the VSS side, and
It is desirable to make it F.
また、特に図示していないが、図１５に示した回路の場合、回路がサンプリングパルス
の出力を開始する前、すなわち電源投入直後に、最初にリセット信号を入力することによ
って、全段での出力ノードの電位を確定（図１５の回路の場合、全段の出力ノードがＬｏ
電位に確定）することが出来る。ダイナミック回路の場合、このような操作は安定して回
路を動作させるためには有効である。
Further, although not particularly shown, in the case of the circuit shown in FIG. 15, the reset signal is first input before the circuit starts outputting the sampling pulse, that is, immediately after the power is turned on. Determine the node potential (in the case of the circuit of FIG.
Potential). In the case of a dynamic circuit, such an operation is effective for stably operating the circuit.
以上のような動作によって、一導電型のＴＦＴのみを用いて構成した回路においても、
高電位側の電源に接続されたＴＦＴのしきい値の影響などに起因する振幅減衰を生ずるこ
となく、入力信号に対して正常な振幅を有する出力信号を得ることが出来る。さらに本実
施形態にて示した回路は、従来のＣＭＯＳ回路と比較しても複雑な構成ではないことも大
きなメリットであるといえる。
With the above operation, even in a circuit configured using only one conductivity type TFT,
An output signal having a normal amplitude with respect to the input signal can be obtained without causing amplitude attenuation due to the influence of the threshold value of the TFT connected to the power source on the high potential side. Further, it can be said that the circuit shown in the present embodiment is not a complicated configuration even when compared with a conventional CMOS circuit.
以下に本発明の実施例について記述する。 Examples of the present invention will be described below.
図３は、本発明の実施形態にて示したシフトレジスタに、走査方向反転機能を付加した
ものの例である。図３（Ａ）において、図１（Ａ）に示した回路と比較して、走査方向切
替信号（ＬＲ）および走査方向切替反転信号（ＬＲＢ）を追加している。
FIG. 3 shows an example in which a scan direction inversion function is added to the shift register shown in the embodiment of the present invention. In FIG. 3A, compared with the circuit shown in FIG. 1A, a scanning direction switching signal (LR) and a scanning direction switching inversion signal (LRB) are added.
図３（Ｂ）は、図３（Ａ）において、ブロック３００で示される１段分のパルス出力回
路の構成を詳細に示したものである。ＴＦＴ３０１〜３０６および容量３０７で構成され
るパルス出力回路本体は、図１（Ｂ）に示したものと同様であるが、第２の入力信号線（
２）および第３の入力信号線（３）と、パルス出力回路本体との間に、点線枠３５０で示
される走査方向切替回路を有する。本実施例で示している走査方向切替回路は、ＴＦＴ３
０８〜３１１を用いて構成され、アナログスイッチとして機能する。
FIG. 3B shows in detail the structure of the pulse output circuit for one stage indicated by the
2) A scanning direction switching circuit indicated by a
08 to 311 and functions as an analog switch.
ＴＦＴ３０１およびＴＦＴ３０４のゲート電極は、図３（Ｂ）に示すように、ＴＦＴ３
０８を介して第２の入力信号線（２）と接続され、ＴＦＴ３１０を介して第３の入力信号
線（３）と接続されている。ＴＦＴ３０２およびＴＦＴ３０３のゲート電極は、ＴＦＴ３
０９を介して第２の入力信号線（２）と接続され、ＴＦＴ３１１を介して第３の入力信号
線（３）と接続されている。ＴＦＴ３０８およびＴＦＴ３１０のゲート電極にはＬＲ信号
が入力され、ＴＦＴ３０９およびＴＦＴ３１１のゲート電極にはＬＲＢ信号が入力される
。ＬＲおよびＬＲＢは、排他的にＨｉ電位もしくはＬｏ電位をとり、したがって本実施例
の走査方向切替回路は、次の２つの状態をとる。
As shown in FIG. 3B, the gate electrodes of the
The second input signal line (2) is connected via 08, and the third input signal line (3) is connected via
The second input signal line (2) is connected via 09 and the third input signal line (3) is connected via
第１に、ＬＲがＨｉ電位、ＬＲＢがＬｏ電位のとき、ＴＦＴ３０８およびＴＦＴ３１０が
ＯＮし、第２の入力信号線（２）と、ＴＦＴ３０１およびＴＦＴ３０４のゲート電極が導
通し、第３の入力信号線（３）と、ＴＦＴ３０２およびＴＦＴ３０３のゲート電極が導通
する。第２に、ＬＲがＬｏ電位、ＬＲＢがＨｉ電位のとき、ＴＦＴ３０９およびＴＦＴ３
１１がＯＮし、第２の入力信号線（２）と、ＴＦＴ３０２およびＴＦＴ３０３のゲート電
極が導通し、第３の入力信号線（３）と、ＴＦＴ３０１およびＴＦＴ３０４のゲート電極
が導通する。
First, when LR is Hi potential and LRB is Lo potential, the
11 is turned on, the second input signal line (2) and the gate electrodes of the
すなわち、ＬＲに信号が入力されてＨｉ電位となり、ＬＲＢがＬｏ電位のとき、サンプリ
ングパルスの出力は１段目〜２段目〜・・・〜最終段の順となり、逆にＬＲがＬｏ電位、
ＬＲＢに信号が入力されてＨｉ電位となるとき、サンプリングパルスの出力は最終段〜・
・・２段目〜１段目の順となる。本発明においては簡単な回路の追加によってこれらの機
能を容易に付加出来る。ここで、本実施例は回路をＮチャネル型ＴＦＴを用いて構成した
場合であり、Ｐチャネル型ＴＦＴを用いて構成する場合は、ＬＲに信号が入力された状態
とはＬｏ電位となった状態をいい、Ｈｉ電位のときは信号が入力されていない状態である
。
That is, when a signal is input to LR and becomes Hi potential, and LRB is Lo potential, the output of the sampling pulse is in the order of the first stage to the second stage to the last stage, and conversely, LR is the Lo potential.
When a signal is input to the LRB and becomes Hi potential, the output of the sampling pulse is the last stage.
..The order from the second stage to the first stage. In the present invention, these functions can be easily added by adding a simple circuit. Here, this embodiment is a case where the circuit is configured using an N-channel TFT, and in the case where the circuit is configured using a P-channel TFT, a state in which a signal is input to the LR is a Lo potential. In the case of Hi potential, no signal is input.
なお、本実施例で示した走査方向切替回路は一例であり、他の構成によって同様の機能
を付加しても良い。
Note that the scanning direction switching circuit shown in this embodiment is merely an example, and a similar function may be added depending on other configurations.
本実施例においては、一極性のみのＴＦＴを用いて表示装置を作製した例について説明
する。
In this embodiment, an example in which a display device is manufactured using TFTs having only one polarity will be described.
図１２は、表示装置の概略図である。基板１２００上に、ソース信号線駆動回路１２０
１、ゲート信号線駆動回路１２０２および画素部１２０３を一体形成にて作製している。
画素部において、点線枠１２１０で囲まれた部分が１画素である。図１２の例では、液晶
表示装置の画素を示しており、１個のＴＦＴ（以後、画素ＴＦＴと表記する）によって液
晶素子の一方の電極に印加される電荷の制御を行っている。ソース信号線駆動回路１２０
１、ゲート信号線駆動回路１２０２への信号入力は、フレキシブルプリント基板（Flexib
le Print Circuit：ＦＰＣ）１２０４を介して、外部より供給される。
FIG. 12 is a schematic diagram of the display device. A source signal
1. The gate signal
In the pixel portion, a portion surrounded by a dotted
1. The signal input to the gate signal
le Print Circuit (FPC) 1204 and supplied from the outside.
図４は、図１２に示した表示装置における、ソース信号線駆動回路１２０１の全体構成
を示した図である。本ソース信号線駆動回路は、クロック信号用レベルシフタ４０１、ス
タートパルス用レベルシフタ４０２、走査方向切替型シフトレジスタ４０３、バッファ４
０４、サンプリングスイッチ４０５を有しており、外部から入力される信号は、クロック
信号（ＣＫ）、クロック反転信号（ＣＫＢ）
、スタートパルス（ＳＰ）、走査方向切替信号（ＬＲ、ＬＲＢ）、アナログ映像信号（Ｖ
ｉｄｅｏ１〜Ｖｉｄｅｏ１２）である。この中で、ＣＫ、ＣＫＢ、ＳＰに関しては、外部
から低電圧振幅の信号として入力された直後、レベルシフタによって振幅変換を受け、高
電圧振幅の信号として駆動回路に入力される。また、１段のシフトレジスタから出力され
るサンプリングパルスは、サンプリングスイッチ４０５を駆動することによって、ソース
信号線１２列分のアナログ映像信号を同時にサンプリングしている。
FIG. 4 is a diagram showing an overall configuration of the source signal line driver circuit 1201 in the display device shown in FIG. The source signal line driving circuit includes a clock
04, which has a
Start pulse (SP), scanning direction switching signal (LR, LRB), analog video signal (V
video1) to video12). Among them, CK, CKB, and SP are subjected to amplitude conversion by a level shifter immediately after being input as a low voltage amplitude signal from the outside, and are input to the drive circuit as a high voltage amplitude signal. The sampling pulse output from the one-stage shift register simultaneously samples analog video signals for 12 columns of source signal lines by driving the
図５（Ａ）は、クロック信号用レベルシフタの（ＬＳ１）構成を示している。
これは１入力型のレベルシフタ回路を並列に配置（Ｓｔａｇｅ１）し、バッファ段（Ｓｔ
ａｇｅ２〜Ｓｔａｇｅ４）の２入力を、それぞれ互いの出力を交互に入力する構成をとっ
ている。
FIG. 5A shows the (LS1) configuration of the clock signal level shifter.
This is a one-input type level shifter circuit arranged in parallel (Stage 1) and a buffer stage (St.
The two inputs (age2 to Stage4) are configured to alternately input outputs from each other.
回路の動作について説明する。なお、図中で用いている電源電位は、ＶＤＤ１、ＶＤＤ
２、ＶＳＳの３電位であり、ＶＳＳ＜ＶＤＤ１＜ＶＤＤ２である。本実施例ではＶＳＳ＝
０[Ｖ]、ＶＤＤ１＝５[Ｖ]、ＶＤＤ２＝１６[Ｖ]とした。また、図中、５０１、５０３、
５０６、５０８で示されるＴＦＴはＷゲート構造をとっているが、これらのＴＦＴはシン
グルゲートであっても良いし、３つ以上のゲート電極を有するマルチゲート構造でも良い
。他のＴＦＴに関しても、ゲート電極の数による制限はしない。
The operation of the circuit will be described. Note that the power supply potential used in the figure is VDD1, VDD
2 and 3 potentials of VSS, and VSS <VDD1 <VDD2. In this embodiment, VSS =
0 [V], VDD1 = 5 [V], and VDD2 = 16 [V]. In the figure, 501, 503,
Although the TFTs denoted by
信号入力部１（１）より、ＶＤＤ１−ＶＳＳの振幅を有するＣＫが入力される。ＣＫが
Ｈｉ電位のとき、ＴＦＴ５０２、５０４がＯＮし、ＴＦＴ５０３のゲート電極の電位がＬ
ｏ電位となってＯＦＦする。よって出力ノードαにはＬｏ電位が出力される。ＣＫがＬｏ
電位のとき、ＴＦＴ５０２、５０４はＯＦＦする。よって、飽和動作しているＴＦＴ５０
１を通じて、ＴＦＴ５０３のゲート電極電位はＶＤＤ２側に引き上げられ、その電位がＶ
ＤＤ２−ＶｔｈＮとなったところでＴＦＴ５０１はＯＦＦし、ＴＦＴ５０３のゲート電極
が浮遊状態となる。これによりＴＦＴ５０３がＯＮし、出力ノードαの電位はＶＤＤ２側
に引き上げられる。ここで、容量５０５の働きにより、出力ノードαの電位上昇に伴って
、浮遊状態となっているＴＦＴ５０３のゲート電極電位も引き上げられ、その電位はＶＤ
Ｄ２よりも高い電位を取り、その電位がＶＤＤ＋ＶｔｈＮを上回ることによって、出力ノ
ードαのＨｉ電位はＶＤＤ２に等しくなる。よって、出力信号のＬｏ電位はＶＳＳ、Ｈｉ
電位はＶＤＤ２となり、振幅変換が完了する。
CK having an amplitude of VDD1-VSS is input from the signal input unit 1 (1). When CK is Hi potential, the
It becomes o potential and turns OFF. Therefore, the Lo potential is output to the output node α. CK is Lo
When the potential is applied, the
1, the gate electrode potential of the
When DD2-VthN is reached, the
By taking a potential higher than D2 and the potential exceeding VDD + VthN, the Hi potential of the output node α becomes equal to VDD2. Therefore, the Lo potential of the output signal is VSS, Hi
The potential becomes VDD2, and the amplitude conversion is completed.
一方、信号入力部２（２）より、ＣＫと同じくＶＤＤ１−ＶＳＳの振幅を有するＣＫＢ
が入力され、ＴＦＴ５０６〜５０９および容量５１０によって構成されたレベルシフタに
よって振幅変換が行われ、出力ノードβには、ＶＤＤ２−ＶＳＳの振幅を有する信号が出
力される。なお、ノードαおよびβに出力される信号は、入力されたＣＫおよびＣＫＢに
対して、極性が逆となっている。
On the other hand, from the signal input unit 2 (2), CKB having the amplitude of VDD1-VSS as with CK.
Is input, and amplitude conversion is performed by a level shifter configured by the
本実施例の表示装置に用いたレベルシフタは、振幅変換後のパルスに対する負荷を考慮
して、バッファ段を設けている（Ｓｔａｇｅ２〜Ｓｔａｇｅ４）。このバッファ段を構成
するインバータ回路は２入力型であり、入力信号およびその反転信号を必要とする。図５
では、Ｓｔａｇｅ２に示すバッファ回路において、ＴＦＴ５１１のゲート電極に入力され
る信号と、ＴＦＴ５１２のゲート電極に入力される信号は、極性が反転した信号を必要と
する。ＴＦＴ５１６、５１７についても同様である。そこで、ここではＣＫ、ＣＫＢが互
いの極性反転信号であることから、前述のレベルシフタ出力を、互いの信号の反転入力と
して用いている。
The level shifter used in the display device of this embodiment is provided with a buffer stage in consideration of the load on the pulse after amplitude conversion (
Then, in the buffer circuit shown in
バッファ段を構成しているインバータ回路の動作について説明する。ここでは、ＴＦＴ
５１１〜５１４および容量５１５によって構成されたインバータ回路における動作につい
てのみ詳細に述べるが、他のインバータ回路に関しても動作は同様である。
The operation of the inverter circuit constituting the buffer stage will be described. Here, TFT
Although only the operation in the inverter circuit composed of 511 to 514 and the
ＴＦＴ５１１のゲート電極に入力される信号がＨｉ電位のとき、ＴＦＴ５１１がＯＮし、
ＴＦＴ５１３のゲート電極の電位はＶＤＤ２側に引き上げられ、その電位がＶＤＤ２−Ｖ
ｔｈＮとなったところでＴＦＴ５１１がＯＦＦし、ＴＦＴ５１３のゲート電極は浮遊状態
となる。一方、ＴＦＴ５１２、５１４のゲート電極にはＬｏ電位が入力されてＯＦＦする
。続いてＴＦＴ５１３がＯＮし、出力ノードγの電位がＶＤＤ２側に引き上げられる。こ
こで、前述のシフトレジスタおよびレベルシフタと同様、容量５１５の働きにより、浮遊
状態となっているＴＦＴ５１３のゲート電極の電位が引き上げられ、ＶＤＤ２＋ＶｔｈＮ
よりも高い電位を取る。よって、出力ノードγのＨｉ電位がＶＤＤ２に等しくなる。
When the signal input to the gate electrode of the
The potential of the gate electrode of the
When thN is reached, the
Take higher potential. Therefore, the Hi potential of the output node γ becomes equal to VDD2.
一方、ＴＦＴ５１１のゲート電極に入力される信号がＬｏ電位のとき、ＴＦＴ５１１がＯ
ＦＦし、ＴＦＴ５１２、５１４のゲート電極にはＨｉ電位が入力されてＯＮする。したが
って、ＴＦＴ５１３のゲート電極の電位がＬｏ電位となり、出力ノードγの電位はＬｏ電
位となる。
On the other hand, when the signal input to the gate electrode of the
FF is applied, and a high potential is input to the gate electrodes of the
ＴＦＴ５１６〜５１９および容量５２０によって構成されたインバータ回路においても
上記と同様の動作をし、出力ノードδにパルスが出力される。出力ノードδには、出力ノ
ードγに出力される信号と極性が反転したパルスが出力される。
The inverter circuit constituted by the
以後、Ｓｔａｇｅ３、Ｓｔａｇｅ４においても同様の動作によって、最終的に信号出力
部３（３）および信号出力部４（４）より、パルスが出力される。なお、図５（Ａ）にお
いては、Ｓｔａｇｅ２の出力をＳｔａｇｅ３に入力する際、Ｓｔａｇｅ１からＳｔａｇｅ
２の場合とは逆に、論理が反転しないように入力しているが、最終的に使用者が必要とす
るパルスの論理に合わせて接続すれば良く、特にＳｔａｇｅ間の接続に関しては制限を設
けない。
Thereafter, the pulse is finally output from the signal output unit 3 (3) and the signal output unit 4 (4) by the same operation in Stage3 and Stage4. In FIG. 5A, when the output of Stage2 is input to Stage3, from Stage1 to Stage
Contrary to the case of 2, the input is made so that the logic is not inverted, but it is only necessary to connect in accordance with the pulse logic required by the user, and there is a restriction on the connection between stages in particular. Absent.
図５（Ｂ）は、クロック信号（ＣＫ）の振幅変換の様子を示したものである。
入力信号の振幅は０〜５[Ｖ]であり、出力信号の振幅は０〜１６[Ｖ]となっている。
FIG. 5B shows the state of amplitude conversion of the clock signal (CK).
The amplitude of the input signal is 0 to 5 [V], and the amplitude of the output signal is 0 to 16 [V].
図５（Ｃ）は、スタートパルス用のレベルシフタ（ＬＳ２）を示している。スタートパ
ルスの場合、その反転信号を持たないことから、１入力型のレベルシフタ回路（Ｓｔａｇ
ｅ１）を用い、１入力型のインバータ回路（Ｓｔａｇｅ２）、２入力型のインバータ回路
（Ｓｔａｇｅ３）と続く構成とした。回路動作に関しては、クロック信号用のレベルシフ
タの項で説明したものと同様であるので、ここでは説明を省略する。
FIG. 5C shows a level shifter (LS2) for the start pulse. In the case of a start pulse, since it does not have an inverted signal, it is a 1-input type level shifter circuit (Stag
e1) was used, followed by a one-input inverter circuit (Stage 2) and a two-input inverter circuit (Stage 3). Since the circuit operation is the same as that described in the section of the level shifter for clock signals, description thereof is omitted here.
図５（Ｄ）は、スタートパルス（ＳＰ）の振幅変換の様子を示したものである。入力信
号の振幅は５[Ｖ]であり、出力信号の振幅は１６[Ｖ]となっている。
FIG. 5D shows the state of amplitude conversion of the start pulse (SP). The amplitude of the input signal is 5 [V], and the amplitude of the output signal is 16 [V].
図６（Ａ）はバッファ（Ｂｕｆ．）の構成を示しており、１入力型インバータ回路（Ｓ
ｔａｇｅ１）および３段の２入力型インバータ回路（Ｓｔａｇｅ２〜Ｓｔａｇｅ４）によ
って構成されている。１入力型インバータ回路の動作に関しては、入力されるパルスの振
幅がＶＤＤ２−ＶＳＳであって、入出力パルス間の振幅変換がないことを除いて、レベル
シフタ回路と同様である。
FIG. 6A shows the configuration of the buffer (Buf.), And a one-input inverter circuit (S
stage 1) and a three-stage two-input inverter circuit (Stage2 to Stage4). The operation of the one-input inverter circuit is the same as that of the level shifter circuit except that the amplitude of the input pulse is VDD2-VSS and there is no amplitude conversion between input and output pulses.
２入力型インバータ回路の動作は、ＴＦＴ６０７に、入力信号として前段からの出力信号
が入力され、ＴＦＴ６０６には、入力信号の反転信号として、前段のインバータへの入力
信号を用いている。ＴＦＴ６０６、ＴＦＴ６０７が排他的に動作することによって、ＴＦ
Ｔ６０８のゲート電極の電位は前述のレベルシフタ回路と同様に制御される。以後のイン
バータ回路においても、入力信号は前段からの出力信号、入力信号の反転信号は前段への
入力信号を用いて動作している。
In the operation of the 2-input inverter circuit, an output signal from the previous stage is input to the TFT 607 as an input signal, and an input signal to the previous stage inverter is used as an inverted signal of the input signal to the
The potential of the gate electrode of T608 is controlled in the same manner as the level shifter circuit described above. In subsequent inverter circuits, the input signal operates using the output signal from the previous stage, and the inverted signal of the input signal operates using the input signal to the previous stage.
図６（Ｂ）は、サンプリングスイッチの構成を示している。信号入力部２５（２５）よ
り、サンプリングパルスが入力され、並列に配された１２個のＴＦＴ６２１が同時に制御
される。信号入力部１（１）〜１２（１２）より、アナログ映像信号が入力され、サンプ
リングパルスの入力によって、そのときの映像信号の電位を、ソース信号線に書き込む働
きをする。
FIG. 6B shows the configuration of the sampling switch. A sampling pulse is input from the signal input unit 25 (25), and twelve
本実施例にて示した駆動回路を構成する回路のうち、インバータ回路、レベルシフタ回
路に関しては、同発明者らにより、特願２００１−１３３４３１号にて出願された発明に
記載されているものと同様のものを用いている。
Among the circuits constituting the drive circuit shown in this embodiment, the inverter circuit and the level shifter circuit are the same as those described in the invention filed in Japanese Patent Application No. 2001-133431 by the same inventors. Is used.
本実施例にて示した表示装置は、画素部を含む表示装置全体を構成する駆動回路を、画
素ＴＦＴと同一の極性を有する一極性のＴＦＴ（例えばＮ型ＴＦＴ）のみを用いて作製し
ている。これにより、半導体層にＰ型を付与するイオンドーピング工程を省略することが
可能となり、製造コストの削減や歩留まり向上等に寄与することが出来る。
In the display device shown in this embodiment, a driver circuit constituting the entire display device including a pixel portion is manufactured using only a unipolar TFT (for example, an N-type TFT) having the same polarity as the pixel TFT. Yes. Thereby, it is possible to omit the ion doping step of imparting P-type to the semiconductor layer, which can contribute to reduction of manufacturing cost, improvement of yield, and the like.
なお、本実施例の表示装置を構成したＴＦＴの極性はＮ型であるが、Ｐ型ＴＦＴのみを
用いて駆動回路および画素ＴＦＴを構成することも、本発明によってもちろん可能となる
。この場合は、省略されるイオンドーピング工程は、半導体層にＮ型を付与する工程であ
ることを付記する。また、本発明は液晶表示装置のみならず、絶縁体上に駆動回路を一体
形成して作製する装置ならばいずれの物にも適用が可能である。
Although the polarity of the TFT constituting the display device of this embodiment is N-type, it is of course possible to configure the driving circuit and the pixel TFT using only the P-type TFT according to the present invention. In this case, it is noted that the ion doping step to be omitted is a step of imparting N-type to the semiconductor layer. The present invention can be applied not only to a liquid crystal display device but also to any device that is manufactured by integrally forming a drive circuit on an insulator.
本実施例においては、実施形態において、図１で示したパルス出力回路の構成を簡略化し
た例について説明する。
In this embodiment, an example in which the configuration of the pulse output circuit shown in FIG. 1 in the embodiment is simplified will be described.
図７は、本実施例のシフトレジスタを示したものである。図７（Ａ）において、ブロッ
ク７００が１段分のパルスを出力するパルス出力回路であり、図７（Ａ）のシフトレジス
タはｎ段のパルス出力回路で構成されている。図７（Ｂ）に詳細な回路構成を示す。図１
（Ａ）で示したシフトレジスタと、図７（Ａ）のシフトレジスタのブロック図は同様であ
り、入力される信号も同様である。本実施例が異なる点は、図７（Ｂ）において、パルス
出力回路をＴＦＴ７０１〜７０４の４つのＴＦＴと、容量７０５にて構成している点であ
る。図７（Ｂ）において、ブロック７１０は振幅補償回路である。図７（Ｃ）にさらなる
詳細図を示す。図７（Ｃ）において、電源ＶＤＤに接続されたＴＦＴ７０１と、電源ＶＳ
Ｓに接続されたＴＦＴ７０２とを用いて振幅補償回路が構成されている。
FIG. 7 shows the shift register of this embodiment. In FIG. 7A, a
The block diagram of the shift register shown in FIG. 7A and the shift register in FIG. 7A are the same, and the input signals are also the same. The difference of this embodiment is that the pulse output circuit is composed of four
An amplitude compensation circuit is configured using the
回路の動作について説明する。ｍ段目（１＜ｍ≦ｎ）において、ＴＦＴ７０１のゲート
電極にはｍ−１段目より出力されたパルスが入力され（ｍ＝１のとき、すなわち第１段目
においてはＳＰが入力される）、ＴＦＴ７０１のゲート電極の電位はＨｉ電位となり、Ｏ
Ｎする。これにより、ノードαの電位はＶＤＤ側に引き上げられ、その電位がＶＤＤ−Ｖ
ｔｈＮとなったところでＴＦＴ７０１がＯＦＦし、ノードαは浮遊状態となってＴＦＴ７
０３がＯＮする。一方、ＴＦＴ７０２、７０４のゲート電極にはこの時点ではパルスが入
力されておらず、Ｌｏ電位のままであるので、ＯＦＦしている。よって、ＴＦＴ７０３の
不純物領域の一端、すなわち第１の入力信号線（１）から入力されるＣＫがＨｉ電位とな
るのに伴い、出力ノードの電位がＶＤＤ側に引き上げられる。
The operation of the circuit will be described. In the m-th stage (1 <m ≦ n), the pulse output from the (m−1) -th stage is input to the gate electrode of the TFT 701 (when m = 1, that is, SP is input in the first stage). ), The potential of the gate electrode of the
N. As a result, the potential of the node α is raised to the VDD side, and the potential becomes VDD−V
When thN is reached, the
03 turns on. On the other hand, no pulse is input to the gate electrodes of the
ここで、ＴＦＴ７０３のゲートと出力ノード間には、容量７０５が設けてあり、さらに
今、ノードα、すなわちＴＦＴ７０３のゲート電極は浮遊状態にあるため、出力ノードの
電位が上昇するのに伴い、ブートストラップによってＴＦＴ７０３のゲート電極の電位は
ＶＤＤ−ＶｔｈＮからさらに引き上げられる。これにより、ＴＦＴ７０３のゲート電極の
電位は、ＶＤＤ＋ＶｔｈＮよりも高い電位を取る。よって出力ノードの電位は、ＴＦＴ７
０３のしきい値によって電位が低下することなく、完全にＶＤＤまで上昇する。
Here, a
With the threshold of 03, the potential rises completely to VDD without lowering the potential.
同様にして、ｍ＋１段目においてはＣＫＢに従ってパルスが出力される。ｍ＋１段目の
出力パルスは、ｍ段目に帰還し、ＴＦＴ７０２、７０４のゲート電極に入力される。ＴＦ
Ｔ７０２、７０４のゲート電極がＨｉ電位となってＯＮすることにより、ノードαの電位
はＶＳＳ側に引き下げられてＴＦＴ７０３がＯＦＦし、出力ノードの電位はＬｏ電位とな
る。
Similarly, at the (m + 1) th stage, a pulse is output according to CKB. The output pulse of the (m + 1) th stage returns to the mth stage and is input to the gate electrodes of the
When the gate electrodes of T702 and 704 are turned ON with the Hi potential, the potential of the node α is lowered to the VSS side, the
以後、最終段まで同様の動作により、順次ＶＤＤ−ＶＳＳ間の振幅を有するパルスが出
力される。最終段においては、図７（Ｂ）において第３の入力信号線（３）より入力され
るべき次段出力パルスがないため、ＣＫがそのまま出力されつづけるが、実施形態と同様
、ダミー段として扱えば問題はない。図７に示した本実施例においては、スタートパルス
を最終段の第３の入力信号線に入力することによって、次の水平期間の直前で最終段出力
パルスを停止させている。この他の方法としては、実施形態の項で述べたようにリセット
信号を用意して、帰線期間中に最終段の第３の入力信号線に入力してやることによって、
パルス出力を停止する方法や、全段の出力ノードを帰線期間中にＬｏ電位に固定するよう
にリセット信号を入力する方法など（図１５と同様でよい）がある。
Thereafter, pulses having an amplitude between VDD and VSS are sequentially output by the same operation up to the final stage. In the final stage, since there is no next-stage output pulse to be input from the third input signal line (3) in FIG. 7B, CK continues to be output as it is, but as in the embodiment, it can be treated as a dummy stage. There is no problem. In the present embodiment shown in FIG. 7, the final stage output pulse is stopped immediately before the next horizontal period by inputting the start pulse to the third input signal line of the final stage. As another method, by preparing a reset signal as described in the section of the embodiment and inputting it to the third input signal line at the final stage during the retrace period,
There are a method of stopping the pulse output, a method of inputting a reset signal so as to fix the output nodes of all stages to the Lo potential during the blanking period (same as in FIG. 15).
本実施例にて示したパルス出力回路は、実施形態において示したパルス出力回路と比較
して素子数が少ない点、また、サンプリングパルスの入出力がない期間で浮遊状態をとる
部分が多いことなどから、特に駆動周波数が高い部分向きであるといえる。よって、表示
装置においては、ソース信号線駆動回路等に用いるのが望ましい。
The pulse output circuit shown in this embodiment has a smaller number of elements than the pulse output circuit shown in the embodiment, and there are many portions that are in a floating state in a period in which there is no sampling pulse input / output. Therefore, it can be said that it is particularly suitable for parts with a high driving frequency. Therefore, in a display device, it is preferably used for a source signal line driver circuit or the like.
図１３を参照する。本発明の実施形態および実施例１、実施例３等に示したシフトレジス
タにおいて、ＣＫは図１３（Ａ）に示すように、Ｈｉ電位の期間１３０１とＬｏ電位の期
間１３０２の長さが等しく、ＣＫＢはその極性が反転したものが入力される。このとき、
サンプリングパルスのパルス幅は、ＣＫおよびＣＫＢのパルス幅に等しいため、その出力
は図１３（Ａ）において、１３０３〜１３０７に示すようになる。１３０３は第１段目の
サンプリングパルス、１３０４は第２段目のサンプリングパルス、以下、３〜５段目のサ
ンプリングパルスを示している。
Please refer to FIG. In the shift register described in the embodiment of the present invention, Example 1, Example 3 and the like, as shown in FIG. 13A, the length of the
Since the pulse width of the sampling pulse is equal to the pulse width of CK and CKB, the output thereof is as indicated by 1303-1307 in FIG.
ここで、ＣＫその他の入出力信号は、Ｌｏ電位からＨｉ電位に変化する際の立ち上がり
時間および、Ｈｉ電位からＬｏ電位に変化する際の立ち下がり時間を有しているため、こ
れに起因して、理想的には現れないはずのパルスの重なりが生ずる場合がある。図１３（
Ａ）において、サンプリングパルス１３０３〜１３０７は、隣接したパルス間で、立ち上
がり期間と立ち下がり期間が重複している様子が現れている。
Here, CK and other input / output signals have a rise time when changing from the Lo potential to the Hi potential and a fall time when changing from the Hi potential to the Lo potential. In some cases, an overlap of pulses that should not appear ideally may occur. FIG.
In A), the
特にアナログ映像信号をサンプリングすることによって映像表示を行う表示装置の場合
、このような隣接したサンプリングパルスの重複によって、不正なタイミングで映像信号
のサンプリングが行われる場合があり、表示品質の低下を招くことになる。
In particular, in the case of a display device that displays an image by sampling an analog image signal, the image signal may be sampled at an incorrect timing due to the overlap of such adjacent sampling pulses, resulting in a decrease in display quality. It will be.
よって、このようなサンプリングパルスの重複を回避するため、図１３（Ｃ）
に示すように、ＣＫのパルス幅に差を与える。この場合、Ｈｉ電位の期間１３０８は、Ｌ
ｏ電位の期間１３０９よりもやや短くなっている。ＣＫＢも同様に、Ｈｉ電位の期間をＬ
ｏ電位の期間よりもやや短くしている。このようにすることで、ＣＫの立ち上がり期間と
ＣＫＢの立ち下がり期間、あるいはＣＫのたち下がり期間とＣＫＢの立ち上がり期間の重
複がなくなり、したがってサンプリングパルスも、１３１０〜１３１４に示すように、隣
接パルス間での立ち上がり期間、立ち下がり期間の重複をなくすことが出来る。
Therefore, in order to avoid such overlapping of sampling pulses, FIG.
As shown in FIG. 4, a difference is given to the pulse width of CK. In this case, the
It is slightly shorter than the
It is slightly shorter than the period of o potential. By doing so, there is no overlap between the rising period of CK and the falling period of CKB, or the falling period of CK and the rising period of CKB. Therefore, the sampling pulse is also between adjacent pulses as shown in 1310 to 1314. It is possible to eliminate the overlap of the rising period and the falling period.
ここで、再び図１を参照する。図１（Ｂ）にて示したパルス出力回路の動作は、ＴＦＴ１
０５がＯＮしている期間に、ＣＫもしくはＣＫＢが出力ノードに出力されることによって
サンプリングパルスが出力される。すなわち、ノードαの電位が上昇を始めてから、次段
のサンプリングパルスによってその電位がＬｏ電位に引き落とされるまでの間、ＣＫもし
くはＣＫＢがそのまま出力される。よって、ＣＫの立ち上がり期間とＣＫＢの立ち下がり
期間、あるいはＣＫのたち下がり期間とＣＫＢの立ち上がり期間が重複している場合、サ
ンプリングパルスの前後に、不正なパルスが出力される場合がある。
Here, FIG. 1 will be referred to again. The operation of the pulse output circuit shown in FIG.
A sampling pulse is output by outputting CK or CKB to the output node while 05 is ON. That is, CK or CKB is output as it is from when the potential at the node α starts to rise until the potential is pulled down to the Lo potential by the next sampling pulse. Therefore, if the rising period of CK and the falling period of CKB, or the falling period of CK and the rising period of CKB overlap, an incorrect pulse may be output before and after the sampling pulse.
図１３（Ａ）において、サンプリングパルス１３０５が出力されるシフトレジスタには
、前段のサンプリングパルス１３０４が入力され、その瞬間より、ＣＫもしくはＣＫＢ（
サンプリングパルス１３０５が出力される段では、ＣＫ）がそのまま出力ノードに現れる
ため、１３１５にて示されるタイミング、すなわち前段のサンプリングパルス１３０４が
立ち上がり始めるタイミングで、ＣＫがＬｏ電位に下がりきっていないと、図１３（Ｂ）
に示すように、本来出力されるサンプリングパルス１３０５の前に不正パルス１３１６が
現れる。よって、本実施例で示したように、ＣＫ、ＣＫＢのパルス幅を変調させることに
よって、これらの誤動作を回避することが出来る。
In FIG. 13A, the preceding sampling pulse 1304 is input to the shift register to which the
At the stage where the
As shown in FIG. 4, an
実施形態およびこれまでの実施例においては、Ｎチャネル型のＴＦＴのみを用いて回路を
構成した例を示したが、電源電位の高低を置き換えることにより、Ｐチャネル型ＴＦＴの
みを用いても同様の回路が構成出来る。
In the embodiments and the examples so far, an example in which a circuit is configured using only N-channel TFTs has been described. However, the same applies to the case where only P-channel TFTs are used by replacing the level of the power supply potential. A circuit can be configured.
図１５（Ａ）（Ｂ）は、Ｐチャネル型のＴＦＴのみを用いて構成したシフトレジスタの
例である。図１６（Ａ）に示したブロック図に関しては、図１に示したＮチャネル型のＴ
ＦＴのみを用いて構成したシフトレジスタと同様の構成であり、ブロック１６００が、１
段分のサンプリングパルスを出力するパルス出力回路である。Ｎチャネル型ＴＦＴによっ
て構成されたシフトレジスタと異なる点として、図１６（Ｂ）に示すように、電源電位の
高低が逆となっている。
FIGS. 15A and 15B show examples of shift registers formed using only P-channel TFTs. With respect to the block diagram shown in FIG. 16A, the N-channel type T shown in FIG.
The configuration is the same as that of a shift register configured using only FT.
This is a pulse output circuit that outputs sampling pulses for stages. As shown in FIG. 16B, the power supply potential is reversed as a difference from a shift register including N-channel TFTs.
図１７に、タイミングチャートおよび出力パルスを示す。各部の動作は、実施形態にて
図１、図２を用いて説明したので、ここでは詳細な説明は省略する。図２に示したものと
は、ちょうどＨｉ電位とＬｏ電位が逆転した形となる。
FIG. 17 shows a timing chart and output pulses. Since the operation of each part has been described with reference to FIGS. 1 and 2 in the embodiment, detailed description thereof is omitted here. The one shown in FIG. 2 is a form in which the Hi potential and the Lo potential are reversed.
本発明は、様々な電子機器に用いられている表示装置の作製に適用が可能である。このよ
うな電子機器には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビ
デオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、携帯電話等が挙げられ
る。それらの一例を図８に示す。
The present invention can be applied to manufacture of display devices used in various electronic devices. Examples of such electronic devices include portable information terminals (electronic notebooks, mobile computers, mobile phones, etc.), video cameras, digital cameras, personal computers, televisions, mobile phones, and the like. An example of them is shown in FIG.
図８（Ａ）は液晶ディスプレイ（ＬＣＤ）であり、筐体３００１、支持台３００２、表
示部３００３等により構成されている。本発明は、表示部３００３に適用が可能である。
FIG. 8A illustrates a liquid crystal display (LCD), which includes a
図８（Ｂ）はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１
３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６等により構成されてい
る。本発明は、表示部３０１２に適用が可能である。
FIG. 8B illustrates a video camera, which includes a main body 3011, a display portion 3012, and an
3, an
図８（Ｃ）はノート型のパーソナルコンピュータであり、本体３０２１、筐体３０２２
、表示部３０２３、キーボード３０２４等により構成されている。本発明は、表示部３０
２３に適用が可能である。
FIG. 8C illustrates a laptop personal computer, which includes a main body 3021 and a
, A
23 can be applied.
図８（Ｄ）は携帯情報端末であり、本体３０３１、スタイラス３０３２、表示部３０３
３、操作ボタン３０３４、外部インターフェイス３０３５等により構成されている。本発
明は、表示部３０３３に適用が可能である。
FIG. 8D illustrates a portable information terminal, which includes a
3, an operation button 3034, an
図８（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体３０４１
、表示部３０４２、操作スイッチ３０４３、３０４４等により構成されている。本発明は
表示部３０４２に適用が可能である。また、本実施例では車載用オーディオ装置を例に挙
げたが、携帯型もしくは家庭用のオーディオ装置に用いても良い。
FIG. 8E illustrates a sound reproducing device, specifically an in-vehicle audio device.
, A
図８（Ｆ）はデジタルカメラであり、本体３０５１、表示部（Ａ）３０５２、接眼部３
０５３、操作スイッチ３０５４、表示部（Ｂ）３０５５、バッテリー３０５６等により構
成されている。本発明は、表示部（Ａ）３０５２および表示部（Ｂ）３０５５に適用が可
能である。
FIG. 8F illustrates a digital camera, which includes a main body 3051, a display portion (A) 3052, and an
053, an
図８（Ｇ）は携帯電話であり、本体３０６１、音声出力部３０６２、音声入力部３０６
３、表示部３０６４、操作スイッチ３０６５、アンテナ３０６６等により構成されている
。本発明は、表示部３０６４に適用が可能である。
FIG. 8G illustrates a mobile phone, which includes a
3, a
なお、本実施例に示した例はごく一例であり、これらの用途に限定しないことを付記す
る。
It should be noted that the examples shown in this embodiment are just examples, and the present invention is not limited to these applications.
Claims (12)
前記パルス出力回路は、第１の配線に第１の信号を出力する機能を有し、
前記パルス出力回路は、第１のトランジスタ乃至第８のトランジスタを有し、
前記第１のトランジスタ乃至前記第８のトランジスタは、同じ導電型を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、
前記第３の配線は、前記第１のトランジスタをオフにするための電源電位を供給する機能を有し、
前記第４の配線は、第２の信号を入力する機能を有し、
前記第５の配線の電位が前記第８のトランジスタを介して前記第３のトランジスタのゲート及び前記第６のトランジスタのゲートに入力されることで、前記第３のトランジスタの導通状態、及び前記第６のトランジスタの導通状態が制御される半導体装置。 It has a pulse output circuit in the drive circuit,
The pulse output circuit has a function of outputting a first signal to a first wiring;
The pulse output circuit includes first to eighth transistors,
The first to eighth transistors have the same conductivity type,
One of a source and a drain of the first transistor is electrically connected to the first wiring;
One of a source and a drain of the second transistor is electrically connected to the first wiring;
One of a source and a drain of the third transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fourth transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fifth transistor is electrically connected to a gate of the first transistor;
One of a source and a drain of the sixth transistor is electrically connected to a gate of the first transistor;
The other of the source and the drain of the first transistor is electrically connected to a second wiring;
The other of the source and the drain of the second transistor is electrically connected to a third wiring;
The other of the source and the drain of the fourth transistor is electrically connected to the third wiring,
The other of the source and the drain of the sixth transistor is electrically connected to the third wiring;
A gate of the sixth transistor is electrically connected to a gate of the third transistor;
One of a source and a drain of the seventh transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the seventh transistor is electrically connected to a fourth wiring;
One of a source and a drain of the eighth transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the eighth transistor is electrically connected to a fifth wiring;
The third wiring has a function of supplying a power supply potential for turning off the first transistor,
The fourth wiring has a function of inputting a second signal;
When the potential of the fifth wiring is input to the gate of the third transistor and the gate of the sixth transistor through the eighth transistor, the conduction state of the third transistor, and the A semiconductor device in which the conduction state of the transistor is controlled.
前記パルス出力回路は、第１の配線に第１の信号を出力する機能を有し、
前記パルス出力回路は、第１のトランジスタ乃至第８のトランジスタを有し、
前記第１のトランジスタ乃至前記第８のトランジスタは、同じ導電型を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、
前記第３の配線は、前記第１のトランジスタをオフにするための電源電位を供給する機能を有し、
前記第４の配線は、第２の信号を入力する機能を有し、
前記第５の配線の電位が前記第８のトランジスタを介して前記第３のトランジスタのゲート及び前記第６のトランジスタのゲートに入力されることで、前記第３のトランジスタの導通状態、及び前記第６のトランジスタの導通状態が制御され、
前記第３のトランジスタのソース又はドレインの他方は、第６の配線に電気的に接続される半導体装置。 It has a pulse output circuit in the drive circuit,
The pulse output circuit has a function of outputting a first signal to a first wiring;
The pulse output circuit includes first to eighth transistors,
The first to eighth transistors have the same conductivity type,
One of a source and a drain of the first transistor is electrically connected to the first wiring;
One of a source and a drain of the second transistor is electrically connected to the first wiring;
One of a source and a drain of the third transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fourth transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fifth transistor is electrically connected to a gate of the first transistor;
One of a source and a drain of the sixth transistor is electrically connected to a gate of the first transistor;
The other of the source and the drain of the first transistor is electrically connected to a second wiring;
The other of the source and the drain of the second transistor is electrically connected to a third wiring;
The other of the source and the drain of the fourth transistor is electrically connected to the third wiring,
The other of the source and the drain of the sixth transistor is electrically connected to the third wiring;
A gate of the sixth transistor is electrically connected to a gate of the third transistor;
One of a source and a drain of the seventh transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the seventh transistor is electrically connected to a fourth wiring;
One of a source and a drain of the eighth transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the eighth transistor is electrically connected to a fifth wiring;
The third wiring has a function of supplying a power supply potential for turning off the first transistor,
The fourth wiring has a function of inputting a second signal;
When the potential of the fifth wiring is input to the gate of the third transistor and the gate of the sixth transistor through the eighth transistor, the conduction state of the third transistor, and the The conduction state of the six transistors is controlled,
The other of the source and the drain of the third transistor is a semiconductor device electrically connected to a sixth wiring.
前記パルス出力回路は、第１の配線に第１の信号を出力する機能を有し、
前記パルス出力回路は、第１のトランジスタ乃至第８のトランジスタを有し、
前記第１のトランジスタ乃至前記第８のトランジスタは、ｐチャネル型であり、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、
前記第３の配線は、前記第１のトランジスタをオフにするための電源電位を供給する機能を有し、
前記第４の配線は、第２の信号を入力する機能を有し、
前記第５の配線の電位が前記第８のトランジスタを介して前記第３のトランジスタのゲート及び前記第６のトランジスタのゲートに入力されることで、前記第３のトランジスタの導通状態、及び前記第６のトランジスタの導通状態が制御される半導体装置。 It has a pulse output circuit in the drive circuit,
The pulse output circuit has a function of outputting a first signal to a first wiring;
The pulse output circuit includes first to eighth transistors,
The first to eighth transistors are p-channel type,
One of a source and a drain of the first transistor is electrically connected to the first wiring;
One of a source and a drain of the second transistor is electrically connected to the first wiring;
One of a source and a drain of the third transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fourth transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fifth transistor is electrically connected to a gate of the first transistor;
One of a source and a drain of the sixth transistor is electrically connected to a gate of the first transistor;
The other of the source and the drain of the first transistor is electrically connected to a second wiring;
The other of the source and the drain of the second transistor is electrically connected to a third wiring;
The other of the source and the drain of the fourth transistor is electrically connected to the third wiring,
The other of the source and the drain of the sixth transistor is electrically connected to the third wiring;
A gate of the sixth transistor is electrically connected to a gate of the third transistor;
One of a source and a drain of the seventh transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the seventh transistor is electrically connected to a fourth wiring;
One of a source and a drain of the eighth transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the eighth transistor is electrically connected to a fifth wiring;
The third wiring has a function of supplying a power supply potential for turning off the first transistor,
The fourth wiring has a function of inputting a second signal;
When the potential of the fifth wiring is input to the gate of the third transistor and the gate of the sixth transistor through the eighth transistor, the conduction state of the third transistor, and the A semiconductor device in which the conduction state of the transistor is controlled.
前記パルス出力回路は、第１の配線に第１の信号を出力する機能を有し、
前記パルス出力回路は、第１のトランジスタ乃至第８のトランジスタを有し、
前記第１のトランジスタ乃至前記第８のトランジスタは、ｐチャネル型であり、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、
前記第３の配線は、前記第１のトランジスタをオフにするための電源電位を供給する機能を有し、
前記第４の配線は、第２の信号を入力する機能を有し、
前記第５の配線の電位が前記第８のトランジスタを介して前記第３のトランジスタのゲート及び前記第６のトランジスタのゲートに入力されることで、前記第３のトランジスタの導通状態、及び前記第６のトランジスタの導通状態が制御され、
前記第３のトランジスタのソース又はドレインの他方は、第６の配線に電気的に接続される半導体装置。 It has a pulse output circuit in the drive circuit,
The pulse output circuit has a function of outputting a first signal to a first wiring;
The pulse output circuit includes first to eighth transistors,
The first to eighth transistors are p-channel type,
One of a source and a drain of the first transistor is electrically connected to the first wiring;
One of a source and a drain of the second transistor is electrically connected to the first wiring;
One of a source and a drain of the third transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fourth transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fifth transistor is electrically connected to a gate of the first transistor;
One of a source and a drain of the sixth transistor is electrically connected to a gate of the first transistor;
The other of the source and the drain of the first transistor is electrically connected to a second wiring;
The other of the source and the drain of the second transistor is electrically connected to a third wiring;
The other of the source and the drain of the fourth transistor is electrically connected to the third wiring,
The other of the source and the drain of the sixth transistor is electrically connected to the third wiring;
A gate of the sixth transistor is electrically connected to a gate of the third transistor;
One of a source and a drain of the seventh transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the seventh transistor is electrically connected to a fourth wiring;
One of a source and a drain of the eighth transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the eighth transistor is electrically connected to a fifth wiring;
The third wiring has a function of supplying a power supply potential for turning off the first transistor,
The fourth wiring has a function of inputting a second signal;
When the potential of the fifth wiring is input to the gate of the third transistor and the gate of the sixth transistor through the eighth transistor, the conduction state of the third transistor, and the The conduction state of the six transistors is controlled,
The other of the source and the drain of the third transistor is a semiconductor device electrically connected to a sixth wiring.
前記パルス出力回路は、第１の配線に第１の信号を出力する機能を有し、
前記パルス出力回路は、第１のトランジスタ乃至第８のトランジスタを有し、
前記第１のトランジスタ乃至前記第８のトランジスタは、ｎチャネル型であり、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、
前記第３の配線は、前記第１のトランジスタをオフにするための電源電位を供給する機能を有し、
前記第４の配線は、第２の信号を入力する機能を有し、
前記第５の配線の電位が前記第８のトランジスタを介して前記第３のトランジスタのゲート及び前記第６のトランジスタのゲートに入力されることで、前記第３のトランジスタの導通状態、及び前記第６のトランジスタの導通状態が制御される半導体装置。 It has a pulse output circuit in the drive circuit,
The pulse output circuit has a function of outputting a first signal to a first wiring;
The pulse output circuit includes first to eighth transistors,
The first to eighth transistors are n-channel type,
One of a source and a drain of the first transistor is electrically connected to the first wiring;
One of a source and a drain of the second transistor is electrically connected to the first wiring;
One of a source and a drain of the third transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fourth transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fifth transistor is electrically connected to a gate of the first transistor;
One of a source and a drain of the sixth transistor is electrically connected to a gate of the first transistor;
The other of the source and the drain of the first transistor is electrically connected to a second wiring;
The other of the source and the drain of the second transistor is electrically connected to a third wiring;
The other of the source and the drain of the fourth transistor is electrically connected to the third wiring,
The other of the source and the drain of the sixth transistor is electrically connected to the third wiring;
A gate of the sixth transistor is electrically connected to a gate of the third transistor;
One of a source and a drain of the seventh transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the seventh transistor is electrically connected to a fourth wiring;
One of a source and a drain of the eighth transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the eighth transistor is electrically connected to a fifth wiring;
The third wiring has a function of supplying a power supply potential for turning off the first transistor,
The fourth wiring has a function of inputting a second signal;
When the potential of the fifth wiring is input to the gate of the third transistor and the gate of the sixth transistor through the eighth transistor, the conduction state of the third transistor, and the A semiconductor device in which the conduction state of the transistor is controlled.
前記パルス出力回路は、第１の配線に第１の信号を出力する機能を有し、
前記パルス出力回路は、第１のトランジスタ乃至第８のトランジスタを有し、
前記第１のトランジスタ乃至前記第８のトランジスタは、ｎチャネル型であり、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、
前記第３の配線は、前記第１のトランジスタをオフにするための電源電位を供給する機能を有し、
前記第４の配線は、第２の信号を入力する機能を有し、
前記第５の配線の電位が前記第８のトランジスタを介して前記第３のトランジスタのゲート及び前記第６のトランジスタのゲートに入力されることで、前記第３のトランジスタの導通状態、及び前記第６のトランジスタの導通状態が制御され、
前記第３のトランジスタのソース又はドレインの他方は、第６の配線に電気的に接続される半導体装置。 It has a pulse output circuit in the drive circuit,
The pulse output circuit has a function of outputting a first signal to a first wiring;
The pulse output circuit includes first to eighth transistors,
The first to eighth transistors are n-channel type,
One of a source and a drain of the first transistor is electrically connected to the first wiring;
One of a source and a drain of the second transistor is electrically connected to the first wiring;
One of a source and a drain of the third transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fourth transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fifth transistor is electrically connected to a gate of the first transistor;
One of a source and a drain of the sixth transistor is electrically connected to a gate of the first transistor;
The other of the source and the drain of the first transistor is electrically connected to a second wiring;
The other of the source and the drain of the second transistor is electrically connected to a third wiring;
The other of the source and the drain of the fourth transistor is electrically connected to the third wiring,
The other of the source and the drain of the sixth transistor is electrically connected to the third wiring;
A gate of the sixth transistor is electrically connected to a gate of the third transistor;
One of a source and a drain of the seventh transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the seventh transistor is electrically connected to a fourth wiring;
One of a source and a drain of the eighth transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the eighth transistor is electrically connected to a fifth wiring;
The third wiring has a function of supplying a power supply potential for turning off the first transistor,
The fourth wiring has a function of inputting a second signal;
When the potential of the fifth wiring is input to the gate of the third transistor and the gate of the sixth transistor through the eighth transistor, the conduction state of the third transistor, and the The conduction state of the six transistors is controlled,
The other of the source and the drain of the third transistor is a semiconductor device electrically connected to a sixth wiring.
前記パルス出力回路は、第１の配線に第１の信号を出力する機能を有し、
前記パルス出力回路は、第１のトランジスタ乃至第８のトランジスタを有し、
前記第１のトランジスタ乃至前記第８のトランジスタは、同じ導電型を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、
前記第３の配線は、前記第１のトランジスタをオフにするための電源電位を供給する機能を有し、
前記第４の配線は、第２の信号を入力する機能を有する半導体装置。 It has a pulse output circuit in the drive circuit,
The pulse output circuit has a function of outputting a first signal to a first wiring;
The pulse output circuit includes first to eighth transistors,
The first to eighth transistors have the same conductivity type,
One of a source and a drain of the first transistor is electrically connected to the first wiring;
One of a source and a drain of the second transistor is electrically connected to the first wiring;
One of a source and a drain of the third transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fourth transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fifth transistor is electrically connected to a gate of the first transistor;
One of a source and a drain of the sixth transistor is electrically connected to a gate of the first transistor;
The other of the source and the drain of the first transistor is electrically connected to a second wiring;
The other of the source and the drain of the second transistor is electrically connected to a third wiring;
The other of the source and the drain of the fourth transistor is electrically connected to the third wiring,
The other of the source and the drain of the sixth transistor is electrically connected to the third wiring;
A gate of the sixth transistor is electrically connected to a gate of the third transistor;
One of a source and a drain of the seventh transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the seventh transistor is electrically connected to a fourth wiring;
One of a source and a drain of the eighth transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the eighth transistor is electrically connected to a fifth wiring;
The third wiring has a function of supplying a power supply potential for turning off the first transistor,
The fourth wiring is a semiconductor device having a function of inputting a second signal.
前記パルス出力回路は、第１の配線に第１の信号を出力する機能を有し、
前記パルス出力回路は、第１のトランジスタ乃至第８のトランジスタを有し、
前記第１のトランジスタ乃至前記第８のトランジスタは、同じ導電型を有し、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、
前記第３の配線は、前記第１のトランジスタをオフにするための電源電位を供給する機能を有し、
前記第４の配線は、第２の信号を入力する機能を有し、
前記第３のトランジスタのソース又はドレインの他方は、第６の配線に電気的に接続される半導体装置。 It has a pulse output circuit in the drive circuit,
The pulse output circuit has a function of outputting a first signal to a first wiring;
The pulse output circuit includes first to eighth transistors,
The first to eighth transistors have the same conductivity type,
One of a source and a drain of the first transistor is electrically connected to the first wiring;
One of a source and a drain of the second transistor is electrically connected to the first wiring;
One of a source and a drain of the third transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fourth transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fifth transistor is electrically connected to a gate of the first transistor;
One of a source and a drain of the sixth transistor is electrically connected to a gate of the first transistor;
The other of the source and the drain of the first transistor is electrically connected to a second wiring;
The other of the source and the drain of the second transistor is electrically connected to a third wiring;
The other of the source and the drain of the fourth transistor is electrically connected to the third wiring,
The other of the source and the drain of the sixth transistor is electrically connected to the third wiring;
A gate of the sixth transistor is electrically connected to a gate of the third transistor;
One of a source and a drain of the seventh transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the seventh transistor is electrically connected to a fourth wiring;
One of a source and a drain of the eighth transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the eighth transistor is electrically connected to a fifth wiring;
The third wiring has a function of supplying a power supply potential for turning off the first transistor,
The fourth wiring has a function of inputting a second signal;
The other of the source and the drain of the third transistor is a semiconductor device electrically connected to a sixth wiring.
前記パルス出力回路は、第１の配線に第１の信号を出力する機能を有し、
前記パルス出力回路は、第１のトランジスタ乃至第８のトランジスタを有し、
前記第１のトランジスタ乃至前記第８のトランジスタは、ｐチャネル型であり、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、
前記第３の配線は、前記第１のトランジスタをオフにするための電源電位を供給する機能を有し、
前記第４の配線は、第２の信号を入力する機能を有する半導体装置。 It has a pulse output circuit in the drive circuit,
The pulse output circuit has a function of outputting a first signal to a first wiring;
The pulse output circuit includes first to eighth transistors,
The first to eighth transistors are p-channel type,
One of a source and a drain of the first transistor is electrically connected to the first wiring;
One of a source and a drain of the second transistor is electrically connected to the first wiring;
One of a source and a drain of the third transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fourth transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fifth transistor is electrically connected to a gate of the first transistor;
One of a source and a drain of the sixth transistor is electrically connected to a gate of the first transistor;
The other of the source and the drain of the first transistor is electrically connected to a second wiring;
The other of the source and the drain of the second transistor is electrically connected to a third wiring;
The other of the source and the drain of the fourth transistor is electrically connected to the third wiring,
The other of the source and the drain of the sixth transistor is electrically connected to the third wiring;
A gate of the sixth transistor is electrically connected to a gate of the third transistor;
One of a source and a drain of the seventh transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the seventh transistor is electrically connected to a fourth wiring;
One of a source and a drain of the eighth transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the eighth transistor is electrically connected to a fifth wiring;
The third wiring has a function of supplying a power supply potential for turning off the first transistor,
The fourth wiring is a semiconductor device having a function of inputting a second signal.
前記パルス出力回路は、第１の配線に第１の信号を出力する機能を有し、
前記パルス出力回路は、第１のトランジスタ乃至第８のトランジスタを有し、
前記第１のトランジスタ乃至前記第８のトランジスタは、ｐチャネル型であり、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、
前記第３の配線は、前記第１のトランジスタをオフにするための電源電位を供給する機能を有し、
前記第４の配線は、第２の信号を入力する機能を有し、
前記第３のトランジスタのソース又はドレインの他方は、第６の配線に電気的に接続される半導体装置。 It has a pulse output circuit in the drive circuit,
The pulse output circuit has a function of outputting a first signal to a first wiring;
The pulse output circuit includes first to eighth transistors,
The first to eighth transistors are p-channel type,
One of a source and a drain of the first transistor is electrically connected to the first wiring;
One of a source and a drain of the second transistor is electrically connected to the first wiring;
One of a source and a drain of the third transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fourth transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fifth transistor is electrically connected to a gate of the first transistor;
One of a source and a drain of the sixth transistor is electrically connected to a gate of the first transistor;
The other of the source and the drain of the first transistor is electrically connected to a second wiring;
The other of the source and the drain of the second transistor is electrically connected to a third wiring;
The other of the source and the drain of the fourth transistor is electrically connected to the third wiring,
The other of the source and the drain of the sixth transistor is electrically connected to the third wiring;
A gate of the sixth transistor is electrically connected to a gate of the third transistor;
One of a source and a drain of the seventh transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the seventh transistor is electrically connected to a fourth wiring;
One of a source and a drain of the eighth transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the eighth transistor is electrically connected to a fifth wiring;
The third wiring has a function of supplying a power supply potential for turning off the first transistor,
The fourth wiring has a function of inputting a second signal;
The other of the source and the drain of the third transistor is a semiconductor device electrically connected to a sixth wiring.
前記パルス出力回路は、第１の配線に第１の信号を出力する機能を有し、
前記パルス出力回路は、第１のトランジスタ乃至第８のトランジスタを有し、
前記第１のトランジスタ乃至前記第８のトランジスタは、ｎチャネル型であり、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、
前記第３の配線は、前記第１のトランジスタをオフにするための電源電位を供給する機能を有し、
前記第４の配線は、第２の信号を入力する機能を有する半導体装置。 It has a pulse output circuit in the drive circuit,
The pulse output circuit has a function of outputting a first signal to a first wiring;
The pulse output circuit includes first to eighth transistors,
The first to eighth transistors are n-channel type,
One of a source and a drain of the first transistor is electrically connected to the first wiring;
One of a source and a drain of the second transistor is electrically connected to the first wiring;
One of a source and a drain of the third transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fourth transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fifth transistor is electrically connected to a gate of the first transistor;
One of a source and a drain of the sixth transistor is electrically connected to a gate of the first transistor;
The other of the source and the drain of the first transistor is electrically connected to a second wiring;
The other of the source and the drain of the second transistor is electrically connected to a third wiring;
The other of the source and the drain of the fourth transistor is electrically connected to the third wiring,
The other of the source and the drain of the sixth transistor is electrically connected to the third wiring;
A gate of the sixth transistor is electrically connected to a gate of the third transistor;
One of a source and a drain of the seventh transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the seventh transistor is electrically connected to a fourth wiring;
One of a source and a drain of the eighth transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the eighth transistor is electrically connected to a fifth wiring;
The third wiring has a function of supplying a power supply potential for turning off the first transistor,
The fourth wiring is a semiconductor device having a function of inputting a second signal.
前記パルス出力回路は、第１の配線に第１の信号を出力する機能を有し、
前記パルス出力回路は、第１のトランジスタ乃至第８のトランジスタを有し、
前記第１のトランジスタ乃至前記第８のトランジスタは、ｎチャネル型であり、
前記第１のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線に電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートに電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートに電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、第２の配線に電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、第３の配線に電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第３の配線に電気的に接続され、
前記第６のトランジスタのゲートは、前記第３のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第７のトランジスタのソース又はドレインの他方は、第４の配線に電気的に接続され、
前記第８のトランジスタのソース又はドレインの一方は、前記第６のトランジスタのゲートに電気的に接続され、
前記第８のトランジスタのソース又はドレインの他方は、第５の配線に電気的に接続され、
前記第３の配線は、前記第１のトランジスタをオフにするための電源電位を供給する機能を有し、
前記第４の配線は、第２の信号を入力する機能を有し、
前記第３のトランジスタのソース又はドレインの他方は、第６の配線に電気的に接続される半導体装置。 It has a pulse output circuit in the drive circuit,
The pulse output circuit has a function of outputting a first signal to a first wiring;
The pulse output circuit includes first to eighth transistors,
The first to eighth transistors are n-channel type,
One of a source and a drain of the first transistor is electrically connected to the first wiring;
One of a source and a drain of the second transistor is electrically connected to the first wiring;
One of a source and a drain of the third transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fourth transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the fifth transistor is electrically connected to a gate of the first transistor;
One of a source and a drain of the sixth transistor is electrically connected to a gate of the first transistor;
The other of the source and the drain of the first transistor is electrically connected to a second wiring;
The other of the source and the drain of the second transistor is electrically connected to a third wiring;
The other of the source and the drain of the fourth transistor is electrically connected to the third wiring,
The other of the source and the drain of the sixth transistor is electrically connected to the third wiring;
A gate of the sixth transistor is electrically connected to a gate of the third transistor;
One of a source and a drain of the seventh transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the seventh transistor is electrically connected to a fourth wiring;
One of a source and a drain of the eighth transistor is electrically connected to a gate of the sixth transistor;
The other of the source and the drain of the eighth transistor is electrically connected to a fifth wiring;
The third wiring has a function of supplying a power supply potential for turning off the first transistor,
The fourth wiring has a function of inputting a second signal;
The other of the source and the drain of the third transistor is a semiconductor device electrically connected to a sixth wiring.
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| JP2018029398A JP6434176B2 (en) | 2018-02-22 | 2018-02-22 | Semiconductor device |
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