JP2010225246A

JP2010225246A - 半導体集積回路装置

Info

Publication number: JP2010225246A
Application number: JP2009072889A
Authority: JP
Inventors: Mamoru Yoshida; 守吉田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-03-24
Filing date: 2009-03-24
Publication date: 2010-10-07

Abstract

【課題】搭載された半導体チップごとに適切なバーンイン加速試験を同時に実行できる半導体集積回路装置を実現する。
【解決手段】本発明の半導体集積回路装置は、通常動作時に正常動作を保証する外部電源電圧範囲において、所望の定電圧を基準電圧ｖＲＥＦＤＣとして生成する定電圧生成回路１１と、あらかじめ定められたトリミング値に基づいて、テスト動作時に外部電源電圧に依存して上昇するバーンイン基準電圧ｖＴＥＳＴをテストモード信号に応じて生成するバーンイン電圧生成回路１２と、基準電圧ｖＲＥＦＤＣとバーンイン基準電圧ｖＴＥＳＴを比較し高い方の電圧を出力する電圧合成回路１３を有する。
【選択図】図１

Description

本発明は、半導体集積回路装置に係り、特に、ＭＣＰ構成を有する半導体集積回路装置に関する。

半導体集積回路装置では、信頼性テストの１つとして電源に高電圧をかけるバーンイン（Burn-In）加速試験が行われている。このために、内部電源電圧の参照電圧発生回路は、ある特定の外部電源電圧（バーンイン開始電圧）以上で外部電源電圧に依存して上昇する電圧を生成する必要がある。このような目的を達成する１つの手段として、外部電源電圧に依存しない定電圧を生成する基準電圧生成回路と電源電圧に比例して上昇するバーンイン電圧を生成するバーンイン電圧生成回路とを備え、これらの出力を合成して、バーンイン開始電圧以下では定電圧を出力し、バーンイン開始電圧以上ではバーンイン電圧を出力するように構成する方法（例えば、「特許文献１」を参照。）が考えられる。

一方、近年、半導体製造プロセスが異なる複数の半導体チップ、例えば、大規模なＳＯＣ（System On Chip）チップと大容量のメモリチップなどを１つのパッケージに封入したＭＣＰ（Multi Chip Package）構成の半導体集積回路装置が開発されている。

しかしながら、ＭＣＰ構成の従来の半導体集積回路装置では、半導体製造プロセスが異なる半導体チップごとにバーイン加速試験での外部印加電圧が異なるため、パッケージング後のバーイン加速試験においても、搭載された半導体チップに対して個別にバーイン加速試験を行わなければならなかった。このため、試験時間が長くなるうえに非試験の半導体チップに過剰に熱ストレスがかかってしまうという問題があった。また、一緒に搭載される半導体チップの組み合わせによっては、最大定格以上に外部印加電圧を上げなければならない場合があり、回避策として最大定格の低い半導体チップに合わせてストレス時間を調整する必要があるという問題があった。

特開２００９−４３３７４号公報

搭載された半導体チップごとに適切なバーンイン加速試験を同時に実行できる半導体集積回路装置を実現する。

本発明の一態様によれば、通常動作時に正常動作を保証する外部電源電圧範囲において、所望の定電圧を基準電圧として生成する定電圧生成手段と、あらかじめ定められたトリミング値に基づいて、テスト動作時に外部電源電圧に依存して上昇するバーンイン基準電圧をテストモード信号に応じて生成するバーンイン電圧生成手段と、前記基準電圧と前記バーンイン基準電圧を比較し高い方の電圧を出力する電圧合成手段を有することを特徴とする半導体集積回路装置が提供される。

また、本発明の別の一態様によれば、通常動作時に正常動作を保証する外部電源電圧範囲において、所望の定電圧を第１の基準電圧として生成する第１の定電圧生成手段と、あらかじめ定められた第１のトリミング値に基づいて、テスト動作時に外部電源電圧に依存して上昇する第１のバーンイン基準電圧をテストモード信号に応じて生成する第１のバーンイン電圧生成手段と、前記第１の基準電圧と前記第１のバーンイン基準電圧を比較し高い方の電圧を出力する第１の電圧合成手段と、前記第１の定電圧生成手段、前記第１のバーンイン電圧生成手段、および前記第１の電圧合成手段を備えた第１の半導体チップと、通常動作時に正常動作を保証する外部電源電圧範囲において、所望の定電圧を第２の基準電圧として生成する第２の定電圧生成手段と、あらかじめ定められた第２のトリミング値に基づいて、テスト動作時に前記第１のバーンイン基準電圧とは異なる外部電源電圧依存性で上昇する第２のバーンイン基準電圧をテストモード信号に応じて生成する第２のバーンイン電圧生成手段と、前記第２の基準電圧と前記第２のバーンイン基準電圧を比較し高い方の電圧を出力する第２の電圧合成手段と、前記第２の定電圧生成手段、前記第２のバーンイン電圧生成手段、および前記第２の電圧合成手段を備えた第２の半導体チップを有することを特徴とする半導体集積回路装置が提供される。

さらに、本発明の別の一態様によれば、通常動作時に正常動作を保証する外部電源電圧範囲において、所望の定電圧を基準電圧として生成する定電圧生成手段と、あらかじめ定められた第１のトリミング値に基づいて、テスト動作時に外部電源電圧に依存して上昇する第１のバーンイン基準電圧を第１のテストモード信号に応じて生成し、あらかじめ定められた第２のトリミング値に基づいて、テスト動作時に外部電源電圧に対する依存性が前記第１のバーンイン基準電圧と異なる第２のバーンイン基準電圧を第２のテストモード信号に応じて生成するバーンイン電圧生成手段と、前記第１のテストモード信号が有効な場合には、前記基準電圧と前記第１のバーンイン基準電圧を比較し高い方の電圧を出力し、前記第２のテストモード信号が有効な場合には、前記基準電圧と前記第２のバーンイン基準電圧を比較し高い方の電圧を出力する電圧合成手段を有することを特徴とする半導体集積回路装置が提供される。

本発明によれば、パッケージング後のバーンイン加速試験で試験時間を短縮し過剰な熱ストレス時間を削減できるので、半導体集積回路装置の高信頼性を維持しつつ製造コストの低減を実現することができる。

本発明の実施例に係る半導体集積回路装置を示す回路ブロック図。本発明の実施例に係る半導体集積回路装置における定電圧生成回路の動作を示す特性図。本発明の実施例に係る半導体集積回路装置におけるトリミング回路の動作を示す特性図。本発明の実施例に係る半導体集積回路装置におけるバーンイン電圧生成回路の動作を示す特性図。本発明の実施例に係る半導体集積回路装置の動作を示す特性図。

以下、図面を参照しながら、本発明の実施の形態を説明する。

図１は、本発明の実施例に係る半導体集積回路装置を示す回路ブロック図である。ここでは、主に、内部電源電圧を生成するための参照電圧発生回路にかかわる部分を示した。

本発明の実施例に係る半導体集積回路装置は、定電圧生成回路１１、バーンイン電圧生成回路１２、電圧合成回路１３、および２つのトリミング回路１４ａ、１４ｂを備えている。

トリミング回路１４ａ、１４ｂはバーンイン電圧生成回路１２内に形成されており、トリミング回路１４ａの出力はトリミング回路１４ｂの入力に供給され、トリミング回路１４ｂの出力はバーンイン電圧生成回路１２の出力であるバーンイン基準電圧（ｖＴＥＳＴ）として電圧合成回路１３の第１の入力に供給され、バーンイン電圧生成回路１２の入力には制御回路（図示していない。）からのテストモード信号が入力され、電圧合成回路１３の第２の入力には定電圧生成回路１１の出力である基準電圧（ｖＲＥＦＤＣ）が入力され、電圧合成回路１３の出力は参照電圧（ｖＯＵＴ）として内部電源電圧を生成する回路（図示していない。）へ供給されている。

定電圧生成回路１１は、半導体集積回路装置の外部から印加される外部電源電圧に依存しない定電圧（内部電源電圧。例えば、１．０Ｖ。）を生成し基準電圧として出力する。内部電源電圧はチップの製造に使用されるプロセス技術で規定される素子耐圧等を考慮して決められ、仕様で定められた外部電源電圧範囲にわたって通常動作時の正常動作を保証するよう設計されている。

図２は、本発明の実施例に係る半導体集積回路装置における定電圧生成回路１１の動作を示す特性図である。図２の横軸は外部から印加される外部電源電圧（ＶＥＸＴ）を示し、縦軸は定電圧生成回路１１の出力である基準電圧（ｖＲＥＦＤＣ）を示している。

図２に示したように、ＶＥＸＴがＡ点より高くなっても、ｖＲＥＦＤＣはＶＥＸＴには依存せずに一定の電圧を維持するよう設計されている。

バーンイン電圧生成回路１２は、テスト動作時にテストモード信号が入力されると、ＶＥＸＴに依存して電圧が上昇するバーンイン基準電圧（ｖＴＥＳＴ）を生成する。ｖＴＥＳＴのＶＥＸＴに対する依存性は、あらかじめチップ内に記憶されているトリミング値に基づいて選択され、トリミング回路１４ａ、１４ｂでｖＴＥＳＴが生成される。

図３は、本発明の実施例に係る半導体集積回路装置におけるトリミング回路１４ａ、１４ｂの動作を示す特性図である。
図３（ａ）はトリミング回路１４ａの動作特性を示している。図３（ａ）の横軸はＶＥＸＴを示し、縦軸はトリミング回路１４ａの出力（ｖＴＥＳＴ_１）を示している。ここでは、一例として、１１個のトリミング値（トリミングＡ_０〜トリミングＡ_１０）に対するグラフを示した。ｖＴＥＳＴ_１は、トリミング値に対応してｖＴＥＳＴ_１が上昇し始めるＶＥＸＴの値ｂが変化し、一方で、ｖＴＥＳＴ_１の上昇率つまりＶＥＸＴに対する傾きｍは変化しない。

図３（ｂ）はトリミング回路１４ｂの動作特性を示している。図３（ｂ）の横軸はＶＥＸＴを示し、縦軸はトリミング回路１４ｂの出力（ｖＴＥＳＴ_２）を示している。ここでは、一例として、１１個のトリミング値（トリミングＢ_０〜トリミングＢ_１０）に対するグラフを示した。ｖＴＥＳＴ_２は、トリミング値に対応してｖＴＥＳＴ_２の上昇率つまりＶＥＸＴに対する傾きｍが変化し、一方で、ｖＴＥＳＴ_２が上昇し始めるＶＥＸＴの値ｂは変化しない。

図４は、本発明の実施例に係る半導体集積回路装置におけるバーンイン電圧生成回路１２の動作を示す特性図である。横軸はＶＥＸＴを示し、縦軸はバーンイン基準電圧（ｖＴＥＳＴ）を示している。

図４に示したように、ｖＴＥＳＴは、トリミング回路１４ａのトリミング値に基づいてＶＥＸＴ＝ｂで上昇し始め、トリミング回路１４ｂのトリミング値に基づいてＶＥＸＴに対して傾きｍで上昇する動作特性、すなわち、
ｖＴＥＳＴ＝ｍ（ＶＥＸＴ−ｂ）
という動作特性を示す。ｂおよびｍは、トリミング回路１４ａ、１４ｂにそれぞれ設けられた抵抗分割の制御（トリミング）により変化させることができる。

電圧合成回路１３は、定電圧生成回路１１からの基準電圧（ｖＲＥＦＤＣ）とバーンイン電圧生成回路１２からのバーンイン基準電圧（ｖＴＥＳＴ）を合成して参照電圧（ｖＯＵＴ）として出力する。すなわち、ｖＲＥＦＤＣとｖＴＥＳＴを比較し、高い方の電圧をｖＯＵＴとして出力する。

図５は、本発明の実施例に係る半導体集積回路装置の動作を示す特性図である。図５（ａ）はテストモード信号が無効の場合（通常動作時）を示し、図５（ｂ）はテストモード信号が有効の場合（テスト動作時）を示している。図５（ａ）、（ｂ）ともに、横軸はＶＥＸＴを示し、縦軸はｖＯＵＴを示している。

テストモード信号が無効である場合にはｖＴＥＳＴは出力されないので、図５（ａ）に示したように、電圧合成回路１３はｖＲＥＦＤＣをそのままｖＯＵＴとして出力する。すなわち、ｖＯＵＴは、ＶＥＸＴがＡ点以上でＶＥＸＴに依存しない一定の電圧を出力する。

一方、テストモード信号が有効である場合にはｖＴＥＳＴが出力されるので、図５（ｂ）に示したように、電圧合成回路１３は、ＶＥＸＴがＢ点以下ではｖＲＥＦＤＣをｖＯＵＴとして出力し、ＶＥＸＴがＢ点以上ではｖＴＥＳＴをｖＯＵＴとして出力する。

内部電源電圧の折れ曲がり点（Ｂ点）の位置およびＢ点以上での傾きｍを決める方法としては、トリミング回路１４ａ、１４ｂを使用し各トリミング組合せ段数分のｖＲＥＦＤＣを取得し、狙い目に近い折れ曲がり点および傾きのトリミング値を採用しチップ内に記憶する。

Ｂ点の位置とＢ点以上でのＶＥＸＴに対する傾きｍはチップ内にあらかじめ記憶されるトリミング値によって任意に設定できるので、テスト動作時の任意のＶＥＸＴに対する所望のｖＴＥＳＴを容易に設定することができる。

したがって、例えば、ＳＯＣチップとメモリチップを同じパッケージに封入したＭＣＰでは、それぞれの半導体チップに適したトリミング値を設定しておくことで同一の外部電源電圧に対してそれぞれ最適なバーンイン基準電圧（ｖＴＥＳＴ）を生成することができ、両方の半導体チップに対して最適なバーンイン加速試験を同時に実行することができる。

上記実施例によれば、異なるプロセス技術で製造された複数の半導体チップからなるＭＣＰにおいて、パッケージング後のバーンイン加速試験で試験時間を短縮し過剰な熱ストレス時間を削減できるので、半導体集積回路装置の高信頼性を維持しつつ製造コストの低減を実現することができる。

上述の実施例では、テスト動作時に生成されるバーンイン基準電圧（ｖＴＥＳＴ）は１つのテストモード信号に応じて生成されるとしたが、本発明はこれに限られるものではなく、例えば、複数のテストモード信号に対応してそれぞれ異なる動作特性を持つｖＴＥＳＴを生成できるよう構成し、テスト環境に合わせて選択するよう構成することもできる。

このような構成を取ることにより、テスト動作時における参照電圧（ｖＯＵＴ）の折れ曲がり点（図５（ｂ）のＢ点。）の位置およびＢ点以上でのＶＥＸＴに対する傾きｍをテストモード信号により任意に選択することができるので、例えば、バーンイン加速試験においてウェハー試験とパッケージ試験とで外部から印加される外部電源電圧が異なったとしても、半導体チップ内部には同等の電圧を与えることが可能となり、高い信頼性を有する半導体集積回路装置を実現することができる。

１１定電圧生成回路
１２バーンイン電圧生成回路
１３電圧合成回路
１４ａ、１４ｂトリミング回路
ｖＲＥＦＤＣ基準電圧
ｖＴＥＳＴバーンイン基準電圧
ｖＯＵＴ参照電圧

Claims

通常動作時に正常動作を保証する外部電源電圧範囲において、所望の定電圧を基準電圧として生成する定電圧生成手段と、
あらかじめ定められたトリミング値に基づいて、テスト動作時に外部電源電圧に依存して上昇するバーンイン基準電圧をテストモード信号に応じて生成するバーンイン電圧生成手段と、
前記基準電圧と前記バーンイン基準電圧を比較し高い方の電圧を出力する電圧合成手段を有することを特徴とする半導体集積回路装置。
前記バーンイン電圧生成手段は、
前記バーンイン基準電圧が上昇し始める外部電源電圧を前記トリミング値に基づいて規定する第１のトリミング手段と、
前記バーンイン基準電圧の外部電源電圧に対する傾きを前記トリミング値に基づいて規定する第２のトリミング手段を有することを特徴とする請求項１に記載の半導体集積回路装置。
通常動作時に正常動作を保証する外部電源電圧範囲において、所望の定電圧を第１の基準電圧として生成する第１の定電圧生成手段と、
あらかじめ定められた第１のトリミング値に基づいて、テスト動作時に外部電源電圧に依存して上昇する第１のバーンイン基準電圧をテストモード信号に応じて生成する第１のバーンイン電圧生成手段と、
前記第１の基準電圧と前記第１のバーンイン基準電圧を比較し高い方の電圧を出力する第１の電圧合成手段と、
前記第１の定電圧生成手段、前記第１のバーンイン電圧生成手段、および前記第１の電圧合成手段を備えた第１の半導体チップと、
通常動作時に正常動作を保証する外部電源電圧範囲において、所望の定電圧を第２の基準電圧として生成する第２の定電圧生成手段と、
あらかじめ定められた第２のトリミング値に基づいて、テスト動作時に前記第１のバーンイン基準電圧とは異なる外部電源電圧依存性で上昇する第２のバーンイン基準電圧をテストモード信号に応じて生成する第２のバーンイン電圧生成手段と、
前記第２の基準電圧と前記第２のバーンイン基準電圧を比較し高い方の電圧を出力する第２の電圧合成手段と、
前記第２の定電圧生成手段、前記第２のバーンイン電圧生成手段、および前記第２の電圧合成手段を備えた第２の半導体チップを有することを特徴とする半導体集積回路装置。
前記第１のバーンイン電圧生成手段は、
前記第１のバーンイン基準電圧が上昇し始める外部電源電圧を前記第１のトリミング値に基づいて規定する第１のトリミング手段と、
前記第１のバーンイン基準電圧の外部電源電圧に対する傾きを前記第１のトリミング値に基づいて規定する第２のトリミング手段を有し、
前記第２のバーンイン電圧生成手段は、
前記第２のバーンイン基準電圧が上昇し始める外部電源電圧を前記第２のトリミング値に基づいて規定する第３のトリミング手段と、
前記第２のバーンイン基準電圧の外部電源電圧に対する傾きを前記第２のトリミング値に基づいて規定する第４のトリミング手段を有することを特徴とする請求項３に記載の半導体集積回路装置。
通常動作時に正常動作を保証する外部電源電圧範囲において、所望の定電圧を基準電圧として生成する定電圧生成手段と、
あらかじめ定められた第１のトリミング値に基づいて、テスト動作時に外部電源電圧に依存して上昇する第１のバーンイン基準電圧を第１のテストモード信号に応じて生成し、あらかじめ定められた第２のトリミング値に基づいて、テスト動作時に外部電源電圧に対する依存性が前記第１のバーンイン基準電圧と異なる第２のバーンイン基準電圧を第２のテストモード信号に応じて生成するバーンイン電圧生成手段と、
前記第１のテストモード信号が有効な場合には、前記基準電圧と前記第１のバーンイン基準電圧を比較し高い方の電圧を出力し、前記第２のテストモード信号が有効な場合には、前記基準電圧と前記第２のバーンイン基準電圧を比較し高い方の電圧を出力する電圧合成手段を有することを特徴とする半導体集積回路装置。