JP2010220476A - スイッチング電源回路 - Google Patents

Abstract

【課題】カウンタを利用したＤＰＷＭ制御とＤＰＦＭ制御の切り替えが可能なスイッチング電源回路を提供する。
【解決手段】スイッチング電源回路が，出力電圧と基準電圧との電圧差に基づき，第１，第２の値の間の第３の値を連続的に決定する決定部と，第３の値を平均化して，第４の値を生成する平均化部と，第１，第２の値の間で，周期的に積算するカウンタ及び第１，第２のスイッチング素子を交互に切り替えて駆動する駆動部を備え、第３の値が第１の基準値を超えている場合又は第４の値が第２の基準値を超えている場合に、パルス幅変調モードで第１，第２のスイッチング素子を切換えるＰＷＭ制御部と，第３の値が第１の基準値以下で、かつ、第４の値が第２の基準値以下である場合にカウンタの積算を停止させて、パルス周波数変調モードで第１，第２のスイッチング素子を切換えるＰＦＭ制御部と，を具備する。
【選択図】図１

Description

本発明は，スイッチング電源回路に関する。

ＤＣ−ＤＣコンバータ等のスイッチング電源回路は，スイッチング素子を制御することで，電源電圧から所望の電圧を生成する。このとき，スイッチング素子はＤＰＷＭ(Digital Pulse Width Modulation)で制御される場合が多い。ＤＰＷＭ制御には，カウンタが利用される（例えば、特許文献１参照）。回路構成が簡易で，比較的安価にDPWM制御を実現できるためである。

しかし，ＤＰＷＭ制御のＤＣ−ＤＣコンバータは，重負荷時には効率が良いが，軽負荷時には効率が悪くなる。これに対して，ＤＰＦＭ(Digital Pulse Frequency Modulation)制御のＤＣ−ＤＣコンバータは，軽負荷時には効率が良く，重負荷時には効率が低下する。このため，ＤＰＷＭ制御とＤＰＦＭ制御を切り替え可能であることが，望ましい。 ところで，ＤＰＷＭ制御にカウンタ方式を用いた場合，カウンタの全ビットが０から１になるまでの時間でスイッチング周波数が決まる。このため，カウンタを用いた場合に，スイッチング周波数を変えること，即ち，ＤＰＷＭ制御とＤＰＦＭ制御とを両立することは困難である。

特開２００４−３０４８７２号公報

本発明は，カウンタを利用したＤＰＷＭ制御とＤＰＦＭ制御の切り替えが可能なスイッチング電源回路を提供することを目的とする。

本発明の一態様に係るスイッチング電源回路は，出力電圧と基準電圧との電圧差に基づき，第１，第２の値の間の第３の値を連続的に決定する決定部と，第３の値を平均化して，第４の値を生成する平均化部と，第１，第２の値の間で，周期的に積算するカウンタ及び第１，第２のスイッチング素子を交互に切り替えて駆動する駆動部を備え、第３の値が第１の基準値を超えている場合又は第４の値が第２の基準値を超えている場合に、パルス幅変調モードで第１，第２のスイッチング素子を切換えるＰＷＭ制御部と，第３の値が第１の基準値以下で、かつ、第４の値が第２の基準値以下である場合にカウンタの積算を停止させて、パルス周波数変調モードで第１，第２のスイッチング素子を切換えるＰＦＭ制御部と，を具備することを特徴とする。

本発明によれば，カウンタを利用したＤＰＷＭ制御とＤＰＦＭ制御の切り替えが可能なスイッチング電源回路を提供できる。

本発明の第１実施形態に係るＤＣ−ＤＣコンバータを表す回路図である。 補償器の構成例を表すブロック図である。 第１実施形態に係るＤＣ−ＤＣコンバータの動作手順を表すフロー図である。 ＤＰＷＭ制御時の動作波形図である。 ＤＰＦＭ制御時の動作波形図である。 本発明の第２実施形態に係るＤＣ−ＤＣコンバータを表す回路図である。 第２実施形態に係るＤＣ−ＤＣコンバータの動作手順の一例を表すフロー図である。 図７の動作時での動作状態の遷移を表す模式図である。 第２実施形態に係るＤＣ−ＤＣコンバータの動作手順の他の例を表すフロー図である。 図９の動作時での動作状態の遷移を表す模式図である。 第２実施形態に係るＤＣ−ＤＣコンバータの動作手順の他の例を表すフロー図である。 図９の動作時での動作状態の遷移を表す模式図である。 ＤＰＦＭ制御時の動作波形図である。 本発明の第３実施形態に係るＤＣ−ＤＣコンバータを表す回路図である。 第３実施形態に係るＤＣ−ＤＣコンバータの動作手順を表すフロー図である。 本発明の第４実施形態に係るＤＣ−ＤＣコンバータを表す回路図である。 第４実施形態に係るＤＣ−ＤＣコンバータの動作手順を表すフロー図である。 ＤＰＦＭ制御時の動作波形図である。 本発明の第５実施形態に係るＤＣ−ＤＣコンバータを表す回路図である。

以下，図面を参照して，本発明の実施の形態を詳細に説明する。
（第１の実施の形態）
図１は本発明の第１実施形態に係るＤＣ−ＤＣコンバータ(buck converter)１００を示す回路図である。
ＤＣ−ＤＣコンバータ１００は，直流の入力電圧Ｖｉｎを直流の出力電圧Ｖｏに変換する電源回路である。この出力電圧Ｖｏは負荷Ｒの駆動に用いられる。この負荷Ｒは，例えば，コンピュータ等の電子機器，あるいはその構成要素（一例として，ＣＰＵ，ＤＳＰ）であり，回路上は抵抗として表現されている。
ここで，出力電圧Ｖｏ（ｔ）は，基準信号Ｖｒｅｆに基づいて制御される。即ち，低電力の基準信号Ｖｒｅｆによって，大電力の出力電圧Ｖｏを制御し，負荷Ｒに印加する。
後述するように，ＤＣ−ＤＣコンバータ１００は，ＤＰＷＭ制御とＤＰＦＭ制御を負荷の大小で切り替える。

ＤＣ−ＤＣコンバータ１００は，ＦＥＴ（Field Effect Transistor）１１１，１１２，平滑回路１２０，制御信号生成部１３０，ＤＰＷＭ(Digital Pulse Width Modulation)コントローラ１４０，ＡＮＤ演算器１５０，ＬＰＦ（Low Pass Filter）１７０，ＤＰＦＭ(Digital Pulse Frequency Modulation)コントローラ（Controller）１８０を備える。
これらの構成要素は適宜に集積化できる。例えば，制御信号生成部１３０，ＤＰＷＭコントローラ１４０，ＡＮＤ演算器１５０，ＬＰＦ１７０，ＤＰＦＭコントローラ１８０を集積回路で一体的に構成できる。

ＦＥＴ（Field Effect Transistor）１１１，１１２は，入力電圧Ｖｉｎに互いに直列に接続されるスイッチング素子である。ＦＥＴ１１１，１１２は，入力電圧Ｖｉｎの電源に対する位置関係に基づき，高電圧側（High-side），低電圧側（Low-side）に区分される。

高電圧側のＦＥＴ１１１がＯＮ状態で低電圧側のＦＥＴ１１２がＯＦＦ状態の場合，入力電圧Ｖｉｎの電源から平滑回路１２０に電流が流入する。一方，高電圧側のＦＥＴ１１１がＯＦＦ状態で低電圧側のＦＥＴ１１２がＯＮ状態の場合，平滑回路１２０からグランドに電流が流出する。即ち，ＦＥＴ１１１，１１２のＯＮ／ＯＦＦ状態を切り替えることで，平滑回路１２０に流入，流出する電流を制御できる。この制御によって，出力電圧Ｖｏを調節することが可能となる。ＦＥＴ１１１，１１２は，ＤＰＷＭコントローラ１４０によって制御される。なお，この詳細は後述する。

平滑回路１２０は，コイルＬとコンデンサＣで構成され，ＦＥＴ１１１，１１２のスイッチング制御によって流入する脈流を平滑化して直流に変換する。
平滑回路１２０は，高電圧側のＦＥＴ１１１と低電圧側のＦＥＴ１１２との間に接続されている。この結果，平滑回路１２０からの出力電圧Ｖｏは，入力電圧Ｖｉｎより低くなる。即ち，ＤＣ−ＤＣコンバータ１００は，降圧形である。後述のように，ＦＥＴ１１１，１１２，コイルＬの配置を変更することで，昇圧型のＤＣ−ＤＣコンバータを構成できる。

制御信号生成部１３０は，差分器１３１，補償器（compensator）１３２を有し，ＤＰＷＭコントローラ１４０を制御するための制御信号ｄｃ（ｔ）を生成する。制御信号生成部１３０は，後述のカウンタ１４１の最小積算値と最大積算値の間の値を連続的に決定する決定部として機能する。
差分器１３１は，出力電圧Ｖｏ（ｔ）と基準電圧Ｖｒｅｆとの差分を表現する差分信号ｅ（ｔ）を生成する。この差分信号ｅ（ｔ）は，基準信号Ｖｒｅｆに対する出力電圧Ｖｏの誤差を表現することから，誤差信号と言っても良い。即ち，差分器１３１は，次の式（１）に示すように，出力電圧Ｖｏ（ｔ）と基準電圧Ｖｒｅｆの差分をＡ／Ｄ変換して差分信号ｅ（ｔ）として出力する。
ｅ（ｔ）＝Ｖｏ（ｔ）−Ｖｒｅｆ …式（１）

補償器（compensator）１３２は，差分信号ｅ（ｔ）に基づき制御信号ｄｃ（ｔ）を生成する。制御信号Ｄｃの生成には，ＰＩＤ（proportional, integral, and derivative)制御，ＰＩ（proportional and integral)制御を利用できる。
ＰＩＤ制御では，以下の式（２）に示されるように，差分信号ｅ（ｔ），その積算値（積分）Σｅ（ｔ），および差分値（微分）Δｅ（ｔ）の３つの要素によって制御信号ｄｃ（ｔ）を生成する。
ＰＩ制御では，以下の式（３）に示されるように，差分信号ｅ（ｔ），その積算値（積分）Σｅ（ｔ）の２つの要素によって制御信号ｄｃ（ｔ）を生成する。

ｄｃ（ｔ）＝Ａ１・ｅ（ｔ）＋Ｂ１・Σｅ（ｔ）＋Ｃ１・Δｅ（ｔ）…式（２）
ｄｃ（ｔ）＝Ａ２・ｅ（ｔ）＋Ｂ２・Σｅ（ｔ） …式（３）
Δｅ（ｔ）＝ｅ（ｔ）−ｅ（ｔ−Δｔ）
Ａ１〜Ｃ１，Ａ２，Ｂ２：定数
ｔ：時間，Δｔ：時間差（後述のクロック間隔と同じ）

一般のＰＩＤ制御，ＰＩ制御では，差分信号ｅ（ｔ）の積分，微分が用いられる。本実施形態では，クロック信号ＣＫに対応して，差分信号ｅ（ｔ）が差分器１３１から離散的に出力されることから，積分，微分に換えて，積算，差分を用いている。
なお，定数Ａ１〜Ｃ１，Ａ２，Ｂ２は，制御信号生成部１３０にテーブルとして記憶させておくことができる。

図２は，補償器１３２の構成例を表すブロック図である。ここでは，ＰＩ制御によって制御信号ｄｃ（ｔ）を生成している。この図での制御内容を次の式（４）に示す。
ｄｃ（ｔ）＝ Ｋrnd・ｅ（ｔ）
＋Ｒ1rnd・（Σｅ（ｔ）＋ΣΣｅ（ｔ）
＋Ｒ2rnd・（Σｅ（ｔ）＋Ｐrnd・ΣΣｅ（ｔ）） …式（４）
即ち，図２のブロック図には，差分信号ｅ（ｔ）の２回積算ΣΣｅ（ｔ）まで考慮したＰＩ制御が表されている。

補償器１３２で生成される制御信号ｄｃ（ｔ）は，後述するカウンタ１４１の積算範囲（最小積算値〜最大積算値）の値を表現する。この表現は直接的，間接的の何れでも差し支えない。即ち，制御信号ｄｃ（ｔ）はこの積算範囲の値自体を直接表現する必要はなく，この値への対応付けが可能であれば，表現形式は特に問題とはならない。
以下，この制御信号自体のみならず，制御信号が表す値としても，記号ｄｃ（ｔ）を用いる。後述するＤｃ（ｔ）も同様とする。

後述するように，値ｄｃ（ｔ）とカウンタ１４１の積算値Ｎｃが一致するときに，ＦＥＴ１１１，１１２のＯＮ／ＯＦＦが切り替えられる。このことは，制御信号ｄｃ（ｔ）が高電圧側のＦＥＴ１１１のＯＮ時間に対応することを意味する。また，ＤＰＷＭ制御時において，制御信号ｄｃ（ｔ）はＦＥＴ１１１，１１２の時比率（デューティ比＝高電圧側のＦＥＴ１１１のＯＮ時間／全駆動時間）に対応する。

ＤＰＷＭコントローラ１４０は，カウンタ１４１および切替制御部１４２を有し，ＤＰＷＭを制御する。
カウンタ１４１は，最小積算値（例えば，０）と最大積算値（例えば，２^ｎ−１，ｎ：自然数）の間で，信号ＣＳを繰り返し（周期的に）積算する。即ち，カウンタ１４１の積算値Ｎｃが最大積算値に達すると，積算値Ｎｃが最小積算値にリセットされ，積算が続行される。

この信号ＣＳは，ＡＮＤ演算器１５０によるクロック信号ＣＫ，エネーブル信号ＥＮのＡＮＤ演算によって生成される。エネーブル信号ＥＮがＨ状態のとき，信号ＣＳのＨ／Ｌ状態はクロック信号ＣＫのＨ／Ｌ状態と同一となる。また，エネーブル信号ＥＮがＬ状態のとき，クロック信号ＣＫのＨ／Ｌ状態に依らず，信号ＣＳのＨ／Ｌ状態は常にＬ状態となる。即ち，エネーブル信号ＥＮはカウンタ１４１によるクロック信号ＣＫの積算の開始，停止を制御する信号である。

ＡＮＤ演算器１５０は，クロック信号ＣＫ，エネーブル信号ＥＮをＡＮＤ演算することで，カウンタ１４１によるクロック信号ＣＫの積算の停止，開始を制御する。
なお，このＡＮＤ演算器１５０に換えてＯＲ演算器を用いて，カウンタ１４１によるクロック信号ＣＫの積算の停止，開始を制御することも可能である。この場合には，エネーブル信号ＥＮのＨ／Ｌを逆にする（Ｈアクティブ（High Active）とする）。具体的には，第２の実施形態で説明する。
なお，Ｈアクティブはエネーブル信号ＥＮがＨ状態のときカウンタ１４１での積算が停止することを意味する。Ｌアクティブはエネーブル信号ＥＮがＬ状態のときカウンタ１４１での積算が停止することを意味する。以下の実施形態も同様とする。

カウンタ１４１は，ＤＰＦＭコントローラ１８０からのリセット信号ＲＳによりリセットされる。即ち，リセット信号ＲＳがＨになると，カウンタ１４１の積算値Ｎｃが最小積算値にセットされ，積算が再開される。このとき，低電圧側のＦＥＴ１１２から高電圧側のＦＥＴ１１１に駆動が切り替えられる。低電圧側のＦＥＴ１１２のＯＮ時間を調整することで，ＤＰＦＭ制御が実行される。
カウンタ１４１は，積算値Ｎｃと値ｄｃ（ｔ）とが一致したときに，切り替え信号ＴＳをＤＰＦＭコントローラ１８０に出力する。ＤＰＦＭコントローラ１８０での制御に用いるためである。

切替制御部１４２は，カウンタ１４１の積算値Ｎｃおよび制御信号ｄｃによって，ＦＥＴ１１１，１１２の動作の切り替えを制御する。即ち，切替制御部１４２は，第１，第２のスイッチング素子を交互に切り替えて駆動する駆動部として機能する。
切替制御部１４２は，カウンタ１４１の積算値Ｎｃが値ｄｃより小さいとき，高電圧側のＦＥＴ１１１をＯＮ状態とし，低電圧側のＦＥＴ１１２をＯＦＦ状態とする。このとき，平滑回路１２０に入力電圧Ｖｉｎが印加される。
切替制御部１４２は，カウンタ１４１の積算値Ｎｃが値ｄｃ以上のとき，高電圧側のＦＥＴ１１１をＯＦＦ状態とし，低電圧側のＦＥＴ１１２をＯＮ状態とする。このとき，平滑回路１２０がグランドに接続される。

ＬＰＦ（Low Pass Filter）１７０は，カットオフ周波数ｆｃを有し，制御信号ｄｃ（ｔ）の低周波成分を通過させるフィルタである。ＬＰＦ１７０を通過することで，制御信号ｄｃが制御信号Ｄｃに変換される。言い換えると，ＬＰＦ１７０は，制御信号ｄｃ（ｔ）から高周波成分を除去することで，平均化（平滑化）された制御信号Ｄｃ（ｔ）を生成する。ＬＰＦ１７０は，第３の値を平均化して，第４の値を生成する平均化部として機能する。

ＤＰＦＭコントローラ１８０は，制御信号ｄｃ（ｔ），Ｄｃ（ｔ），差分信号ｅ（ｔ），切り替え信号ＴＳ，クロック信号ＣＫに基づいて，リセット信号ＲＳ，エネーブル信号ＥＮを生成する。なお，制御信号ｄｃ（ｔ），Ｄｃ（ｔ）の何れか一方のみを用いることも可能である。
既述のように，リセット信号ＲＳは，カウンタ１４１をリセットすることで，低電圧側のＦＥＴ１１２のＯＮ時間を調整するための信号である。この結果，ＤＰＦＭ制御が実行される。
ＤＰＦＭコントローラ１８０は，カウンタ１４１の積算値を最小積算値にリセットする制御部，カウンタ１４１の積算を停止させる積算停止部，およびカウンタ１４１の積算を再開させる積算再開部として機能する。
既述のように，エネーブル信号ＥＮは，カウンタ１４１によるクロック信号ＣＫの積算の実行，停止を制御する信号である。カウンタ１４１を停止することで，カウンタ１４１での消費電力が低減される。
リセット信号ＲＳ，エネーブル信号ＥＮの生成の詳細は後述する。

（ＤＣ−ＤＣコンバータ１００の動作）
図３は，ＤＣ−ＤＣコンバータ１００，特にＤＰＦＭコントローラ１８０の動作手順を表すフロー図である。また，図４，図５はそれぞれＤＰＷＭ制御，ＤＰＦＭ制御時の動作波形図である。
（１）値ｄｃ（ｔ），Ｄｃ（ｔ）に基づく条件判断（ステップＳ１１，Ｓ１２）
ＤＰＦＭコントローラ１８０は，値ｄｃ（ｔ），Ｄｃ（ｔ）それぞれが基準値ｄｍｉｎ，Ｄｍｉｎ以下であるとの条件を満たすか否かを判断する。重負荷，軽負荷に応じて，ＤＰＷＭ制御，ＤＰＦＭ制御を切り替えるためである。

（２）条件を満たさない場合（ＤＰＷＭモード）
ステップＳ１１，Ｓ１２何れかの条件を満たさない場合，ＤＣ−ＤＣコンバータ１００はＤＰＷＭ制御状態（ＤＰＷＭモード）となる（ステップＳ１３）。この状態では，エネーブル信号ＥＮは常時Ｈ状態であり，リセット信号ＲＳは常時Ｌ状態である。
図４に示すように，カウンタ１４１がクロック信号ＣＫを積算し，最小積算値Ｎｃｍｉｎ（０）と最大積算値Ｎｃｍａｘ（２^ｎ−１）の間で積算値Ｎｃが周期的に変化する。

カウンタ１４１の積算値Ｎｃと値ｄｃの大小関係に基づいて，切替制御部１４２がＦＥＴ１１１，１１２のＯＮ／ＯＦＦ状態を制御する。即ち，カウンタ１４１の積算値Ｎｃが値ｄｃより小さいときは，高電圧側のＦＥＴ１１１がＯＮ状態となる。カウンタ１４１の積算値Ｎｃが値ｄｃ以上のときは，低電圧側のＦＥＴ１１２がＯＮ状態となる。

このように，ＦＥＴ１１１，１１２が交互にＯＮ状態となる。ＦＥＴ１１１，１１２それぞれのＯＮ周期Ｔｓ１１，Ｔｓ１２，全周期Ｔｓ１は次の式（１１）で定まる。
Ｔｓ１１＝（ｄｃ−Ｎｃｍｉｎ）・Δｔ＝ｄｃ・Δｔ
Ｔｓ１２＝（Ｎｃｍａｘ−ｄｃ＋１）・Δｔ＝（２^ｎ−ｄｃ）・Δｔ
Ｔｓ１ ＝（Ｎｃｍａｘ−Ｎｃｍｉｎ）・Δｔ＝２^ｎ・Δｔ …（１１）
Δｔ： クロック間隔（Δｔ＝１／ｆｔ（クロック周波数））

また，時比率（デューティ比）Ｒｄは，値ｄｃより，次の式（１２）で定まる。
Ｒｄ＝Ｔｓ１１／Ｔｓ１
＝ｄｃ／２^ｎ …（１２）

以上のように，ＤＰＷＭモードでは，周期Ｔｓ１が一定であり，時比率Ｒｄが制御信号ｄｃ（ｔ）によって制御される。

（３）条件を満たす場合（ＤＰＦＭモード）
ステップＳ１１，Ｓ１２双方の条件を満たす場合，ＤＣ−ＤＣコンバータ１００はＤＰＦＭ制御状態（ＤＰＦＭモード）となる（ステップＳ１４，Ｓ１５）。
１）ＤＰＦＭモードでも，切替制御部１４２がＦＥＴ１１１，１１２のＯＮ／ＯＦＦ状態を制御する。即ち，カウンタ１４１の積算値Ｎｃが値ｄｃより小さいときは，高電圧側のＦＥＴ１１１がＯＮ状態となる。カウンタ１４１の積算値Ｎｃが値ｄｃ以上のときは，低電圧側のＦＥＴ１１２がＯＮ状態となる。
即ち，ＤＰＦＭモードでのＦＥＴ１１１のＯＮ周期Ｔｓ２１は，ＤＰＷＭモードでのＦＥＴ１１１のＯＮ周期Ｔｓ１１に等しい。
Ｔｓ２１＝Ｔｓ１１ …（１３）

２）ＤＰＦＭモードの場合，カウンタ１４１の積算値Ｎｃが値ｄｃに等しいときに，カウンタ１４１での積算が停止される（ステップＳ１４）。カウンタ１４１での電力の消費を低減するためである。即ち，エネーブル信号ＥＮをＬ状態にすることで，クロック信号ＣＫの如何に依らず，カウンタ１４１に入力される信号ＣＳが常時Ｌ状態となる。カウンタ１４１の積算値Ｎｃが値ｄｃに等しいことは，切り替え信号ＴＳにより判断できる。
このとき，切替制御部１４２によって，低電圧側のＦＥＴ１１２がＯＮ状態となる。カウンタ１４１の積算が停止されても，この状態はそのまま継続する。

３）差分ｅ（ｔ）が基準値ｅｍｉｎ以上か否かが判断される（ステップＳ１５）。ＦＥＴ１１１，１１２の切り替え時期を決定するためである。
・差分ｅ（ｔ）が基準値ｅｍｉｎ以下の場合，低電圧側のＦＥＴ１１２のＯＮ状態が継続する（ステップＳ１４）。差分信号ｅ（ｔ）が大きいことは，平滑回路１２０への電力の供給過剰を意味するからである。

・差分ｅ（ｔ）が基準値ｅｍｉｎより大きい場合，カウンタ１４１がリセットされると共に，積算が再開される（ステップＳ１６）。即ち，リセット信号ＲＳが１クロックだけＨ状態となる（リセットパルスの生成）。また，これと共に，エネーブル信号ＥＮがＨ状態に設定される。なお，リセットパルスの生成にクロック信号ＣＫが用いられる。

カウンタ１４１の積算値Ｎｃが最小積算値にリセットされる結果，原則として，切替制御部１４２がＦＥＴ１１１側をＯＮ状態にする（カウンタ１４１の最小積算値と制御信号ｄｃの表現値とが等しい場合を除く）。これは，ＤＰＦＭモードの１周期Ｔｓ２の終了を意味する。即ち，ＦＥＴ１１２側のＯＮ状態が続く時間Ｔ２２は，カウンタ１４１の積算値が値ｄｃに等しくなってから，差分ｅ（ｔ）が基準値ｅｍｉｎより小さくなるまでの時間である。

このＤＰＦＭ制御時の低電圧側ＯＮ周期Ｔｓ２２は，カウンタ１４１の積算に直接影響されない。このため，この時間Ｔｓ２ｌはＤＰＷＭ制御時の低電圧側時間Ｔｓ１ｌから変化する。時間Ｔｓ２２と時間Ｔｓ１２の差がスイッチング時間差ΔＴｓである。
Ｔｓ２２＝Ｔｓ１２＋ΔＴｓ２
Ｔｓ２ ＝Ｔｓ１＋ΔＴｓ２ …（１４）

その後，カウンタ１４１によるクロック信号ＣＫの積算が再開され，ステップＳ１１に戻って，ＤＰＷＭモード，ＤＰＦＭモードの何れで動作するかが判断される。

以上のように，ＤＣ−ＤＣコンバータ１００では，ＤＰＷＭ制御，ＤＰＦＭ制御の何れにおいてもカウンタ１４１を用いている。この結果，比較的簡単な回路構成で，ＤＰＷＭ制御，ＤＰＦＭ制御を切り替え，ＤＣ−ＤＣコンバータ１００の効率の向上が可能となる。
また，ＤＣ−ＤＣコンバータ１００ではＤＰＦＭ制御時にスイッチング時間差ΔＴｓ，ひいてはスイッチング周期Ｔｓを変化できる。
また，ＤＣ−ＤＣコンバータ１００ではＤＰＦＭ制御時にカウンタ１４１が停止している期間があるため，その分消費電力を抑えられる。

（第２の実施の形態）
図６は本発明の第２実施形態に係るＤＣ−ＤＣコンバータ(buck converter)２００を示す回路図である。
ＤＣ−ＤＣコンバータ２００は，ＦＥＴ（Field Effect Transistor）１１１，１１２，平滑回路１２０，制御信号生成部１３０，ＤＰＷＭ(Digital Pulse Width Modulation)コントローラ２４０，ＯＲ演算器２５０，ＬＰＦ（Low Pass Filter）１７０，ＤＰＦＭ(Digital Pulse Frequency Modulation)コントローラ２８０を備える。

ＤＰＦＭコントローラ２８０は，制御信号ｄｃ（ｔ），Ｄｃ（ｔ），切り替え信号ＴＳ，クロック信号ＣＫに基づいて，リセット信号ＲＳ，エネーブル信号ＥＮを生成する。なお，この詳細は後述する。

（ＤＣ−ＤＣコンバータ２００の動作）
図７は，ＤＣ−ＤＣコンバータ２００，特にＤＰＦＭコントローラ２８０の動作手順を表すフロー図である。また，図８は，図７のフロー図の動作状態の遷移を表す模式図である。
図７のフロー図は，第１の実施形態でのステップＳ１５に換えてステップＳ２５，Ｓ２６が配置されている点が異なる。即ち，ＤＰＦＭ制御からＤＰＷＭ制御に切り替える判断基準が異なる。

図８は，制御信号ｄｃ（ｔ）とＤＰＷＭ／ＤＰＦＭモード間の遷移との関係を表す。ここでは，判り易いように，制御信号Ｄｃ（ｔ）による制御は記載を省略している。
ＤＰＷＭモードからＤＰＦＭモードへの遷移は値ｄｃ（ｔ）が基準値ｄｍｉｎより小さくなったときに生じる（ステップＳ２１）。一方，ＤＰＦＭモードからＤＰＷＭモードへの遷移は値ｄｃが基準値ｄｍａｘ以上のときに生じる（ステップＳ２５）。即ち，ＤＰＷＭモードからＤＰＦＭモードへの遷移時の基準値ｄｍｉｎと，ＤＰＦＭモードからＤＰＷＭモードへの遷移時の基準値ｄｍａｘとが異なる（ｄｍａｘ＞ｄｍｉｎ）。基準値ｄｍａｘ，ｄｍｉｎの間は，その前のモードがそのまま維持されている（一種の不感帯）。

図９は，ＤＣ−ＤＣコンバータ２００，特にＤＰＦＭコントローラ２８０の動作手順の他の例を表すフロー図である。図１０は，図９のフロー図の動作状態の遷移を表す模式図である。
ここでは，制御信号ｄｃ（ｔ），Ｄｃ（ｔ）の基準値ｄｔｈ，Ｄｔｈはそれぞれ単一である。
但し，基準値が単一だと，ＤＰＷＭ／ＤＰＦＭモード間での遷移が煩雑に起こり，ＤＣ−ＤＣコンバータ２００の動作が不安定になるおそれがある。遷移の方向によって基準値ｄｍａｘ，ｄｍｉｎを異ならせることで，ＤＰＷＭ／ＤＰＦＭモード間での過剰な遷移を防止し，ＤＣ−ＤＣコンバータ２００の動作の不安定化防止を図ることができる。

ここで，遷移の方向によって基準値を異ならせることは，図７と異なる動作手順によっても可能である。
図１１は，ＤＣ−ＤＣコンバータ２００，特にＤＰＦＭコントローラ２８０の動作手順の他の例を表すフロー図である。図１２は，図１０のフロー図の動作状態の遷移を表す模式図である。この例では，基準値ｄｍａｘ，基準値ｄｍｉｎの間が不感帯ではない。しかし，この動作手順でも，ＤＰＷＭ／ＤＰＦＭモード間での過剰な遷移を防止し，ＤＣ−ＤＣコンバータ２００の動作の不安定化を図ることができる。

図１３は，ＤＰＦＭ制御時の動作波形図である。なお，ＤＰＷＭ制御時の動作波形は第１の実施形態と同様なので省略する。
図１３の動作波形では，第１の実施形態とエネーブル信号ＥＮのＨ／Ｌが逆になっている。即ち，本実施形態のエネーブル信号ＥＮは，Ｌ状態でクロック信号ＣＫの積算を実行し，Ｈ状態でクロック信号ＣＫの積算を停止するＨアクティブ（High Active）である。これは，クロック信号ＣＫの積算の制御にＯＲ演算器２５０を用いていることと対応する。エネーブル信号ＥＮがＨ状態のとき，クロック信号ＣＫの状態の如何によらず，信号ＣＳを常時Ｈ状態となる。カウンタ２４１での積算は入力する信号ＣＳのパルスの立ち上がりで動作することから（エッジ動作），信号ＣＳを常時Ｈ状態にすることで，カウンタ２
４１での積算が停止される。

図１３の動作波形では，リセット信号ＲＳがＨ状態からＬ状態になることで，カウンタ２４１の積算値Ｎｃが最小積算値にセットされ，積算が再開される。即ち，本実施形態でのリセット信号ＲＳはＨアクティブ（High Active）である。このように，リセット信号ＲＳは，Ｈアクティブ（High Active），Ｌアクティブ（Low Active）のどちらでもよい。

以上の点を除き，本実施形態に係るＤＰＦＭ制御時の動作波形は第１の実施形態の動作波形と同様である。
なお，このＯＲ演算器２５０に換えてＡＮＤ演算器を用いて，カウンタによるクロック信号ＣＫの積算の停止，開始を制御することも可能である。この場合には，エネーブル信号ＥＮのＨ／Ｌを逆にして，第１の実施形態と同様にＬアクティブ（low Active）とする。
以上から判るように，図１１の動作波形と図４の動作波形は互いに入れ替え可能である。
上記の点を除き，本実施形態は第１の実施形態と同様なので，その他の説明を省略する。

（第３の実施の形態）
図１４は本発明の第３実施形態に係るＤＣ−ＤＣコンバータ(buck onverter)３００を示す回路図である。
ＤＣ−ＤＣコンバータ３００は，ＦＥＴ（Field Effect Transistor）１１１，１１２，平滑回路１２０，制御信号生成部１３０，ＤＰＷＭ(Digital Pulse Width Modulation)コントローラ１４０，ＡＮＤ演算器１５０，ＬＰＦ（Low Pass Filter）１７０，ＤＰＦＭ(Digital Pulse Frequency Modulation)コントローラ３８０，電圧検知器３９０を備える。

ＤＰＦＭコントローラ３８０は，制御信号ｄｃ（ｔ），Ｄｃ（ｔ），切り替え信号ＴＳ，クロック信号ＣＫに基づいて，リセット信号ＲＳ，エネーブル信号ＥＮを生成する。また，入力電圧Ｖｉｎに基づいて，基準値ｄｍａｘ,ｄｍｉｎ，Ｄｍａｘ，Ｄｍｉｎを決定する。即ち，ＤＰＦＭコントローラ３８０は，第１，第２，第３，第４の基準値を決定する基準決定部として機能する。なお，この詳細は後述する。
電圧検知器３９０は，入力電圧ＶｉｎをＡ／Ｄ変換してＤＰＦＭコントローラ３８０に出力する。

（ＤＣ−ＤＣコンバータ３００の動作）
図１５は，ＤＣ−ＤＣコンバータ３００，特にＤＰＦＭコントローラ３８０の動作手順を表すフロー図である。
図１５のフロー図は，第２の実施形態に対して，ステップＳ３１が追加されている点が異なる。入力電圧Ｖｉｎの変動に対応するためである。
入力電圧Ｖｉｎが変動すると，値ｄｃが変化する。例えば，入力電圧Ｖｉｎが定格より低くなると，高電圧側のＦＥＴ１１１がＯＮになる時間が長くなる。従い，値ｄｃは大きくなる。このため，入力電圧Ｖｉｎの変動に対応して，基準値ｄｍａｘ，ｄｍｉｎ，Ｄｍａｘ，Ｄｍｉｎを調節することが好ましい。
入力電圧Ｖｉｎの値に対応する基準値ｄｍａｘ，ｄｍｉｎ，Ｄｍａｘ，Ｄｍｉｎをテーブルに記憶させておく。ＤＰＦＭコントローラ３８０は，このテーブルを参照して，電圧検知器３９０が検知した入力電圧Ｖｉｎに対応する基準値ｄｍａｘ，ｄｍｉｎ，Ｄｍａｘ，Ｄｍｉｎを決定する。
この点を除いて，本実施形態は第２の実施形態と同様なので，詳細な説明を省略する。

（第４の実施の形態）
図１６は本発明の第４実施形態に係るＤＣ−ＤＣコンバータ(buck converter)４００を示す回路図である。
ＤＣ−ＤＣコンバータ４００は，ＦＥＴ（Field Effect Transistor）１１１，１１２，平滑回路１２０，制御信号生成部１３０，ＤＰＷＭ(Digital Pulse Width Modulation)コントローラ１４０，ＡＮＤ演算器３５０，ＤＰＦＭ(Digital Pulse Frequency Modulation)コントローラ４８０，電流検知器４９０を備える。

ＤＰＦＭコントローラ４８０は，電流I_low，切り替え信号ＴＳ，クロック信号ＣＫに基づいて，リセット信号ＲＳ，エネーブル信号ＥＮを生成する。なお，この詳細は後述する。
電流検知器４９０は，検知器本体４９１およびＡ／Ｄ変換器４９２を備える。
検知器本体４９１は，低電圧側のＦＥＴ１１２を通過する電流I_lowを検知する。Ａ／Ｄ変換器４９２は，検知器本体４９１で検知された電流I_lowをＡ／Ｄ変換してＤＰＦＭコントローラ４８０に出力する。

（ＤＣ−ＤＣコンバータ４００の動作）
図１７は，ＤＣ−ＤＣコンバータ４００，特にＤＰＦＭコントローラ４８０の動作手順を表すフロー図である。また，図１８は，ＤＰＦＭ制御時の動作波形図である。
ここで，図１６は，ＦＥＴ１１２での電流I_lowと，負荷Ｒでの電流ＩＬとを表している。ＦＥＴ１１２での電流I_lowはＦＥＴ１１２のＯＮ状態時にのみ流れ，ＦＥＴ１１２のＯＦＦ状態時には流れない。ＦＥＴ１１１での電流I_highはＦＥＴ１１１のＯＮ状態時にのみ流れ，ＦＥＴ１１１のＯＦＦ状態時には流れない。
また，負荷Ｒでの電流ＩＬは電流I_high，I_lowの総和になる。ＦＥＴ１１１のＯＮ状態では電流ＩＬは電流I_highに等しく，ＦＥＴ１１２のＯＮ状態では電流ＩＬは電流I_lowに等しい。

（１）検知器本体４９１で検知された電流I_lowが基準値Ithと等しいか否かを判断する（ステップＳ４１）。
１）電流I_lowが基準値Ithと等しくなければ，ＤＣ−ＤＣコンバータ１００はＤＰＷＭモードで動作する（ステップＳ４２，図１６の時刻ｔ５より前）。

制御信号生成部１３０によって，ＦＥＴ１１１，１１２が交互にＯＮ，ＯＦＦする。このＯＮ／ＯＦＦに伴って電流ＩＬが変動する。ＦＥＴ１１１がＯＮ状態のとき電流ＩＬが
増加する。ＦＥＴ１１２がＯＮ状態のとき電流ＩＬが減少する（このとき，ＩＬ＝I_low）。
電流I_lowが変化しても基準値Ithと等しくなければ，ＤＰＷＭモードは保持される。後述するように，電流I_lowが基準値Ithより小さくならないように制御されるので，この場合，電流I_lowは基準値Ithより大きい。
基準値Ithは固定値とすることができる。また，入力電圧Ｖｉｎと基準値Ithの対応関係を表すテーブルを用意しておいてもよい。この場合，入力電圧Ｖｉｎを検知し，このテーブルを参照することで，基準値Ithを決定する。

２）電流I_lowが基準値Ithに等しくなると，カウンタ１４１はリセットされ，積算が再開される（ステップＳ４３，図１６の時刻ｔ５）。
時刻ｔ５の直前では，ＦＥＴ１１２がＯＮ状態である。ＦＥＴ１１１がＯＮ状態のときには，電流I_lowが０であることから，電流I_lowが基準値Ithに等しくなることはない（基準値Ithは，０より大きい値が設定される）。

カウンタ１４１がリセットされることで，ＦＥＴ１１１がＯＮ状態となる（高電圧側（High-side）：ＯＮ，低電圧側（Low-side））：ＯＦＦ）。ＰＷＭ制御時でＦＥＴ１１２がＯＮ状態になる時刻ｔ２より時間ΔＴｓ前にＦＥＴ１１２がＯＮ状態になったとしている。この場合，ＦＥＴ１１１，１１２のＯＮ／ＯＦＦの周期Ｔｓを時間ΔＴｓ４短くなっている。

（２）カウンタ１４１の積算値Ｎｃが制御信号ｄｃの表現値Ｎｄｃに等しくなった時点で，カウンタ１４１の積算を停止する（ステップＳ４４，時刻ｔ７）。
エネーブル信号ＮＥをＬ状態にすることで，カウンタ１４１の積算が停止され，消費電力の低減が図られる。
このとき，制御信号生成部１３０によって，低電圧側のＦＥＴ１１２がＯＮ状態となる。
その後，電流I_lowが基準値Ithに等しくなった時点で，ＦＥＴ１１１がＯＮ状態となる（ステップＳ４１，Ｓ４２，時刻ｔ８）。

（第５の実施の形態）
図１９は本発明の第５実施形態に係るＤＣ−ＤＣコンバータ５００を示す回路図である。
ＤＣ−ＤＣコンバータ５００は，ＦＥＴ１１１，１１２，平滑回路１２０，制御信号生成部５３０，ＤＰＷＭコントローラ１４０，ＡＮＤ演算器１５０，ＬＰＦ１７０，ＤＰＦＭコントローラ１８０を備える。

制御信号生成部５３０は，差分器５３１，補償器５３２，パラメータテーブル５３３を有し，制御信号ｄｃ（ｔ）を生成する。
差分器５３１は，基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ５いずれかと出力電圧Ｖｏ（ｔ）との差分を表現する差分信号ｅ（ｔ）を生成する。即ち，基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ５の選択が可能であり，選択された基準電圧に対応するように出力電圧Ｖｏが制御される。

なお，基準電圧の選択は，ハードウェア，ソフトウェアの何れでも実現可能である。例えば，基準電圧を切り替えるスイッチをＤＣ−ＤＣコンバータ５００に付加することで，ユーザによる基準電圧の選択が可能となる。

補償器５３２は，差分信号ｅ（ｔ）に基づき制御信号ｄｃ（ｔ）を生成する。このとき，差分信号ｅ（ｔ）に基づき制御パラメータ（例えば，式（２），（３）の定数Ａ１〜Ｃ１，Ａ２，Ｂ２）が変更される。この変更に，パラメータテーブル５３３が用いられる。差分信号ｅ（ｔ）に応じて制御パラメータを変更することで，出力電圧Ｖｏのより精密な制御が可能となる。
パラメータテーブル５３３は，補償器５３２の制御パラメータを記憶する。例えば，差分信号ｅ（ｔ）の値（またはその範囲）と，制御パラメータとを対応して記憶する。

以上のように，本実施形態では，基準電圧の選択と制御パラメータの変更が可能となる。この点を除いて，本実施形態は第１の実施形態と同様なので，詳細な説明を省略する。
なお，本実施形態の構成は第１の実施形態以外の他の実施形態にも適用可能である。また，基準電圧の選択と制御パラメータの変更のいずれか一方のみを適用しても差し支えない。

（その他の実施形態）
本発明の実施形態は上記の実施形態に限られず拡張，変更可能であり，拡張，変更した実施形態も本発明の技術的範囲に含まれる。
上記実施形態では，降圧形ＤＣ−ＤＣコンバータ(buck converter)について説明した。これに限らず，他のＤＣ−ＤＣコンバータにおいても，本発明を同様に実施して同様の効果を得ることができる。例えば，昇圧型のＤＣ−ＤＣコンバータへの適用が考えられる。ＦＥＴ１１１とコイルＬを入れ替え，コイルＬに入力電圧Ｖｉｎを供給する。このようにすると，コイルＬはチョークコイルとして機能し，出力電圧Ｖｏとして入力電圧Ｖｉｎより高い電圧を得ることができる。
上記実施形態では，クロック信号ＣＫとエネーブル信号ＥＮとのＡＮＤ演算，ＯＲ演算によってカウンタ１４１に入力する信号ＣＳを制御している。これに換えて，カウンタ１４１自体に信号を送ってカウンタでの積算を停止，再開しても良い。

１００…ＤＣ−ＤＣコンバータ，１１１，１１２…ＦＥＴ，１２０…平滑回路，１３０
…制御信号生成部，１３１…差分器，１３２…補償器，１４０…ＤＰＷＭコントローラ，
１４１…カウンタ，１４２…切替制御部，１５０…ＡＮＤ演算器，１７０…ＬＰＦ，１８
０…ＤＰＦＭコントローラ

Claims (5)

1. 出力電圧と基準電圧との電圧差に基づき，第１，第２の値の間の第３の値を連続的に決定する決定部と，
   前記第３の値を平均化して，第４の値を生成する平均化部と，
   前記第１，第２の値の間で，周期的に積算するカウンタ及び第１，第２のスイッチング素子を交互に切り替えて駆動する駆動部を備え、前記第３の値が第１の基準値を超えている場合又は前記第４の値が第２の基準値を超えている場合に、パルス幅変調モードで前記第１，第２のスイッチング素子を切換えるＰＷＭ制御部と，
   前記第３の値が第１の基準値以下で、かつ、前記第４の値が第２の基準値以下である場合に前記カウンタの積算を停止させて、パルス周波数変調モードで前記第１，第２のスイッチング素子を切換えるＰＦＭ制御部と，
   を具備することを特徴とするスイッチング電源回路。
2. 前記ＰＦＭ制御部は、
   前記電圧差または前記第２のスイッチング素子での電流値が第３の基準値以上である場合に前記カウンタの積算をリセットすることを特徴とする請求項１記載のスイッチング電源回路。
3. 前記ＰＦＭ制御部は、
   前記第３の値が前記第１の基準値よりも大きい第４の基準値以上であり、かつ、前記第４の値が前記第２の基準値よりも大きい第５の基準値以上である場合に前記カウンタの積算をリセットすることを特徴とする請求項１記載のスイッチング電源回路。
4. 前記第１，第２のスイッチング素子は、互いに直列に接続されていることを特徴とする請求項１乃至請求項３のいずれか１項記載のスイッチング電源回路。
5. 前記第１，第２のスイッチング素子の少なくとも何れかに接続される一端と前記出力電
   圧を出力する他端とを有する平滑回路をさらに具備することを特徴とする請求項４記載のスイッチング電源回路。

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