JP2010219151A

JP2010219151A - Field effect transistor

Info

Publication number: JP2010219151A
Application number: JP2009061709A
Authority: JP
Inventors: Yoshihiro Sato; 義浩佐藤; Ko Ri; 江李; Yuuki Niiyama; 勇樹新山
Original assignee: Furukawa Electric Co Ltd
Current assignee: Furukawa Electric Co Ltd
Priority date: 2009-03-13
Filing date: 2009-03-13
Publication date: 2010-09-30
Anticipated expiration: 2029-03-13
Also published as: JP5460087B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a field effect transistor having a high withstanding voltage property. <P>SOLUTION: A field effect transistor includes: a substrate having p-type conductivity; a high-resistance layer formed on the substrate; a semiconductor operation layer formed on the high-resistance layer and which has a RESURF structure in which a p-type semiconductor layer having p-type conductivity is arranged on the substrate side; and a source electrode, a drain electrode, and a gate electrode which are formed on the semiconductor operation layer. Preferably, the RESURF structure has a RESURF layer having n-type conductivity formed on the p-type semiconductor layer. In addition, preferably, the RESURF structure has an undoped carrier scanning layer formed on the p-type semiconductor layer, and a carrier supplying layer formed on the carrier scanning layer and which has band gap energy different from that of the carrier scanning layer. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、電界効果トランジスタに関するものである。 The present invention relates to a field effect transistor.

半導体動作層上にソース電極、ドレイン電極、ゲート電極を備える横型の電界効果トランジスタ（ＦＥＴ）において、電界集中を緩和して耐圧を高めるために、ゲート−ドレイン間にリサーフ構造を有するものが開示されている（たとえば特許文献１参照）。特許文献１に開示される電界効果トランジスタは、基板上にバッファ層を介して形成された、リサーフ構造を有する半導体動作層を備えている。 A lateral field effect transistor (FET) having a source electrode, a drain electrode, and a gate electrode on a semiconductor operating layer is disclosed which has a RESURF structure between the gate and the drain in order to reduce the electric field concentration and increase the breakdown voltage. (For example, refer to Patent Document 1). The field effect transistor disclosed in Patent Document 1 includes a semiconductor operation layer having a RESURF structure formed on a substrate via a buffer layer.

そして、リサーフ構造は、ｐ−ＧａＮからなるｐ型半導体層と、ｐ型半導体層上に形成されたｎ−ＧａＮからなるリサーフ層とによって実現されている。このリサーフ構造の耐圧性は、ｐ型半導体層のｐ型キャリアとリサーフ層のｎ型キャリアとのキャリア数のバランスに依存する。 The RESURF structure is realized by a p-type semiconductor layer made of p-GaN and a RESURF layer made of n-GaN formed on the p-type semiconductor layer. The pressure resistance of this RESURF structure depends on the balance of the number of carriers of the p-type carrier of the p-type semiconductor layer and the n-type carrier of the RESURF layer.

特開２００８−２０５２２１号公報JP 2008-205221 A

しかしながら、本発明者らが上記特許文献１に開示される構造の電界効果トランジスタについて精査したところ、基板が導電性の場合、リサーフ構造におけるキャリア数のバランスを調整しても、所望の高耐圧性を得られない場合があるという問題があった。 However, the inventors have scrutinized the field effect transistor having the structure disclosed in Patent Document 1 and found that when the substrate is conductive, the desired high breakdown voltage can be achieved even if the balance of the number of carriers in the RESURF structure is adjusted. There was a problem that could not be obtained.

本発明は、上記に鑑みてなされたものであって、耐圧性が高い電界効果トランジスタを提供することを目的とする。 The present invention has been made in view of the above, and an object of the present invention is to provide a field effect transistor having high pressure resistance.

上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、ｐ型の導電型を有する基板と、前記基板上に形成された高抵抗層と、前記高抵抗層上に形成され、ｐ型の導電型を有するｐ型半導体層を前記基板側に配置したリサーフ構造を有する半導体動作層と、前記半導体動作層上に形成されたソース電極、ドレイン電極、およびゲート電極と、を備えることを特徴とする。 In order to solve the above-described problems and achieve the object, a field effect transistor according to the present invention includes a substrate having a p-type conductivity, a high-resistance layer formed on the substrate, and the high-resistance layer. A semiconductor operation layer having a RESURF structure in which a p-type semiconductor layer having a p-type conductivity is disposed on the substrate side, and a source electrode, a drain electrode, and a gate electrode formed on the semiconductor operation layer, It is characterized by providing.

また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層は、前記ｐ型半導体層上に形成されたｎ型の導電型を有するリサーフ層を備え、前記ｐ型半導体層と前記リサーフ層とが、前記リサーフ構造を形成していることを特徴とする。 The field effect transistor according to the present invention is the field effect transistor according to the above invention, wherein the semiconductor operation layer includes a resurf layer having an n-type conductivity type formed on the p-type semiconductor layer, The RESURF layer forms the RESURF structure.

また、本発明に係る電界効果トランジスタは、上記の発明において、前記半導体動作層は、前記ｐ型半導体層上に形成されたアンドープのキャリア走行層と、前記キャリア走行層上に形成され該キャリア走行層とはバンドギャップエネルギーが異なるキャリア供給層とを備え、前記ｐ型半導体層と前記キャリア走行層とが、前記リサーフ構造を形成していることを特徴とする。 The field effect transistor according to the present invention is the field effect transistor according to the above invention, wherein the semiconductor operation layer is formed on the p-type semiconductor layer and an undoped carrier traveling layer is formed on the carrier traveling layer. The layer includes a carrier supply layer having a different band gap energy, and the p-type semiconductor layer and the carrier traveling layer form the RESURF structure.

また、本発明に係る電界効果トランジスタは、上記の発明において、前記高抵抗層と前記半導体動作層とが窒化物系化合物半導体からなることを特徴とする。 The field effect transistor according to the present invention is characterized in that, in the above invention, the high resistance layer and the semiconductor operation layer are made of a nitride compound semiconductor.

また、本発明に係る電界効果トランジスタは、上記の発明において、前記高抵抗層がシリコン酸化膜からなり、前記半導体動作層がシリコン系半導体からなることを特徴とする。 In the field effect transistor according to the present invention as set forth in the invention described above, the high resistance layer is made of a silicon oxide film, and the semiconductor operation layer is made of a silicon-based semiconductor.

また、本発明に係る電界効果トランジスタは、上記の発明において、前記基板はキャリア濃度が１×１０^１２〜１×１０^１６ｃｍ^−３であるシリコンからなり、前記ｐ型半導体層は厚さが６００ｎｍでありキャリア濃度が１×１０^１６ｃｍ^−３であるＧａＮからなり、前記リサーフ層はシートキャリア濃度が１×１０^１２〜２．５×１０^１２ｃｍ^−２であるＧａＮからなることを特徴とする。 In the field effect transistor according to the present invention, in the above invention, the substrate is made of silicon having a carrier concentration of 1 × 10 ¹² to 1 × 10 ¹⁶ cm ⁻³ , and the p-type semiconductor layer has a thickness of 600 nm. by and consists GaN carrier concentration of 1 × ¹⁰ 16 ^{cm -3,} the RESURF layer is characterized in that the sheet carrier concentration of GaN is ^{^{1 × 10 12 ~2.5 × 10 12}} cm -2 .

本発明によれば、ゲート−ドレイン間における局所的な電界集中が効果的に緩和されるので、耐圧性が高い電界効果トランジスタを実現できるという効果を奏する。 According to the present invention, since the local electric field concentration between the gate and the drain is effectively alleviated, there is an effect that a field effect transistor having high withstand voltage can be realized.

図１は、実施の形態１に係る電界効果トランジスタの模式的な断面図である。FIG. 1 is a schematic cross-sectional view of the field effect transistor according to the first embodiment. 図２は、ｎ型基板を用いた電界効果トランジスタの電界分布を、電気力線を用いて示す図である。FIG. 2 is a diagram showing the electric field distribution of a field effect transistor using an n-type substrate, using electric lines of force. 図３は、図１に示す電界効果トランジスタの電界分布を、電気力線を用いて示す図である。FIG. 3 is a diagram showing the electric field distribution of the field effect transistor shown in FIG. 1 using lines of electric force. 図４は、実施の形態２に係る電界効果トランジスタの模式的な断面図である。FIG. 4 is a schematic cross-sectional view of the field effect transistor according to the second embodiment. 図５は、基板のキャリア濃度と破壊電圧との関係を示す図である。FIG. 5 is a diagram showing the relationship between the carrier concentration of the substrate and the breakdown voltage. 図６は、リサーフ層のキャリア濃度と破壊電圧との関係を示す図である。FIG. 6 is a diagram showing the relationship between the carrier concentration of the RESURF layer and the breakdown voltage. 図７は、実施の形態３に係る電界効果トランジスタの模式的な断面図である。FIG. 7 is a schematic cross-sectional view of the field effect transistor according to the third embodiment.

以下に、図面を参照して本発明に係る電界効果トランジスタの実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。なお、各図面において、同一の構成要素には適宜同一の符号を付している。 Embodiments of a field effect transistor according to the present invention will be described below in detail with reference to the drawings. Note that the present invention is not limited to the embodiments. In the drawings, the same constituent elements are denoted by the same reference numerals as appropriate.

（実施の形態１）
図１は、本発明の実施の形態１に係る電界効果トランジスタの模式的な断面図である。この電界効果トランジスタ１００は、ＳｉＣ、Ｓｉなどのｐ型の導電型を有する基板１と、基板１上に、ＡｌＮ層２を介して形成された、縦方向の耐圧を維持するための高抵抗バッファ層３と、高抵抗バッファ層３上に形成された半導体動作層４とを備えている。半導体動作層４は、ｐ−ＧａＮからなるキャリア走行層としてのｐ型半導体層５と、ｎ^＋−ＧａＮからなるコンタクト層６、７と、ｎ⁻−ＧａＮからなるリサーフ層８とを有している。また、電界効果トランジスタ１００は、半導体動作層４上に、ソース電極９、ドレイン電極１０と、ゲート絶縁膜１１を介して形成されたゲート電極１２とを備えている。 (Embodiment 1)
FIG. 1 is a schematic cross-sectional view of a field effect transistor according to Embodiment 1 of the present invention. This field effect transistor 100 includes a substrate 1 having p-type conductivity such as SiC or Si, and a high-resistance buffer formed on the substrate 1 via an AlN layer 2 to maintain a vertical breakdown voltage. A layer 3 and a semiconductor operation layer 4 formed on the high resistance buffer layer 3 are provided. The semiconductor operation layer 4 includes a p-type semiconductor layer 5 as a carrier traveling layer made of p-GaN, contact layers 6 and 7 made of n ⁺ -GaN, and a RESURF layer 8 made of n ⁻ -GaN. Yes. The field effect transistor 100 includes a source electrode 9, a drain electrode 10, and a gate electrode 12 formed on the semiconductor operation layer 4 via a gate insulating film 11.

ソース電極９、ドレイン電極１０は、それぞれコンタクト層６、７上に形成されている。また、リサーフ層８は、ゲート−ドレイン間において、コンタクト層７に隣接し、かつ積層方向においてゲート電極１２と一部が重なり合うように形成されている。また、ｐ型半導体層５とリサーフ層８とは、ｐ型半導体層５を基板１側に配置したリサーフ構造Ｒ１を形成している。また、高抵抗バッファ層３は、たとえばＧａＮ層とＡｌＮ層とを交互に積層して形成したものである。高抵抗バッファ層３は、このような積層構造とすれば、高抵抗であるとともに、基板１と半導体動作層４との間に発生する格子定数の違いに起因する歪みを緩和できる。また、ＡｌＮ層２は、基板１と高抵抗バッファ層３とが合金化等の化学反応をすることを防止している。 The source electrode 9 and the drain electrode 10 are formed on the contact layers 6 and 7, respectively. The RESURF layer 8 is formed between the gate and the drain so as to be adjacent to the contact layer 7 and partially overlap the gate electrode 12 in the stacking direction. The p-type semiconductor layer 5 and the RESURF layer 8 form a RESURF structure R1 in which the p-type semiconductor layer 5 is disposed on the substrate 1 side. The high resistance buffer layer 3 is formed by alternately laminating GaN layers and AlN layers, for example. If the high resistance buffer layer 3 has such a laminated structure, the high resistance buffer layer 3 has high resistance and can relieve strain caused by a difference in lattice constant generated between the substrate 1 and the semiconductor operation layer 4. Further, the AlN layer 2 prevents the substrate 1 and the high resistance buffer layer 3 from undergoing a chemical reaction such as alloying.

つぎに、この電界効果トランジスタ１００のソース−ドレイン間に電圧を印加した状態における電界分布について説明する。はじめに、比較のため、電界効果トランジスタ１００において、基板１をｎ型の導電型を有する基板１ａに置き換えた電界効果トランジスタ１００ａの電界分布について説明し、つぎに、電界効果トランジスタ１００の電界分布について説明する。 Next, the electric field distribution in a state where a voltage is applied between the source and the drain of the field effect transistor 100 will be described. First, for comparison, in the field effect transistor 100, the field distribution of the field effect transistor 100a in which the substrate 1 is replaced with the substrate 1a having the n-type conductivity will be described. Next, the field distribution of the field effect transistor 100 will be described. To do.

図２は、ｎ型基板を用いた電界効果トランジスタ１００ａの電界分布を、電気力線を用いて示す図である。この電界効果トランジスタ１００ａにおいても、ｐ型半導体層５とリサーフ層８とが、リサーフ構造Ｒ１を形成している。したがって、ｐ型半導体層５のｐ型キャリアＣ１とリサーフ層８のｎ型キャリアＣ２とのキャリア数のバランスの調整によって、或る程度の電界集中が緩和されている。 FIG. 2 is a diagram showing the electric field distribution of the field effect transistor 100a using an n-type substrate using lines of electric force. Also in the field effect transistor 100a, the p-type semiconductor layer 5 and the RESURF layer 8 form a RESURF structure R1. Therefore, the electric field concentration is moderated to some extent by adjusting the balance of the number of carriers of the p-type carrier C1 of the p-type semiconductor layer 5 and the n-type carrier C2 of the RESURF layer 8.

しかしながら、この電界効果トランジスタ１００ａの場合は、基板１ａもｎ型キャリアＣ２を有するため、電気力線Ｌが、ｐ型半導体層５側から、基板１とリサーフ層８との両側に屈曲する。その結果、電気力線Ｌの密度が高く電界集中が起こる領域Ａ１、Ａ２が発生してしまう。 However, in the case of this field effect transistor 100a, since the substrate 1a also has the n-type carrier C2, the electric lines of force L bend from the p-type semiconductor layer 5 side to both sides of the substrate 1 and the RESURF layer 8. As a result, regions A1 and A2 where the density of the electric lines of force L is high and electric field concentration occurs are generated.

一方、図３は、図１に示す電界効果トランジスタ１００の電界分布を、電気力線を用いて示す図である。図３に示すように、この電界効果トランジスタ１００の場合は、基板１がｐ型キャリアＣ１を有している。したがって、電気力線Ｌはリサーフ層８側からｐ型半導体層５をとおり基板１側に向かって大きな屈曲無く延伸するので、電気力線Ｌの密度が高い領域が発生せず、電界集中が起こらない。その結果、電界効果トランジスタ１００は耐圧性が高いものとなる。 On the other hand, FIG. 3 is a diagram showing the electric field distribution of the field effect transistor 100 shown in FIG. 1 using lines of electric force. As shown in FIG. 3, in the case of this field effect transistor 100, the substrate 1 has a p-type carrier C1. Therefore, the electric lines of force L extend from the RESURF layer 8 side through the p-type semiconductor layer 5 toward the substrate 1 side without a large bend, so that a region having a high density of electric lines of force L does not occur and electric field concentration occurs. Absent. As a result, the field effect transistor 100 has high breakdown voltage.

また、電界効果トランジスタ１００の閾値電圧は、ｐ型半導体層５のキャリア濃度に依存するため、所望の閾値電圧を実現するためにはｐ型半導体層５のキャリア濃度は或る程度制限される。一方で、電界効果トランジスタ１００のオン動作時の抵抗（オン抵抗）を低減するためには、リサーフ層８のキャリア濃度を増加し、またはリサーフ層８の厚さを増加することが好ましい。したがって、リサーフ構造Ｒ１だけでキャリア数のバランスを取って電界分布を制御することを考えると、閾値電圧とオン抵抗とを同時に所望の特性にすることは困難である。 Further, since the threshold voltage of the field effect transistor 100 depends on the carrier concentration of the p-type semiconductor layer 5, the carrier concentration of the p-type semiconductor layer 5 is limited to some extent in order to realize a desired threshold voltage. On the other hand, in order to reduce the resistance (on-resistance) when the field effect transistor 100 is turned on, it is preferable to increase the carrier concentration of the RESURF layer 8 or increase the thickness of the RESURF layer 8. Therefore, considering that the electric field distribution is controlled by balancing the number of carriers only with the RESURF structure R1, it is difficult to make the threshold voltage and the ON resistance have desired characteristics at the same time.

しかしながら、この電界効果トランジスタ１００においては、電界分布を、基板１のｐ型キャリアＣ１のキャリア数も含めたバランスによって制御できる。したがって、たとえば、電界効果トランジスタ１００において、ｐ型半導体層５のキャリア濃度を所定値に設定しつつ、リサーフ層８のキャリア濃度または厚さを増加し、かつ基板１のキャリア濃度を、キャリア数のバランスを保つように調整すれば、所望の閾値電圧を実現し、かつ低オン抵抗、高耐圧性の電界効果トランジスタを実現できる。 However, in this field effect transistor 100, the electric field distribution can be controlled by a balance including the number of carriers of the p-type carrier C1 of the substrate 1. Therefore, for example, in the field effect transistor 100, while setting the carrier concentration of the p-type semiconductor layer 5 to a predetermined value, the carrier concentration or thickness of the RESURF layer 8 is increased, and the carrier concentration of the substrate 1 is set to the number of carriers. If the balance is adjusted, a desired threshold voltage can be realized, and a field effect transistor with low on-resistance and high withstand voltage can be realized.

つぎに、この電界効果トランジスタ１００の製造方法の一例を以下に示す。なお、以下では、有機金属気相成長（ＭＯＣＶＤ）法を用いた場合について説明するが、特に限定はされない。 Next, an example of a method for manufacturing the field effect transistor 100 will be described below. In the following, the case where the metal organic chemical vapor deposition (MOCVD) method is used will be described, but there is no particular limitation.

はじめに、たとえば（１１１）面を主表面とするＳｉからなる基板１をＭＯＣＶＤ装置にセットし、濃度１００％の水素ガスをキャリアガスとして用い、トリメチルガリウム（ＴＭＧａ）とトリメチルアルミニウム（ＴＭＡｌ）とＮＨ_３とを、それぞれ５８μｍｏｌ／ｍｉｎ、１００μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入し、成長温度１０５０℃で、基板１上に、ＡｌＮ層２、高抵抗バッファ層３、ｐ型半導体層５を順次エピタキシャル成長させる。なお、ｐ型半導体層５に対するｐ型のドーピング源としてビスシクロペンタディエニルマグネシウム（Ｃｐ２Ｍｇ）を用い、たとえばＭｇの濃度が１×１０^１９ｃｍ^−３程度になるようにＣｐ２Ｍｇの流量を調整する。また、Ｍｇの濃度の測定は、ＳＩＭＳ（二次イオン質量分析計）によって行う。また、高抵抗バッファ層３は、厚さ２００ｎｍ／２０ｎｍのＧａＮ／ＡｌＮ複合層をたとえば８層だけ積層したものとし、ＡｌＮ層２、ｐ型半導体層５の厚さは、たとえばそれぞれ１００ｎｍ、５００ｎｍとする。 First, for example, a substrate 1 made of Si having a (111) plane as a main surface is set in an MOCVD apparatus, and hydrogen gas with a concentration of 100% is used as a carrier gas, trimethylgallium (TMGa), trimethylaluminum (TMAl), and NH _3. Are introduced at a flow rate of 58 μmol / min, 100 μmol / min, and 12 l / min, respectively, and an AlN layer 2, a high-resistance buffer layer 3, and a p-type semiconductor layer 5 are sequentially epitaxially grown on the substrate 1 at a growth temperature of 1050 ° C. Let Note that biscyclopentadienyl magnesium (Cp2Mg) is used as a p-type doping source for the p-type semiconductor layer 5, and the flow rate of Cp2Mg is adjusted so that, for example, the Mg concentration is about 1 × 10 ¹⁹ cm ⁻³ . The Mg concentration is measured by SIMS (secondary ion mass spectrometer). The high-resistance buffer layer 3 is formed by stacking, for example, eight GaN / AlN composite layers having a thickness of 200 nm / 20 nm, and the thicknesses of the AlN layer 2 and the p-type semiconductor layer 5 are, for example, 100 nm and 500 nm, respectively. To do.

つぎに、プラズマ化学気相成長（ＰＣＶＤ）法を用いて、ｐ型半導体層５上に、厚さ２μｍのＳｉＯ_２層を形成し、フォトリソグラフィとフッ酸とを用いて、ＳｉＯ_２層のうちコンタクト層６、７およびリサーフ層８を形成すべき領域を除去する。つぎに、ｎ型不純物であるＳｉイオンのイオン注入を行い、ＳｉＯ_２層を除去した各領域にそれぞれ所望量Ｓｉイオンを打ち込む。つぎに、ＳｉＯ_２層をフッ酸で除去した後、ｐ型半導体層５上に、活性化アニール用の保護膜としてのＳｉＯ_２膜を厚さ５００ｎｍで成膜する。そして、打ち込んだＳｉイオンを活性化させるために、窒素ガスを流しながら、１１５０℃、４分の活性化アニールを行ない、コンタクト層６、７およびリサーフ層８を形成する。なお、Ｓｉイオンの打ち込み量は、たとえば、コンタクト層６、７におけるｎ型シートキャリア濃度が５×１０^１４ｃｍ^−２、リサーフ層８におけるシートキャリア濃度が２×１０^１２ｃｍ^−２程度になるようにする。また、このシートキャリア濃度の測定は、ホール測定、又はＳＩＭＳ法によって行う。 Next, using a plasma chemical vapor deposition (PCVD) method, on the p-type semiconductor layer 5, to form a SiO ₂ layer having a thickness of 2 [mu] m, using photolithography and hydrofluoric acid, of the SiO ₂ layer The regions where the contact layers 6 and 7 and the RESURF layer 8 are to be formed are removed. Next, ion implantation of Si ions that are n-type impurities is performed, and a desired amount of Si ions is implanted into each region from which the SiO ₂ layer has been removed. Next, after removing the SiO ₂ layer with hydrofluoric acid, an SiO ₂ film as a protective film for activation annealing is formed on the p-type semiconductor layer 5 to a thickness of 500 nm. Then, in order to activate the implanted Si ions, activation annealing is performed at 1150 ° C. for 4 minutes while flowing a nitrogen gas to form the contact layers 6 and 7 and the RESURF layer 8. The amount of Si ions implanted is, for example, such that the n-type sheet carrier concentration in the contact layers 6 and 7 is about 5 × 10 ¹⁴ cm ⁻² and the sheet carrier concentration in the RESURF layer 8 is about 2 × 10 ¹² cm ^−2. To. The sheet carrier concentration is measured by Hall measurement or SIMS method.

つぎに、ＳｉＯ_２膜を除去し、ＳｉＨ_４とＮ_２Ｏを原料ガスとしたＰＣＶＤ法を用いて、たとえばＳｉＯ_２からなる厚さ６０ｎｍのゲート絶縁膜１１を形成する。つぎに、ゲート絶縁膜１１の一部をフッ酸で除去した後に、リフトオフ法を用いてソース電極９、ドレイン電極１０を形成する。なお、ソース電極９、ドレイン電極１０は、いずれも厚さ２５ｎｍ／３００ｎｍのＴｉ／Ａｌ構造とする。また、金属膜の成膜は、スパッタ法や真空蒸着法を用いて行うことができる。そして、ソース電極９、ドレイン電極１０を形成後、６００℃、１０分のアニールを行なう。 Next, the SiO ₂ film is removed, and a gate insulating film 11 made of, for example, SiO ₂ and having a thickness of 60 nm is formed using a PCVD method using SiH ₄ and N ₂ O as source gases. Next, after part of the gate insulating film 11 is removed with hydrofluoric acid, the source electrode 9 and the drain electrode 10 are formed using a lift-off method. The source electrode 9 and the drain electrode 10 both have a Ti / Al structure with a thickness of 25 nm / 300 nm. The metal film can be formed using a sputtering method or a vacuum evaporation method. Then, after forming the source electrode 9 and the drain electrode 10, annealing is performed at 600 ° C. for 10 minutes.

つぎに、リフトオフ法を用いて、Ｔｉ／Ａｕ／Ｔｉ構造のゲート電極１２を形成し、電界効果トランジスタ１００が完成する。 Next, a gate electrode 12 having a Ti / Au / Ti structure is formed by using a lift-off method, and the field effect transistor 100 is completed.

なお、上述した製造方法では、イオン注入法を用いてコンタクト層６、７、およびリサーフ層８を形成したが、たとえば拡散法や再成長法を用いて形成してもよい。また、ｎ型不純物はＳｉに限られず、他の不純物でもよい。 In the above-described manufacturing method, the contact layers 6 and 7 and the RESURF layer 8 are formed by using the ion implantation method, but may be formed by using, for example, a diffusion method or a regrowth method. Further, the n-type impurity is not limited to Si, but may be other impurities.

以上説明したように、本実施の形態１に係る電界効果トランジスタ１００は、高耐圧性であり、さらには所望の閾値電圧と低いオン抵抗とを有するものとなる。 As described above, the field effect transistor 100 according to the first embodiment has a high breakdown voltage and further has a desired threshold voltage and a low on-resistance.

（実施の形態２）
つぎに、本発明の実施の形態２について説明する。図４は、実施の形態２に係る電界効果トランジスタの模式的な断面図である。図４に示すように、この電界効果トランジスタ２００は、図１に示す電界効果トランジスタ１００と同様に、ｐ型の導電型を有する基板１と、基板１上に、ＡｌＮ層２を介して形成された高抵抗バッファ層３と、高抵抗バッファ層３上に形成された半導体動作層１３とを備えている。半導体動作層１３は、ｐ−ＧａＮからなるキャリア走行層としてのｐ型半導体層１４と、ｐ型半導体層１４上に形成された、ｎ−ＧａＮからなるｎ型半導体層１５およびリサーフ層１６とを備え、ｎ型半導体層１５とリサーフ層１６との間においてｐ型半導体層１４に到る深さまでリセス部１７が形成されている。さらに、電界効果トランジスタ２００は、半導体動作層１３上に、リセス部１７を挟んで形成されたソース電極９およびドレイン電極１０を備えている。さらに、電界効果トランジスタ２００は、リセス部１７を含めた半導体動作層１３上にわたって形成されたゲート絶縁膜１８と、リセス部１７においてゲート絶縁膜１８上に形成されたゲート電極１９を備えている。なお、リセス部１７は、電界効果トランジスタ２００をノーマリオフ型とするために形成されている。 (Embodiment 2)
Next, a second embodiment of the present invention will be described. FIG. 4 is a schematic cross-sectional view of the field effect transistor according to the second embodiment. As shown in FIG. 4, the field effect transistor 200 is formed on a substrate 1 having a p-type conductivity and an AlN layer 2 on the substrate 1 in the same manner as the field effect transistor 100 shown in FIG. The high-resistance buffer layer 3 and the semiconductor operation layer 13 formed on the high-resistance buffer layer 3 are provided. The semiconductor operation layer 13 includes a p-type semiconductor layer 14 as a carrier traveling layer made of p-GaN, and an n-type semiconductor layer 15 made of n-GaN and a RESURF layer 16 formed on the p-type semiconductor layer 14. The recess 17 is formed between the n-type semiconductor layer 15 and the RESURF layer 16 to a depth reaching the p-type semiconductor layer 14. The field effect transistor 200 further includes a source electrode 9 and a drain electrode 10 formed on the semiconductor operation layer 13 with the recess portion 17 interposed therebetween. Further, the field effect transistor 200 includes a gate insulating film 18 formed over the semiconductor operation layer 13 including the recess portion 17, and a gate electrode 19 formed on the gate insulating film 18 in the recess portion 17. The recess portion 17 is formed in order to make the field effect transistor 200 normally-off type.

また、リセス部１７の各側壁は、ｐ型半導体層１４の表面に対して角度θ１、θ２を有する。この角度θ１、θ２は、たとえば９０°であるが、角度θ２については、９０°未満であれば、この角部における電界の局所的な集中が緩和されるので好ましく、６５°以下であれば一層好ましい。また、角度θ１、θ２が３０°以上であれば、ソース−ドレイン間距離が長くなりすぎず、素子の小型化、低コスト化の点で好ましい。 In addition, each side wall of the recess portion 17 has an angle θ1 and θ2 with respect to the surface of the p-type semiconductor layer 14. The angles θ1 and θ2 are, for example, 90 °. However, if the angle θ2 is less than 90 °, local concentration of the electric field at the corner is alleviated. preferable. Further, if the angles θ1 and θ2 are 30 ° or more, the distance between the source and the drain does not become too long, which is preferable from the viewpoint of miniaturization of the device and cost reduction.

そして、電界効果トランジスタ１００と同様に、電界効果トランジスタ２００においては、ｐ型半導体層１４とリサーフ層１６とは、ｐ型半導体層１４を基板１側に配置したリサーフ構造Ｒ２を形成している。その結果、ソース−ドレイン間に電圧を印加した状態において、電気力線は、図３と同様にリサーフ層１６側からｐ型半導体層１４をとおり基板１側に向かって大きな屈曲無く延伸するので、電界集中が起こらず、電界効果トランジスタ２００は耐圧性が高いものとなる。 As in the field effect transistor 100, in the field effect transistor 200, the p-type semiconductor layer 14 and the RESURF layer 16 form a RESURF structure R2 in which the p-type semiconductor layer 14 is disposed on the substrate 1 side. As a result, in a state where a voltage is applied between the source and the drain, the electric lines of force extend from the RESURF layer 16 side through the p-type semiconductor layer 14 toward the substrate 1 side without a large bend as in FIG. Electric field concentration does not occur, and the field effect transistor 200 has high withstand voltage.

また、たとえば、電界効果トランジスタ２００において、ｐ型半導体層１４のキャリア濃度を所定値に設定しつつ、リサーフ層１６のキャリア濃度または厚さを増加し、かつ基板１のキャリア濃度を、キャリア数のバランスを保つように調整すれば、所望の閾値電圧を実現し、かつ低オン抵抗、高耐圧性の電界効果トランジスタを実現できる。 Further, for example, in the field effect transistor 200, while setting the carrier concentration of the p-type semiconductor layer 14 to a predetermined value, the carrier concentration or thickness of the RESURF layer 16 is increased, and the carrier concentration of the substrate 1 is set to the number of carriers. If the balance is adjusted, a desired threshold voltage can be realized, and a field effect transistor with low on-resistance and high withstand voltage can be realized.

つぎに、この電界効果トランジスタ２００の製造方法の一例を以下に示す。はじめに、上述した電界効果トランジスタ１００の製造方法と同様に、基板１上に、ＡｌＮ層２、高抵抗バッファ層３、ｐ型半導体層１４を順次エピタキシャル成長させる。 Next, an example of a method for manufacturing the field effect transistor 200 will be described below. First, similarly to the method for manufacturing the field effect transistor 100 described above, the AlN layer 2, the high-resistance buffer layer 3, and the p-type semiconductor layer 14 are sequentially epitaxially grown on the substrate 1.

つぎに、ＴＭＧａとＮＨ_３とを、それぞれ１９μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入すると同時に、ｎ型のドーピング源としてＳｉＨ_４を所定量導入し、成長温度１０５０℃で、ｐ型半導体層１４上にｎ−ＧａＮ層をエピタキシャル成長させる。このｎ−ＧａＮ層の厚さはたとえば１００ｎｍとする。なお、ＳｉＨ_４の導入量は、ｎ型キャリア濃度がたとえば１×１０^１７ｃｍ^−３になるようにする。このキャリア濃度の測定は、ホール測定によって行う。 Next, TMGa and NH ₃ are introduced at a flow rate of 19 μmol / min and 12 l / min, respectively, and at the same time, a predetermined amount of SiH ₄ is introduced as an n-type doping source, the growth temperature is 1050 ° C., and the p-type semiconductor layer 14 is introduced. An n-GaN layer is epitaxially grown thereon. The thickness of this n-GaN layer is, for example, 100 nm. The amount of SiH ₄ introduced is such that the n-type carrier concentration is, for example, 1 × 10 ¹⁷ cm ⁻³ . This carrier concentration is measured by Hall measurement.

つぎに、ＰＣＶＤ法を用いて、ｎ−ＧａＮ層上に、アモルファスシリコン（ａ−Ｓｉ）からなるマスク層を厚さ５００ｎｍで形成し、フォトリソグラフィとＣＦ_４ガスを用いてパターニングを行い、リセス部１７を形成すべき領域に開口部を形成する。 Next, a PCVD method is used to form a mask layer made of amorphous silicon (a-Si) on the n-GaN layer with a thickness of 500 nm, and patterning is performed using photolithography and CF ₄ gas to form a recess portion. An opening is formed in a region where 17 is to be formed.

つぎに、マスク層をマスクとして、エッチングガスであるＣｌ_２ガスを用いて開口部直下のｎ−ＧａＮ層およびｐ型半導体層１４の一部をエッチング除去して、リセス部１７を形成する。これによってｎ型半導体層１５とリサーフ層１６とが形成される。なお、エッチングガスは、マスク層をもエッチングするので、エッチングの進行に応じて開口部の幅が徐々に広がっていく。その結果、リセス部１７の側壁には角度θ１、θ２の傾斜が生じる。なお、この角度θ１、θ２は、マスク層の材質や厚さ等によって適宜調整することができる。たとえば、マスク層がａ−Ｓｉからなる場合は、角度θ１、θ２の値は約６５°となる。 Next, using the mask layer as a mask, a portion of the n-GaN layer and the p-type semiconductor layer 14 immediately below the opening is etched away using Cl ₂ gas as an etching gas, thereby forming the recess 17. As a result, the n-type semiconductor layer 15 and the RESURF layer 16 are formed. Note that since the etching gas also etches the mask layer, the width of the opening gradually increases as the etching progresses. As a result, the sidewalls of the recess portion 17 are inclined at angles θ1 and θ2. The angles θ1 and θ2 can be appropriately adjusted depending on the material and thickness of the mask layer. For example, when the mask layer is made of a-Si, the values of the angles θ1 and θ2 are about 65 °.

つぎに、上述した電界効果トランジスタ１００の製造方法と同様に、ゲート絶縁膜１８、ソース電極９、ドレイン電極１０、ゲート電極１２を形成し、電界効果トランジスタ２００が完成する。 Next, the gate insulating film 18, the source electrode 9, the drain electrode 10, and the gate electrode 12 are formed in the same manner as in the method for manufacturing the field effect transistor 100 described above, and the field effect transistor 200 is completed.

以上説明したように、本実施の形態２に係る電界効果トランジスタ２００は、高耐圧性のノーマリオフ型であり、さらには所望の閾値電圧と低いオン抵抗とを有するものとなる。 As described above, the field effect transistor 200 according to the second embodiment is a high breakdown voltage normally-off type, and further has a desired threshold voltage and a low on-resistance.

つぎに、実施の形態２に係る電界効果トランジスタ２００の耐圧性について、シミュレーション計算結果を参照して説明する。なお、計算に用いたシミュレーションソフトはシノプシス(ＳＹＮＯＰＳＹＳ)社のＴＣＡＤである。 Next, the voltage resistance of the field effect transistor 200 according to the second embodiment will be described with reference to simulation calculation results. The simulation software used for the calculation is TCAD of SYNOPSYS.

はじめに、電界効果トランジスタ２００について、ソース−ドレイン間に電圧を印加した場合の破壊電圧について計算した。また、比較のために、電界効果トランジスタ２００において、基板１をｎ型の基板に置き換えた電界効果トランジスタについても計算した。なお、素子内のいずれかの部分において電界強度が３．３ＭＶ／ｃｍに達したとき、又は、ＳｉＯ_２内の電界強度が８ＭＶ／ｃｍに達したときのソース−ドレイン電圧を破壊電圧と定義した。また、計算に用いた特性値としては、基板１またはｎ型基板の厚さを５２５μｍとした。また、ＡｌＮ層２と高抵抗バッファ層３との合計の厚さを１８００ｎｍとし、合計の抵抗率を１×１０^５Ωｃｍ以上とした。また、ｐ型半導体層１４の厚さを６００ｎｍ、キャリア濃度を１０×１０^１６ｃｍ^−３とした。また、ｎ型半導体層１５およびリサーフ層１６の厚さを１００ｎｍとした。また、ゲート絶縁膜１８を厚さ６０ｎｍのＳｉＯ_２膜とした。また、ソース電極９、ドレイン電極１０の幅をいずれも１０μｍとした。また、図４に示す幅Ｗ１、Ｗ２、Ｗ３の値を、それぞれ３μｍ、４μｍ、２８μｍとした。また、リセス部１７の深さを２５０ｎｍとした。 First, for the field effect transistor 200, the breakdown voltage when a voltage was applied between the source and the drain was calculated. For comparison, the field effect transistor 200 in which the substrate 1 is replaced with an n-type substrate was also calculated. Note that the source-drain voltage when the electric field strength reached 3.3 MV / cm in any part of the device or when the electric field strength in SiO ₂ reached 8 MV / cm was defined as the breakdown voltage. . In addition, as a characteristic value used for the calculation, the thickness of the substrate 1 or the n-type substrate was set to 525 μm. Further, the total thickness of the AlN layer 2 and the high resistance buffer layer 3 was 1800 nm, and the total resistivity was 1 × 10 ⁵ Ωcm or more. The thickness of the p-type semiconductor layer 14 was 600 nm, and the carrier concentration was 10 × 10 ¹⁶ cm ⁻³ . Further, the thickness of the n-type semiconductor layer 15 and the RESURF layer 16 was set to 100 nm. The gate insulating film 18 is a SiO ₂ film having a thickness of 60 nm. The widths of the source electrode 9 and the drain electrode 10 were both 10 μm. Further, the values of the widths W1, W2, and W3 shown in FIG. 4 were set to 3 μm, 4 μm, and 28 μm, respectively. Further, the depth of the recess portion 17 was set to 250 nm.

図５は、基板のキャリア濃度と破壊電圧との関係を示す図である。なお、図５では、ｎ型半導体層１５およびリサーフ層１６のシートキャリア濃度を２×１０^１２ｃｍ^−２として計算している。図５に示すように、ｎ型基板の場合よりもｐ型基板である基板１の場合の方が、破壊電圧が高く、特に基板１のｐ型のキャリア濃度が１×１０^１４ｃｍ^−３の場合に、破壊電圧は７４２Ｖに達した。これに対して、ｎ型基板のキャリア濃度が１×１０^１４ｃｍ^−３の場合には、破壊電圧は３７８Ｖであった。 FIG. 5 is a diagram showing the relationship between the carrier concentration of the substrate and the breakdown voltage. In FIG. 5, the sheet carrier concentration of the n-type semiconductor layer 15 and the RESURF layer 16 is calculated as 2 × 10 ¹² cm ⁻² . As shown in FIG. 5, the breakdown voltage is higher in the case of the substrate 1 which is the p-type substrate than in the case of the n-type substrate, and in particular, the p-type carrier concentration of the substrate 1 is 1 × 10 ¹⁴ cm ⁻³ . In some cases, the breakdown voltage reached 742V. On the other hand, when the carrier concentration of the n-type substrate was 1 × 10 ¹⁴ cm ⁻³ , the breakdown voltage was 378V.

また、同様に、ｎ型半導体層１５およびリサーフ層１６のシートキャリア濃度を１×１０^１２ｃｍ^−２として計算を行なったが、この場合にも、図５に示す基板のキャリア濃度の範囲で、基板１の場合の方が破壊電圧が高かった。たとえば、基板のキャリア濃度が１×１０^１３ｃｍ^−３の場合に、破壊電圧はｎ型基板の場合は１６０Ｖであったが、基板１の場合は５２６Ｖに達した。 Similarly, the sheet carrier concentration of the n-type semiconductor layer 15 and the RESURF layer 16 was calculated as 1 × 10 ¹² cm ⁻² . In this case, too, the range of the carrier concentration of the substrate shown in FIG. The breakdown voltage was higher in the case of the substrate 1. For example, when the carrier concentration of the substrate is 1 × 10 ¹³ cm ⁻³ , the breakdown voltage was 160 V for the n-type substrate, but reached 526 V for the substrate 1.

また、図６は、リサーフ層１６のシートキャリア濃度と破壊電圧との関係を示す図である。なお、図６では、ｎ型基板または基板１のキャリア濃度を、いずれも１×１０^１３ｃｍ^−３として計算している。図６に示すように、リサーフ層１６のシートキャリア濃度が、最適値である２×１０^１２ｃｍ^−２をピークとした１×１０^１２以上、２．５×１０^１２ｃｍ^−２以下の範囲において、ｎ型基板の場合よりもｐ型基板である基板１の場合の方が、破壊電圧が高かった。また、５５０Ｖ以上の破壊電圧を達成する場合のリサーフ層１６のキャリア濃度のマージンについては、ｎ型基板の場合のマージンＭ２よりも、基板１の場合のマージンＭ１の方が大きかった。 FIG. 6 is a diagram showing the relationship between the sheet carrier concentration of the RESURF layer 16 and the breakdown voltage. In FIG. 6, the carrier concentration of the n-type substrate or the substrate 1 is calculated as 1 × 10 ¹³ cm ⁻³ . As shown in FIG. 6, the sheet carrier concentration of the RESURF layer 16 is in the range of 1 × 10 ¹² or more and 2.5 × 10 ¹² cm ⁻² or less with an optimum value of 2 × 10 ¹² cm ⁻² as a peak. The breakdown voltage was higher in the case of the substrate 1 which was a p-type substrate than in the case of an n-type substrate. Further, regarding the margin of carrier concentration of the RESURF layer 16 when a breakdown voltage of 550 V or higher is achieved, the margin M1 in the case of the substrate 1 is larger than the margin M2 in the case of the n-type substrate.

図５、６に示すように、基板がｐ型である実施の形態２に係る電界効果トランジスタ２００は破壊電圧が高くなる。また、たとえば電界効果トランジスタ２００をｎ型基板の場合と同程度の破壊電圧とする場合は、ゲート電極１９とドレイン電極１０との間の幅を短くできるので、ゲート−ドレイン間の抵抗も低くでき、一層の低オン抵抗を実現できる。また、電界効果トランジスタ２００の場合は、所定の破壊電圧を達成する場合のリサーフ層１６のキャリア濃度のマージンが大きいので、製造性および設計の自由度が高くなる。 As shown in FIGS. 5 and 6, the field effect transistor 200 according to the second embodiment having a p-type substrate has a high breakdown voltage. Further, for example, when the field effect transistor 200 has a breakdown voltage comparable to that of an n-type substrate, the width between the gate electrode 19 and the drain electrode 10 can be shortened, so that the resistance between the gate and the drain can be lowered. A further low on-resistance can be realized. In the case of the field effect transistor 200, since the margin of the carrier concentration of the RESURF layer 16 when achieving a predetermined breakdown voltage is large, manufacturability and design freedom are increased.

なお、破壊電圧が最大となる基板１のキャリア濃度は、ｐ型半導体層１４およびリサーフ層１６のそれぞれの厚さおよびキャリア濃度にも依存する。したがって、たとえば所望の閾値電圧やオン抵抗等に応じてｐ型半導体層１４およびリサーフ層１６を設計し、これに応じて基板１のキャリア濃度を決定することが好ましい。 The carrier concentration of the substrate 1 at which the breakdown voltage is maximized also depends on the thicknesses and carrier concentrations of the p-type semiconductor layer 14 and the RESURF layer 16. Therefore, for example, it is preferable to design the p-type semiconductor layer 14 and the RESURF layer 16 according to a desired threshold voltage, on-resistance, etc., and to determine the carrier concentration of the substrate 1 according to this.

（実施の形態３）
つぎに、本発明の実施の形態３について説明する。図７は、実施の形態３に係る電界効果トランジスタの模式的な断面図である。図７に示すように、この電界効果トランジスタ３００は、図１に示す電界効果トランジスタ１００と同様に、ｐ型の導電型を有する基板１と、基板１上に、ＡｌＮ層２を介して形成された高抵抗バッファ層３と、高抵抗バッファ層３上に形成された半導体動作層２０とを備えている。半導体動作層２０は、ｐ−ＧａＮからなるｐ型半導体層２１と、アンドープのＧａＮからなるキャリア走行層２２、２３と、キャリア走行層２２、２３上にそれぞれ形成されたＡｌＧａＮからなるキャリア供給層２４、２５とを備え、キャリア供給層２４とキャリア供給層２５との間においてｐ型半導体層２１の表面に到る深さまでリセス部２６が形成されている。さらに、電界効果トランジスタ３００は、半導体動作層２０上に、リセス部２６を挟んで形成されたソース電極９およびドレイン電極１０を備えている。さらに、電界効果トランジスタ３００は、リセス部２６を含めた半導体動作層２０上にわたって形成されたゲート絶縁膜２７と、リセス部２６においてゲート絶縁膜２７上に形成されたゲート電極２８を備えている。 (Embodiment 3)
Next, a third embodiment of the present invention will be described. FIG. 7 is a schematic cross-sectional view of the field effect transistor according to the third embodiment. As shown in FIG. 7, the field effect transistor 300 is formed on a substrate 1 having a p-type conductivity and an AlN layer 2 on the substrate 1 in the same manner as the field effect transistor 100 shown in FIG. The high-resistance buffer layer 3 and the semiconductor operation layer 20 formed on the high-resistance buffer layer 3 are provided. The semiconductor operation layer 20 includes a p-type semiconductor layer 21 made of p-GaN, carrier running layers 22 and 23 made of undoped GaN, and a carrier supply layer 24 made of AlGaN formed on the carrier running layers 22 and 23, respectively. , 25, and the recess 26 is formed between the carrier supply layer 24 and the carrier supply layer 25 to a depth reaching the surface of the p-type semiconductor layer 21. Further, the field effect transistor 300 includes a source electrode 9 and a drain electrode 10 formed on the semiconductor operation layer 20 with the recess 26 interposed therebetween. The field effect transistor 300 further includes a gate insulating film 27 formed over the semiconductor operation layer 20 including the recess 26 and a gate electrode 28 formed on the gate insulating film 27 in the recess 26.

キャリア供給層２４、２５は、キャリア走行層２２、２３よりもバンドギャップエネルギーが高いので、キャリア走行層２２、２３のキャリア供給層２４、２５とのヘテロ接合の界面近傍には２次元電子ガス２２ａ、２３ａがそれぞれ発生している。この電界効果トランジスタ３００は、この２次元電子ガス２２ａ、２３ａをキャリアとすることによって、低いオン抵抗と、高速のスイッチング動作とを実現している。 Since the carrier supply layers 24 and 25 have higher band gap energy than the carrier traveling layers 22 and 23, the two-dimensional electron gas 22a is present in the vicinity of the heterojunction interface between the carrier traveling layers 22 and 23 and the carrier supply layers 24 and 25. , 23a are generated. The field effect transistor 300 realizes a low on-resistance and a high-speed switching operation by using the two-dimensional electron gases 22a and 23a as carriers.

また、リセス部２６の形成によって、電界効果トランジスタ３００をノーマリオフ型として動作する。また、図４に示す電界効果トランジスタ２００と同様に、リセス部２６の各側壁の、ｐ型半導体層２１の表面に対する傾斜角度は、たとえば９０°であるが、９０°未満、さらには６５°以下が好ましく、３０°以上が好ましい。 Further, the formation of the recess portion 26 causes the field effect transistor 300 to operate as a normally-off type. Further, similarly to the field effect transistor 200 shown in FIG. 4, the inclination angle of each side wall of the recess portion 26 with respect to the surface of the p-type semiconductor layer 21 is, for example, 90 °, but less than 90 °, or even 65 ° or less. Is preferably 30 ° or more.

そして、この電界効果トランジスタ３００においては、ｐ型半導体層２１とキャリア走行層２３とは、ｐ型半導体層２１を基板１側に配置したリサーフ構造Ｒ３を形成している。なお、このリサーフ構造Ｒ３においては、ｎ型キャリアは２次元電子ガス２３ａである。その結果、ソース−ドレイン間に電圧を印加した状態において、電気力線は、図３と同様にキャリア走行層２３側からｐ型半導体層２１をとおり基板１側に向かって大きな屈曲無く延伸するので、電界集中が起こらず、電界効果トランジスタ３００は耐圧性が高いものとなる。 In the field effect transistor 300, the p-type semiconductor layer 21 and the carrier traveling layer 23 form a RESURF structure R3 in which the p-type semiconductor layer 21 is disposed on the substrate 1 side. In the RESURF structure R3, the n-type carrier is a two-dimensional electron gas 23a. As a result, in a state where a voltage is applied between the source and drain, the lines of electric force extend from the carrier traveling layer 23 side through the p-type semiconductor layer 21 toward the substrate 1 side without a large bend as in FIG. The electric field concentration does not occur, and the field effect transistor 300 has high withstand voltage.

この電界効果トランジスタ３００は、上述した電界効果トランジスタ２００の製造方法とほぼ同様の方法で製造できる。なお、キャリア走行層２２、２３の厚さはたとえば１００ｎｍとする。また、キャリア供給層２４、２５となるＡｌＧａＮ層を形成する際には、たとえばＴＭＡｌとＴＭＧａとＮＨ_３とを、それぞれ１２５μｍｏｌ／ｍｉｎ、１９μｍｏｌ／ｍｉｎ、１２ｌ／ｍｉｎの流量で導入すると同時に、ｎ型のドーピング源としてＳｉＨ_４を所定量導入し、成長温度１０５０℃でたとえば厚さ１００ｎｍだけエピタキシャル成長させる。 This field effect transistor 300 can be manufactured by a method substantially similar to the method for manufacturing the field effect transistor 200 described above. The carrier running layers 22 and 23 have a thickness of 100 nm, for example. Further, when forming the AlGaN layers to be the carrier supply layers 24 and 25, for example, TMAl, TMGa, and NH ₃ are introduced at flow rates of 125 μmol / min, 19 μmol / min, and 12 l / min, respectively, and at the same time, n-type A predetermined amount of SiH ₄ is introduced as a doping source, and epitaxial growth is performed at a growth temperature of 1050 ° C., for example, by a thickness of 100 nm.

なお、上記実施の形態において、高抵抗バッファ層は、たとえばＧａＮ層とＡｌＮ層とを交互に積層して形成したものであるが、１×１０^５Ωｃｍ程度以上の抵抗率を有するものであれば特に限定されない。たとえば、化学式Ａｌ_xＩｎ_yＧａ_1-x-yＡｓ_uＰ_vＮ_1-u-v（ただし、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１、０≦ｕ≦１、０≦ｖ≦１、ｕ＋ｖ＜１）で表される窒化物系化合物半導体からなり、互いに組成の異なる層を交互に積層したものとできる。 In the above embodiment, the high resistance buffer layer is formed by alternately laminating GaN layers and AlN layers, for example, as long as it has a resistivity of about 1 × 10 ⁵ Ωcm or more. There is no particular limitation. For example, the chemical formula _{_{_{Al x In y Ga 1-xy}}} As u P v N 1-uv ( although, 0 ≦ x ≦ 1,0 ≦ y ≦ 1, x + y ≦ 1,0 ≦ u ≦ 1,0 ≦ v ≦ 1, It can be made of a nitride compound semiconductor represented by u + v <1), in which layers having different compositions are alternately stacked.

また、上記実施の形態における半導体動作層についても、その材料はＧａＮやＡｌＧａＮに限らず、所望の導電型やバンドギャップエネルギーを有する窒化物系化合物半導体とすることができる。 In addition, the semiconductor operation layer in the above embodiment is not limited to GaN or AlGaN, and can be a nitride compound semiconductor having a desired conductivity type and band gap energy.

また、半導体動作層については、その材料は、窒化物系化合物半導体に限らず、他の半導体材料、たとえばシリコン系半導体とすることができる。たとえば、ＳＯＩ基板上に作成した横型電子デバイス、ＳｉＣ上の横型電子デバイス等に用いることができる。 Further, the material of the semiconductor operation layer is not limited to the nitride compound semiconductor, but may be other semiconductor materials such as a silicon semiconductor. For example, it can be used for a lateral electronic device created on an SOI substrate, a lateral electronic device on SiC, or the like.

１、１ａ基板
２ＡｌＮ層
３高抵抗バッファ層
４、１３、２０半導体動作層
５、１４、２１ｐ型半導体層
６、７コンタクト層
８リサーフ層
９ソース電極
１０ドレイン電極
１１、１８、２７ゲート絶縁膜
１２、１９、２８ゲート電極
１５ｎ型半導体層
１６リサーフ層
１７、２６リセス部
２２、２３キャリア走行層
２２ａ、２３ａ２次元電子ガス
２４、２５キャリア供給層
１００、１００ａ、２００、３００電界効果トランジスタ
Ａ１、Ａ２領域
Ｃ１ｐ型キャリア
Ｃ２ｎ型キャリア
Ｌ電気力線
Ｍ１、Ｍ２マージン
Ｒ１〜Ｒ３リサーフ構造
Ｗ１〜Ｗ３幅
θ１、θ２角度 DESCRIPTION OF SYMBOLS 1, 1a Substrate 2 AlN layer 3 High resistance buffer layer 4, 13, 20 Semiconductor operation layer 5, 14, 21 P-type semiconductor layer 6, 7 Contact layer 8 RESURF layer 9 Source electrode 10 Drain electrode 11, 18, 27 Gate insulation Film 12, 19, 28 Gate electrode 15 N-type semiconductor layer 16 Resurf layer 17, 26 Recessed portion 22, 23 Carrier traveling layer 22a, 23a Two-dimensional electron gas 24, 25 Carrier supply layer 100, 100a, 200, 300 Field effect transistor A1, A2 region C1 p-type carrier C2 n-type carrier L electric field lines M1, M2 margins R1-R3 RESURF structure W1-W3 width θ1, θ2 angle

Claims

a substrate having a p-type conductivity;
A high resistance layer formed on the substrate;
A semiconductor operation layer having a RESURF structure formed on the high resistance layer and having a p-type semiconductor layer having a p-type conductivity disposed on the substrate side;
A source electrode, a drain electrode, and a gate electrode formed on the semiconductor operation layer;
A field effect transistor comprising:

The semiconductor operation layer includes an n-type resurf layer formed on the p-type semiconductor layer, and the p-type semiconductor layer and the resurf layer form the resurf structure. The field effect transistor according to claim 1, wherein

The semiconductor operation layer includes an undoped carrier traveling layer formed on the p-type semiconductor layer, and a carrier supply layer formed on the carrier traveling layer and having a band gap energy different from that of the carrier traveling layer, The field effect transistor according to claim 1, wherein the p-type semiconductor layer and the carrier traveling layer form the RESURF structure.

The field effect transistor according to claim 1, wherein the high resistance layer and the semiconductor operation layer are made of a nitride compound semiconductor.

4. The field effect transistor according to claim 1, wherein the high resistance layer is made of a silicon oxide film, and the semiconductor operation layer is made of a silicon-based semiconductor.

The substrate is made of silicon having a carrier concentration of 1 × 10 ¹² to 1 × 10 ¹⁶ cm ⁻³ , and the p-type semiconductor layer is made of GaN having a thickness of 600 nm and a carrier concentration of 1 × 10 ¹⁶ cm ^−3. The field effect transistor according to claim 2, wherein the RESURF layer is made of GaN having a sheet carrier concentration of 1 × 10 ^{12 to} 2.5 × 10 ¹² cm ⁻² .