JP2013125913A

JP2013125913A - Semiconductor device

Info

Publication number: JP2013125913A
Application number: JP2011275057A
Authority: JP
Inventors: Yoshihiro Sato; 義浩佐藤
Original assignee: Advanced Power Device Research Association
Current assignee: Advanced Power Device Research Association
Priority date: 2011-12-15
Filing date: 2011-12-15
Publication date: 2013-06-24

Abstract

PROBLEM TO BE SOLVED: To provide a normally-off MOSFET having a high withstand-voltage and using a gallium nitride semiconductor.SOLUTION: A semiconductor device includes: a p-type semiconductor layer 106 formed by a gallium nitride semiconductor; a channel layer 110 formed by an n-type gallium nitride semiconductor above the p-type semiconductor layer 106; an electron supply layer 112 formed on the channel layer 110; a source electrode 116 and a drain electrode 118; an insulating layer 114 formed on the channel layer in a region 124 in which the electron supply layer 112 is removed; and a gate electrode 120 formed on the insulating layer 114. Two-dimensional electron gas 122 is formed in the channel layer 110, and the sum of surface density of an n-type dopant activated in the channel layer and sheet carrier density of the two-dimensional electron gas is substantially same as surface density of a p-type dopant activated in the p-type semiconductor layer in a region between the gate electrode 120 and the drain electrode 118.

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

ｐ−ＧａＮ層上に、ｎ⁻−ＡｌＧａＮ層、絶縁層及びゲート電極が順に形成され、ゲート電極の両側にソース電極及びドレイン電極が形成された、窒化ガリウム系半導体のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor)が知られている（特許文献１参照）。
特許文献１特開２００４−２６０１４０号公報 A gallium nitride semiconductor MOSFET (Metal-Oxide-Semiconductor) in which an n ⁻ -AlGaN layer, an insulating layer, and a gate electrode are sequentially formed on a p-GaN layer, and a source electrode and a drain electrode are formed on both sides of the gate electrode. Field-Effect Transistor) is known (see Patent Document 1).
Japanese Patent Application Laid-Open No. 2004-260140

窒化ガリウム系半導体を用いたＭＯＳＦＥＴにおいては、例えば、ドレイン電極にゲート電極より高い電圧が印加されたときに、ゲート電極とドレイン電極との間に電界が集中する。そこで、窒化ガリウム系半導体を用いたＭＯＳＦＥＴは、ゲート電極とドレイン電極との間で、絶縁破壊しやすく、耐圧を高くすることが困難であった。また、ＭＯＳＦＥＴのしきい値を制御することが困難であり、このため、しきい値を正の電圧としてノーマリーオフとすることが困難であった。 In a MOSFET using a gallium nitride based semiconductor, for example, when a voltage higher than the gate electrode is applied to the drain electrode, the electric field is concentrated between the gate electrode and the drain electrode. Therefore, a MOSFET using a gallium nitride semiconductor is likely to break down between the gate electrode and the drain electrode, and it is difficult to increase the breakdown voltage. In addition, it is difficult to control the threshold value of the MOSFET, and for this reason, it is difficult to set the threshold value to a positive voltage to be normally off.

本発明の第１の態様においては、ｐ型のドーパントを有する窒化ガリウム系半導体で形成されたｐ型半導体層と、ｐ型半導体層の上方に、ｎ型のドーパントを有する窒化ガリウム系半導体で形成されたチャネル層と、チャネル層上に、チャネル層よりバンドギャップエネルギーが大きい窒化ガリウム系半導体で形成され、一部が除去された電子供給層と、チャネル層の上方に形成され、チャネル層に電気的に接続されたソース電極及びドレイン電極と、電子供給層が除去された領域で、チャネル層上に、絶縁性の物質で形成された絶縁層と、ソース電極及びドレイン電極の間で、絶縁層上に形成されたゲート電極と、を備え、チャネル層に２次元電子ガスが形成され、ゲート電極と、ドレイン電極との間の領域で、チャネル層における活性化しているｎ型のドーパントの面密度と２次元電子ガスのシートキャリア密度との合計が、ｐ型半導体層における活性化しているｐ型のドーパントの面密度と略等しい半導体装置を提供する。 In the first aspect of the present invention, a p-type semiconductor layer formed of a gallium nitride-based semiconductor having a p-type dopant, and a gallium nitride-based semiconductor having an n-type dopant above the p-type semiconductor layer. A channel layer formed on the channel layer, and an electron supply layer formed of a gallium nitride-based semiconductor having a bandgap energy larger than that of the channel layer, a part of which is removed, and formed above the channel layer. The source and drain electrodes connected to each other, the region where the electron supply layer is removed, the insulating layer formed of an insulating material on the channel layer, and the insulating layer between the source and drain electrodes A two-dimensional electron gas is formed in the channel layer, and is activated in the channel layer in a region between the gate electrode and the drain electrode. And the sum of the surface density and the sheet carrier density of the two-dimensional electron gas of an n-type dopant and provides a substantially equal semiconductor device and the surface density of the p-type dopant is activated in the p-type semiconductor layer.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not enumerate all the necessary features of the present invention. In addition, a sub-combination of these feature groups can also be an invention.

本発明の第１の実施形態に係るＭＯＳＦＥＴの模式的な断面図である。1 is a schematic cross-sectional view of a MOSFET according to a first embodiment of the present invention. 第１の実施形態に係るＭＯＳＦＥＴのバンド構造を模式的に表す図である。It is a figure which represents typically the band structure of MOSFET which concerns on 1st Embodiment. 第１の実施形態に係るＭＯＳＦＥＴにおける不純物濃度の分布を示す模式図である。It is a schematic diagram which shows distribution of the impurity concentration in MOSFET which concerns on 1st Embodiment. 第１の実施形態に係るＭＯＳＦＥＴのしきい値電圧とｐ型のドーパントの濃度との関係を示すグラフである。It is a graph which shows the relationship between the threshold voltage of MOSFET which concerns on 1st Embodiment, and the density | concentration of a p-type dopant. 第１の実施形態に係るＭＯＳＦＥＴのｎ型のドーパントの面密度と破壊電圧との関係を示すグラフである。It is a graph which shows the relationship between the surface density of the n-type dopant of MOSFET which concerns on 1st Embodiment, and a breakdown voltage. 第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、基板上にバッファ層、ｐ型半導体層、アンドープ半導体層、チャネル層、及び、マスクが形成された状態を示す模式図である。In the manufacturing process of MOSFET which concerns on 1st Embodiment, it is a schematic diagram which shows the state in which the buffer layer, the p-type semiconductor layer, the undoped semiconductor layer, the channel layer, and the mask were formed on the board | substrate. 第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、電子供給層が形成された状態を示す模式図である。It is a schematic diagram which shows the state in which the electron supply layer was formed in the manufacturing process of MOSFET which concerns on 1st Embodiment. 第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、ＳｉＯ膜が形成された状態を示す模式図である。In the manufacturing process of MOSFET which concerns on 1st Embodiment, it is a schematic diagram which shows the state in which the SiO film was formed. 第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、絶縁層が形成された状態を示す模式図である。It is a schematic diagram which shows the state in which the insulating layer was formed in the manufacturing process of MOSFET which concerns on 1st Embodiment. 第１の実施形態に係るＭＯＳＦＥＴの製造プロセスにおいて、ｐ電極が形成された状態を示す模式図である。It is a schematic diagram which shows the state in which the p electrode was formed in the manufacturing process of MOSFET which concerns on 1st Embodiment.

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. In addition, not all the combinations of features described in the embodiments are essential for the solving means of the invention.

図１は、本発明の第１の実施形態に係るＭＯＳＦＥＴ１００の模式的な断面図である。ＭＯＳＦＥＴ１００は、基板１０２、バッファ層１０４、ｐ型半導体層１０６、アンドープ半導体層１０８、チャネル層１１０、電子供給層１１２、絶縁層１１４、ソース電極１１６、ドレイン電極１１８、ゲート電極１２０、ｐ電極１２８、及び、配線１３０を備える。チャネル層１１０には、２ＤＥＧ１２２（２次元電子ガス）が発生している。 FIG. 1 is a schematic cross-sectional view of a MOSFET 100 according to the first embodiment of the present invention. MOSFET 100 includes substrate 102, buffer layer 104, p-type semiconductor layer 106, undoped semiconductor layer 108, channel layer 110, electron supply layer 112, insulating layer 114, source electrode 116, drain electrode 118, gate electrode 120, p electrode 128, And the wiring 130 is provided. 2DEG 122 (two-dimensional electron gas) is generated in the channel layer 110.

ＭＯＳＦＥＴ１００がオフの状態で、ゲート電極１２０の下側で、チャネル層１１０は空乏化している。すなわち、ＭＯＳＦＥＴ１００はノーマリーオフ動作する。ＭＯＳＦＥＴ１００がオンの状態では、チャネル層１１０に、ｐ型半導体層１０６側、及び、絶縁層１１４側から空乏層が広がるので、ＭＯＳＦＥＴ１００は埋込チャネル構造を有する。また、ゲート電極１２０と、ドレイン電極１１８との間の領域で、チャネル層１１０における活性化しているｎ型のドーパントの面密度と、２ＤＥＧ１２２のシートキャリア密度との合計が、ｐ型半導体層１０６における活性化しているｐ型のドーパントの面密度に略等しい。これにより、ゲート電極１２０及びドレイン電極１１８の間の電圧がリサーフ部１２６に均一に分布するので、ＭＯＳＦＥＴ１００は耐圧が大きい。以下に、説明する。 With the MOSFET 100 turned off, the channel layer 110 is depleted below the gate electrode 120. That is, the MOSFET 100 operates normally off. When the MOSFET 100 is on, a depletion layer extends from the p-type semiconductor layer 106 side and the insulating layer 114 side to the channel layer 110, so that the MOSFET 100 has a buried channel structure. Further, in the region between the gate electrode 120 and the drain electrode 118, the sum of the surface density of the n-type dopant activated in the channel layer 110 and the sheet carrier density of the 2DEG 122 is equal to that in the p-type semiconductor layer 106. It is substantially equal to the surface density of the activated p-type dopant. As a result, the voltage between the gate electrode 120 and the drain electrode 118 is evenly distributed in the resurf portion 126, so that the MOSFET 100 has a high breakdown voltage. This will be described below.

基板１０２は、シリコン基板である。基板１０２の主表面は、例えば、シリコンの（１１１）面である。基板１０２は、導電性を有する。一例として、基板１０２は、ｎ型の導電性を有し、基板１０２におけるｎ型のキャリアの濃度は、１×１０^１３ｃｍ^−３である。基板１０２の厚さは、例えば、５２５μｍである。基板１０２は、シリコン基板に限られず、その他に例えば、ＳｉＣ基板、サファイア基板、ＧａＮ基板、ＭｇＯ基板、ＺｎＯ基板などである。 The substrate 102 is a silicon substrate. The main surface of the substrate 102 is, for example, a (111) plane of silicon. The substrate 102 has conductivity. As an example, the substrate 102 has n-type conductivity, and the concentration of n-type carriers in the substrate 102 is 1 × 10 ¹³ cm ⁻³ . The thickness of the substrate 102 is, for example, 525 μm. The substrate 102 is not limited to a silicon substrate, but may be a SiC substrate, a sapphire substrate, a GaN substrate, an MgO substrate, a ZnO substrate, or the like.

バッファ層１０４が基板１０２上に形成される。バッファ層１０４は、基板１０２及びｐ型半導体層１０６より高い電気抵抗を有する高抵抗の窒化物半導体で形成される。一例として、バッファ層１０４の抵抗率は、１×１０^５Ωｃｍ以上である。バッファ層１０４は、ｐ型半導体層１０６と、基板１０２との、格子定数および熱膨張率などの特性差による相互作用を緩衝し、接合強度を向上する。バッファ層１０４は、基板１０２上にＡｌＮとＧａＮとを、交互にそれぞれ複数積層して形成される。 A buffer layer 104 is formed on the substrate 102. The buffer layer 104 is formed of a high-resistance nitride semiconductor having higher electrical resistance than the substrate 102 and the p-type semiconductor layer 106. As an example, the resistivity of the buffer layer 104 is 1 × 10 ⁵ Ωcm or more. The buffer layer 104 buffers an interaction between the p-type semiconductor layer 106 and the substrate 102 due to a characteristic difference such as a lattice constant and a thermal expansion coefficient, and improves the bonding strength. The buffer layer 104 is formed by alternately stacking a plurality of AlN and GaN on the substrate 102.

バッファ層１０４は、例えば、膜厚が１００ｎｍのＡｌＮ（窒化アルミニウム）上に、膜厚が５ｎｍ〜４００ｎｍのＧａＮと、膜厚が１ｎｍ〜４０ｎｍのＡｌＮとを含む積層膜を、３層〜２０層有する。一例として、バッファ層１０４は、ＡｌＮからなる層、並びに、当該ＡｌＮからなる層上に形成されたＧａＮとＡｌＮとを含む積層膜を８層有する。バッファ層１０４の厚さは、例えば、１８００ｎｍ以上である。他の例として、バッファ層１０４は、アンドープのＧａＮで形成されてよい。アンドープとは、ｐ型およびｎ型のいずれかの導電性を与えるドーパントを、意図的にドープせずに形成された半導体膜であることを表す。 The buffer layer 104 is, for example, a multilayer film including 3 to 20 layers of AlN (aluminum nitride) with a thickness of 100 nm and a GaN film with a thickness of 5 to 400 nm and AlN with a thickness of 1 to 40 nm. Have. As an example, the buffer layer 104 has eight layers of a layer made of AlN and a laminated film containing GaN and AlN formed on the layer made of AlN. The thickness of the buffer layer 104 is, for example, 1800 nm or more. As another example, the buffer layer 104 may be formed of undoped GaN. Undoped means that the semiconductor film is formed without intentionally doping a dopant imparting conductivity of either p-type or n-type.

ｐ型半導体層１０６はバッファ層１０４上にｐ型のドーパントを有する窒化ガリウム系半導体で形成される。例えば、ｐ型半導体層１０６は、ｐ型ＧａＮで形成される。ｐ型半導体層１０６が有するｐ型のドーパントは、例えば、Ｍｇである。ｐ型半導体層１０６には、チャネル層１１０とのｐｎ接合によって、チャネル層１１０側から空乏層が広がる。ここで、ｐ型半導体層１０６に、チャネル層１１０側から空乏層が広がっているときを、ｐ型半導体層１０６の空乏化状態と称する。 The p-type semiconductor layer 106 is formed of a gallium nitride semiconductor having a p-type dopant on the buffer layer 104. For example, the p-type semiconductor layer 106 is formed of p-type GaN. The p-type dopant included in the p-type semiconductor layer 106 is, for example, Mg. In the p-type semiconductor layer 106, a depletion layer spreads from the channel layer 110 side by a pn junction with the channel layer 110. Here, when the depletion layer spreads from the channel layer 110 side to the p-type semiconductor layer 106 is referred to as a depleted state of the p-type semiconductor layer 106.

ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度は、例えば、１×１０^１７ｃｍ^−３〜１×１０^１９ｃｍ^−３である。ここで、活性化しているドーパントの濃度とは、温度を上げることによって、最終的にキャリアを形成することができるドーパントの濃度をいう。Ｍｇはｐ型のドーパントの一例である。そして、ＧａＮにおけるＭｇのアクセプタ準位は１６０ｍｅＶと、深い。したがって、室温では、活性化しているＭｇのうち、１％程度がキャリアの形成に寄与する。 The concentration of the activated p-type dopant in the p-type semiconductor layer 106 is, for example, 1 × 10 ¹⁷ cm ⁻³ to 1 × 10 ¹⁹ cm ⁻³ . Here, the concentration of the activated dopant means the concentration of the dopant that can finally form carriers by raising the temperature. Mg is an example of a p-type dopant. The acceptor level of Mg in GaN is as deep as 160 meV. Therefore, at room temperature, about 1% of the activated Mg contributes to carrier formation.

ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度は、ホール測定により測定される。ＭＯＳＦＥＴ１００のしきい値は、ｐｎ接合のｎ側空乏層がなくなり、ｎ層が導通する時の電圧である。空乏層の厚さは活性化しているドーパント濃度により変化するため、ＭＯＳＦＥＴ１００のしきい値は活性化しているドーパントの濃度に影響される。 The concentration of the activated p-type dopant in the p-type semiconductor layer 106 is measured by hole measurement. The threshold value of MOSFET 100 is a voltage when the n-side depletion layer of the pn junction disappears and the n layer becomes conductive. Since the thickness of the depletion layer varies depending on the concentration of the activated dopant, the threshold value of the MOSFET 100 is affected by the concentration of the activated dopant.

ｐ型半導体層１０６にチャネル層１１０側から広がる空乏層より、ｐ型半導体層１０６の方が厚い。これにより、ｐ型半導体層１０６に、チャネル層１１０側から空乏層が広がっても、ｐ型半導体層１０６の少なくとも一部は空乏化しない。すなわち、ｐ型半導体層１０６の、チャネル層１１０と反対側の一部は、空乏化せずにｐ型のキャリアが存在する。したがって、ｐ型半導体層１０６の電位を一定に保つことができる。 The p-type semiconductor layer 106 is thicker than the depletion layer extending from the channel layer 110 side to the p-type semiconductor layer 106. Thereby, even if a depletion layer spreads from the channel layer 110 side to the p-type semiconductor layer 106, at least a part of the p-type semiconductor layer 106 is not depleted. That is, a part of the p-type semiconductor layer 106 on the side opposite to the channel layer 110 is not depleted and p-type carriers are present. Therefore, the potential of the p-type semiconductor layer 106 can be kept constant.

例えば、ｐ型半導体層１０６は、厚さが６００ｎｍであり、活性化しているｐ型のドーパントの濃度が３×１０^１６ｃｍ^−３である。また、ｐ型半導体層１０６が有するｐ型のドーパントは、Ｍｇに限られず、Ｚｎ及びＢｅのいずれかであってもよい。 For example, the p-type semiconductor layer 106 has a thickness of 600 nm, and the concentration of the activated p-type dopant is 3 × 10 ¹⁶ cm ⁻³ . Further, the p-type dopant included in the p-type semiconductor layer 106 is not limited to Mg, and may be either Zn or Be.

アンドープ半導体層１０８はｐ型半導体層１０６上に形成される。アンドープ半導体層１０８は、ドーパントを意図的に添加せずに、アンドープの窒化ガリウム系半導体で形成される。ｐ型半導体層１０６とチャネル層１１０との間に形成されたアンドープ半導体層１０８によって、ドーパントがｐ型半導体層１０６とチャネル層１１０との間で相互に拡散することが抑制される。アンドープ半導体層１０８は、アンドープの窒化ガリウム系半導体で形成されるので、ｐ型半導体層１０６及びチャネル層１１０より高い電気抵抗を有する。アンドープ半導体層１０８の抵抗率は、例えば、１×１０^５Ωｃｍ以上である。アンドープ半導体層１０８は、例えば、アンドープのＧａＮで形成される。アンドープ半導体層１０８の厚さは、一例として、３００ｎｍである。 The undoped semiconductor layer 108 is formed on the p-type semiconductor layer 106. The undoped semiconductor layer 108 is formed of an undoped gallium nitride semiconductor without intentionally adding a dopant. The undoped semiconductor layer 108 formed between the p-type semiconductor layer 106 and the channel layer 110 suppresses the diffusion of dopants between the p-type semiconductor layer 106 and the channel layer 110. Since the undoped semiconductor layer 108 is formed of an undoped gallium nitride semiconductor, it has a higher electrical resistance than the p-type semiconductor layer 106 and the channel layer 110. The resistivity of the undoped semiconductor layer 108 is, for example, 1 × 10 ⁵ Ωcm or more. The undoped semiconductor layer 108 is made of, for example, undoped GaN. As an example, the thickness of the undoped semiconductor layer 108 is 300 nm.

チャネル層１１０はアンドープ半導体層１０８上に、ｎ型のドーパントを有する窒化ガリウム系半導体で形成される。例えば、チャネル層１１０は、ｎ型ＧａＮで形成される。チャネル層１１０が有するｎ型のドーパントは、例えば、Ｓｉである。チャネル層１１０には、ｐ型半導体層１０６とのｐｎ接合によって、ｐ型半導体層１０６側から空乏層が広がる。ここで、チャネル層１１０に、ｐ型半導体層１０６側から空乏層が広がっているときを、チャネル層１１０の空乏化状態と称する。 The channel layer 110 is formed on the undoped semiconductor layer 108 with a gallium nitride based semiconductor having an n-type dopant. For example, the channel layer 110 is made of n-type GaN. The n-type dopant included in the channel layer 110 is, for example, Si. In the channel layer 110, a depletion layer spreads from the p-type semiconductor layer 106 side by a pn junction with the p-type semiconductor layer 106. Here, when the depletion layer spreads from the p-type semiconductor layer 106 side in the channel layer 110 is referred to as a depletion state of the channel layer 110.

チャネル層１１０におけるｎ型のドーパントの濃度は、例えば、１×１０^１７ｃｍ^−３である。 The concentration of the n-type dopant in the channel layer 110 is, for example, 1 × 10 ¹⁷ cm ⁻³ .

ここで、チャネル層１１０における活性化しているｎ型のドーパントの濃度は、ホール測定により測定される。チャネル層１１０の厚さは、例えば１０ｎｍである。チャネル層１１０が有するｎ型のドーパントは、Ｓｉに限られず、セレン、硫黄、及び、酸素のいずれかでもよい。 Here, the concentration of the activated n-type dopant in the channel layer 110 is measured by hole measurement. The thickness of the channel layer 110 is, for example, 10 nm. The n-type dopant included in the channel layer 110 is not limited to Si, and may be selenium, sulfur, or oxygen.

電子供給層１１２は、チャネル層１１０上にチャネル層１１０よりバンドギャップエネルギーが大きい窒化ガリウム系半導体で形成される。電子供給層１１２は、例えば、Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）で形成される。Ａｌ_ｘＧａ_１−ｘＮ（０＜ｘ＜１）はＡｌＮとＧａＮとの混晶である。ｘで表される構成比で、電子供給層１１２のバンドギャップ、自発分極及びピエゾ分極が変化する。チャネル層１１０と電子供給層１１２との、自発分極およびピエゾ分極並びにバンドギャップエネルギーの差によって、チャネル層１１０の、電子供給層１１２とのヘテロ接合界面付近に、２ＤＥＧ１２２（２次元電子ガス）が形成される。したがって、チャネル層１１０上に電子供給層１１２が形成されている領域で、チャネル層１１０に２ＤＥＧ１２２が形成される。電子供給層１１２は、一例として、Ａｌ_０．２Ｇａ_０．８Ｎで形成され、厚さ１５ｎｍである。２ＤＥＧ１２２の濃度は、一例として、１×１０^１２ｃｍ^−２である。２ＤＥＧ１２２の濃度は、キャリアの面密度であるシートキャリア密度（ｃｍ^−２）で表される。 The electron supply layer 112 is formed on the channel layer 110 with a gallium nitride-based semiconductor having a band gap energy larger than that of the channel layer 110. The electron supply layer 112 is made of, for example, Al _x Ga _1-x N (0 <x ≦ 1). Al _x Ga _1-x N (0 <x <1) is a mixed crystal of AlN and GaN. The band gap, spontaneous polarization, and piezo polarization of the electron supply layer 112 change at the composition ratio represented by x. 2DEG122 (two-dimensional electron gas) is formed in the vicinity of the heterojunction interface between the channel layer 110 and the electron supply layer 112 due to the difference in spontaneous polarization, piezoelectric polarization, and band gap energy between the channel layer 110 and the electron supply layer 112. Is done. Accordingly, the 2DEG 122 is formed in the channel layer 110 in a region where the electron supply layer 112 is formed on the channel layer 110. As an example, the electron supply layer 112 is formed of Al _0.2 Ga _0.8 N and has a thickness of 15 nm. The density | concentration of 2DEG122 is 1 * 10 ^< ¹² > cm ^<-2 > as an example. The concentration of 2DEG122 is represented by the sheet carrier density (cm ⁻² ) which is the surface density of the carrier.

ソース電極１１６及びドレイン電極１１８は、チャネル層１１０の上方に導電性の材料で、相互に分離して形成されて、チャネル層１１０に電気的に接続される。例えば、電子供給層１１２上に形成されたソース電極１１６及びドレイン電極１１８は、いずれも２ＤＥＧ１２２とオーミック接続される。ソース電極１１６及びドレイン電極１１８は、一例として、いずれもＴｉ層、及び、当該Ｔｉ層上のＡｌ層で形成される。 The source electrode 116 and the drain electrode 118 are formed of a conductive material above the channel layer 110 so as to be separated from each other and are electrically connected to the channel layer 110. For example, the source electrode 116 and the drain electrode 118 formed on the electron supply layer 112 are both ohmically connected to the 2DEG 122. As an example, each of the source electrode 116 and the drain electrode 118 is formed of a Ti layer and an Al layer on the Ti layer.

リセス部１２４が、ソース電極１１６とドレイン電極１１８との間の一部であって、ゲート電極１２０の下側の領域の少なくとも一部に形成される。リセス部１２４において、電子供給層１１２が除去される。リセス部１２４では電子供給層１１２が除去されているので、リセス部１２４の下側のチャネル層１１０には、２ＤＥＧ１２２が形成されない。リセス部１２４においてチャネル層１１０の一部が厚さ方向に除去されて、リセス部１２４におけるチャネル層１１０の厚さが、他の領域のチャネル層１１０より薄くてもよい。 A recess 124 is formed between at least a part of the region below the gate electrode 120 and between the source electrode 116 and the drain electrode 118. In the recess 124, the electron supply layer 112 is removed. Since the electron supply layer 112 is removed from the recess portion 124, the 2DEG 122 is not formed in the channel layer 110 below the recess portion 124. A part of the channel layer 110 may be removed in the thickness direction in the recess portion 124, and the thickness of the channel layer 110 in the recess portion 124 may be thinner than the channel layer 110 in other regions.

絶縁層１１４は、ソース電極１１６とドレイン電極１１８との間の領域で電子供給層１１２上に形成される。リセス部１２４において、絶縁層１１４はチャネル層１１０に接する。すなわち、リセス部１２４において、絶縁層１１４は電子供給層１１２の側面、及び、チャネル層１１０上に形成される。絶縁層１１４は例えばＳｉＯ_２で形成される。 The insulating layer 114 is formed on the electron supply layer 112 in a region between the source electrode 116 and the drain electrode 118. In the recess portion 124, the insulating layer 114 is in contact with the channel layer 110. That is, in the recess portion 124, the insulating layer 114 is formed on the side surface of the electron supply layer 112 and on the channel layer 110. Insulating layer 114 is formed, for example, SiO _2.

ゲート電極１２０は、ソース電極１１６とドレイン電極１１８との間で、絶縁層１１４上に導電性の材料で形成される。ゲート電極１２０の長さは、リセス部１２４の長さより長い。したがって、ゲート電極１２０は、リセス部１２４を超えて形成される。ゲート電極１２０の長さとは、ＭＯＳＦＥＴ１００がオン状態のときにソース電極１１６及びドレイン電極１１８間に流れる電流に平行な方向のゲート電極１２０の長さをいう。リセス部１２４の長さとは、ＭＯＳＦＥＴ１００がオン状態のときにソース電極１１６及びドレイン電極１１８間に流れる電流に平行な方向の、絶縁層１１４がチャネル層１１０に接する領域の長さをいう。ゲート電極１２０は、一例として、Ｔｉ層、当該Ｔｉ層上のＡｌ層、及び、当該Ａｌ層上のＴｉ層で形成される。 The gate electrode 120 is formed of a conductive material over the insulating layer 114 between the source electrode 116 and the drain electrode 118. The length of the gate electrode 120 is longer than the length of the recess portion 124. Therefore, the gate electrode 120 is formed beyond the recess portion 124. The length of the gate electrode 120 refers to the length of the gate electrode 120 in a direction parallel to the current flowing between the source electrode 116 and the drain electrode 118 when the MOSFET 100 is on. The length of the recess portion 124 refers to the length of the region where the insulating layer 114 is in contact with the channel layer 110 in the direction parallel to the current flowing between the source electrode 116 and the drain electrode 118 when the MOSFET 100 is in the on state. For example, the gate electrode 120 is formed of a Ti layer, an Al layer on the Ti layer, and a Ti layer on the Al layer.

リセス部１２４において絶縁層１１４がチャネル層１１０に接する領域の長さ（ｄ_Ｇ）は、例えば、４０００ｎｍである。ここで、当該領域の長さ（ｄ_Ｇ）は、ＭＯＳＦＥＴ１００がオン状態のときにソース電極１１６及びドレイン電極１１８間に流れる電流の向きに平行な方向の、絶縁層１１４がチャネル層１１０に接する領域の長さである。絶縁層１１４がチャネル層１１０に接する領域と、ドレイン電極１１８との間の領域をリサーフ部１２６という。リサーフ部１２６の長さは、例えば、２８０００ｎｍである。ソース電極１１６及びドレイン電極１１８の長さは、例えば、１００００ｎｍである。リサーフ部１２６、ソース電極１１６及びドレイン電極１１８の長さとは、ソース電極１１６とドレイン電極１１８との間に流れる電流に平行な方向のそれぞれの長さをいう。また、絶縁層１１４がチャネル層１１０に接する領域と、ソース電極１１６との間の領域の、ソース電極１１６とドレイン電極１１８との間に流れる電流に平行な方向の長さは、例えば、３０００ｎｍである。 The length (d _G ) of the region where the insulating layer 114 is in contact with the channel layer 110 in the recess 124 is, for example, 4000 nm. Here, the length (d _G ) of the region is a region where the insulating layer 114 is in contact with the channel layer 110 in a direction parallel to the direction of the current flowing between the source electrode 116 and the drain electrode 118 when the MOSFET 100 is in the on state. Is the length of A region between the region where the insulating layer 114 is in contact with the channel layer 110 and the drain electrode 118 is referred to as a resurf portion 126. The length of the resurf part 126 is 28000 nm, for example. The length of the source electrode 116 and the drain electrode 118 is, for example, 10000 nm. The lengths of the resurf portion 126, the source electrode 116, and the drain electrode 118 are the lengths in the direction parallel to the current flowing between the source electrode 116 and the drain electrode 118. Further, the length in the direction parallel to the current flowing between the source electrode 116 and the drain electrode 118 in the region between the source electrode 116 and the region where the insulating layer 114 is in contact with the channel layer 110 is, for example, 3000 nm. is there.

ｐ電極１２８は、ｐ型半導体層１０６に接して導電性の材料で形成されて、ｐ型半導体層１０６に電気的に接続される。ＭＯＳＦＥＴ１００においては、ソース電極１１６に対して、ゲート電極１２０とは反対側の領域の一部で、アンドープ半導体層１０８、チャネル層１１０、及び、電子供給層１１２が除去される。アンドープ半導体層１０８、チャネル層１１０、及び、電子供給層１１２が除去された領域で、アンドープ半導体層１０８、チャネル層１１０、及び、電子供給層１１２の側面、並びに、ｐ型半導体層１０６上に絶縁層１１４が形成される。ｐ型半導体層１０６上の少なくとも一部で、絶縁層１１４が除去され、ソース電極１１６上にｐ電極１２８が形成される。ｐ電極１２８の電位を制御することにより、ｐ型半導体層１０６の電位を制御することができる。すなわち、ｐ型半導体層１０６には、チャネル層１１０側の界面から空乏層が広がるが、ｐ型半導体層１０６のチャネル層１１０とは反対側の一部が空乏化していない。したがって、ｐ型半導体層１０６に電気的に接続されたｐ電極１２８によって、ｐ型半導体層１０６の電位が制御される。 The p-electrode 128 is formed of a conductive material in contact with the p-type semiconductor layer 106 and is electrically connected to the p-type semiconductor layer 106. In the MOSFET 100, the undoped semiconductor layer 108, the channel layer 110, and the electron supply layer 112 are removed in a part of the region opposite to the gate electrode 120 with respect to the source electrode 116. In the region where the undoped semiconductor layer 108, the channel layer 110, and the electron supply layer 112 are removed, insulation is provided on the side surfaces of the undoped semiconductor layer 108, the channel layer 110, and the electron supply layer 112, and on the p-type semiconductor layer 106. Layer 114 is formed. The insulating layer 114 is removed at least partly on the p-type semiconductor layer 106, and a p-electrode 128 is formed on the source electrode 116. By controlling the potential of the p-electrode 128, the potential of the p-type semiconductor layer 106 can be controlled. That is, in the p-type semiconductor layer 106, a depletion layer spreads from the interface on the channel layer 110 side, but a part of the p-type semiconductor layer 106 on the opposite side to the channel layer 110 is not depleted. Therefore, the potential of the p-type semiconductor layer 106 is controlled by the p-electrode 128 that is electrically connected to the p-type semiconductor layer 106.

ｐ電極１２８は、ソース電極１１６に電気的に接続される。ＭＯＳＦＥＴ１００においては、ｐ電極１２８とソース電極１１６とが、配線１３０で接続される。配線１３０は、絶縁層１１４上にソース電極１１６と同じ材料で、ソース電極１１６と一体で形成される。ｐ電極１２８はこれに限られず、ｐ型半導体層１０６の下方に形成されてもよい。 The p electrode 128 is electrically connected to the source electrode 116. In MOSFET 100, p electrode 128 and source electrode 116 are connected by wiring 130. The wiring 130 is formed over the insulating layer 114 using the same material as the source electrode 116 and is integrated with the source electrode 116. The p-electrode 128 is not limited to this, and may be formed below the p-type semiconductor layer 106.

ゲート電極１２０に印加された電圧が０Ｖであるときに、ゲート電極１２０の下側であって、リセス部１２４の下の領域で、チャネル層１１０は厚さ方向の全体にわたって空乏化している。これにより、ＭＯＳＦＥＴ１００は、ノーマリーオフとなる。チャネル層１１０にアンドープ半導体層１０８側の界面から広がる空乏層の厚さは、ｐ型半導体層１０６及びチャネル層１１０における活性化しているドーパントの濃度によって制御することができる。したがって、チャネル層１１０の厚さを、チャネル層１１０にアンドープ半導体層１０８側の界面から広がる空乏層の厚さより薄くすることによって、リセス部１２４の下の領域においてチャネル層１１０の全体を空乏化することができる。チャネル層１１０の全体が空乏化するように、チャネル層１１０の厚さは５０ｎｍ未満であることが好ましく、３０ｎｍ以下であることがより好ましく、２０ｎｍ以下であることがさらに好ましい。ゲート電極１２０にしきい値電圧を超える電圧を印加すると、ゲート電極１２０の下方において、チャネル層１１０にキャリアが集まり、ＭＯＳＦＥＴ１００がオン状態となる。 When the voltage applied to the gate electrode 120 is 0 V, the channel layer 110 is depleted in the entire thickness direction in the region below the gate electrode 120 and below the recess portion 124. As a result, the MOSFET 100 is normally off. The thickness of the depletion layer extending from the interface on the undoped semiconductor layer 108 side to the channel layer 110 can be controlled by the concentration of the activated dopant in the p-type semiconductor layer 106 and the channel layer 110. Therefore, the entire channel layer 110 is depleted in the region below the recess portion 124 by making the thickness of the channel layer 110 thinner than the thickness of the depletion layer extending from the interface on the undoped semiconductor layer 108 side to the channel layer 110. be able to. The thickness of the channel layer 110 is preferably less than 50 nm, more preferably 30 nm or less, and even more preferably 20 nm or less so that the entire channel layer 110 is depleted. When a voltage exceeding the threshold voltage is applied to the gate electrode 120, carriers are collected in the channel layer 110 below the gate electrode 120, and the MOSFET 100 is turned on.

図２は、第１の実施形態に係るＭＯＳＦＥＴ１００のバンド構造を模式的に表す図である。リセス部１２４におけるゲート電極１２０とアンドープ半導体層１０８との間のバンド構造が図２に示されており、左側がゲート電極１２０に対応し、右側がアンドープ半導体層１０８に対応する。 FIG. 2 is a diagram schematically illustrating the band structure of the MOSFET 100 according to the first embodiment. The band structure between the gate electrode 120 and the undoped semiconductor layer 108 in the recess 124 is shown in FIG. 2, with the left side corresponding to the gate electrode 120 and the right side corresponding to the undoped semiconductor layer 108.

図２に示されるように、チャネル層１１０におけるバンドは、アンドープ半導体層１０８側、及び、絶縁層１１４側の、両側で他の領域より高くなる。したがって、ゲート電極１２０の電圧がしきい値電圧を超えたときに、チャネル層１１０に発生するキャリアは、チャネル層１１０と隣接する層との界面ではなく、チャネル層１１０の内側に集中する。すなわち、ＭＯＳＦＥＴ１００は、いわゆる埋込チャネル構造を有する。 As shown in FIG. 2, the band in the channel layer 110 is higher than the other regions on both sides of the undoped semiconductor layer 108 side and the insulating layer 114 side. Therefore, when the voltage of the gate electrode 120 exceeds the threshold voltage, carriers generated in the channel layer 110 are concentrated inside the channel layer 110 instead of the interface between the channel layer 110 and an adjacent layer. That is, MOSFET 100 has a so-called buried channel structure.

図３は、第１の実施形態に係るＭＯＳＦＥＴ１００における不純物濃度の分布を示す模式図である。ＭＯＳＦＥＴ１００において、アンドープ半導体層１０８が形成されず、ｐ型半導体層１０６とチャネル層１１０とが接してもよい。図３は、説明のためにｐ型半導体層１０６上にチャネル層１１０が形成された場合の不純物濃度の分布を模式的に示す。図３の横軸ｘはリセス部１２４における深さ方向を示し、横軸ｘの０は絶縁層１１４とチャネル層１１０との界面に対応し、横軸ｘの正の方向が、基板１０２側である。縦軸はドーパントの濃度を示し、横軸との交点より上側がｎ型ドーパントの濃度、横軸との交点より下側がｐ型ドーパントの濃度である。 FIG. 3 is a schematic diagram showing the impurity concentration distribution in the MOSFET 100 according to the first embodiment. In MOSFET 100, undoped semiconductor layer 108 may not be formed, and p-type semiconductor layer 106 and channel layer 110 may be in contact with each other. FIG. 3 schematically shows the impurity concentration distribution when the channel layer 110 is formed on the p-type semiconductor layer 106 for the sake of explanation. The horizontal axis x in FIG. 3 indicates the depth direction in the recessed portion 124, 0 on the horizontal axis x corresponds to the interface between the insulating layer 114 and the channel layer 110, and the positive direction of the horizontal axis x is on the substrate 102 side. is there. The vertical axis indicates the concentration of the dopant, the concentration above the intersection with the horizontal axis is the concentration of the n-type dopant, and the concentration below the intersection with the horizontal axis is the concentration of the p-type dopant.

図３の横軸ｘのｘ_ｊ'はチャネル層１１０とｐ型半導体層１０６との界面に対応する。また、横軸ｘの０からｘ_ｄは、チャネル層１１０に絶縁層１１４から広がる空乏層、横軸ｘのｘ_１からｘ_ｊ'はチャネル層１１０にｐ型半導体層１０６から広がる空乏層、横軸ｘのｘ_ｊ'からｘ_２は、ｐ型半導体層１０６にチャネル層１１０から広がる空乏層に対応する。図３に示すように、チャネル層１１０の絶縁層１１４との界面付近、及び、ｐ型半導体層１０６との界面付近には、正の電荷が発生して、空乏化する。また、ｐ型半導体層１０６のチャネル層１１０との界面付近には負の電荷が発生して空乏化する。 _{X j} of the horizontal axis x 'of FIG. 3 corresponds to the interface between the channel layer 110 and the p-type semiconductor layer 106. Further, _{x d} is from 0 on the horizontal axis x, the depletion layer in the channel layer 110 extends from the insulating layer 114, _{x j} 'from _{x 1} on the horizontal axis x depletion layer extending from the p-type semiconductor layer 106. The channel layer 110, the lateral X _j ′ to x ₂ of the axis x corresponds to a depletion layer extending from the channel layer 110 to the p-type semiconductor layer 106. As shown in FIG. 3, positive charges are generated near the interface between the channel layer 110 and the insulating layer 114 and near the interface with the p-type semiconductor layer 106, and are depleted. Also, negative charges are generated near the interface between the p-type semiconductor layer 106 and the channel layer 110 and are depleted.

ＭＯＳＦＥＴ１００のしきい値電圧Ｖ_ｔｈは、フラットバンド電圧Ｖ_ＦＢを用いて、次のように表される。式（１）：Ｖ_ｔｈ＝Ｖ_ＦＢ−ｑ×Ｎ×（ｘ_ｊ'−ｘ_ｎ）×｛１／Ｃ_ｏｘ＋（ｘ_ｊ'−ｘ_ｎ）／（２×ε_Ｓ×ε_０）｝。当該式の第２項はチャネル層１１０の平均ドナー密度を表し、チャネル層１１０の平均ドナー密度が０のときにＶ_ｔｈ＝Ｖ_ＦＢとなる。ここで、ｑは電子の電荷量、Ｎはチャネル層１１０におけるドーパントの濃度、ｘ_ｊ'はチャネル層１１０の厚さ、ｘ_ｎはｐ型半導体層１０６側の界面からチャネル層１１０に広がる空乏層の厚さを表す。また、Ｃ_ｏｘは、ＭＯＳＦＥＴ１００におけるＭＯＳキャパシタの容量、ε_ＳはＭＯＳＦＥＴ１００の誘電率、ε_０は真空中の誘電率を表す。ｘ_ｊ'−ｘ_ｎ＜０となる条件で、Ｖ_ｔｈをプラスにすることができるので、ＭＯＳＦＥＴ１００はノーマリーオフとなる。図３においては、説明のためにｐ型半導体層１０６上にチャネル層１１０が形成された場合について説明したが、第１の実施形態に係るＭＯＳＦＥＴ１００のように、ｐ型半導体層１０６とチャネル層１１０との間にアンドープ半導体層１０８を有する場合も、同様である。 The threshold voltage V _{th of the} MOSFET 100 is expressed as follows using the flat band voltage V _FB . Equation _{_{(1): V th = V}} FB -q × N × (x j '-x n) × {1 / C ox + (x j' -x n) / (2 × ε S × ε 0)}. The second term of the equation represents the average donor density of the channel layer 110, and V _th = V _FB when the average donor density of the channel layer 110 is zero. Here, q is the charge amount of electrons, N is the dopant concentration in the channel layer 110, x _j ′ is the thickness of the channel layer 110, and x _n is a depletion layer extending from the interface on the p-type semiconductor layer 106 side to the channel layer 110. Represents the thickness of Further, C _ox represents the capacitance of the MOS capacitor in the MOSFET 100, ε _S represents the dielectric constant of the MOSFET 100, and ε ₀ represents the dielectric constant in vacuum. Since V _th can be made positive under the condition of x _j ′ −x _n <0, the MOSFET 100 is normally off. In FIG. 3, the case where the channel layer 110 is formed on the p-type semiconductor layer 106 has been described for the sake of explanation. However, like the MOSFET 100 according to the first embodiment, the p-type semiconductor layer 106 and the channel layer 110 are formed. The same applies to the case where the undoped semiconductor layer 108 is provided between the two layers.

図４は、第１の実施形態に係るＭＯＳＦＥＴ１００のしきい値電圧とｐ型のドーパントの濃度との関係を示すグラフである。横軸はｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度（ｃｍ^−３）を示し、縦軸はしきい値電圧（Ｖ）を示す。 FIG. 4 is a graph showing the relationship between the threshold voltage of the MOSFET 100 according to the first embodiment and the concentration of the p-type dopant. The horizontal axis indicates the concentration (cm ⁻³ ) of the activated p-type dopant in the p-type semiconductor layer 106, and the vertical axis indicates the threshold voltage (V).

表１は、ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度（ｃｍ^−３）を変化させたときの、チャネル層１１０にｐ型半導体層１０６側から広がる空乏層の厚さ（ｎｍ）、しきい値電圧（Ｖ）、及び、ｐ型半導体層１０６にチャネル層１１０側から広がる空乏層の厚さ（ｎｍ）を示す。 Table 1 shows the thickness of the depletion layer extending from the p-type semiconductor layer 106 side to the channel layer 110 when the concentration (cm ⁻³ ) of the activated p-type dopant in the p-type semiconductor layer 106 is changed. nm), threshold voltage (V), and thickness (nm) of the depletion layer extending from the channel layer 110 side to the p-type semiconductor layer 106.

表１に示されるように、ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度を高くしていくと、チャネル層１１０にｐ型半導体層１０６側から広がる空乏層の厚さが厚くなる。したがって、ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度を高くすることによって、ＭＯＳＦＥＴ１００のしきい値電圧が高くなる。ただし、ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度が１×１０^１７ｃｍ^−３以上になっても、しきい値電圧は高くならない。これは、１×１０^１７ｃｍ^−３以上のドーパント濃度では、上記式（１）の第２項における、｛１／Ｃ_ｏｘ＋（ｘ_ｊ'−ｘ_ｎ）／（２×ε_Ｓ×ε_０）｝の値が小さくなるか、或いは、負になるためである。 As shown in Table 1, when the concentration of the activated p-type dopant in the p-type semiconductor layer 106 is increased, the thickness of the depletion layer extending from the p-type semiconductor layer 106 side to the channel layer 110 increases. Become. Therefore, the threshold voltage of the MOSFET 100 is increased by increasing the concentration of the activated p-type dopant in the p-type semiconductor layer 106. However, the threshold voltage does not increase even when the concentration of the activated p-type dopant in the p-type semiconductor layer 106 is 1 × 10 ¹⁷ cm ⁻³ or more. This corresponds to {1 / C _ox + (x _j ′ −x _n ) / (2 × ε _S × ε ₀ ) in the second term of the above formula (1) at a dopant concentration of 1 × 10 ¹⁷ cm ⁻³ or more. This is because the value of)} becomes small or becomes negative.

次に、ｐ型半導体層１０６の電位について説明する。ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度が低いと、ｐ型半導体層１０６にチャネル層１１０側から広がる空乏層が厚くなる。ｐ型半導体層１０６全体が空乏化すると、ｐ型半導体層１０６の電位を固定することができないので、ｐ型半導体層１０６の厚さより、ｐ型半導体層１０６にチャネル層１１０側から広がる空乏層が薄いことが好ましい。したがって、ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度は１×１０^１６ｃｍ^−３以上であることが好ましい。 Next, the potential of the p-type semiconductor layer 106 will be described. When the concentration of the activated p-type dopant in the p-type semiconductor layer 106 is low, the depletion layer extending from the channel layer 110 side in the p-type semiconductor layer 106 becomes thick. When the entire p-type semiconductor layer 106 is depleted, the potential of the p-type semiconductor layer 106 cannot be fixed. Therefore, a depletion layer extending from the channel layer 110 side is formed in the p-type semiconductor layer 106 due to the thickness of the p-type semiconductor layer 106. Thin is preferred. Therefore, the concentration of the activated p-type dopant in the p-type semiconductor layer 106 is preferably 1 × 10 ¹⁶ cm ⁻³ or more.

次に、ＭＯＳＦＥＴ１００の耐圧について説明する。ゲート電極１２０と、ドレイン電極１１８との間の領域で、チャネル層１１０における活性化しているｎ型のドーパントの面密度と、２ＤＥＧ１２２のシートキャリア密度との合計が、ｐ型半導体層１０６における活性化しているｐ型のドーパントの面密度に略等しい。ここで略等しいとは、厳密に等しい場合に限られるわけではなく、１１．１％程度の差がある場合も含む。ドーパントの面密度は、ドーパントの濃度（ｃｍ^−３）と膜厚（ｃｍ）との乗算で得られる密度（ｃｍ^−２）をいう。すなわち、ｐ型半導体層１０６またはチャネル層１１０を上面から見たときに、それぞれの層の厚さ方向全体にわたる、単位面積あたりのドーパントの密度が、面密度である。 Next, the breakdown voltage of the MOSFET 100 will be described. In the region between the gate electrode 120 and the drain electrode 118, the sum of the surface density of the n-type dopant activated in the channel layer 110 and the sheet carrier density of 2DEG 122 is activated in the p-type semiconductor layer 106. Is approximately equal to the surface density of the p-type dopant. Here, “substantially equal” is not limited to exactly equal cases, but includes cases where there is a difference of about 11.1%. The surface density of the dopant refers to the density (cm ⁻² ) obtained by multiplying the dopant concentration (cm ⁻³ ) and the film thickness (cm). That is, when the p-type semiconductor layer 106 or the channel layer 110 is viewed from the top surface, the density of the dopant per unit area over the entire thickness direction of each layer is the surface density.

ＭＯＳＦＥＴ１００の耐圧はリサーフ部１２６における、ｐ型及びｎ型の活性化しているドーパントの面密度に影響される。すなわち、リサーフ部１２６において、２ＤＥＧ１２２のシートキャリア密度と、チャネル層１１０の活性化しているｎ型のドーパントの面密度との合計が、ｐ型半導体層１０６の活性化しているｐ型のドーパントの面密度より大きいとき、及び、小さいときには、いずれの場合にも、リサーフ部１２６における電界が均一にならないので、ゲート電極１２０とドレイン電極１１８との間の電位差がリサーフ部１２６のゲート電極１２０側端部に集中する。そのため、ゲート電極１２０とドレイン電極１１８との間に高い電圧がかかると、リサーフ部１２６のゲート電極１２０側端部で破壊が起こりやすい。これに対して、リサーフ部１２６の全体で、チャネル層１１０における活性化しているｎ型のドーパントの面密度と、２ＤＥＧ１２２のシートキャリア密度との合計が、ｐ型半導体層１０６における活性化しているｐ型のドーパントの面密度に略等しいと、ゲート電極１２０及びドレイン電極１１８の間の電圧がリサーフ部１２６に均一に分布するので、ＭＯＳＦＥＴ１００の耐圧が大きくなる。 The breakdown voltage of the MOSFET 100 is affected by the surface density of the p-type and n-type activated dopants in the resurf portion 126. That is, in the RESURF portion 126, the sum of the sheet carrier density of 2DEG 122 and the surface density of the n-type dopant activated in the channel layer 110 is the surface of the p-type dopant activated in the p-type semiconductor layer 106. When the density is larger than or smaller than the density, the electric field in the resurf portion 126 is not uniform in any case. Therefore, the potential difference between the gate electrode 120 and the drain electrode 118 is the end of the resurf portion 126 on the gate electrode 120 side. Concentrate on. For this reason, when a high voltage is applied between the gate electrode 120 and the drain electrode 118, breakdown is likely to occur at the end of the resurf portion 126 on the gate electrode 120 side. On the other hand, the sum of the surface density of the n-type dopant activated in the channel layer 110 and the sheet carrier density of 2DEG 122 in the entire resurf portion 126 is activated in the p-type semiconductor layer 106. When the surface density of the type dopant is substantially equal, the voltage between the gate electrode 120 and the drain electrode 118 is uniformly distributed in the resurf portion 126, so that the breakdown voltage of the MOSFET 100 is increased.

２ＤＥＧ１２２のシートキャリア密度は、チャネル層１１０及び電子供給層１１２の組成及び膜厚に影響される。チャネル層１１０における活性化しているｎ型のドーパントの面密度は、チャネル層１１０における活性化しているｎ型のドーパントの濃度及びチャネル層１１０の厚さに依存する。ｐ型半導体層１０６における活性化しているｐ型のドーパントの面密度は、ｐ型半導体層１０６における活性化しているｐ型のドーパントの濃度及びｐ型半導体層１０６の厚さに依存する。したがって、以上の要素を制御することによって、チャネル層１１０における活性化しているｎ型のドーパントの面密度＋２ＤＥＧ１２２におけるシートキャリア密度＝ｐ型半導体層１０６における活性化しているｐ型のドーパントの面密度とすることができる。本式における等号は、厳密に等しい意味ではなく、１１．１％程度の差を有してもよい。 The sheet carrier density of 2DEG 122 is affected by the composition and film thickness of the channel layer 110 and the electron supply layer 112. The surface density of the activated n-type dopant in the channel layer 110 depends on the concentration of the activated n-type dopant in the channel layer 110 and the thickness of the channel layer 110. The surface density of the activated p-type dopant in the p-type semiconductor layer 106 depends on the concentration of the activated p-type dopant in the p-type semiconductor layer 106 and the thickness of the p-type semiconductor layer 106. Therefore, by controlling the above factors, the surface density of the activated n-type dopant in the channel layer 110 + the sheet carrier density in the 2DEG 122 = the surface density of the activated p-type dopant in the p-type semiconductor layer 106 can do. The equal sign in this formula is not strictly equal, and may have a difference of about 11.1%.

図５は、第１の実施形態に係るＭＯＳＦＥＴ１００のｎ型ドーパントの面密度と破壊電圧との関係を示すグラフである。横軸はゲート電極１２０と、ドレイン電極１１８との間の領域における、２ＤＥＧ１２２のシートキャリア密度（ｃｍ^−２）と、チャネル層１１０における活性化しているｎ型のドーパントの面密度（ｃｍ^−２）との合計を示す。また、縦軸は、ＭＯＳＦＥＴ１００の破壊電圧（Ｖ）を示す。ここで、破壊電圧は、ＭＯＳＦＥＴ１００が破壊するときのゲート電極１２０とドレイン電極１１８との間の電圧差をいう。第１の実施形態に係るＭＯＳＦＥＴ１００が備えるｐ型半導体層１０６は、厚さが６００ｎｍであり、活性化しているｐ型のドーパントの濃度は３×１０^１６ｃｍ^−３である。このとき、図１に示されるように、しきい値電圧は２．９２Ｖであり、第1の実施形態に係るＭＯＳＦＥＴ１００はノーマリーオフとなる。 FIG. 5 is a graph showing the relationship between the surface density of the n-type dopant and the breakdown voltage of the MOSFET 100 according to the first embodiment. The horizontal axis represents the sheet carrier density (cm ⁻² ) of 2DEG 122 in the region between the gate electrode 120 and the drain electrode 118, and the surface density (cm ⁻² ) of the activated n-type dopant in the channel layer 110. And the total. The vertical axis indicates the breakdown voltage (V) of the MOSFET 100. Here, the breakdown voltage refers to a voltage difference between the gate electrode 120 and the drain electrode 118 when the MOSFET 100 is broken. The p-type semiconductor layer 106 included in the MOSFET 100 according to the first embodiment has a thickness of 600 nm, and the concentration of the activated p-type dopant is 3 × 10 ¹⁶ cm ⁻³ . At this time, as shown in FIG. 1, the threshold voltage is 2.92 V, and the MOSFET 100 according to the first embodiment is normally off.

２ＤＥＧ１２２のシートキャリア密度（ｃｍ^−２）と、チャネル層１１０における活性化しているｎ型のドーパントの面密度（ｃｍ^−２）との合計が２×１０^１２ｃｍ^−２のときにＭＯＳＦＥＴ１００の破壊電圧（Ｖ）が６５１Ｖと最も大きくなる。これは、上記の２×１０^１２ｃｍ^−２が、ｐ型半導体層１０６における活性化しているｐ型のドーパントの面密度である１．８×１０^１２ｃｍ^−２と略等しいからである。すなわち、１１．１％程度の差がある場合も略等しいといえる。ｐ型半導体層１０６における活性化しているｐ型のドーパントの面密度は、活性化しているドーパント濃度とｐ型半導体層１０６との乗算、すなわち（３×１０^１６ｃｍ^−３）×（６００×１０^−７ｃｍ）により算出される。 A sheet carrier density of 2DEG122 ^{(cm -2),} the breakdown voltage of when the sum of the surface density of n-type dopants are activated ^{(cm -2)} in the channel layer 110 is 2 × ¹⁰ 12 ^{cm -2} MOSFET100 (V) is the largest at 651V. This is because the above 2 × 10 ¹² cm ⁻² is substantially equal to 1.8 × 10 ¹² cm ⁻² which is the surface density of the activated p-type dopant in the p-type semiconductor layer 106. That is, it can be said that the case where there is a difference of about 11.1% is substantially equal. The area density of the activated p-type dopant in the p-type semiconductor layer 106 is the product of the activated dopant concentration and the p-type semiconductor layer 106, that is, (3 × 10 ¹⁶ cm ⁻³ ) × (600 × 10 ^-7 cm).

図６は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、基板１０２上にバッファ層１０４、ｐ型半導体層１０６、アンドープ半導体層１０８、チャネル層１１０、及び、マスク１５２が形成された状態を示す模式図である。バッファ層１０４は、基板１０２上にエピタキシャル成長される。一例として、バッファ層１０４は、ＡｌＮ層、および、ＧａＮ層を繰り返し積層して形成される。 6 shows a state in which the buffer layer 104, the p-type semiconductor layer 106, the undoped semiconductor layer 108, the channel layer 110, and the mask 152 are formed on the substrate 102 in the manufacturing process of the MOSFET 100 according to the first embodiment. It is a schematic diagram shown. The buffer layer 104 is epitaxially grown on the substrate 102. As an example, the buffer layer 104 is formed by repeatedly laminating an AlN layer and a GaN layer.

例えば、（１１１）面を主面とするＳｉの基板１０２がＭＯＣＶＤ装置に設置されてから、濃度１００％の水素ガスをキャリアガスとして用いて、ＴＭＡｌ（トリメチルアルミニウム）およびＮＨ_３（アンモニア）が導入されて、成長温度１０５０℃で、ＡｌＮ層が成長される。ＴＭＡｌ及びＮＨ_３の流量は、例えば、それぞれ１００μｍｏｌ／ｍｉｎ及び１２Ｌ／ｍｉｎである。ＡｌＮ層の厚さは例えば１００ｎｍである。次に、ＴＭＧａ（トリメチルガリウム）およびＮＨ_３が導入されて、ＡｌＮ層上に、厚さ２００ｎｍのＧａＮが形成される。ＴＭＧａ及びＮＨ_３の流量は、例えば、それぞれ５８μｍｏｌ／ｍｉｎ及び１２Ｌ／ｍｉｎである。次に、ＴＭＡｌおよびＮＨ_３が導入されて、厚さ２０ｎｍのＡｌＮが形成される。形成の条件は上記と同様である。以上のように、厚さ１００ｎｍのＡｌＮ層上に、厚さ２００ｎｍのＧａＮおよび厚さ２０ｎｍのＡｌＮの積層を８回繰り返して、バッファ層１０４が形成される。 For example, TMAl (trimethylaluminum) and NH ₃ (ammonia) are introduced using hydrogen gas with a concentration of 100% as a carrier gas after the Si substrate 102 having the (111) plane as the main surface is installed in the MOCVD apparatus. Then, an AlN layer is grown at a growth temperature of 1050 ° C. The flow rates of TMAl and NH ₃ are, for example, 100 μmol / min and 12 L / min, respectively. The thickness of the AlN layer is, for example, 100 nm. Next, TMGa (trimethylgallium) and NH ₃ are introduced to form GaN having a thickness of 200 nm on the AlN layer. The flow rates of TMGa and NH ₃ are, for example, 58 μmol / min and 12 L / min, respectively. Next, TMAl and NH ₃ are introduced to form AlN having a thickness of 20 nm. The formation conditions are the same as described above. As described above, the buffer layer 104 is formed on the AlN layer having a thickness of 100 nm by repeating the stacking of GaN having a thickness of 200 nm and AlN having a thickness of 20 nm eight times.

バッファ層１０４上に、ｐ型半導体層１０６がエピタキシャル成長される。一例として、濃度１００％の窒素ガスをキャリアガスとして用いて、ＴＭＧａ、ＮＨ_３及びＣｐ_２Ｍｇ（ビスシクロペンタディエニルマグネシウム）が導入されて、成長温度１０５０℃で、ｐ型のＧａＮが成長される。ＴＭＧａ及びＮＨ_３の流量は、例えば、それぞれ５８μｍｏｌ／ｍｉｎ及び１２Ｌ／ｍｉｎである。ｐ型半導体層１０６の厚さは例えば６００ｎｍである。Ｃｐ_２Ｍｇの流量は、ｐ型半導体層１０６におけるＭｇの濃度が３×１０^１６ｃｍ^−３となるように調整される。ｐ型半導体層１０６におけるＭｇの濃度は、ＳＩＭＳ（二次元イオン質量分析）で測定することができる。 A p-type semiconductor layer 106 is epitaxially grown on the buffer layer 104. As an example, TMGa, NH ₃ and Cp ₂ Mg (biscyclopentadienyl magnesium) are introduced using nitrogen gas with a concentration of 100% as a carrier gas, and p-type GaN is grown at a growth temperature of 1050 ° C. The The flow rates of TMGa and NH ₃ are, for example, 58 μmol / min and 12 L / min, respectively. The thickness of the p-type semiconductor layer 106 is, for example, 600 nm. The flow rate of Cp ₂ Mg is adjusted so that the Mg concentration in the p-type semiconductor layer 106 is 3 × 10 ¹⁶ cm ⁻³ . The Mg concentration in the p-type semiconductor layer 106 can be measured by SIMS (two-dimensional ion mass spectrometry).

ｐ型半導体層１０６上にアンドープ半導体層１０８がエピタキシャル成長される。一例として、濃度１００％の水素ガスをキャリアガスとして用いて、ＴＭＧａ及びＮＨ_３が導入されて、成長温度１０５０℃で、アンドープのＧａＮが成長される。ＴＭＧａ及びＮＨ_３の流量は、例えば、それぞれ５８μｍｏｌ／ｍｉｎ及び１２Ｌ／ｍｉｎである。アンドープ半導体層１０８の厚さは例えば３００ｎｍである。 An undoped semiconductor layer 108 is epitaxially grown on the p-type semiconductor layer 106. As an example, TMGa and NH ₃ are introduced using hydrogen gas having a concentration of 100% as a carrier gas, and undoped GaN is grown at a growth temperature of 1050 ° C. The flow rates of TMGa and NH ₃ are, for example, 58 μmol / min and 12 L / min, respectively. The thickness of the undoped semiconductor layer 108 is, for example, 300 nm.

アンドープ半導体層１０８上にチャネル層１１０がエピタキシャル成長される。一例として、濃度１００％の水素ガスをキャリアガスとして用いて、ＴＭＧａ、ＮＨ_３及びＳｉＨ_４（モノシラン）が導入されて、成長温度１０５０℃で、ｎ型のＧａＮが成長される。ＴＭＧａ及びＮＨ_３の流量は、例えば、それぞれ５８μｍｏｌ／ｍｉｎ及び１２Ｌ／ｍｉｎである。チャネル層１１０の厚さは例えば１０ｎｍである。ＳｉＨ_４の流量は、チャネル層１１０におけるＳｉの濃度が１×１０^１７ｃｍ^−３となるように調整される。チャネル層１１０におけるＳｉの濃度は、ＳＩＭＳ、あるいは、ホール測定で測定することができる。 A channel layer 110 is epitaxially grown on the undoped semiconductor layer 108. As an example, TMGa, NH ₃ and SiH ₄ (monosilane) are introduced using hydrogen gas having a concentration of 100% as a carrier gas, and n-type GaN is grown at a growth temperature of 1050 ° C. The flow rates of TMGa and NH ₃ are, for example, 58 μmol / min and 12 L / min, respectively. The thickness of the channel layer 110 is 10 nm, for example. The flow rate of SiH ₄ is adjusted so that the Si concentration in the channel layer 110 is 1 × 10 ¹⁷ cm ⁻³ . The Si concentration in the channel layer 110 can be measured by SIMS or hole measurement.

マスク１５２が、リセス部１２４となる領域でチャネル層１１０上に形成される。マスク１５２は、例えば、ＳｉＯ_２で形成される。例えば、まずチャネル層１１０上にＳｉＨ_４及びＮ_２Ｏを用いたＰＣＶＤ（プラズマ化学気相成長）法で厚さ１００ｎｍのＳｉＯ_２膜が形成され、次に、フォトリソグラフィ及びフッ酸を用いたエッチングによって当該ＳｉＯ_２膜がパターニングされて、マスク１５２が形成される。 A mask 152 is formed on the channel layer 110 in a region to be the recess portion 124. The mask 152 is made of, for example, SiO ₂ . For example, a SiO ₂ film having a thickness of 100 nm is first formed on the channel layer 110 by PCVD (plasma chemical vapor deposition) using SiH ₄ and N ₂ O, and then etching using photolithography and hydrofluoric acid. As a result, the SiO ₂ film is patterned to form a mask 152.

図７は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、電子供給層１１２が形成された状態を示す模式図である。電子供給層１１２は、マスク１５２が形成されていない領域で、チャネル層１１０上に再成長される。一例として、濃度１００％の水素ガスをキャリアガスとして用いて、ＴＭＧａ、ＴＭＡｌ及びＮＨ_３が導入されて、成長温度１０５０℃で、ＡｌＧａＮ層が成長される。ＮＨ_３の流量は、例えば、１２Ｌ／ｍｉｎである。ＴＭＧａ及びＴＭＡｌの流量は、ＡｌＧａＮ中のＡｌの組成比が、予め定められた値となるように調整される。一例として、電子供給層１１２は、Ａｌの組成比が２０％のＡｌ_０．２Ｇａ_０．８Ｎで形成される。電子供給層１１２の厚さは例えば１５ｎｍである。次に、マスク１５２が除去される。マスク１５２は、例えば、フッ酸を用いたウェットエッチングで除去される。 FIG. 7 is a schematic diagram showing a state in which the electron supply layer 112 is formed in the manufacturing process of the MOSFET 100 according to the first embodiment. The electron supply layer 112 is regrown on the channel layer 110 in a region where the mask 152 is not formed. As an example, TMGa, TMAl, and NH ₃ are introduced using hydrogen gas having a concentration of 100% as a carrier gas, and an AlGaN layer is grown at a growth temperature of 1050 ° C. The flow rate of NH ₃ is, for example, 12 L / min. The flow rates of TMGa and TMAl are adjusted so that the Al composition ratio in AlGaN becomes a predetermined value. As an example, the electron supply layer 112 is formed of Al _0.2 Ga _0.8 N with an Al composition ratio of 20%. The thickness of the electron supply layer 112 is 15 nm, for example. Next, the mask 152 is removed. The mask 152 is removed by wet etching using hydrofluoric acid, for example.

電子供給層１１２の厚さは、Ｘ線回折法によって測定することができる。また、ＡｌＧａＮ中のＡｌの組成比はフォトルミネッセンス法によって測定することができる。チャネル層１１０と電子供給層１１２とのヘテロ接合によって発生した２ＤＥＧ１２２のシートキャリア密度、及び、チャネル層１１０におけるドーパントの濃度は、ホール測定によって測定することができる。 The thickness of the electron supply layer 112 can be measured by an X-ray diffraction method. The composition ratio of Al in AlGaN can be measured by a photoluminescence method. The sheet carrier density of 2DEG 122 generated by the heterojunction between the channel layer 110 and the electron supply layer 112 and the dopant concentration in the channel layer 110 can be measured by hole measurement.

図８は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、ＳｉＯ膜１５４が形成された状態を示す模式図である。電子供給層１１２上、及び、マスク１５２が除去され、リセス部１２４となる領域でチャネル層１１０上に、ＳｉＯ膜１５４がＳｉＯ_２で形成される。例えば、まず電子供給層１１２及びチャネル層１１０上にＳｉＨ_４及びＮ_２Ｏを用いたＰＣＶＤ法で厚さ３００ｎｍのＳｉＯ_２が形成される。次に、当該ＳｉＯ_２は、フォトリソグラフィ及びフッ酸を用いたエッチングによって、ｐ電極１２８が形成される領域で除去されて、ＳｉＯ膜１５４が形成される。 FIG. 8 is a schematic view showing a state in which the SiO film 154 is formed in the manufacturing process of the MOSFET 100 according to the first embodiment. A SiO film 154 is formed of SiO ₂ on the electron supply layer 112 and the channel layer 110 in a region to be the recess portion 124 by removing the mask 152. For example, first, SiO ₂ having a thickness of 300 nm is formed on the electron supply layer 112 and the channel layer 110 by a PCVD method using SiH ₄ and N ₂ O. Next, the SiO ₂ is removed in a region where the p-electrode 128 is formed by photolithography and etching using hydrofluoric acid, so that the SiO film 154 is formed.

ＳｉＯ膜１５４が除去されていない領域で、電子供給層１１２、チャネル層１１０、及び、アンドープ半導体層１０８がエッチングで除去される。当該エッチングは、塩素系ガスを用いたドライエッチングである。これにより、ＳｉＯ膜１５４が形成されていない領域で、ｐ型半導体層１０６が露出する。次に、ＳｉＯ膜１５４が除去される。ＳｉＯ膜１５４は、例えば、フッ酸を用いたウェットエッチングで除去される。 In the region where the SiO film 154 is not removed, the electron supply layer 112, the channel layer 110, and the undoped semiconductor layer 108 are removed by etching. This etching is dry etching using a chlorine-based gas. As a result, the p-type semiconductor layer 106 is exposed in a region where the SiO film 154 is not formed. Next, the SiO film 154 is removed. The SiO film 154 is removed, for example, by wet etching using hydrofluoric acid.

図９は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、絶縁層１１４が形成された状態を示す模式図である。電子供給層１１２上に絶縁層１１４が形成される。また、リセス部１２４となる領域で、チャネル層１１０上に絶縁層１１４が形成され、電子供給層１１２の側面が絶縁層１１４で覆われる。アンドープ半導体層１０８、チャネル層１１０及び電子供給層１１２が除去された領域で、ｐ型半導体層１０６上に絶縁層１１４が形成され、アンドープ半導体層１０８、チャネル層１１０及び電子供給層１１２の側面が絶縁層１１４で覆われる。一例として、ＳｉＨ_４及びＮ_２Ｏを用いたＰＣＶＤ法により、絶縁層１１４がＳｉＯ_２で形成される。絶縁層１１４の厚さは例えば１２０ｎｍである。 FIG. 9 is a schematic diagram showing a state in which the insulating layer 114 is formed in the manufacturing process of the MOSFET 100 according to the first embodiment. An insulating layer 114 is formed on the electron supply layer 112. In addition, an insulating layer 114 is formed on the channel layer 110 in a region to be the recess portion 124, and the side surface of the electron supply layer 112 is covered with the insulating layer 114. In the region where the undoped semiconductor layer 108, the channel layer 110, and the electron supply layer 112 are removed, an insulating layer 114 is formed on the p-type semiconductor layer 106, and side surfaces of the undoped semiconductor layer 108, the channel layer 110, and the electron supply layer 112 are formed. Covered with an insulating layer 114. As an example, the insulating layer 114 is formed of SiO ₂ by a PCVD method using SiH ₄ and N ₂ O. The thickness of the insulating layer 114 is 120 nm, for example.

図１０は、第１の実施形態に係るＭＯＳＦＥＴ１００の製造プロセスにおいて、ｐ電極１２８が形成された状態を示す模式図である。まずｐ電極１２８が形成される領域で、絶縁層１１４が除去される。絶縁層１１４は、フォトリソグラフィ及びフッ酸を用いたエッチングによって、除去される。絶縁層１１４が除去された領域で、ｐ型半導体層１０６上にｐ電極１２８が、スパッタ法及びリフトオフ法で形成される。ｐ電極１２８は、厚さ５ｎｍのＮｉ層、及び、当該Ｔｉ層上の厚さ１０ｎｍのＡｕ層で形成される。ｐ電極１２８の形成には、スパッタ法に換えて真空蒸着法を用いてもよい。ｐ電極１２８は、アニールされる。当該アニールは、例えば、１００％の酸素雰囲気中で、５００℃で行う。アニールによって、ｐ電極１２８とｐ型半導体層１０６との間の接続抵抗が小さくなる。 FIG. 10 is a schematic diagram showing a state in which the p-electrode 128 is formed in the manufacturing process of the MOSFET 100 according to the first embodiment. First, the insulating layer 114 is removed in a region where the p-electrode 128 is formed. The insulating layer 114 is removed by photolithography and etching using hydrofluoric acid. In the region where the insulating layer 114 is removed, a p-electrode 128 is formed on the p-type semiconductor layer 106 by a sputtering method and a lift-off method. The p electrode 128 is formed of a Ni layer having a thickness of 5 nm and an Au layer having a thickness of 10 nm on the Ti layer. In forming the p-electrode 128, a vacuum deposition method may be used instead of the sputtering method. The p electrode 128 is annealed. The annealing is performed at 500 ° C. in a 100% oxygen atmosphere, for example. By annealing, the connection resistance between the p-electrode 128 and the p-type semiconductor layer 106 is reduced.

ソース電極１１６及びドレイン電極１１８が形成される領域で、絶縁層１１４が除去される。絶縁層１１４は、フォトリソグラフィ及びフッ酸を用いたエッチングによって、除去される。絶縁層１１４が除去された領域で、電子供給層１１２上にソース電極１１６及びドレイン電極１１８が、スパッタ法及びリフトオフ法で形成される。ソース電極１１６及びドレイン電極１１８は、厚さ２５ｎｍのＴｉ層、及び、当該Ｔｉ層上の厚さ３００ｎｍのＡｌ層で形成される。ソース電極１１６及びドレイン電極１１８の形成には、スパッタ法に換えて真空蒸着法を用いてもよい。ソース電極１１６及びドレイン電極１１８は、アニールされる。当該アニールは、例えば、６００℃で１０分間行う。アニールによって、ソース電極１１６及びドレイン電極１１８の接続抵抗が小さくなる。 In the region where the source electrode 116 and the drain electrode 118 are formed, the insulating layer 114 is removed. The insulating layer 114 is removed by photolithography and etching using hydrofluoric acid. In the region where the insulating layer 114 is removed, the source electrode 116 and the drain electrode 118 are formed on the electron supply layer 112 by a sputtering method and a lift-off method. The source electrode 116 and the drain electrode 118 are formed of a Ti layer having a thickness of 25 nm and an Al layer having a thickness of 300 nm on the Ti layer. In forming the source electrode 116 and the drain electrode 118, a vacuum evaporation method may be used instead of the sputtering method. The source electrode 116 and the drain electrode 118 are annealed. The annealing is performed at 600 ° C. for 10 minutes, for example. By annealing, the connection resistance between the source electrode 116 and the drain electrode 118 is reduced.

リセス部１２４を含む領域で、絶縁層１１４上にゲート電極１２０が、スパッタ法及びリフトオフ法で形成される。ゲート電極１２０は、Ｔｉ層、当該Ｔｉ層上のＡｕ層、及び、当該Ａｕ層上のＴｉ層で形成される。ゲート電極１２０の形成には、スパッタ法に換えて真空蒸着法を用いてもよい。以上のようにして、ＭＯＳＦＥＴ１００が形成される。 In a region including the recess portion 124, the gate electrode 120 is formed on the insulating layer 114 by a sputtering method and a lift-off method. The gate electrode 120 is formed of a Ti layer, an Au layer on the Ti layer, and a Ti layer on the Au layer. In forming the gate electrode 120, a vacuum deposition method may be used instead of the sputtering method. As described above, the MOSFET 100 is formed.

以上、ＭＯＳＦＥＴ１００について説明したが、ＭＯＳＦＥＴ１００の実施の態様は上記に限られない。例えば、アンドープ半導体層１０８が形成されず、ｐ型半導体層１０６とチャネル層１１０とが接してもよい。 Although the MOSFET 100 has been described above, the embodiment of the MOSFET 100 is not limited to the above. For example, the undoped semiconductor layer 108 may not be formed, and the p-type semiconductor layer 106 and the channel layer 110 may be in contact with each other.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 As mentioned above, although this invention was demonstrated using embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. It will be apparent to those skilled in the art that various modifications or improvements can be added to the above-described embodiment. It is apparent from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.

特許請求の範囲、明細書、および図面中において示した装置、システム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。 The order of execution of each process such as operations, procedures, steps, and stages in the apparatus, system, and method shown in the claims, the specification, and the drawings is particularly “before”, “prior”, etc. It should be noted that it can be implemented in any order unless the output of the previous process is used in the subsequent process. Regarding the operation flow in the claims, the description, and the drawings, even if it is described using “first”, “next”, etc. for convenience, it means that it is essential to carry out in this order. It is not a thing.

１００ＭＯＳＦＥＴ、１０２基板、１０４バッファ層、１０６ｐ型半導体層、１０８アンドープ半導体層、１１０チャネル層、１１２電子供給層、１１４絶縁層、１１６ソース電極、１１８ドレイン電極、１２０ゲート電極、１２２２ＤＥＧ、１２４リセス部、１２６リサーフ部、１２８ｐ電極、１３０配線、１５２マスク、１５４ＳｉＯ膜 100 MOSFET, 102 substrate, 104 buffer layer, 106 p-type semiconductor layer, 108 undoped semiconductor layer, 110 channel layer, 112 electron supply layer, 114 insulating layer, 116 source electrode, 118 drain electrode, 120 gate electrode, 122 2DEG, 124 Recess part, 126 Resurf part, 128 p electrode, 130 wiring, 152 mask, 154 SiO film

Claims

a p-type semiconductor layer formed of a gallium nitride based semiconductor having a p-type dopant;
A channel layer formed of a gallium nitride based semiconductor having an n-type dopant above the p-type semiconductor layer;
On the channel layer, an electron supply layer formed of a gallium nitride based semiconductor having a band gap energy larger than that of the channel layer and partially removed;
A source electrode and a drain electrode formed above the channel layer and electrically connected to the channel layer;
In the region where the electron supply layer is removed, an insulating layer formed of an insulating material on the channel layer;
A gate electrode formed on the insulating layer between the source electrode and the drain electrode;
A two-dimensional electron gas is formed in the channel layer;
In the region between the gate electrode and the drain electrode, the sum of the surface density of the n-type dopant activated in the channel layer and the sheet carrier density of the two-dimensional electron gas is the p-type semiconductor. A semiconductor device substantially equal to the surface density of the p-type dopant activated in the layer.

2. The semiconductor device according to claim 1, wherein when the voltage applied to the gate electrode is 0 V, the channel layer is depleted throughout the thickness direction in a region under the gate electrode.

The semiconductor device according to claim 1, further comprising an undoped layer formed of an undoped gallium nitride-based semiconductor without adding a dopant between the p-type semiconductor layer and the channel layer.

The p-type semiconductor layer is formed of p-type GaN;
The channel layer is formed of n-type GaN;
The undoped layer is formed of undoped GaN;
The semiconductor device according to claim 3, wherein the electron supply layer is formed of Al _x Ga _1-x N (0 <x ≦ 1).

The semiconductor device according to claim 1, wherein at least a part of the p-type semiconductor layer is not depleted.

The semiconductor device according to claim 1, further comprising a p-electrode electrically connected to the p-type semiconductor layer.

The semiconductor device according to claim 6, wherein the p-electrode is electrically connected to the source electrode.

The semiconductor device according to claim 7, wherein the source electrode and the p electrode are connected by a wiring formed integrally with the source electrode.

The said p electrode is formed on the said p-type semiconductor layer in the area | region from which the said channel layer, the said electron supply layer, and the said insulating layer were removed. Semiconductor device.

The p-type semiconductor layer is formed above a conductive substrate having conductivity;
The high resistance buffer layer which has a higher electrical resistance than the said p-type semiconductor layer and the said conductive substrate between the said p-type semiconductor layer and the said conductive substrate is further provided with any one of Claim 1 to 9 Semiconductor device.