JP2010199215A - スイッチング素子及び不揮発性記憶装置 - Google Patents

スイッチング素子及び不揮発性記憶装置 Download PDF

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Abstract

【課題】信頼性が高く、素子間ばらつきが少ないスイッチング素子及び不揮発性記憶素子を提供する。
【解決手段】六員環ネットワーク構造を有する炭素材料からなる第１層１０と、第１層の第１の部分に接続された第１電極１１と、第１層の第２の部分と電気的に接続され第１電極と離間して設けられた第２電極１２と、第１層の第１の部分と第２の部分との間の第３の部分に対向して設けられた部分を有する第３電極１３と、第１層と第３電極との間に設けられた第２層２０と、を備えるスイッチング素子を提供する。第２層は、基部２１と官能基部２２とを有する。官能基部２２は、基部と第１層との間に設けられ、基部と結合され、第１層中の炭素原子との間の距離の変化によって第１層におけるｓｐ２結合炭素とｓｐ３結合炭素との比率を可変とする。
【選択図】図１

Description

本発明は、スイッチング素子及び不揮発性記憶装置に関する。
近年、ＮＡＮＤ型フラッシュメモリに代表される小型で大容量のメモリデバイスの需要が急増し、高集積化、大容量化を目指した開発が盛んに行われている。一般的に、半導体メモリの大容量化は個々のメモリ素子を微細化することにより成し遂げられている。しかしながら、従来の半導体メモリ技術は、動作原理の観点及び製造コストの観点から微細化限界に達しつつある。従って、メモリデバイスのさらなる大容量化のためには、新たな動作原理に依拠した次世代メモリの実現が望まれている。
例えば、グラフェンを利用した電気化学スイッチ（例えば、非特許文献１及び非特許文献２参照）は、そのオン／オフ比が大きく不揮発性を有することなどから、従来の半導体メモリの微細化限界を打破する可能性のある次世代メモリの候補と考えられている。
しかしながらこれらの従来の技術では、絶縁膜中に混入した水分子を反応性物質とした電気化学反応を利用しているため、反応性物質の種類、位置、量などの制御が不十分で、素子の信頼性や歩留まりの問題など、実用化されるには課題が多い。
"A graphene-based electrochemical switch" arXiv 0712.2026V1. "Nonvolatile Switching in Graphene Field-Effect Device" IEEE ELECTRON DEVICE LETTERS, VOL.29, NO.8, pp.952-954, AUGUST 2008.
本発明は、信頼性が高く、素子間ばらつきが少ないスイッチング素子及び不揮発性記憶素子を提供する。
本発明の一態様によれば、六員環ネットワーク構造を有する炭素材料からなる第１層と、前記第１層の第１の部分と電気的に接続された第１電極と、前記第１層の第２の部分と電気的に接続され、前記第１電極と離間して設けられた第２電極と、前記第１層の前記第１の部分と前記第２の部分との間の第３の部分に対向して設けられた部分を有する第３電極と、前記第１層と前記第３電極との間に設けられた第２層であって、基部と、前記基部と前記第１層との間に設けられ前記基部と結合され前記第１層中の炭素原子との間の距離の変化によって前記第１層におけるｓｐ２結合炭素とｓｐ３結合炭素との比率を可変とする官能基部と、を有する第２層と、を備えたことを特徴とするスイッチング素子が提供される。
本発明の別の一態様によれば、六員環ネットワーク構造を有する炭素材料からなる第１層と、前記第１層の第１の部分と電気的に接続された第１電極と、前記第１層の第２の部分と電気的に接続され、前記第１電極と離間して設けられた第２電極と、前記第１層の前記第１の部分と前記第２の部分との間の第３の部分に対向して設けられた部分を有する第３電極と、前記第１層と前記第３電極との間に設けられた第２層であって、基部と、前記基部と前記第１層との間に設けられ前記基部と結合され前記第１層中の炭素原子との間の距離の変化によって前記第１層におけるｓｐ２結合炭素とｓｐ３結合炭素との比率を可変とする官能基部と、を有する第２層と、を備え、前記ｓｐ２結合炭素とｓｐ３結合炭素との比率の変化に伴う前記第１層における電気伝導率の変化を記憶データとして保持可能とする不揮発性記憶装置が提供される。
本発明によれば、信頼性が高く、素子間ばらつきが少ないスイッチング素子及び不揮発性記憶素子が提供される。
本発明の第１の実施形態に係るスイッチング素子の構成を例示する模式的断面図である。 本発明の第１の実施形態に係るスイッチング素子の動作を例示する模式図である。 比較例のスイッチング素子の構成を例示する模式的断面図である。 本発明の第１の実施例に係るスイッチング素子の構成を例示する模式的断面図である。 本発明の第１の実施例に係るスイッチング素子の一部の要素に用いられる材料を例示する模式図である。 本発明の第１の実施例に係るスイッチング素子の製造方法を例示する工程順模式的断面図である。 本発明の第２の実施例に係るスイッチング素子の構成を例示する模式的断面図である。 本発明の第２の実施例に係るスイッチング素子の製造方法を例示する工程順模式的断面図である。 本発明の第２の実施例に係るスイッチング素子の特性を例示する模式的グラフ図である。 本発明の第３の実施例に係るスイッチング素子の構成を例示する模式的断面図である。 本発明の第４の実施例に係るスイッチング素子の構成を例示する模式的断面図である。 本発明の第５の実施例に係るスイッチング素子の構成を例示する模式的断面図である。 本発明の第６の実施例に係るスイッチング素子の構成を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施の形態）
図１は、本発明の第１の実施形態に係るスイッチング素子の構成を例示する模式的断面図である。
なお、同図は、後述する本発明の第２の実施形態に係る不揮発性記憶装置の構成も同時に例示している。
図１に表したように、本発明の第１の実施形態に係るスイッチング素子１１０は、第１層１０と、第２層２０と、第１電極１１と、第２電極１２と、第３電極１３と、を備える。
第１層１０は、例えば、基板５の主面５ａの上に設けられる。第１層１０は、六員環ネットワーク構造を有する炭素材料からなる。
すなわち、第１層１０には、例えばグラファイトやカーボンナノチューブなどを用いることができる。また、カーボンナノホーンやカーボンナノウオール（Wall）を用いても良い。なお、本願明細書においては、グラファイトは、グラフェン、カーボンナノホーン及びカーボンナノウオールを含む。
すなわち、第１層１０には、グラファイトやカーボンナノチューブのような、主としてｓｐ２結合炭素で構成されるものを用いることができ、より好ましくは単層のカーボンナノチューブやグラフェンのように、物質の吸着に対して電気伝導率が大きく変化する材料を用いることがさらに望ましい。
第１電極１１は、第１層１０の上に設けられ、第２電極１２は、第１層１０の上において第１電極１１と離間して設けられる。第３電極１３は、第１層１０の上において、第１電極１１と第２電極１２との間に設けられる。
ただし、本発明はこれに限らず、第１電極１１は、第１層１０の第１の部分と電気的に接続され、第２電極１２は、第１層１０の第２の部分と電気的に接続され、第１電極１１と離間して設けられ、第３電極１３は、第１層１０の第１の部分と第２の部分との間の第３の部分に対向して設けられれば良く、第１電極１１、第２電極１２及び第３電極１３の互いの配置、及び第１層１０に対する配置は任意である。例えば、これらの電極は、第１層１０の周囲を取り囲むように設けられていても良い。
第１電極１１は例えばソース電極となり、第２電極１２は例えばドレイン電極となり、第３電極１３は例えばゲート電極となる。なお、第１電極１１と第２電極１２とは互いに入れ替えが可能である。
第２層２０は、第１層１０と第３電極１３との間に設けられる。
第２層２０は、基部２１と、基部２１に結合された官能基部２２と、を有する。官能基部２２は、第１層１０に対向する。すなわち、官能基部２２は、基部２１と第１層１０との間に設けられる。
基部２１は、第１層１０に対する位置が実質的に変化しない部分である。これに対して、官能基部２２は、第１層１０に対する位置が可変である。ただし、官能基部２２は、基部２１に結合されているため、第２層２０の中の任意の位置を有することはない。すなわち、官能基部２２は、基部２１に結合されつつ、対向する第１層１０に含まれる炭素原子との間の距離が可変である。
なお、官能基部２２と第１層１０（具体的には第１層１０に含まれる炭素原子）との距離が変化する際に、官能基部２２が結合された基部２１も若干の伸縮の変化をおこすが、この伸縮は小さいので無視し、基部２１は実質的に位置が変化しないとされる。
官能基部２２は、第１層１０中の炭素原子との間の距離の変化によって、第１層１０におけるｓｐ２結合炭素とｓｐ３結合炭素との比率を可変とする。
上記の官能基部２２と第１層１０中の炭素原子との間の距離の変化は、例えば、第１層１０と第３電極１３との間に印加される電圧によって生じさせることができる。すなわち、スイッチング素子１１０においては、第１層１０と第３電極１３との間に印加される電圧によって、第１層１０におけるｓｐ２結合炭素とｓｐ３結合炭素との比率が可変とされる。
また、官能基部２２と第１層１０中の炭素原子との間の距離の変化は、第１電極１１と第２電極１２とを介して第１層１０に通電される電流によって生じさせることができる。すなわち、スイッチング素子１１０においては、第１電極１１と第２電極１２とを介して第１層１０に通電される電流によって、第１層１０におけるｓｐ２結合炭素とｓｐ３結合炭素との比率が可変とされる。
以下では、官能基部２２と第１層１０中の炭素原子との間の距離の変化、及び、これに伴う第１層１０におけるｓｐ２結合炭素とｓｐ３結合炭素との比率の変化が、第１層１０と第３電極１３との間に印加される電圧によって生じさせられる場合として説明する。
第２層２０には、例えば有機単分子膜を用いることができる。ただし、第２層２０は、基部２１と、基部２１に結合され、基部２１と第１層１０との間に設けられた官能基部２２と、を有していれば任意の構成を適用することができる。以下では、一例として、第２層２０に有機単分子膜を用いた場合について説明する。
第２層２０に用いられる有機単分子膜は、有機分子が互いの分子間相互作用、例えばアルキル鎖どうしのファンデルワールス力や疎水性相互作用、ベンゼン環どうしのπ電子相互作用などによって、緻密で配向のそろった状態で集積化した膜である。すなわち、有機単分子膜は、例えば、ＬＢ膜（Langmuir-Blodgett膜）や自己組織化単分子膜（Self-assembled Monolayer：ＳＡＭ）である。
以下では、第２層２０が有機単分子膜である場合として説明する。
この有機単分子膜は、基部２１と官能基部２２とを有する。基部２１は、例えば長鎖アルキル基等を有し、基部２１の末端には、後述する官能基が結合されている。有機単分子膜において、基部２１は第３電極１３の側に配置され、官能基部２２は、第１層１０の側に配置され、第２層１０に対向する。
有機単分子膜の基部２１は、互いのファンデルワールス力等によって互いに固着されており、基部２１の位置は実質的に不変である。
官能基部２２は、第１層１０に含まれる炭素原子のπ軌道電子と相互作用が可能である。すなわち、官能基部２２は、第１層１０に含まれる炭素原子のπ結合、すなわち炭素原子のｐｚ軌道が原子間で重なり合ってできた分子軌道、と相互作用が可能である。
官能基部２２は、例えば、水酸基、カルボキシル基、アルデヒド基、アミノ基、ニトロ基、ニトロソ基、イソシアノ基、シアノ基、チオール基、ホスホン酸基、ビニル基、アルキニル基、エポキシ基などの官能基を有する。
なお、上記の官能基のうち、酸素を含む官能基は、第１層１０に含まれる炭素原子との相互作用をおこしやすいため、官能基部２２に用いられることがより望ましい。
このような官能基部２２を末端に有する有機単分子膜を用いることにより、炭素原子のπ軌道電子と相互作用する官能基部２２が、第１層１０の側に配置される。
図２は、本発明の第１の実施形態に係るスイッチング素子の動作を例示する模式図である。
すなわち、同図（ａ）及び（ｂ）は、スイッチング素子１１０における２つの状態を例示している。すなわち、同図（ａ）は、第１層１０に含まれる炭素原子と第２層２０中の官能基部２２との間の距離が短い状態を例示しており、同図（ｂ）は、距離が長い状態を例示している。
図２（ａ）に表したように、第１層１０に含まれる炭素原子１０ａと、第２層２０中の官能基部２２と、の間の距離が短い状態では、炭素原子１０ａは、四面体構造であるｓｐ３結合Ｂ３で官能基部２２と近接している。このため、官能基部２２と炭素原子１０ａとの距離ｄ３は、一般的な炭素のｓｐ３結合の距離である１．５４オングストロームに近い値となる。
一方、図２（ｂ）に表したように、第１層１０に含まれる炭素原子１０ａと、第２層２０中の官能基部２２と、の間の距離が長い状態では、炭素原子１０ａはｓｐ２結合Ｂ２を形成しており、官能基部２２とは近接していない。このため、官能基部２２と炭素原子１０ａとの間の距離ｄ１は、ｓｐ３結合の距離（およそ１．５４オングストローム）よりも長くなる。
すなわち、官能基部２２が第１層１０の炭素原子１０ａに対して近接し、例えば、第１層１０に官能基部２２が吸着した時には、第１層１０の炭素原子１０ａはｓｐ３結合Ｂ３となる。そして、官能基部２２が第１層１０の炭素原子１０ａに対して離間し、例えば、第１層１０から官能基部２２が脱離した時には、第１層１０の炭素原子１０ａはｓｐ２結合Ｂ２となる。
なお、官能基部２２と炭素原子１０ａとの間の変化においては、炭素原子１０ａの位置が変化する場合がある。また、基部２１の若干の伸縮が発生し、これにより、官能基部２２の位置が変化する場合もある。この時、基部２１のこの伸縮の変化は小さいので、基部２１の位置は、実質的に変化しないものとみなされる。
このように、スイッチング素子１１０においては、官能基部２２の第１層１０に含まれる炭素原子１０ａとの間の距離の変化によって、第１層１０におけるｓｐ２結合炭素とｓｐ３結合炭素との比率が可変とされる。
そして、第１層１０における電気伝導率は、第１層１０におけるｓｐ２結合炭素とｓｐ３結合炭素との比率によって変化する。すなわち、ｓｐ３結合炭素の比率が相対的に上昇すると第１層１０における電気伝導率は低下し、逆に、ｓｐ２結合炭素の比率が相対的に上昇すると第１層１０における電気伝導率は上昇する。
そして、第１層１０に含まれる炭素原子１０ａと官能基部２２との間の距離は、例えば、第１層１０と第３電極１３との間に印加される電圧によって制御される。
以下では、第１層１０を基準にしたときの第３電極１３の電位である印加電圧を、第３電極１３に印加する場合として説明する。
例えば、官能基部２２が、水酸基である場合には、第３電極１３に負の印加電圧を印加する（すなわち、第１層１０を基準として第３電極１３が負の電位となる）ことで、官能基部２２は、第１層１０の炭素原子１０ａに対して近接し、官能基部２２は、例えば炭素原子１０ａに吸着する。そして、逆に、第３電極１３に正の印加電圧を印加することで、官能基部２２は、第１層１０の炭素原子１０ａに対して離間して、官能基部２２は炭素原子１０ａから脱離する。
このように、スイッチング素子１１０によれば、第１層１０と第３電極１３との間に印加される電圧によって、官能基部２２と炭素原子１０ａとの間の距離を制御し、そして、ｓｐ２結合炭素とｓｐ３結合炭素との比率を制御し、これに伴う第１層１０の電気伝導率を制御し、結果として、第１電極１１と第２電極１２との間に流れる電流を制御することができる。
そして、上記の官能基部２２と炭素原子１０ａとの間の距離の変化は、固着されている基部２１に官能基部２２が結合された状態で行われるため、再現性と信頼性が高く、また、スイッチング素子１１０の製造工程のばらつきに起因する影響や周囲の環境などからの影響を受け難いため、素子間ばらつきも小さい。
官能基部２２と炭素原子１０ａとの間の距離の変化は可逆的であり、ｓｐ２結合炭素とｓｐ３結合炭素との比率の変化は可逆的であり、そして、これに伴う第１層１０の電気伝導率の変化も可逆的である。
そして、例えば、第１層１０と第３電極１３との間の電位差によって生じた官能基部２２と炭素原子１０ａとの間の距離の変化は、第１層１０と第３電極１３との間に官能基部２２と炭素原子１０ａとの間の距離の変化を引き起こす別の電位差を与えるまで不揮発性であり、従ってｓｐ２結合炭素とｓｐ３結合炭素との比率の変化も不揮発性であり、これに伴う第１層１０の電気伝導率の変化も不揮発性である。すなわち、これらは、例えば、逆反応に必要な電位を印加するまでは不揮発性である。
従って、このスイッチング素子１１０によって、官能基部２２と炭素原子１０ａとの間の距離の変化に起因した、ｓｐ２結合炭素とｓｐ３結合炭素との比率の変化に伴う第１層１０の電気伝導率の変化を、記憶データとして保持可能とする不揮発性記憶装置が構成できる。
（比較例）
図３は、比較例のスイッチング素子の構成を例示する模式的断面図である。
図３に表したように、比較例のスイッチング素子１１９は、第１層１０と、第１電極１１と、第２電極１２と、第３電極１３と、を備える。これらの構成は、本実施形態に係るスイッチング素子１１０と同様なので説明を省略する。
比較例のスイッチング素子１１９においては、第１層１０と第３電極１３との間に、水分子２９ａを含むシリコン酸化膜２９が設けられている。すなわち、スイッチング素子１１９は、非特許文献１及び非特許文献２に記載されている構成に対応する。
比較例のスイッチング素子１１９においては、第１層１０（グラフェン）と第３電極１３との間に電圧（すなわちゲート電圧）を印加すると、シリコン酸化膜２９中に含まれた水分子２９ａと第１層１０に含まれる炭素原子との間で吸着反応または脱離反応がおきる。例えば、吸着においては、水分子２９ａが第１層１０の側に移動し、第１層１０の表面のπ結合と相互作用をおこし、第１層１０の炭素原子の結合形態がｓｐ２結合からｓｐ３結合へと転移する。逆に、脱離反応においては、第１層１０の表面に吸着した水分子２９ａが第１層１０の表面から脱離し拡散し、水分子２９ａが吸着していた部分の炭素原子はｓｐ３結合からｓｐ２結合へと転移する。
このように、比較例のスイッチング素子１１９においては、シリコン酸化膜２９中に混入された水分子２９ａが第２層２０中を移動することによって、吸着反応及び脱離反応が発生し、第１層１０に含まれる炭素原子のｓｐ２結合とｓｐ３結合との間の転移がおきる。すなわち、シリコン酸化膜２９中を移動可能な水分子２９ａが、この反応の反応活性種となる。
比較例のスイッチング素子１１９においては、水分子２９ａ（反応活性種）が、濃度勾配や印加電界により、第２層２０中を、第３電極１３の側から第１層１０の側への方向、または、その逆の方向へ移動し、また拡散する。このため、第３電極１３へ電圧を印加するタイミングによって、第１層１０に含まれる炭素原子の近傍に存在する水分子２９ａ（反応活性種）の数（量、濃度）が異なることが発生する。すなわち、ｓｐ２結合炭素とｓｐ３結合炭素との比率の変化に寄与する水分子２９ａの数（量、濃度）が変動しやすく、このために、特性が安定せず、信頼性が低い。
すなわち、比較例のスイッチング素子１１９は、シリコン酸化膜２９中に混入した水分子２９ａの電気化学反応を利用しているため、水分子２９ａ（反応活性種）の位置、量などの制御が不十分であり、スイッチング素子１１９の信頼性が低く、素子間のばらつきが大きく、歩留まりが低い。さらに、シリコン酸化膜２９中に水分子２９ａ以外の不純物が含まれる場合には、その不純物が、反応活性種として働くため、さらに、特性が不安定になり、素子間ばらつきも大きくなる。
そして、シリコン酸化膜２９中の反応活性種として、水分子２９ａ以外の物質を用いた場合においても、その反応活性種がシリコン酸化膜２９中を移動し、また拡散できる場合は、同様の問題が発生する。
これに対し、本実施形態に係るスイッチング素子１１０及び後述する不揮発性記憶装置２１０においては、官能基部２２と炭素原子１０ａとの間の距離の変化は、第１層１０に対向した官能基部２２が、固着されている基部２１に結合された状態で行われる。従って、第１層１０に含まれる炭素原子１０ａに対向している官能基部２２の数（量、密度）は一定であり、例えば、第３電極１３へ電圧を印加するタイミングにかかわらず、第１層１０に含まれる炭素原子１０ａの近傍に存在する官能基部２２の数（量、濃度）は一定である。すなわち、ｓｐ２結合炭素とｓｐ３結合炭素との比率の変化に寄与する官能基部２２の数（量、濃度）の、製造工程のばらつきや経時変化による変動が抑制される。このため、スイッチング素子１１０によれば、信頼性が高く、素子間ばらつきが少ないスイッチングが提供できる。
（第２の実施の形態）
本発明の第２の実施形態に係る不揮発性記憶装置は、第１の実施形態で説明したスイッチング素子１１０の構造を有する。
すなわち、図１に表したように、第２の実施形態に係る不揮発性記憶装置２１０は、六員環ネットワーク構造を有する炭素材料からなる第１層１０と、第１層１０の第１の部分と電気的に接続された第１電極１１と、第１層１０の第２の部分と電気的に接続され、第１電極１１と離間して設けられた第２電極１２と、第１層１０の第１の部分と第２の部分との間の第３の部分に対向して設けられた部分を有する第３電極１３と、第１層１０と第３電極１３との間に設けられた第２層２０であって、基部２１と、基部２１と第１層１０との間に設けられ基部２１と結合され第１層１０中の炭素原子との間の距離の変化によって第１層１０におけるｓｐ２結合炭素とｓｐ３結合炭素との比率を可変とする官能基部２２と、を有する第２層２０と、を備える。
そして、不揮発性記憶装置２１０は、ｓｐ２結合炭素とｓｐ３結合炭素との比率の変化に伴う第１層１０における電気伝導率の変化を記憶データとして保持可能である。
既に説明したように、官能基部２２と炭素原子１０ａとの間の距離の変化、ｓｐ２結合炭素とｓｐ３結合炭素との比率の変化、及び、第１層１０の電気伝導率の変化は可逆的である。
そして、例えば第１層１０と第３電極１３との間の電位差によって生じた官能基部２２と炭素原子１０ａとの間の距離の変化は、例えば第１層１０と第３電極１３との間に官能基部２２と炭素原子１０ａとの間の距離の変化を引き起こす別の電位差を与えるまで不揮発性であり、ｓｐ２結合炭素とｓｐ３結合炭素との比率の変化、及び、第１層１０の電気伝導率の変化も不揮発性である。すなわち、これらは、例えば、逆反応に必要な電位を印加するまでは不揮発性である。
不揮発性記憶装置２１０における記憶部データ（メモリ状態）は、第１層１０の第１電極１１と第２電極１２との間の電流（ソースドレイン間電流）により読み出される。例えば、官能基部２２と炭素原子１０ａとの距離が短い（例えば吸着）状態では、第１層１０に含まれるｓｐ３結合炭素の割合が高くなるので、ソースドレイン間の抵抗は大きくなる。一方、官能基部２２と炭素原子１０ａとの間の距離が長い（例えば脱離）状態では、第１層１０に含まれるｓｐ３結合炭素の割合が低くなるので、ソースドレイン間の抵抗は低くなる。さらに、ｓｐ２結合状態では、隣接する炭素原子１０ａどうしで導電性の高いπ軌道を形成するため、ソースドレイン間の抵抗は小さくなる。
例えば、抵抗の高い状態（例えば官能基部２２が炭素原子１０ａに吸着した状態）を「０」とし、抵抗の低い状態（例えば官能基部２２が炭素原子１０ａから脱離した状態）を「１」とし、ソースドレイン間の電流を検出することで、不揮発性記憶装置２１０のメモリ状態を決定することができる。
不揮発性記憶装置２１０によれば、信頼性が高く、素子間ばらつきが少ない不揮発性記憶素子を提供できる。
なお、第１及び第２の実施形態に係るスイッチング素子１１０及び不揮発性記憶装置２１０においては、例えば、第３電極１３に電圧を印加することで、電界もしくは電圧アシストにより、第２層２０中の官能基部２２と、第１層１０に含まれる炭素原子１０ａと、の間で、例えば吸着反応または脱離反応をおこさせる。
この時の印加電圧は、官能基部２２の種類や第２層２０の層厚によって変化する。スイッチング素子１１０及び不揮発性記憶装置２１０の動作においては、第３電極１３への印加電圧は、例えば、−１０ボルトから＋１０ボルトの範囲の電圧が用いられる。第２層２０の層厚が薄い場合や、第２層２０として絶縁破壊耐性が低い材料を用いる場合は、第２電極１３への印加電圧は、例えば−６ボルトから＋６ボルトの範囲の電圧が用いられる。
官能基部２２と炭素原子１０ａとの間の距離の変化は、例えば、吸着反応及び脱離反応である。そして、吸着反応及び脱離反応の一例は、酸化還元反応である。
酸化還元反応の場合、第３電極１３に負の電圧を印加すると、官能基部２２の側から第１層１０中へ電子を引き抜く酸化反応がおこる。そして、第３電極１３に正の電圧を印加すると、第１層１０中から官能基部２２の側へ電子を供給する還元反応がおこる。これらの酸化還元反応により、官能基部２２と炭素原子１０ａとの間で吸着脱離反応がおきる。そして吸着状態と脱離状態との結合状態の差異に起因して、官能基部２２と炭素原子１０ａとの距離が変化する。
例えば、第１層１０として、ｓｐ２結合炭素で構成されるカーボンナノチューブを用いた場合には、吸着反応によってｓｐ２結合炭素のうちの１ｐｐｍがｓｐ３結合炭素に転移すると、その第１層１０の電気伝導率はおよそ半分に減少する。従って、電気伝導率を２倍以上変化させるためには、ｓｐ３結合炭素の濃度が１ｐｐｍ以上増減すれば良い。
スイッチング素子や不揮発性記憶装置としてさらに高い性能を発揮させるためにさらに大きな電気伝導率の変化を得る際には、例えば、ｓｐ３結合炭素の濃度の変化は１０％以上とされる。
第２層２０に有機単分子膜を用いた場合において、第２層２０の厚さは、有機単分子膜となる有機分子を適切に選択することによって、所望の厚さにすることができる。すなわち、有機単分子膜の厚さは、構成する有機分子の長さによって決定される。
有機分子が長いほうが有機分子どうしの分子間相互作用は大きくなるため単分子膜中の分子を緻密に集積させることができる。有機分子が短い場合、分子間相互作用が弱いため緻密に集積されず、素子間ばらつきの原因となる。第２層２０に用いられる有機単分子膜の膜厚は、０．５ｎｍ（ナノメートル）以上であることが好ましく、より緻密に集積するのであれば１ｎｍ以上であることが望ましい。
第２層２０に有機単分子膜を用いた場合は、有機単分子膜の基部２１が第３電極１３の側に配置され、官能基部２２が第１層１０の側に配置され、有機単分子膜は有機分子どうしの分子間相互作用により緻密に集積されるので、第１層１０に対向する側の平面において官能基部２２の密度を大きくすることができ、スイッチング素子１１０及び不揮発性記憶装置２１０の特性を向上させることができる。
第３電極１３には、任意の導電材料を用いることができる。第３電極１３には、例えば、金属材料、不純物をドーピングしたシリコン等の半導体材料、グラファイト等の導電性の高い炭素材料等を用いることができる。金属材料の例としては、Ａｕ、Ｐｔ、Ａｌ、Ｔａ、Ｔｉ、Ｗ等の単体、または、その珪化物、窒化物、炭化物などが挙げられる。また、これらの金属材料を積層した構造を第３電極１３に適用しても用いてもよい。
なお、第１層１０に含まれる炭素原子１０ａにおいて、ｓｐ２結合炭素とｓｐ３結合炭素との比率は、例えば、Ｘ線光電子分光分析（ＸＰＳ）、紫外光電子分光分析（ＵＰＳ）、赤外線分光分析、及び電子エネルギー損失分光法（ＥＥＬＳ、ＴＥＭ−ＥＥＬＳ、ＳＴＭ−ＥＥＬＳ）などにより分析することができる。
（第１の実施例）
以下、第１及び第２の本実施形態に係る第１の実施例のスイッチング素子及び不揮発性記憶装置について説明する。
図４は、本発明の第１の実施例に係るスイッチング素子の構成を例示する模式的断面図である。
なお、同図は、本実施例に係る不揮発性記憶装置の構成も同時に例示している。
図５は、本発明の第１の実施例に係るスイッチング素子の一部の要素に用いられる材料を例示する模式図である。
図４に表したように、本発明の第１の実施例に係るスイッチング素子１１１及び不揮発性記憶装置２１１は、第１層１０と、第２層２０と、第１電極１１と、第２電極１２と、第３電極１３と、を備える。
本実施例では、第２電極１２は、第１層１０の第１電極１１が設けられるのと同じ主面に設けられ、第３電極１３は、第１層１０の第１電極１１及び第２電極１２が設けられるのとは反対の主面の側に設けられている。
すなわち、シリコン基板からなる第３電極１３の上に、開口部１４ｈを有しシリコン酸化膜からなる絶縁膜１４が設けられており、絶縁膜１４の開口部１４ｈの内部に第２層２０が埋め込まれている。
絶縁膜１４及び第２層２０の上（第３電極１３とは反対の側）に、グラフェンからなる第１層１０が設けられ、第１層１０の上（絶縁膜１４とは反対の側）において、互いに離間した第１電極１１と第２電極１２とが設けられている。すなわち、第１電極１１及び第２電極１２の主面（絶縁膜１４に対向する面）に対して垂直な方向からみたとき、第１電極１１と第２電極１２との間に、絶縁膜１４の開口部１４ｈ、すなわち、第２層２０が配置されている。
第２層２０には、１０−ウンデセン−１−オールに基づく有機単分子膜が用いられている。
図５に表したように、１０−ウンデセン−１−オールは、一方の端にビニル基を有し、他方の端に水酸基を有する。この水酸基が、官能基部２２となる。そして、１０−ウンデセン−１−オールの水酸基を除いた部分が、基部２１となる。
そして、図４に表したように、第２層２０の１０−ウンデセン−１−オールの水酸基（官能基部２２）が第１層１０に対向して配置され、基部２１は第３電極１３の側に配置されている。すなわち、官能基部２２は、基部２１に結合され、基部２１と第１層１０との間に設けられる。
この時、１０−ウンデセン−１−オールの一方の端（すなわち、基部２１の官能基部２２とは反対の側の端）のビニル基の二重結合が第３電極１３のシリコンと反応し、基部２１のビニル基側の端は、第３電極１３と結合され、固定される。
このような構成のスイッチング素子１１１及び不揮発性記憶装置２１１は、例えば、以下のようにして作製される。
図６は、本発明の第１の実施例に係るスイッチング素子の製造方法を例示する工程順模式的断面図である。
なお、同図は、本実施例に係る不揮発性記憶装置の製造方法も同時に例示している。 図６（ａ）に表したように、第３電極１３であるシリコン基板の上に、シリコン酸化膜からなる絶縁膜１４形成する。
絶縁膜１４の厚さは、後に形成する第２層２０（有機単分子膜）の厚さと実質的に同等となる厚さとされる。すなわち、絶縁膜１４の厚さは、例えば、０．５ｎｍ〜１ｎｍの範囲の厚さで堆積される。
そして、図６（ｂ）に表したように、絶縁膜１４をパターニングし、絶縁膜１４の一部を選択的に除去して開口部１４ｈを形成し、第３電極１３の表面を露出させる。この開口部１４ｈから露出した第３電極１３の表面は、水素終端化シリコンの表面である。
そして、図６（ｃ）に表したように、開口部１４ｈの第３電極１３の水素終端化シリコンの表面の上に、選択的に有機単分子膜を形成する。すなわち、１０−ウンデセン−１−オールを構成分子とする自己組織化単分子膜（ＳＡＭ）を選択的に形成する。
具体的には、１０−ウンデセン−１−オールを含む溶液中に、パターニングした絶縁膜１４を有する第３電極１３を浸漬する。この溶液には、メシチレンなどの有機溶媒に、１０−ウンデセン−１−オールを溶解したものを用いることができる。そして、絶縁膜１４を有する第３電極１３を溶液から引き上げ、加熱、または、紫外光または可視光を照射する。これにより、有機分子中のビニル基と、第３電極１３の水素終端化シリコンと、が反応し、Ｓｉ−Ｃ結合によって有機分子がシリコン表面と連結される。この反応は、絶縁膜１４であるシリコン酸化膜上ではおこらないため、水素終端化シリコン上にのみ有機単分子膜を選択的に形成することができる。また、水素終端化シリコンとビニル基が反応をおこすため、ビニル基と反対側に位置する水酸基が第３電極１３とは反対の側に配置される構造で有機単分子膜が形成される。
その後、例えば超音波洗浄により、絶縁膜１４の表面上や有機単分子膜表面上に物理吸着している有機分子を除去する。これにより、第２層２０が作製できる。
そして図６（ｄ）に表したように、絶縁膜１４及び第２層２０の上に、第１層１０となるグラフェンを堆積する。このグラフェンは、単層または多層グラフェンである。
そして、第１層１０の上に、例えばＴｉとＡｕをこの順に堆積した後、リフトオフ工程によって第１電極１１及び第２電極１２を形成し、図４に例示したスイッチング素子１１０及び不揮発性記憶装置２１１が作製できる。
このようにして作製されたスイッチング素子１１１及び不揮発性記憶装置２１１においては、シリコン基板からなる第３電極１３がゲート電極に相当し、グラフェンからなる第１層１０がチャネルに相当し、Ａｌ／Ｔｉ積層膜からなる第１電極１１及び第２電極１２が、それぞれソース電極及びドレイン電極に相当する。そして、ゲート電極に電圧を印加することによりグラフェンと有機単分子膜中の水酸基が吸着脱離反応をおこす。吸着脱離反応としては、例えば酸化還元反応が挙げられる。
この場合の反応式は、例えば以下の式１のようになる。

Ｃ−Ｏ−Ｒ ＋ Ｈ＋ ＋ ｅ− ⇔ Ｃ ＋ Ｒ−ＯＨ （式１）

ここで、Ｒは、１０−ウンデセン−１−オールのうちの水酸基以外の部分を示す。また、Ｃはグラフェン中の炭素原子である。
この場合、酸化反応によりグラフェン中のｓｐ２結合炭素と水酸基が結合し、結合した炭素はｓｐ３結合に変化する。そして、その後の還元反応において水酸基が脱離しｓｐ２結合炭素に戻る。このような吸着脱離反応によりグラフェン中のｓｐ３結合炭素とｓｐ２結合炭素との比率を可逆的に変化させることができ、上述の原理によりスイッチング素子や不揮発性記憶装置となる。
（第２の実施例）
図７は、本発明の第２の実施例に係るスイッチング素子の構成を例示する模式的断面図である。
なお、同図は、本実施例に係る不揮発性記憶装置の構成も同時に例示している。
図７に表したように、第２の実施例に係るスイッチング素子１１２及び不揮発性記憶装置２１２は、基板５の上に設けられたグラフェンからなる第１層１０の上に、第１電極１１及び第２電極１２が設けられている。そして、第１電極１１と第２電極１２の間の第１層１０の上に第２層２０が設けられ、その上に第３電極１３が設けられている。なお、第１層１０には、単層または多層グラフェンを用いることができる。
第２層２０には、有機混合単分子膜が用いられ、この有機混合単分子膜は、２種類の有機分子を構成分子とし、第１層１０のグラフェンに吸着または脱離させるための官能基がそれぞれの分子で異なる。具体的には、有機混合単分子膜を構成する一方の分子は、その末端に水酸基を有し、他方の分子は、その末端にニトロ基を有する。この水酸基が官能基部２２ａ及び官能基部２２ｂのいずれか一方となり、ニトロ基が、官能基部２２ａ及び官能基部２２ｂのいずれか他方となる。
そして、これらの官能基部２２ａ及び官能基部２２ｂは、基部２１ａ及び基部２１ｂにそれぞれ結合されつつ、第１層１０に対向している。
官能基部としてニトロ基を用いた場合も、第１層１０と第３電極１３との間に印加されるゲート電圧によって、官能基部と第１層１０の炭素原子１０ａとの距離が制御でき、官能基部が炭素原子１０ａに吸着または脱離し、これによって、第１層１０の電気伝導度を制御できる。
このような構成のスイッチング素子１１２及び不揮発性記憶装置２１２は、例えば、以下のようにして作製される。
図８は、本発明の第２の実施例に係るスイッチング素子の製造方法を例示する工程順模式的断面図である。
なお、同図は、本実施例に係る不揮発性記憶装置の製造方法も同時に例示している。 図８（ａ）に表したように、炭化珪素からなる基板５の上に、第１層１０となるグラフェンをエピタキシャル成長させ、後にソース電極が配置されるソース部分１１ｐと、後にドレイン電極が配置されるドレイン部分１２ｐと、後にチャネルとなるチャネル部分１３ｐと、を有する構造にパターニングする。
そして、図８（ｂ）に表したように、開口部１５ｈを有するレジスト１５を形成する。
そして、図８（ｃ）に表したように、レジスト１５及び開口部１５ｈから露出した第１層１０の上に、例えばＬＢ法によって、第２層２０となる有機混合単分子膜を形成する。この後、レジスト１５を除去して、レジスト１５の上の有機混合単分子膜と供に、レジスト１５を除去する。
そして、図８（ｄ）に表したように、第２層２０以外の部分に所定の開口部１６ｈを有するレジスト１６を形成する。そして、開口部１６ｈから露出した第１層１０の上、及び第２層２０の上に、導電膜を形成する。この導電膜には、金属やポリシリコンを用いることができる。開口部１６ｈの部分に埋め込まれた導電膜が、第１電極１１及び第２電極１２となり、第２層２０の上に形成された導電膜が第３電極１３となる。
このようにして、図７に例示したスイッチング素子１１２及び不揮発性記憶装置２１２が形成できる。
スイッチング素子１１２及び不揮発性記憶装置２１２においては、第３電極１３がゲート電極に相当し、グラフェンからなる第１層１０がチャネルに相当し、第１電極１１及び第２電極１２が、それぞれソース電極及びドレイン電極に相当する。
スイッチング素子１１２及び不揮発性記憶装置２１２において、ゲート電極にゲート電圧を印加することで、有機混合単分子膜中の官能基部２２ａ及び官能基部２２ｂとグラフェンの炭素原子１０ａとが吸着または脱離し、第１層１０であるグラフェンの電気伝導率が変化する。
図９は、本発明の第２の実施例に係るスイッチング素子の特性を例示する模式的グラフ図である。
なお、同図は、本実施例に係る不揮発性記憶装置の特性も同時に例示している。同図において、横軸は第３電極１３（ゲート電極）に印加するゲート電圧Ｖｇであり、縦軸は第１層１０であるグラフェンの電気伝導率σである。
図９に表したように、ゲート電圧Ｖｇの上昇に伴い、電気伝導率σは２段階で上昇している。本実施例では、第２層２０である有機混合単分子膜は、２種類の官能基部、すなわち、官能基部２２ａと官能基部２２ｂとを有する。そして、官能基部２２ａ及び官能基部２２ｂが吸着脱離反応をおこす時のゲート電圧Ｖｇが、互いに異なる。これに対応して、ゲート電圧Ｖｇの変化に伴い電気伝導率σが２段階で変化する。
すなわち、例えば、ゲート電圧Ｖｇが低い時に、有機混合単分子膜中の両方の官能基（官能基部２２ａ及び官能基部２２ｂ）が第１層１０のグラフェンの炭素原子１０ａに吸着しており、ｓｐ３結合炭素の比率が高い。このため、グラフェンの電気伝導率σが低く、高抵抗状態ＨＲＳである。
ゲート電圧Ｖｇを上昇させた時、第１ゲート電圧Ｖｇ１で有機混合単分子膜中の一方の例えば官能基部２２ａがグラフェンから脱離し、その官能基部２２ａと結合していた炭素は、ｓｐ３結合からｓｐ２結合となる。その結果、グラフェンの電気伝導率σは上昇し、高抵抗状態ＨＲＳから第１低抵抗状態ＬＲＳ１へ転移する。
そして、さらにゲート電圧Ｖｇを上昇させ、第２ゲート電圧Ｖｇ２に達すると、有機混合単分子膜中の他方の官能基部２２ｂがグラフェンから脱離し始める。そうすると、グラフェンの電気伝導率σはさらに上昇し、グラフェンは、第１低抵抗状態ＬＲＳ１からさらに低い抵抗の第２低抵抗状態ＬＲＳ２へ転移する。
すなわち、有機混合単分子膜中に含まれる構成分子の種類を複数にすることで、グラフェンの電気伝導率を段階的に変化させることができ、いわゆる多値動作が可能となる。本実施例では、有機混合単分子膜に含まれる構成分子が２種類であるが、３種類以上であっても良い。第２層２０の構成分子が２種類以上であれば、上述の方法により段階的に電気伝導率を変化させることで多値動作を実現できる。
このように、第２層２０には、各種の構成の有機単分子膜を用いることができる。なお、有機単分子膜に含まれる分子の全てが反応活性な官能基部２２を有する必要はなく、例えば反応活性な官能基部２２を有する分子と、不活性な分子とを混合した有機混合単分子膜を用いても良い。
（第３の実施例）
図１０は、本発明の第３の実施例に係るスイッチング素子の構成を例示する模式的断面図である。
なお、同図は、本実施例に係る不揮発性記憶装置の構成も同時に例示している。
図１０に表したように、本実施例に係るスイッチング素子１１３及び不揮発性記憶装置２１３は、第２層２０と第３電極１３との間に設けられた絶縁層１３ｉをさらに有する。これ以外は、図１に例示したスイッチング素子１１０及び不揮発性記憶装置２１０と同様とすることができるので説明を省略する。
絶縁層１３ｉには、高分子などの有機材料を用いても良く、また、酸化シリコン等の金属酸化物の他、金属窒化物、金属酸窒化物などを用いることができる。
このように、第２層２０と第３電極１３との間に絶縁層１３ｉが設けられる場合も、第２層２０の官能基部２２は、基部２１に結合されつつ、第１層１０に対向している。
絶縁層１３ｉを用いることで、第１層１０と第３電極１３との間の絶縁性を向上でき、特性が安定化し、信頼性をより向上させ、また、電力を低減できる利点がある。
なお、第２層２０と第３電極１３との間に設けられる絶縁層１３ｉは、第１及び第２実施例のスイッチング素子１１１及び１１２並びに不揮発性記憶装置２１１及び２１２の構成にも適用できる。
（第４の実施例）
図１１は、本発明の第４の実施例に係るスイッチング素子の構成を例示する模式的断面図である。
なお、同図は、本実施例に係る不揮発性記憶装置の構成も同時に例示している。
図１１に表したように、本実施例に係るスイッチング素子１１４及び不揮発性記憶装置２１４においては、基板５の上に第１電極１１が設けられ、第１電極１１の上に、基板５の主面５ａに対して垂直方向に延在する第１層１０が設けられ、第１層１０の上側（第１電極１１とは反対の側）に第２電極１２が設けられ、第１電極１１と第２電極１２との間の第１層１０の周囲を取り囲むように、第２層２０が設けられ、その第２層２０を取り囲むように第３電極１３が設けられている。なお、第１電極１１と、第２層２０及び第３電極１３との間には、絶縁膜１１ｉが設けられ、第２電極１２と、第２層２０及び第３電極１３との間には、絶縁膜１２ｉが設けられている。
そして、この場合も、第２層２０は、第１層１０と第３電極１３との間に設けられ、基部２１と官能基部２２とを有する。官能基部２２は、基部２１と第１層１０との間に設けられ、基部２１と結合され、第１層１０中の炭素原子との間の距離の変化によって第１層１０におけるｓｐ２結合炭素とｓｐ３結合炭素との比率を可変とする。
スイッチング素子１１４及び不揮発性記憶装置２１４は、チャネルとなる第１層１０が基板５の主面５ａに対して垂直方向に延在する、いわゆる縦型構造を有する。そして、チャネルとなる第１層１０を取り囲むように、ゲート電極となる第３電極１３が設けられており、いわゆるゲートオールアラウンド構造（Gate-All-Around：ＧＡＡ構造を有している。
第１層１０にカーボンナノチューブを使用する場合は、このような縦型構造で、特にゲートオールアラウンド構造を採用することで、ゲート電極である第３電極１３がカーボンナノチューブの側面を取り囲むことができ、チャネルの電気伝導率σを効率的に制御することができる。
なお、縦型構造のスイッチング素子１１４及び不揮発性記憶装置２１４においても、第２層２０と第３電極との間に、絶縁層１３ｉを設けても良い。
また、図１、図４、図７及び図１０に例示したプレーナー型のスイッチング素子１１０、１１１、１１２及び１１３、並びに不揮発性記憶装置２１０、２１１、２１２及び２１３において、第１層１０の上側及び下側の両面に、それぞれ第２層２０及び第３電極１３を設けた、いわゆるダブルゲート構造を採用することもできる。
また、縦型のスイッチング素子及び不揮発性記憶装置においても、第１層１０を取り囲むように第２層２０及び第３電極１３を設けたゲートオールアラウンド構造の他に、第１層１０の２つの側面にそれぞれ第２層２０及び第３電極１３を設けた、ダブルゲート構造を採用することもできる。
さらに、第１電極１１と第２電極１２とそれらの間に設けられた第１層１０が、実質的に同一平面内に配置され、第１層１０の側面に第３電極１３を設けた、いわゆるフィン構造を採用しても良く、この場合にも第１層１０の両方の側面にそれぞれ第２層２０及び第３電極１３を設けた、ダブルゲート構造を採用することもできる。
（第５の実施例）
図１２は、本発明の第５の実施例に係るスイッチング素子の構成を例示する模式的断面図である。
なお、同図は、本実施例に係る不揮発性記憶装置の構成も同時に例示している。
図１２に表したように、本実施例に係るスイッチング素子１１５及び不揮発性記憶装置２１５においては、第２層１０が、有機分子からなる多層構造を有している。これ以外は、図１に例示したスイッチング素子１１０及び不揮発性記憶装置２１０と同様とすることができるので説明を省略する。
本実施例の第２層１０においては、第１層１０の側の下側層２０ａと、第３電極１３の側の上側層２０ｂと、が積層されている。そして、下側層２０ａにおいては、基部２１に結合された官能基部２２が、第１層１０に対向して配置されている。一方、上側層２０ｂにおいては、基部２１に結合された官能基部２２が、第３電極１３に対向して配置されている。そして、下側層２０ａの基部２１と、上側層２０ｂの基部２１とは互いに対向して配置されている。
このように、第２層２０が、有機分子からなる多層構造を有している場合においても、第２層２０の下側層２０ａにおいて、基部２１に結合された官能基部２２は、基部２１と第１層１０との間に設けられ、第１層１０中の炭素原子との間の距離の変化によって、第１層１０におけるｓｐ２結合炭素とｓｐ３結合炭素との比率を可変とする。
このように、本発明の実施形態に係るスイッチング素子及び不揮発性記憶装置においては、第２層２０は、基部２１と、基部２１と第１層１０との間に設けられ基部２１に結合され第１層１０中の炭素原子１０ａとの間の距離の変化によって第１層１０におけるｓｐ２結合炭素とｓｐ３結合炭素との比率を可変とする官能基部２２と、を有していれば、第２層２０の構成は任意である。
（第６の実施例）
図１３は、本発明の第６の実施例に係るスイッチング素子の構成を例示する模式的断面図である。
なお、同図は、本実施例に係る不揮発性記憶装置の構成も同時に例示している。
図１３に表したように、本実施例に係るスイッチング素子１１６及び不揮発性記憶装置２１６においては、第２層２０として、有機高分子が用いられ、有機高分子の主鎖が基部２１となり、主鎖に官能基部２２が結合されている。
例えば有機高分子とし、ベンゼン環（六員環）を主鎖に有する高分子を用いた場合、有機高分子のベンゼン環と、第１層１０における六員環と、の間の相互作用によって、有機高分子のベンゼン環が第１層１０の六員環ネットワーク構造に沿って配列される。この時、主鎖に結合された官能基部２２は、一定の割合で、第１層１０に対向する。すなわち、この場合も、基部２１（主鎖）に結合された官能基部２２は、基部２１と第１層１０との間に設けられ、第１層１０中の炭素原子１０ａとの間の距離の変化によって、第１層１０におけるｓｐ２結合炭素とｓｐ３結合炭素との比率を可変とする。官能基部２２は、基部２１である主鎖に結合されているので、一定の密度で第１層１０の炭素原子１０ａに対向できる。
このように、第２層２０として高分子を用いた場合にも、信頼性が高く、素子間ばらつきが少ないスイッチング素子及び不揮発性記憶素子が提供できる。
第２層２０として、有機高分子を用いた場合、ベンゼン環の他、任意の複素環などを主鎖に採用でき、また、環構造でない任意の構造を主鎖に用い、主鎖どうしの相互作用によってラメラ構造を形成するようにし、ラメラ構造の配列を第１層１０の面に対して配列させることにより、基部２１となる主鎖に結合された官能基部２２を一定の密度で第１層１０に対向させることもできる。
なお、上記の実施形態及び実施例では、第１層１０と第３電極１３との間の印加電圧（ゲート電圧）の印加により、第１層１０に含まれる炭素原子１０ａと、第２層２０の官能基部２２と、の間の距離を変化させ、例えば官能基部２２の吸着脱離反応の両方を制御する場合について記述したが、本発明はこれには限らない。例えば、官能基部２２の吸着は第３電極１３への電圧の印加により実施し、脱離は第１電極１１と第２電極１２との間への電圧の印加により、第１層１０に大きな電流を流すいわゆる電流クリーニング法によって実施しても良い。この場合には、第１層１０に通電される電流に伴って発生するジュール熱によって、吸着した官能基部２２が第１層１０の炭素原子１０ａから脱離する。
すなわち、本発明の実施形態に係るスイッチング素子及び不揮発性記憶装置においては、第１層１０におけるｓｐ２結合炭素とｓｐ３結合炭素との比率は、第１層１０と第３電極１３との間に印加される電圧、及び、第１電極１１と第２電極１２との間に通電される電流、の少なくともいずれかによって可変とされる。
さらに、上記の実施形態及び実施例で説明したスイッチング素子及び不揮発性記憶装置を多数積層するような積層構造の素子としても良い。また、本発明の実施形態に係るスイッチング素子及び不揮発性記憶装置を多数設け、例えば、ＮＡＮＤ型、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型及びクロスポイント型等の各種の方式でこれらを接続しても良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、スイッチング素子及び不揮発性記憶装置を構成する電極、層、絶縁層、絶縁膜などの各要素の構成、形状、サイズ、材質、配置関係などに関して、また製造方法に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述したスイッチング素子及び不揮発性記憶装置を基にして、当業者が適宜設計変更して実施し得る全てのスイッチング素子及び不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
５ 基板
５ａ 主面
１０ 第１層
１０ａ 炭素原子
１１ 第１電極
１１ｉ 絶縁膜
１１ｐ ソース部分
１２ 第２電極
１２ｉ 絶縁膜
１２ｐ ドレイン部分
１３ 第３電極
１３ｉ 絶縁層
１３ｐ チャネル部分
１４ 絶縁膜
１４ｈ 開口部
１５ レジスト
１５ｈ 開口部
１６ レジスト
１６ｈ 開口部
２０ 第２層
２０ａ 下側層
２０ｂ 上側層
２１、２１ａ、２１ｂ 基部
２２、２２ａ、２２ｂ 官能基部
２９ シリコン酸化膜
２９ａ 水分子
１１０、１１１、１１２、１１３、１１４、１１５、１１６、１１９ スイッチング素子
２１０、２１１、２１２、２１３、２１４、２１５、２１６ 不揮発性記憶装置

Claims (10)

  1. 六員環ネットワーク構造を有する炭素材料からなる第１層と、
    前記第１層の第１の部分と電気的に接続された第１電極と、
    前記第１層の第２の部分と電気的に接続され、前記第１電極と離間して設けられた第２電極と、
    前記第１層の前記第１の部分と前記第２の部分との間の第３の部分に対向して設けられた部分を有する第３電極と、
    前記第１層と前記第３電極との間に設けられた第２層であって、基部と、前記基部と前記第１層との間に設けられ前記基部と結合され前記第１層中の炭素原子との間の距離の変化によって前記第１層におけるｓｐ２結合炭素とｓｐ３結合炭素との比率を可変とする官能基部と、を有する第２層と、
    を備えたことを特徴とするスイッチング素子。
  2. 前記第１層におけるｓｐ２結合炭素とｓｐ３結合炭素との比率は、前記第１層と前記第３電極との間に印加される電圧によって、可変とされたことを特徴とする請求項１記載のスイッチング素子。
  3. 前記第１層におけるｓｐ２結合炭素とｓｐ３結合炭素との比率は、前記第１電極と前記第２電極とを介して前記第１層に通電される電流によって、可変とされたことを特徴とする請求項１または２に記載のスイッチング素子。
  4. 前記ｓｐ２結合炭素とｓｐ３結合炭素との比率は、前記第１層と前記第３電極との間に印加される電圧によって生じる、前記第１層中の炭素原子に対する前記官能基部の吸着反応及び脱離反応の少なくともいずれかによって、可変とされたことを特徴とする請求項１〜３のいずれか１つに記載のスイッチング素子。
  5. 前記第１層は、グラファイト及びカーボンナノチューブの少なくともいずれかであることを特徴とする請求項１〜４のいずれか１つに記載のスイッチング素子。
  6. 前記第２層は、有機単分子層であることを特徴とする請求項１〜５のいずれか１つに記載のスイッチング素子。
  7. 前記第１層の電気伝導率は、前記第１層におけるｓｐ２結合炭素とｓｐ３結合炭素との前記比率の変化によって変化することを特徴とする請求項１〜６のいずれか１つに記載スイッチング素子。
  8. 前記第１層におけるｓｐ２結合炭素とｓｐ３結合炭素との前記比率の変化は、可逆的であることを特徴とする請求項１〜７のいずれか１つに記載のスイッチング素子。
  9. 前記第２層と前記第３電極との間に設けられた絶縁層をさらに有することを特徴とする請求項１〜８のいずれか１つに記載のスイッチング素子。
  10. 六員環ネットワーク構造を有する炭素材料からなる第１層と、
    前記第１層の第１の部分と電気的に接続された第１電極と、
    前記第１層の第２の部分と電気的に接続され、前記第１電極と離間して設けられた第２電極と、
    前記第１層の前記第１の部分と前記第２の部分との間の第３の部分に対向して設けられた部分を有する第３電極と、
    前記第１層と前記第３電極との間に設けられた第２層であって、基部と、前記基部と前記第１層との間に設けられ前記基部と結合され前記第１層中の炭素原子との間の距離の変化によって前記第１層におけるｓｐ２結合炭素とｓｐ３結合炭素との比率を可変とする官能基部と、を有する第２層と、
    を備え、
    前記ｓｐ２結合炭素とｓｐ３結合炭素との比率の変化に伴う前記第１層における電気伝導率の変化を記憶データとして保持可能とする不揮発性記憶装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104675A (ja) * 2010-11-10 2012-05-31 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2014524157A (ja) * 2011-07-26 2014-09-18 マイクロン テクノロジー， インク． グラフェン含有スイッチの形成方法
US8975622B2 (en) 2011-03-24 2015-03-10 Kabushiki Kaisha Toshiba Organic molecular memory and method of manufacturing the same
JP2015176895A (ja) * 2014-03-13 2015-10-05 株式会社東芝 不揮発性メモリ
JPWO2015068651A1 (ja) * 2013-11-11 2017-03-09 国立研究開発法人物質・材料研究機構 電気伝導素子、電子装置及び電気伝導素子の動作方法
JP2018026428A (ja) * 2016-08-09 2018-02-15 富士通株式会社 半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8617941B2 (en) * 2011-01-16 2013-12-31 International Business Machines Corporation High-speed graphene transistor and method of fabrication by patternable hard mask materials
US8456947B2 (en) 2011-03-08 2013-06-04 Micron Technology, Inc. Integrated circuitry, switches, and methods of selecting memory cells of a memory device
KR101813176B1 (ko) * 2011-04-07 2017-12-29 삼성전자주식회사 그래핀 전자 소자 및 제조방법
US8471249B2 (en) * 2011-05-10 2013-06-25 International Business Machines Corporation Carbon field effect transistors having charged monolayers to reduce parasitic resistance
US8772853B2 (en) * 2011-07-12 2014-07-08 The Regents Of The University Of California All graphene flash memory device
US8969154B2 (en) 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
US9753001B1 (en) 2011-09-23 2017-09-05 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Polymer nanofiber based reversible nano-switch/sensor diode (nanoSSSD) device
US9016108B1 (en) 2011-09-23 2015-04-28 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Graphene based reversible nano-switch/sensor Schottky diode (nanoSSSD) device
US9368581B2 (en) 2012-02-20 2016-06-14 Micron Technology, Inc. Integrated circuitry components, switches, and memory cells
US8952431B2 (en) * 2013-05-09 2015-02-10 International Business Machines Corporation Stacked carbon-based FETs

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008118108A (ja) * 2006-08-25 2008-05-22 Qimonda Ag 情報記憶素子およびその製造方法
JP2008124452A (ja) * 2006-10-27 2008-05-29 Qimonda Ag 修正可能なゲートスタックメモリ素子

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110104700A1 (en) * 2008-05-30 2011-05-05 Halloran Philip F Molecular signature for fibrosis and atrophy

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008118108A (ja) * 2006-08-25 2008-05-22 Qimonda Ag 情報記憶素子およびその製造方法
JP2008124452A (ja) * 2006-10-27 2008-05-29 Qimonda Ag 修正可能なゲートスタックメモリ素子

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104675A (ja) * 2010-11-10 2012-05-31 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US8975622B2 (en) 2011-03-24 2015-03-10 Kabushiki Kaisha Toshiba Organic molecular memory and method of manufacturing the same
US9172053B2 (en) 2011-03-24 2015-10-27 Kabushiki Kaisha Toshiba Organic molecular memory and method of manufacturing the same
JP2014524157A (ja) * 2011-07-26 2014-09-18 マイクロン テクノロジー， インク． グラフェン含有スイッチの形成方法
JPWO2015068651A1 (ja) * 2013-11-11 2017-03-09 国立研究開発法人物質・材料研究機構 電気伝導素子、電子装置及び電気伝導素子の動作方法
US9627499B2 (en) 2013-11-11 2017-04-18 National Institute For Materials Science Electrical conduction element, electronic device, and method for operating electrical conduction element
JP2015176895A (ja) * 2014-03-13 2015-10-05 株式会社東芝 不揮発性メモリ
JP2018026428A (ja) * 2016-08-09 2018-02-15 富士通株式会社 半導体装置

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