JP2010198535A - 消費電力低減回路および消費電力低減方法 - Google Patents
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Abstract
【解決手段】本発明にかかる消費電力低減回路1は、メモリ7へのアクセスを検出するアクセス検出回路51と、アクセス検出回路51がメモリ7へのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、メモリ7の制御を低電力モードに移行させる電力モード制御回路52と、アクセス検出回路51がメモリ7へのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、基準期間を変更する移行制御回路53を備える。
【選択図】図1
Description
その他に、PC(Personal computer)においては、電力低減のため、一定時間の間に、マウスやキーボードから入力がない場合に、LCD(Liquid Crystal Display)の電源を切断したり、HDD(Hard Disk Drive)を停止したりして、再び入力があったときに、その状態を解除する制御が行われている。
また、特許文献2には、一定期間アイドル状態が検出された場合、セルフリフレッシュモードに入り、クロック周波数を低く変更することにより、クロック周波数を安全に低減する技術が開示されている。
さらに、特許文献3には、SDRAMへのアクセス要求がない期間が所定の時間を超えた場合に、SDRAMに供給するクロック信号を所定のレベルに固定することにより、クロックを供給する配線の充放電によって生じる消費電力をも低減する技術が開示されている。
また、特許文献5には、CPUから特定のアドレスに対して、所定時間内に応答信号が検出されない場合に、代理の応答信号を出力することにより、システムのハングアップを回避する技術が開示されている。
図1は、本発明の実施の形態にかかる消費電力低減回路の概要を示すブロック図である。
消費電力低減回路1は、アクセス検出回路51、電力モード制御回路52及び移行制御回路53を含む。また、消費電力低減回路1は、メモリ7に接続されている。
電力モード制御回路52は、基準期間の間、アクセス検出回路11からアクセス検出信号の出力を受けなかった場合、メモリ7を低電力モードに移行させる。すなわち、電力モード制御回路14は、基準期間の間、メモリ7へのアクセスがなかった場合、メモリ7を低電力モードに移行させる。
移行制御回路13は、メモリ7へのアクセス状況に応じて、基準期間を最適な値に変更する。
電力モード制御回路52は、アクセス検出回路51がメモリ7へのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、低電力モードに移行する。
また、移行制御回路53は、アクセス検出回路51がメモリ7へのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、基準期間を動的に変更する。
消費電力低減回路1は、アクセス検出回路11、カウンタ12、移行制御回路13、電力モード制御回路14及びモード移行値記憶部15を含む。また、消費電力低減回路1は、CPU2及びDRAM4を制御するDRAMコントローラ3に接続されている。それぞれの回路および装置は、クロックを発信する回路(図示せず)から、クロックを供給されて動作する。
カウンタ12は、CPU2からDRAM4へのアクセスがない時間をカウントしたカウント値を記憶する。
移行制御回路13は、CPU2からDRAM4へのアクセス状況に応じて、モード移行値記憶部15に格納されているモード移行値を最適な値に変更する。
モード移行値記憶部15は、CPU2からDRAM4へのアクセスがなかった場合に、低電力モードに移行する時間を示すモード移行値が格納される。
まず、アクセス検出回路11は、クロックが供給される時間単位ごとに、CPU2からDRAM4へのアクセスがあるか否かを判断する(S101)。
ステップS101において、DRAM4へのアクセスを検出しなかった場合、アクセス検出回路11は、カウンタ12に格納されているカウント値をインクリメントする。つまり、カウンタ12には、アクセスを検出していないクロック数をカウントしたカウント値が格納される。
カウンタ値がモード移行値と一致する場合は、電力モード制御回路14は、低電力モード移行信号をDRAMコントローラ3に出力する。そして、低電力モード移行信号の出力を受けたDRAMコントローラ3は、DRAM4の制御を低電力モードに移行させる処理を行う(S104)。
カウンタ値がN以下でない、つまり、カウンタ値がNよりも大きい場合、移行制御回路13は、モード移行値記憶部15に格納されているモード移行値を、現在のモード移行値からTを減算した値に変更する(S106)。ここで、Tは正整数の定数である。この処理により、DRAM4へのアクセスが発生する頻度が低く、非アクセス期間が比較的短く見込まれる状態においては、より早いタイミングで低電力モードに移行するようにモード移行値を低く調整する。これにより、通常モードによって動作する時間を短くし、低電力モードによって動作する時間を長くすることができるので、消費電力をより低減できる。
カウンタ値にMを加算した値が、現在のモード移行値以下でない、つまり、カウンタ値にMを加算した値が、現在のモード移行値よりも大きい場合、移行制御回路13は、モード移行値記憶部15に格納されているモード移行値を、カウンタ値にMを加算した値に変更する(S108)。ここで、カウンタ値がN以下であって、なおかつ、カウンタ値にMを加算した値が、現在のモード移行値よりも大きい場合には、DRAM4への非アクセス期間がモード移行値によって定める基準期間の長さ程度であると判断できる。このような状態においては、一旦、カウンタ値がモード移行値以上となり、低電力モードに移行した場合であっても、すぐにDRAM4へのアクセスが発生し、通常モードに復帰するといった処理が繰り返される可能性が高いと判断される。そこで、ステップS108では、モードの移行値が大きくなるように調整して、低電力モードに移行しにくくすることによって、モード間の移行の発生を減らし、もって消費電力を低減することができる。
アクセス検出回路11は、カウンタ12に格納されているカウンタ値を"0"にリセットする(S110)。
より詳細には、通常モードによって動作する時間を短くし、低電力モードによって動作する時間を長くすることにより、消費電力を低減することができる。
また、低電力モードへ移行して直ぐに、通常モードに復帰する現象を発生しにくくすることにより、消費電力を低減することができる。
2 CPU
3 DRAMコントローラ
4 DRAM
7 メモリ
11、51 アクセス検出回路
12 カウンタ
13、53 移行制御回路
14、52 電力モード制御回路
15 モード移行値記憶部
Claims (9)
- メモリへのアクセスを検出するアクセス検出回路と、
前記アクセス検出回路が前記メモリへのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、前記メモリの制御を低電力モードに移行させる電力モード制御回路と、
前記アクセス検出回路が前記メモリへのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、前記基準期間を変更する移行制御回路を備えた消費電力低減回路。 - 前記移行制御回路は、前記非アクセス期間が予め定められた期間よりも長い場合に、前記基準期間を減らす請求項1に記載の消費電力低減回路。
- 前記移行制御回路は、前記非アクセス期間に所定のマージン期間を足した加算期間が、前記基準期間よりも長い場合に、前記基準期間を前記加算期間に変更する請求項1又は2に記載の消費電力低減回路。
- メモリへのアクセスを検出するアクセス検出回路と、
前記アクセス検出回路が前記メモリへのアクセスを検出していないクロック数をカウントし、カウンタ値を格納するカウンタと、
前記カウンタ値がモード移行値以上の場合に、前記メモリを低電力モードに移行させる電力モード制御回路と、
前記アクセス検出回路が前記メモリへのアクセスを検出した場合に、その時点における前記カウンタ値に応じて、前記モード移行値を変更する移行制御回路を備えた消費電力低減回路。 - 前記移行制御回路は、前記カウンタ値がN(Nは正整数)よりも大きい場合に、前記モード移行値からT(Tは正整数)を減らす請求項4に記載の消費電力低減回路。
- 前記移行制御回路は、前記カウンタ値にM(Mは正整数)を足した加算値が、前記モード移行値よりも大きい場合に、前記モード移行値を前記加算値に変更する請求項4又は5に記載の消費電力低減回路。
- メモリへのアクセスを検出しなかった非アクセス期間が基準期間以上の場合に、前記メモリの制御を低電力モードに移行させる消費電力低減方法であって、
前記メモリへのアクセスを検出するステップと、
前記メモリへのアクセスを検出した場合に、その時点における非アクセス期間の長さに応じて、前記基準期間を変更するステップを備えた消費電力低減方法。 - 前記基準期間を変更するステップは、前記非アクセス期間が予め定められた期間よりも長い場合に、前記基準期間を減らす請求項7に記載の消費電力低減方法。
- 前記基準期間を変更するステップは、前記非アクセス期間に所定のマージン期間を足した加算期間が、前記基準期間よりも長い場合に、前記基準期間を前記加算期間に変更する請求項7又は8に記載の消費電力低減方法。
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CN107924225A (zh) * | 2015-09-04 | 2018-04-17 | 高通股份有限公司 | 用于动态地调整存储器状态转变定时器的系统和方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02224107A (ja) * | 1989-02-27 | 1990-09-06 | Oki Electric Ind Co Ltd | オートパワーセーブ方法 |
JPH04192014A (ja) * | 1990-11-27 | 1992-07-10 | Hitachi Ltd | 情報処理装置 |
JPH0876653A (ja) * | 1994-09-05 | 1996-03-22 | Canon Inc | 画像形成装置 |
JPH10268713A (ja) * | 1997-03-25 | 1998-10-09 | Minolta Co Ltd | 自動電源オフ回路 |
JP2002529807A (ja) * | 1998-11-04 | 2002-09-10 | フィーニックス テクノロジーズ リミテッド | インテリジェント・パワー・マネジメントを提供するための方法および装置 |
JP2003067691A (ja) * | 2001-08-24 | 2003-03-07 | Matsushita Electric Ind Co Ltd | メモリ装置 |
JP2006343946A (ja) * | 2005-06-08 | 2006-12-21 | Kyocera Mita Corp | メモリアクセス制御装置及びコンピュータプログラム |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02224107A (ja) * | 1989-02-27 | 1990-09-06 | Oki Electric Ind Co Ltd | オートパワーセーブ方法 |
JPH04192014A (ja) * | 1990-11-27 | 1992-07-10 | Hitachi Ltd | 情報処理装置 |
JPH0876653A (ja) * | 1994-09-05 | 1996-03-22 | Canon Inc | 画像形成装置 |
JPH10268713A (ja) * | 1997-03-25 | 1998-10-09 | Minolta Co Ltd | 自動電源オフ回路 |
JP2002529807A (ja) * | 1998-11-04 | 2002-09-10 | フィーニックス テクノロジーズ リミテッド | インテリジェント・パワー・マネジメントを提供するための方法および装置 |
JP2003067691A (ja) * | 2001-08-24 | 2003-03-07 | Matsushita Electric Ind Co Ltd | メモリ装置 |
JP2006343946A (ja) * | 2005-06-08 | 2006-12-21 | Kyocera Mita Corp | メモリアクセス制御装置及びコンピュータプログラム |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107924225A (zh) * | 2015-09-04 | 2018-04-17 | 高通股份有限公司 | 用于动态地调整存储器状态转变定时器的系统和方法 |
CN107924225B (zh) * | 2015-09-04 | 2022-05-13 | 高通股份有限公司 | 用于动态地调整存储器状态转变定时器的系统和方法 |
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