JP2010186892A - 半導体装置 - Google Patents

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Abstract

【課題】デカップリングコンデンサが集積された半導体装置を提供する。
【解決手段】半導体素子１１が形成された半導体基板１２の主面に絶縁膜１３を介して形成され、絶縁膜１３を貫通するビア１４を介して半導体素子１１に接続された電極１５と、電極１５の上面および側面に形成された誘電体膜１６と、絶縁膜１３上に形成され、電極１５を取り囲み、電極１５より高い側壁を有する絶縁性のダム層１７と、ダム層１７内に充填された電解質層１８と、ダム層１７に冠着され、電解質層１８を封止するとともに、基準電位ＧＮＤに接続される導電性蓋体１９と、を具備する。
【選択図】図１

Description

本発明は、半導体装置に関する。
従来、半導体チップを収納したパッケージを実装したプリント基板には、電子デバイス（ＬＳＩ）が発生する電源雑音や、それに伴う放射電磁雑音（ＥＭＩ）を抑える目的で、デカップリングコンデンサが搭載されていた。
ＬＳＩが発生するＥＭＩには、動作クロックと同期して発生する高周波雑音や、一部の回路ブロックが過負荷になった際の電圧変動に伴う低周波雑音などがある。ＬＳＩがＥＭＩを発生するのは、ＬＳＩの動作に伴って電源端子から電荷が充放電されることが一因であり、このとき、ＬＳＩから遠い所まで電荷が行き来すると、その経路となる配線がアンテナとなり、ＥＭＩを発生させる。
配線が描くループの面積が広いほど、ＥＭＩは大きくなるので、デカップリングコンデンサをＬＳＩの近傍に配置するために、半導体チップがデカップリングコンデンサを内蔵するパッケージに収納された半導体装置が知られている（例えば特許文献１参照。）。
特許文献１に開示された半導体装置は、少なくとも２層の配線層を含む複数の配線板と、箔状の金属基体の片面あるいは両面に絶縁性酸化被膜層、電解質層、および導電層を順次形成した固体電解質コンデンサを有し、配線基板の厚さ方向に貫通する導電性部材を備えた多層配線基板において、固体電解質コンデンサは、複数の配線板の間に挟みこまれるように配置され、導電層は配線板の接地層電極に接続し、前記箔状の金属基体が多層配線板の電源層電極と接続されている。
この多層配線基板に載置された半導体チップはワイヤを介してデカップリングコンデンサに接続された後、樹脂でモールドすることによりパッケージングされている。
然しながら、特許文献１に開示された半導体装置は、半導体チップとデカップリングコンデンサとがワイヤおよび配線基板の厚さ方向に貫通する導電性部材を介して接続されているので、デカップリングコンデンサを半導体チップのできるだけ近傍に配置するには不十分であり、ＬＳＩの動作周波数が高く、例えばＧＨｚ以上になるほどワイヤおよび導電性部材の抵抗やインダクタンスの影響により、安定した電源供給あるいはグランド電位の供給が困難となる。その結果、半導体装置の安定した動作が得られなくなるという問題がある。
特開２００６−２１６７５５号公報
本発明は、デカップリングコンデンサが集積された半導体装置を提供する。
上記目的を達成するために、本発明の一態様の半導体装置は、半導体素子が形成された半導体基板の主面に絶縁膜を介して形成され、前記絶縁膜を貫通するビアを介して前記半導体素子に接続された電極と、前記電極の上面および側面に形成された誘電体膜と、前記絶縁膜上に形成され、前記電極を取り囲み、前記電極より高い側壁を有する絶縁性のダム層と、前記ダム層内に充填された電解質層と、前記ダム層に冠着され、前記電解質層を封止するとともに、基準電位に接続される導電性蓋体と、を具備することを特徴としている。
また、本発明の別態様の半導体装置は、半導体素子が形成された半導体基板の主面に絶縁膜を介して形成され、前記絶縁膜を貫通するビアを介して前記半導体素子に接続された電極と、前記電極の上面および側面に形成された誘電体膜とを有する半導体チップと、前記半導体チップを収納する凹部と、接続導体を介して前記半導体チップを外部に電気的に接続する接続端子とを有するパッケージと、前記パッケージの前記凹部内に形成され、前記半導体チップの前記電極を露出して前記半導体チップ、前記接続導体および前記接続端子を覆う絶縁材と、前記パッケージの前記凹部内に充填された電解質層と、前記パッケージに冠着され、前記電解質層を封止するとともに、基準電位に接続される導電性蓋体と、を具備することを特徴としている。
本発明によれば、デカップリングコンデンサが集積された半導体装置が得られる。
本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に添って切断し矢印方向に眺めた断面図。 本発明の実施例１に係る半導体装置の等価回路を示す回路図。 本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。 本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。 本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。 本発明の実施例１に係る第１の別の半導体装置の要部を示す面で、図６（ａ）はその平面図、図６（ｂ）はＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図。 本発明の実施例１に係る第２の別の半導体装置の要部を示す面で、図７（ａ）はその平面図、図７（ｂ）はＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図。 本発明の実施例１に係る第３の別の半導体装置の要部を示す平面図。 本発明の実施例１に係る第４の別の半導体装置を示す断面図。 本発明の実施例２に係る半導体装置を示す断面図。 本発明の実施例２に係る半導体装置の製造工程を順に示す断面図。 本発明の実施例２に係る半導体装置の製造工程を順に示す断面図。 本発明の実施例３に係る半導体装置の要部を示断面図。 本発明の実施例３に係る半導体装置の要部の等価回路を示す回路図。
以下、本発明の実施例について図面を参照しながら説明する。
本発明の実施例１に係る半導体装置について、図１乃至図５を用いて説明する。図１は本実施例の半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に添って切断し矢印方向に眺めた断面図、図２は半導体装置の等価回路を示す回路図、図３乃至図５は半導体装置の製造工程を順に示す断面図である。
図１（ａ）に示すように、本実施例の半導体装置１０は、半導体素子１１が形成された半導体基板１２の主面に絶縁膜１３を介して形成され、絶縁膜１３を貫通するビア１４を介して半導体素子１１に接続された電極１５と、電極１５の上面および側面に形成された誘電体膜１６と、絶縁膜１３上に形成され、電極１５を取り囲み、電極１５より高い側壁を有する絶縁性のダム層１７と、ダム層１７内に充填された電解質層１８と、ダム層１７に冠着され、電解質層１８を封止するとともに、基準電位ＧＮＤに接続される導電性蓋体１９と、を具備している。
半導体素子１１は、例えばソース・ドレインとなる不純物拡散層１１ａ、１１ｂ、およびゲートとなるポリシリコン層１１ｃを有する絶縁ゲート電界効果トランジスタ（ＭＯＳトランジスタ）である。
半導体基板１２は、例えばＰ型のシリコン基板である。半導体基板１２には、半導体素子１１を含む図示しない半導体回路（ＬＳＩ）が形成されている。
絶縁膜１３は、半導体基板１２の主面に形成された層間絶縁膜１３ａと、層間絶縁膜１３ａ上に形成された層間絶縁膜１３ｂを有している。
ビア１４は、層間絶縁膜１３ａを貫通し、不純物拡散層１１ａと配線２０とを接続するビア１４ａと、層間絶縁膜１３ｂを貫通し、配線２０と電極１５とを接続するビア１４ｂとを有している。不純物拡散層１１ｂ、ポリシリコン層１１ｃについても同様であり、その説明は省略する。
電極１５は、例えばアルミニウムである。誘電体膜１６はアルミニウムを陽極酸化して得られる酸化アルミニウムである。ダム層１７は、例えばポリイミド層である。電解質層１８は、例えばエチレングリコールを溶媒とし、アジピン酸を溶質とする電解液である。導電性蓋体１９は、例えば金フィルムである。
電極１５、誘電体膜１６、電解質層１８、導電性蓋体１９により、電解コンデンサ２６が形成されている。電極１５が電解コンデンサの陽極であり、導電性蓋体１９が電解コンデンサの陰極である。ダム層１７は電解コンデンサのケースとして機能している。
電極１５は半導体素子１１に電力を供給する電源配線２１の一部を構成しており、下層に形成された配線（図示せず）を介して電源電圧端子（図示せず）に接続されている。また、別の電極１５ａは、別の電源配線２１ａと一体に形成されている。導電性蓋体１９はワイヤ２２を介して基準電位端子（図示せず）に接続されている。
更に、半導体装置１０は、入力信号Ｖｉｎを信号処理用の半導体回路に入力するための入力端子となるパッド２３、および半導体回路で処理した結果を出力信号Ｖｏｕｔとして出力するための出力端子となるパッド２４を具備している。
パッド２３、２４は、電極１５と同じアルミニウムである。パッド２３、２４の周りは、保護膜２５で覆われている。
図２は半導体装置１０の等価回路を示す回路図である。図２に示すように、半導体装置１０は、電源配線２１と接地配線３０との間に、半導体回路３１と、半導体回路３２と、電極１５、誘電体膜１６、電解質層１８、導電性蓋体１９により構成される電解コンデンサ２６と、が並列接続されている。
入力信号Ｖｉｎが入力端子のパッド２３から半導体回路３１に入力され、半導体回路３１の出力信号が半導体回路３２に入力され、半導体回路３２から出力信号Ｖｏｕｔが出力端子のパッド２４に出力されている。
電源電圧Ｖｃｃは電源電圧端子のパッド３４から電源配線２１を介して半導体回路３１、３２に供給され、接地配線３０は基準電圧端子のパッド３５に接続されている。あるいは電源電圧Ｖｃｃはパッド３４より下層配線（図示せず）を介して電源配線２１、電極１５と接続されていても良い。
電解コンデンサ２６は、半導体回路３１、３２から発生する雑音を低減するデカップリングコンデンサの役割と同時に、半導体回路３１、３２の動作モードが切り替わり短時間のうちに大量の電流を供給して電圧降下の発生を防ぐ役割を果たすための十分な電荷を蓄積している。
電源配線２１が有する寄生抵抗３６ａ、３６ｂ、３６ｃにより、半導体素子１１で電力が消費されると電位降下を生じる。電解コンデンサ２６が半導体素子１１の極近傍に形成されるので、パッド３４の外側に電解コンデンサを接続する場合に比べて電圧降下を少なくすることが可能である。
次に、半導体装置１０の製造方法について説明する。図３乃至図５は半導体装置１０の製造工程を順に示す断面図である。
図３（ａ）に示すように、周知の方法により、半導体基板１２の主面に半導体素子１１を形成し、絶縁膜１３を貫通するビア１４を介して半導体素子１１に接続された電極１５を形成する。同時に、パッド２３、２４を形成する。
次に、電極１５およびバッド２３、２４を含む絶縁膜１３上に、保護膜２５として、例えばプラプマＣＶＤ法によりシリコン窒化膜を形成する。
次に、図３（ｂ）に示すように、保護膜２５上に電極１５より厚いポリイミド膜４０を形成する。
次に、図３（ｃ）に示すように、フォトリソグラフィ法によりポリイミド膜４０に電極１５を囲む開口４０ａ、およびパッド２３、２４を露出するための開口４０ｂ、４０ｃを形成する。これにより、図１に示す絶縁性のダム層１７が形成される。
次に、図４（ａ）に示すように、開口４０ａを除き、開口４０ｂ、４０ｃを塞ぐようにポリイミド膜４０上にレジスト膜４１を形成した後、フッ素系ガスを用いたＣＤＥ（Chemical Dry Etching）法により、開口４０ａの底部に露出している保護膜２５を除去する。
次に、図４（ｂ）に示すように、レジスト膜４１を除去した後、アルミニウムの電極１５を陽極酸化して、電極１５の上面および側面に多孔質の酸化アルミニウム（Ａｌ２Ｏ３）膜を形成する。これにより、図１に示す誘電体膜１６が形成される。
次に、図４（ｃ）に示すように、フッ素系ガスを用いたＣＤＥ法により開口４０ｂ、４０ｃの底部に露出している保護膜２５を除去し、パッド２３、２４を露出せさる。フッ素系ガスを用いたＣＤＥ法では、絶縁膜１３ｂ、誘電体膜１６、およびダム層１７は、エッチングされない。
次に、図５（ａ）に示すように、ダム層１７の開口４０ａ内に電解質層１８として、エチレングリコールを溶媒とし、アジピン酸を溶質とする電解液を、例えばポッティング法により滴下して充填する。
次に、図５（ｂ）に示すように、ダム層１７に導電性蓋体１９として、金フィルムを貼り付けて電解質層１８を封止する。導電性蓋体１９と電極１５は、寄生的な電位を生じさせないように、同一材料として電池形成を防ぐことも有効である。導電性蓋体１９は金フィルムだけでなく、アルミニウムフィルム、あるいは金属を蒸着した絶縁性フィルムなどを用いることもできる。
以上説明したように、本実施例の半導体装置１０は、上面および側面に誘電体膜１６が形成された電極１５を取り囲むダム層１７内に電解質層１８を充填し、ダム層１７に導電性蓋体１９を冠着して電解質層１８を封止し、半導体基板１２に電解コンデンサ２６をモノリシックに集積している。
その結果、電解コンデンサ２６が半導体回路３１、３２の直近に配置されるので、主に電源電圧のゆらぎに起因して半導体回路３１、３２が発生する電源雑音や、それに伴うＥＭＩを抑えることができる。従って、デカップリングコンデンサが集積された半導体装置１０が得られる。
ここでは、電極１５が電源配線２１の一部である場合について説明したが、電解コンデンサ２６の静電容量を増大させるために、図６乃至図８に示すように電極に表面積が大きくなるようなパターンを形成することが望ましい。
図６は第１の別の半導体装置の電極を示す面で、図６（ａ）はその平面図、図６（ｂ）は図６（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図である。
図６に示すように、電極５１は電源配線２１の幅Ｗ１より大きな幅Ｗ２を有するとともに、表面に複数のストライプ状の溝５１ａを有し、隣接する溝５１ａの両端同士が交互に接続されている。溝５１ａの断面は、例えば矩形状である。
断面が矩形状の溝５１ａは、例えばレジスト膜をマスクとして、塩素系のガスを用いたＲＩＥ法により形成する。電極５１の表面積は、溝５１ａの側面積分だけ増加する。
図７は第２の別の半導体装置の電極を示す面で、図７（ａ）はその平面図、図７（ｂ）は図７（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図である。
図７に示すように、電極５２は電源配線２１の幅Ｗ１より大きな幅Ｗ２を有するとともに、表面に複数のストライプ状の溝５２ａを有し、隣接する溝５２ａの両端同士が共通に接続されている。溝５２ａの断面は、例えばテーパ状である。
断面がテーパ状の溝５２ａは、例えばレジスト膜をマスクとして、酸素ガスと塩素系ガスの混合ガスを用いたＲＩＥ法により、レジスト膜とアルミニウムとのエッチング選択比を調整し、レジスト膜を後退させながら形成する。
電極５２の表面積は、溝５２ａの側面積分だけ増加する。テーパ状の溝は、アスペクトを大きくすることにより、矩形状の溝より溝の側面積を大きくできる利点がある。
図８は第３の別の半導体装置の電極を示す平面図である。図８に示すように、電極５３は電源配線２１の幅Ｗ１より大きな幅Ｗ２を有するとともに、表面に渦巻き状の溝５３ａを有している。
渦巻き状の溝５３ａは、電極１５および電源配線２１を形成する基体である絶縁膜１３に、予め凹凸を形成しておき、その上に形成する方法も有効である。
ここで、電極の表面積が大きくなるようなパターンは、上述したパターンに限らず、種々のパターンが使用できることは言うまでもない。
電解コンデンサ２６の陰極が、電極１５と縦方向（半導体基板１２に垂直な方向）に対向する導電性蓋体１９である場合について説明したが、電極１５と横方向（半導体基板１２に平行な方向）に対向する電極を絶縁膜１３上に形成し、電解コンデンサの陰極とすることも可能である。
図９は、横方向に対向する電極を有する電解コンデンサが集積された半導体装置を示す断面図である。
図９に示すように、半導体装置５５は、絶縁膜１３上に形成され、電極１５と横方向に対向するとともに基準電位ＧＮＤに接続される負の電極５６（第２電極）と、ダム層１７に冠着され、電解質層１８を封止する絶縁性蓋体５７とを具備している。
電極１５、誘電体膜１６、電解質層１８、および電極５７により、電解コンデンサ５８が形成されている。電極５６は、図２に示す接地配線３０の一部であり、ダム層１７に取り囲まれている。
これにより、ワイヤ２２が不要になるので、ワイヤ２２の断線などによるトラブルがなくなるとともに、半導体装置５５の高さを低くすることができる利点がある。
本発明の実施例２に係る半導体装置について、図１０乃至図１２を用いて説明する。図１０は本実施例の半導体装置を示す断面図、図１１および図１２は半導体装置の製造工程を順に示す断面図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
本実施例が実施例１と異なる点は、半導体チップをパッケージに収納した後、パッケージ内に電解質層を充填したことにある。
即ち、図１０に示すように、本実施例の半導体装置６０は、半導体素子１１が形成された半導体基板１２の主面に絶縁膜１３を介して形成され、絶縁膜１３を貫通するビア１４を介して半導体素子１１に接続された電極１５と、電極１５の上面および側面に形成された誘電体膜１６とを有する半導体チップ６１と、半導体チップ６１を収納する凹部６２と、ワイヤ（接続導体）６３ａ、６３ｂを介して半導体チップ６１を外部に電気的に接続するリード（接続端子）６４ａ、６４ｂとを有するパッケージ６５と、を具備している。
更に、半導体装置６０は、パッケージ６５の凹部６２内に形成され、半導体チップ６１の電極１５を露出して半導体チップ６１、ワイヤ６３ａ、６３ｂおよびリード６４ａ、６４ｂを覆う絶縁材６６と、パッケージ６５の凹部６２内に充填された電解質層１８と、パッケージ６５に冠着され、電解質層１８を封止するとともに、基準電位に接続される導電性蓋体６７と、を具備している。
電極１５、誘電体膜１６、電解質膜１８、および導電性蓋体６７により、電解コンデンサ６８が形成されている。
半導体チップ６１は、図１に示すものと同様である。パッケージ６５は、例えばセラミックスパッケージである。凹部６２の側面は、底部から開口部に向かって末広がりに傾斜した側面を有している。リード６４ａ、６４ｂは、一端が凹部６２の底部の外周に配設され、他端がパッケージ６５の側面から外部に延伸し、折り曲げられている。
ワイヤ６３ａを介して入力端子のパッド２３がリード６４ａに接続され、ワイヤ６３ｂを介して出力端子のパッド２４がリード６４ｂに接続されている。
絶縁材６６は、例えば絶縁塗料である。導電性蓋体６７は、例えば金属板であり、図示されないリードにより基準電位ＧＮＤに接続される。
次に、半導体装置６０の製造方法について説明する。図１１および図１２は半導体装置６０の製造工程を順に示す断面図である。
図１１（ａ）に示すように、半導体チップ６１をパッケージ６５の凹部６２に載置する。次に、図１１（ｂ）に示すように、レジスト膜７０を、例えばポッティング法により半導体チップ６１の電極１５上に滴下し、電極１５およびパッド２３、２４を除く電極１５の周りを被覆する。
次に、図１１（ｃ）に示すように、ワイヤボンディングを行い、入力端子のパッド２３とリード６４ａとをワイヤ６３ａで接続し、出力端子のパッド２４とリード６４ｂとをワイヤ６３ｂで接続する。
次に、図１２（ａ）に示すように、パッケージ６５の凹部６２に絶縁性塗料６６を、例えばポッティング法により滴下して、レジスト膜７０の周りの半導体チップ６１、ワイヤ６３ａ、６３ｂおよびリード６４ａ、６４ｂを被覆する。
次に、図１２（ｂ）に示すように、レジスト膜７０を、例えば酸素プラズマを用いたアッシャにより除去し、電極１５を露出させる。
次に、図１２（ｃ）に示すように、パッケージ６５の凹部６２内に電解質層１８として、エチレングリコールを溶媒とし、アジピン酸を溶質とする電解液を、例えばポッティング法により滴下して充填する。
次に、パッケージ６５に導電性蓋体６７、例えばニッケルあるいはアルミニウム等の金属キャップを貼り付けて電解質層１８を封止する。
以上説明したように、本実施例の半導体装置６０は、半導体チップ６１をパッケージ６５の凹部６２に収納した後、パッケージ６５の凹部６２内に電解質層１８を充填し、導電性蓋体６７で電解質層１８を封止して、パッケージ６５内に半導体チップ６１と電解コンデンサ６８とをハイブリッドに集積している。
これにより、半導体装置６０の表面が接地された電解質層１８で覆われるので、磁気シールドの効果が得られるとともに、他の半導体素子への電磁波による干渉を抑えることができる利点がある。
更に、導電性蓋体６７として、金属フィルムより丈夫な金属板を使用しているので、熱的・機械的応力に対してより堅牢な電解コンデンサを集積した半導体装置が得られる利点がある。
ここでは、接続端子がリード６４ａ、６４ｂであり、パッケージ６５の側面から外部に延伸している場合について説明したが、接続端子がパッケージ６５の底面に形成され、パッケージ６５を貫通するビアを介してワイヤ６３ａ、６３ｂに接続される導電性ボールであっても構わない。
本発明の実施例３に係る半導体装置について、図１３および図１４を用いて説明する。図１３は本実施例の半導体装置の要部を示す断面図、図１４は半導体装置の要部の等価回路を示す回路図である。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
本実施例が実施例１と異なる点は、電解コンデンサをＤＲＡＭ（Dynamic Random Access Memory）のセルキャパシタに用いたことにある。始めに、半導体装置の要部の等価回路について説明する。
図１４に示すように、本実施例の半導体装置は、セルトランジスタＴ１とセルキャパシタとして電解コンデンサＣ１を有するメモリセルＭＣ１がワード線ＷＬ１とビット線ＢＬ０の交点に接続されたＤＲＡＭである。
セルトランジスタＴ２〜Ｔ４、電解コンデンサＣ２〜Ｃ４についても同様であり、複数のワード線ＷＬとビット線ＢＬが格子状に配置され、各ワード線ＷＬとビット線ＢＬの交点にメモリセルＭＣが接続されてメモリセルアレイが構成されている。
メモリセルＭＣ１のセルトランジスタＴ１のドレインはビット線ＢＬ０に接続され、ゲートがワード線ＷＬ１に接続され、ソースが電解コンデンサＣ１の陽極に接続され、電解コンデンサＣ１の陰極は基準電位ＧＮＤに接続されている。
ワード線ＷＬ１とビット線ＢＬ０を選択して“Ｈ”レベルにすることにより、セルトランジスタＴ１がオンし、電解コンデンサＣ１に電荷がチャージされ、メモリセルＭＣ１に情報が記憶される。
図１３に示すように、半導体装置８０は、セルトランジスタＴ１〜Ｔ４が形成された半導体基板１２の主面に絶縁膜１３を介して形成され、絶縁膜１３を貫通するビア１４を介してセルトランジスタＴ１〜Ｔ４に接続された電極１５と、電極１５の上面および側面に形成された誘電体膜１６と、絶縁膜１３上に形成され、電極１５を取り囲み、電極１５より高い側壁を有する絶縁性のダム層と、ダム層内に充填された電解質層１８と、ダム層に冠着され、電解質層１８を封止するとともに、基準電位ＧＮＤに接続される導電性蓋体１９と、を具備している。
セルトランジスタＴ１はセルトランジスタＴ２と共通のドレインＤを有し、ドレインＤはビアを介してビット線ＢＬ０に接続されている。セルトランジスタＴ１のゲートＧ１はワード線ＷＬ０に接続され、セルトランジスタＴ１のソースＳ１はビアを１４介して電極１５に接続されている。
電極１５、誘電体膜１６、電解質層１８、および導電性蓋体１９により、電解コンデンサＣ１が形成されている。電解コンデンサＣ１〜Ｃ４の陰極は基準電位ＧＮＤに共通接続されている。セルトランジスタＴ２〜Ｔ４、電解コンデンサＣ２〜Ｃ４についても同様であり、その説明は省略する。
従来のセルキャパシタとしてトレンチキャパシタまたはスタックキャパシタを有するＤＲＡＭでは、誘電体膜にピンポールなどの欠陥が生じてセルキャパシタが不良になると、メモリセルが故障し、ビット不良が発生する。
一方、本実施例のセルキャパシタとして電解コンデンサを有するＤＲＡＭでは、誘電体膜１６にピンポールなどの欠陥が生じて電解コンデンサが不良になった場合に、電解コンデンサは自己修復機能を有するため、例えば高温下で直流電圧を印加して、ピンホールなどの欠陥を補修することが可能である。その結果、メモリセルが故障し、ビット不良が発生するのを防止することができる。
以上説明したように、本実施例の半導体装置８０は、電解コンデンサをセルキャパシタとするＤＲＡＭである。電解コンデンサの自己修復機能により、誘電体膜の欠陥を補修できるので、メモリセルの故障によりビット不良が発生するのを防止できる利点がある。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） セルトランジスタと、セルキャパシタとして電解コンデンサとを有し、ワード線とビット線の交点に接続されたメモリセルを具備する半導体装置。
（付記２） 前記電解コンデンサが、セルトランジスタが形成された半導体基板の主面に絶縁膜を介して形成され、絶縁膜を貫通するビアを介して前記セルトランジスタに接続された電極と、前記電極の上面および側面に形成された誘電体膜と、前記絶縁膜上に形成され、前記電極を取り囲み、前記電極より高い側壁を有する絶縁性のダム層と、前記ダム層内に充填された電解質層と、前記ダム層に冠着され、前記電解質層を封止するとともに、基準電位に接続される導電性蓋体と、を具備する付記１に記載の半導体装置。
（付記３） 前記絶縁膜上に形成され、前記電極と前記半導体基板に平行な横方向に対向するとともに、前記基準電位に接続される第２電極と、前記ダム層に冠着され、前記電解質層を封止する絶縁性蓋体とを具備する請求項１に記載の半導体装置。
１０、５５、６０、８０ 半導体装置
１１ 半導体素子
１１ａ、１１ｂ 不純物拡散層
１１ｃ ポリシリコン層
１２ 半導体基板
１３ 絶縁膜
１４ ビア
１５、５１、５２、５３、５６ 電極
１６ 誘電体膜
１７ ダム層
１８ 電解質層
１９、６７ 導電性蓋体
２０ 配線
２１ 電源配線
２２、６３ａ、６３ｂ ワイヤ
２３、２４、３４、３５ パッド
２５ 保護膜
２６、５８、６８ 電解コンデンサ
３０ 接地配線
３６ａ、３６ｂ、３６ｃ 寄生抵抗
４０ ポリイミド膜
４０ａ、４０ｂ、４０ｃ 開口
５１ａ、５２ａ、５３ａ 溝
５７ 絶縁性蓋体
６１ 半導体チップ
６２ 凹部
６４ａ、６４ｂ リード（接続端子）
６５ パッケージ
６６ 絶縁材
７０ レジスト膜
ＭＣ１ メモリセル
ＷＬ０、Ｗｌ１ ワード線
ＢＬ０、ＢＬ１ ビット線
Ｔ１、Ｔ２、Ｔ３、Ｔ４ セルトランジスタ
Ｃ１、Ｃ２、Ｃ３、Ｃ４ 電解コンデンサ（セルキャパシタ）

Claims (5)

  1. 半導体素子が形成された半導体基板の主面に絶縁膜を介して形成され、前記絶縁膜を貫通するビアを介して前記半導体素子に接続された電極と、
    前記電極の上面および側面に形成された誘電体膜と、
    前記絶縁膜上に形成され、前記電極を取り囲み、前記電極より高い側壁を有する絶縁性のダム層と、
    前記ダム層内に充填された電解質層と、
    前記ダム層に冠着され、前記電解質層を封止するとともに、基準電位に接続される導電性蓋体と、
    を具備することを特徴とする半導体装置。
  2. 半導体素子が形成された半導体基板の主面に絶縁膜を介して形成され、前記絶縁膜を貫通するビアを介して前記半導体素子に接続された電極と、前記電極の上面および側面に形成された誘電体膜とを有する半導体チップと、
    前記半導体チップを収納する凹部と、接続導体を介して前記半導体チップを外部に電気的に接続する接続端子とを有するパッケージと、
    前記パッケージの前記凹部内に形成され、前記半導体チップの前記電極を露出して前記半導体チップ、前記接続導体および前記接続端子を覆う絶縁材と、
    前記パッケージの前記凹部内に充填された電解質層と、
    前記パッケージに冠着され、前記電解質層を封止するとともに、基準電位に接続される導電性蓋体と、
    を具備することを特徴とする半導体装置。
  3. 前記電極がアルミニウムであり、前記誘電体膜が前記アルミニウムを酸化して得られる酸化アルミニウムであることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記電極が、前記半導体素子に電力を供給する電源配線の一部であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 前記電極の主面に、表面積が大きくなるようなパターンを有する溝が形成されていることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置。
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