JP2010160530A - 液晶表示素子および表示装置 - Google Patents

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Abstract

【課題】寄生容量を抑制した状態で開口率を向上させることが可能な液晶表示素子および表示装置を提供する。
【解決手段】第1基板10上にマトリクス状に配置された複数の走査線11および複数の信号線12と、走査線11および前記信号線12の交差部に配置されたTFT1と、TFT1を覆う状態で、第1基板10上に設けられた第1絶縁膜13と、第1絶縁膜13上に配置された共通電極14と、共通電極14を覆う状態で、第1絶縁膜13上に配置された第2絶縁膜15と、画素領域1A内の第2絶縁膜15上に配置され、第2絶縁膜15および第1絶縁膜13に設けられたコンタクトホールを介してTFT1と接続された複数のスリット16aを有する画素電極16とを備え、共通電極14は、第1絶縁膜13上のコンタクトホールの形成領域を除く画素領域10Aと、走査線11および信号線12の少なくとも一方とを覆う状態で配置されている。
【選択図】図1

Description

本発明は、液晶表示素子および表示装置に関し、特には、フリンジフィールドスイッチング(Fringe field switching(FFS))モード(別名;In Plane Switching(IPS)−Proモード)の液晶表示素子およびこれを備えた表示装置に関する。
FFSモードの液晶表示装置は、液晶層に対して基板面に略平行な横電界を印加する共通電極と画素電極とが同一基板側に設けられており、この横電界によって液晶素子を駆動して画像表示を行う。ここで、従来のFFSモードの液晶表示装置について、図14を用いて説明する。ここで、図14(a)の平面図は、図14(b)のA−A’断面図を示している。
この図に示す液晶表示装置は、透過型の液晶表示装置であり、液晶表示装置は、第1基板110と、この第1基板110の素子形成面側に対向配置された第2基板120と、これらの第1基板110と第2基板120との間に狭持された液晶層130とからなる液晶パネルを備えている。また、この液晶パネルにおいて、第1基板110および第2基板120の外側面には、偏光板140,150が密着状態で設けられており、第1基板110側の偏光板140のさらに外側には、透過表示を行うための光源となるバックライト(図示省略)が設けられている。
このうち第1基板110は、ガラス基板のような透明基板からなり、その液晶層130に向かう面上には、マトリクス状に配置された複数の走査線111および複数の信号線112を備えている。また、この走査線111と信号線112の各交差部には、各画素を駆動するための薄膜トランジスタ(Thin Film Transistor(TFT))1からなる駆動素子が設けられており、上記走査線111と信号線112で囲まれた領域が画素領域110Aとなる。
また、走査線111と隣接する画素の走査線111との間には、隣接する画素の走査線111側に、走査線111と平行に共通電位線113が設けられている。そして、同一面上の画素領域110Aにおいて、TFT1の形成領域を除く領域には、上記共通電位線113と一端側が重なる状態で、共通電極114が設けられている。この共通電極114は、走査線111と同一面で設けられるため、走査線111によりその配置が制限される。
また、上記TFT1のゲート電極2は、上記走査線111の一部で構成されており、上記走査線111、共通電位線113、共通電極114を覆う状態で、第1基板110上には、ゲート絶縁膜3が設けられている。さらに、ゲート電極2を覆うゲート絶縁膜3上には、半導体層4がパターン形成されている。
上記半導体層4は、ゲート電極2の直上をチャネル層4aとし、その両側にn型不純物を含むソース領域4bとドレイン領域4cが設けられている。上記ソース領域4b上には、ソース領域4bと接続する状態でソース電極6aが配置され、このソース電極6aは上記信号線112と接続されている。また、ドレイン領域4c上には、ドレイン領域4cと接続する状態でドレイン電極6bが配置されている。以上のようにTFT1が構成される。
また、上記TFT1を覆う状態で、ゲート絶縁膜3上には、層間絶縁膜115が設けられている。この層間絶縁膜115には、TFT1のドレイン電極6bに達する状態のコンタクトホール115aが設けられており、層間絶縁膜115上には、このコンタクトホール115aを介してTFT1に接続された複数のスリット116aを有する画素電極116が設けられている。このスリット116aは、走査線111と平行に設けられている。また、上記画素電極116を覆う状態で、層間絶縁膜115上には、配向膜117が配置されている。
そして、スリット116aを挟んで設けられた画素電極116の電極部の端部と上記共通電極114との間に電界が生じることで、基板面に略平行な横電界が上記液晶層130に対して印加される。
一方、第2基板120はガラス基板のような透明基板からなり、この第2基板120の液晶層130に向かう面には、R(赤)、G(緑)、B(青)各色のカラーフィルタ121と配向膜122がこの順に設けられている。
しかし、上述したような構成の液晶表示装置では、第1基板110の同一面上に走査線111と共通電極114とが配置されるため、走査線111により共通電極113の形成領域が制限される。よって、開口率が低く、透過率が低いという問題がある。
そこで、上記図を用いて説明した液晶表示装置の構成において、スリット116aを有する画素電極116をゲート絶縁膜3上に配置し、共通電極114を層間絶縁膜115上に配置した液晶表示装置の例が報告されている(例えば、特許文献1参照)。
また、上記図を用いて説明した液晶表示装置の構成において、ゲート絶縁膜3上に共通電極114を配置した例も報告されている(例えば、特許文献2、3参照)。
特許第3742837号公報 特許第3740514号公報 特許第3742836号公報
しかし、特許文献1に記載された液晶表示装置では、共通電極114の配置制限はないものの、スリット116aを有する画素電極116が液晶層130側に配置されていないため、基板面に平行な電界がかかり難く、液晶層130を制御することが出来ず、液晶表示自体が難しい。
また、特許文献2、3に記載された液晶表示装置では、信号線112により共通電極114の配置が制限されてしまい、開口率を広く取ることが難しい。
そこで、開口率を向上させるために、図15(a)の平面図に示すように、信号線112側が共通電極113よりも一回り大きくなるように形成した画素電極116’を信号線112と重なる状態で配置することも考えられるが、図15(b)の回路図に示すように、信号線112と画素電極116’との間に寄生容量C1、C2が発生してしまい、縦クロストークの原因となってしまっていた。
そこで、本発明は、寄生容量を抑制した状態で開口率を向上させることが可能な液晶表示素子およびこれを備えた表示装置を提供することを目的とする。
上述したような目的を達成するために、本発明の液晶表示素子は、第1基板と第2基板との間に挟持された液晶層と、第1基板上にマトリクス状に配置された複数の走査線および複数の信号線と、走査線および信号線の交差部に配置された駆動素子と、駆動素子を覆う状態で、第1基板上に設けられた第1絶縁膜と、第1絶縁膜上に配置された共通電極と、共通電極を覆う状態で、第1絶縁膜上に配置された第2絶縁膜と、画素領域内の第2絶縁膜上に配置され、第2絶縁膜および第1絶縁膜に設けられたコンタクトホールを介して駆動素子と接続された画素電極とを備え、共通電極は、第1絶縁膜上のコンタクトホールの形成領域を除く画素領域と、走査線および信号線の少なくとも一方とを覆う状態で配置され、画素電極は、角部において駆動素子と重なり、駆動素子と重なっていない領域における画素電極に、信号線に沿った方向に延在する複数のスリットが設けられ、信号線に沿った方向において駆動素子と対向していないスリットの長さは、駆動素子と対向しているスリットの長さよりも長いことを特徴としている。
また、本発明の表示装置は、第1基板と第2基板との間に挟持された液晶層と、第1基板上にマトリクス状に配置された複数の走査線および複数の信号線と、走査線および信号線の交差部に配置された駆動素子と、駆動素子を覆う状態で、第1基板上に設けられた第1絶縁膜と、第1絶縁膜上に配置された共通電極と、共通電極を覆う状態で、第1絶縁膜上に配置された第2絶縁膜と、画素領域内の第2絶縁膜上に配置され、第2絶縁膜および第1絶縁膜に設けられたコンタクトホールを介して駆動素子と接続された画素電極とを備え、共通電極は、第1絶縁膜上のコンタクトホールの形成領域を除く画素領域と、走査線および当該信号線の少なくとも一方とを覆う状態で配置され、画素電極は、角部において駆動素子と重なり、駆動素子と重なっていない領域における画素電極に、信号線に沿った方向に延在する複数のスリットが設けられ、信号線に沿った方向において駆動素子と対向していないスリットの長さは、駆動素子と対向しているスリットの長さよりも長いことを特徴としている。
このような液晶表示素子および表示装置によれば、信号線および走査線を覆う第1絶縁膜上に、上記コンタクトホールの形成領域を除く画素領域だけでなく、走査線および信号線の少なくとも一方を覆う状態で、上記共通電極が配置されることから、有効画素領域が増大し、開口率を向上させることが可能となる。また、共通電極が走査線および信号線の少なくとも一方を覆う状態で配置されることで、走査線と画素電極の間または信号線と画素電極の間の寄生容量が抑制される。
以上説明したように、本発明の液晶表示素子および表示装置によれば、開口率を向上させることができるため、光透過率が向上し、液晶表示装置のコントラストを向上させることができる。また、走査線と画素電極の間または信号線と画素電極の間の寄生容量を抑制されることで、画素内の信号ノイズを防止することができるため、保持された画素電位が安定し、縦、横クローストークが発生しないことから、液晶表示装置の高画質化が図れる。
また、本実施形態の液晶表示素子およびこれを備えた表示装置は、例えばトランジスタからなる駆動素子に対して、信号線、走査線、画素電極からの電界で半導体層にバックチャンネルを発生させないため、寄生バックチャンネルによる不安定な動作が防止される。
本発明の実施形態に係る液晶表示装置の構成を示す断面図(a)および平面図(b)である。 本発明の実施形態に係る液晶表示装置の第1基板のA−A’断面の要部拡大図である。 本発明の実施形態に係る液晶表示装置の共通電位線が配置されていない場合(a)と配置されている場合(b)の模式図である。 本発明の実施形態に係る液晶表示装置の第1基板のB−B’断面の要部拡大図である(その1)。 本発明の実施形態に係る隣接画素の画素電極の間隔を変化させた場合の光漏れを示すグラフである。 本発明の実施形態に係る隣接画素の画素電極の間隔を変化させた場合の信号線の線幅と、第2絶縁膜の膜厚の関係を示すグラフである。 本発明の実施形態に係る第2絶縁膜の膜厚を変化させた場合の信号線幅を画素電極間の間隔を変数として1次関数で表した場合のy切片に関する対数近似のグラフ(a)と線形近似のグラフ(b)である。 本発明の実施形態に係る液晶表示装置の第1基板のB−B’断面の要部拡大図である(その2)。 本発明の実施形態に係る回路図である。 本発明の実施形態に係る1画素内の回路図である。 本発明の実施形態に係る別のトランジスタを示す構成図である。 本発明の実施形態の変形例1の平面図である。 本発明の実施形態の変形例2の平面図である。 従来の液晶表示装置の構成を説明するための断面図(a)および平面図(b)である。 従来の液晶表示装置の課題を示す平面図および回路図である。
以下、本発明の実施の形態について詳細に説明する。なお、説明する順序は、下記の通りである。

1.第1実施形態
2.変形例1
3.変形例2
<1.第1実施形態>
図1(a)は、FFSモードの透過型の液晶表示装置の断面図であり、図1(b)は平面図である。なお、図1(a)は図1(b)のA-A’断面を示す。
すなわち液晶表示装置100は、第1基板10と、この第1基板10の素子形成面側に対向配置された第2基板20と、これらの第1基板10と第2基板20との間に狭持された液晶層30とからなる液晶パネルを備えている。ここでは、液晶層30が、ネマチック液晶で構成されていることとする。またこの液晶パネルにおいて、第1基板10および第2基板20の外側面には、偏光板40,50が接着剤(図示省略)を介して密着状態で設けられている。これらの偏光板40,50は、クロスニコル状態で設けられていることとする。また、第1基板10側の偏光板40のさらに外側には、透過表示を行うための光源となるバックライト(図示省略)が設けられている。
上記構成のうち、第1基板10を除く構成は一般的な構成であり、例えば表示側基板となる第2基板20はガラス基板のような透明基板からなり、この第2基板20の液晶層30に向かう面には、R(赤)、G(緑)、B(青)各色のカラーフィルタ21と配向膜22とがこの順に設けられている。
一方、背面側基板となる第1基板10については、本発明に特徴的な構成を有するため、以下に詳細に説明する。
上記第1基板10は、ガラス基板のような透明基板からなり、その液晶層30に向かう面上には、マトリクス状に配置された複数の走査線11および複数の信号線12を備えている。走査線11および信号線12の構成材料としては、アルミニウム(Al)、モリブデン(Mo)、クロム(Cr)、タングステン(W)、チタン(Ti)、鉛(Pb)、またはこれらの複合層(etc,Ti/Al)もしくは金属化合物層(MoSi,AlSi)が用いられ、ここでは、例えばどちらもアルミニウム(Al)で構成されることとする。ただし、走査線11と信号線12は異なる材料で構成されてもよい。
また、この走査線11と信号線12の各交差部には、各画素を駆動するための例えばボトムゲート型のTFT1からなる駆動素子が設けられており、上記走査線11と信号線12で囲まれた領域が画素領域1Aとなる。ここで、この画素領域1Aは、例えば信号線12側を長辺、走査線11側を短辺とする平面視矩形状であることとする。
ここで、図2(a)のA−A’断面の要部拡大図に示すように、走査線11の一部で上記TFT1のゲート電極2が構成されており、上記ゲート電極2を含む走査線11を覆う状態で、上記第1基板10上に、ゲート絶縁膜3が設けられている。また、ゲート電極2を覆うゲート絶縁膜3上には、半導体層4がパターン形成されている。
ここで、半導体層4は、例えばアモルファスシリコン(a−Si)、ポリシリコン(Poly−Si)または単結晶シリコンで構成されており、ゲート電極2の直上をチャネル層4aとし、その両側に例えばn型不純物を含むソース領域4bとドレイン領域4cが設けられている。また、チャネル層4aとソース・ドレイン領域4b、4cとの間には、ソース・ドレイン領域4b、4cよりも不純物濃度の低いLDD領域4b’、4c’がそれぞれ設けられている。
また、上記半導体層4を覆う状態で、ゲート絶縁膜3上には、絶縁層5が設けられており、この絶縁層5に上記ソース・ドレイン領域4b、4cに達する状態で設けられたコンタクトホールを介して、上記ソース・ドレイン領域4b、4cにソース電極6aとドレイン電極6bが接続されている。なお、このソース電極6aは上記信号線12と同一層で接続されている。
そして、上記ソース・ドレイン電極6a、6bを覆う状態で、絶縁層5上に、第1絶縁膜13が設けられている。ここで、この第1絶縁膜13は、後工程で、第1絶縁膜13上に形成する第2絶縁膜を200℃〜400℃程度の高温で成膜するため、耐熱性を有するだけでなく、その上層に共通電極を形成することから平坦性を有することが好ましい。また、寄生容量を抑制するため、比誘電率が低く、透過率が高く、膜応力が低い膜であることが好ましい。このような特性を有する第1絶縁膜13としては、例えばSOG(Spin On Glass)膜が特に好適に用いられる。ここで、第1絶縁膜13の膜厚は、走査線11、信号線12、後工程で第1絶縁膜13上に形成する共通電極の負荷容量に大きく影響し、膜厚が厚いほど負荷容量は低減される。このため、第1絶縁膜13の膜厚は、液晶表示素子の駆動特性の許容範囲内で、例えば0.5μm〜4.0μm程度の膜厚で形成されることが好ましい。
なお、第1絶縁膜13としては、上記SOG膜の他に、化学的気相成長(Chemical Vapor Deposition(CVD))法により成膜された酸化シリコン(SiO2 )や窒化シリコン(SiN)等の無機絶縁膜を用いてもよく、有機絶縁膜を用いてもよい。ただし、第1絶縁膜13としては、CVD法により成膜した無機絶縁膜を用いるよりも有機絶縁膜を用いた方が、平坦性を有し、比誘電率が低く、塗布法により容易に成膜できるため、好ましい。有機絶縁膜としては、非感光性樹脂と感光性樹脂とが用いられ、非感光性樹脂としては、例えばアクリル樹脂、ポリエステル、塩化ビニル、ポリカーボネート、ポリプロピレン、ポリエチレン、トリアセテート、ポリイミド等、感光性樹脂としては、例えばアクリル樹脂、ポリイミド、住友ベークライト社製スミレジンエクセルCRC−8300等が挙げられる。ここで、有機絶縁膜材料の物性を表1に示す。
Figure 2010160530
そして、本発明の特徴的な構成として、後述する画素電極と上記TFT1とを接続するためのコンタクトホールの形成領域を除く画素領域1Aと、上記走査線11上および上記信号線12上の少なくとも一方とを覆う状態で、上記第1絶縁膜13上に共通電極14が設けられている。これにより、上記走査線11上および上記信号線12上の少なくとも一方が共通電極14で覆われる分、有効画素領域が増大し、開口率を向上させることが可能となる。この共通電極14は、例えばITO(Indium Thin Oxide)、IZO(Indium Zinc Oxide)等の透明電極膜で形成される。
ここでは、上記コンタクトホールの形成領域を除く表示領域の全域に共通電極14が設けられることとする。この場合には、表示領域外でVcom端子に接続された金属配線から共通電極14に電位が供給されるため、さらに開口率を向上させることが可能となる。ここで、コンタクトホールと共通電極14とは、後述するように、コンタクトホール内に配置される画素電極と共通電極とがショートしない程度に離間していればよい。
なお、本実施形態では、表示領域外でVcom端子に接続された金属配線から共通電極14に電位が供給されることとしたが、図2(b)に示すように、共通電極14と接続する状態で、第1絶縁膜13上に、共通電極14よりも抵抗値の低い材料からなる複数の共通電位線18が、走査線11と平行に配置されていてもよい。この共通電位線18は、例えばAl、Mo、Ti、Pb、W、Cr、またはこれらの複合層(etc ,Ti/Al)、もしくは金属化合物層(MoSi,AlSi)で形成される。ここでは、共通電位線18が例えば走査線11および信号線12と同じAlで構成されることとするが、上記走査線11、信号線12と共通電位線18が異なる材料で構成されていてもよい。
ここで、図3に共通電位線が配置されていない場合(a)と共通電位線が配置された場合(b)について、抵抗値の違いを比較するための模式図を示す。なお、ここでは、Vcom端子Vに接続された金属配線19が、画素領域1Aを配列してなる表示領域10Aの両側に表示領域10Aを挟んで並設され、これらの金属配線19からコンタクトホールを除く表示領域10Aの全域に設けられた共通電極14に電位が供給されることとする。これにより、2本の金属配線19から表示領域10Aの中心部Oに向けて電位が供給される。
ここで、図3(a)に示すように、共通電位線が配置されておらず、表示領域10A外に配置された金属配線19からITOからなる共通電極14に直接電位が供給される場合には、ITOの抵抗が10〜200Ω/□であるため、表示領域10Aの端部から中心部Oまでの共通電極14の抵抗R1が大きくなってしまい。このため、表示領域10Aの端部から中心部Oまでの供給電位に時間的なずれが生じ、液晶パネルの表示領域10Aにおける場所による輝度差が生じてしまう。これに対し、図3(b)に示すように、複数の共通電位線18を画素列毎に配置すると、共通電位線18を構成する金属材料は、例えばA1が0.05Ω/□、Moが0.5Ω/□と、共通電極14を構成するITOよりも抵抗が低いため、表示領域10Aの端部から中心部Oまでの共通電極14の抵抗R2は、上記R1よりも小さくなる。これにより、表示領域10Aの端部から中心部Oまでの供給電位の時間的なずれが防止され、表示領域10Aの場所による輝度差を改善することが可能となる。
また、この共通電位線18を、走査線11または信号線12と重なる状態で配置することで、開口率に影響を与えずに共通電位線18を配置することができるため、好ましい。
なお、ここでは、2本の金属配線19が表示領域10Aの両側に配置された例について説明したが、1本の金属配線19が表示領域10Aの片側のみに配置されてもよい。ただし、2本の金属配線19が表示領域10Aの両側に配置された方が、表示領域10Aの端部から中心部までの共通電極14の抵抗を低くすることができるため、好ましい。
また、ここでは、共通電位線18を第1絶縁膜13と共通電極14との間に配置したが、共通電位線18は、共通電極14と接続すればよく、絶縁層5上、ゲート絶縁膜3上、第1基板10上のいずれに配置してもよい。
ここで、再び図2(a)に示すように、共通電極14上には、例えばCVD法により成膜されたSiO2 、SiN等の無機絶縁膜からなる第2絶縁膜15が設けられている。この第2絶縁膜15をCVD法により成膜された無機絶縁膜とすることで、焼き付き防止や歩留まり向上等の利点がある。なお、第2絶縁膜15としては、上記以外にも、SOG、有機絶縁膜を用いることが可能である。有機絶縁膜としては、第1絶縁膜13で例示した材料と同一のものを用いることができる。
ここで、第1絶縁膜13と第2絶縁膜15の組み合わせを、表2に示す。
Figure 2010160530
この表に示すように、第1絶縁膜13と第2絶縁膜15としては、様々な組み合わせが考えられるが、上述したように、第1絶縁膜13としては、SOG、有機絶縁膜、また、第2絶縁膜15としては、CVD法により成膜された無機絶縁膜(表中、CVD−無機絶縁膜)を用いた方式1、2の組み合わせが好ましい。
上記第2絶縁膜15および第1絶縁膜13には、上記ドレイン電極6bに達するコンタクトホール15a、13aが連通する状態で、すなわち平面視的に重なる状態で設けられている。そして、このコンタクトホール15a、13aを介して上記ドレイン電極6bと接続された状態で、上記第2絶縁膜15上に、画素電極16が設けられている。
ここで、上記コンタクトホール15a、13aは平面視的に重なる状態で配置されるため、同一のエッチングマスクを用いた一度のエッチングにより形成することが好ましい。また、コンタクトホール15a、13aが平面視的に重ならない場合についても本発明は適用可能であるが、重なる方が開口率を広くとることができるため、好ましい。
また、画素電極16を覆う状態で、第2絶縁膜15上には、配向膜17が配置されている。ここで、図1(b)に示すように、この画素電極16は複数のスリット16aを有しており、このスリット16aは、信号線12と平行に設けられている。
上記画素電極16の複数のスリット16aが信号線12と平行に配置されることで、背景技術で図14を用いて説明したように、複数のスリットが走査線11と平行に配置される場合と比較して、有効画素領域が増大する。これは、上記スリットが走査線11と平行である場合には、信号線12に近いスリットの短辺側は、この短辺を構成する電極部により液晶分子mの配向が阻害されるため有効画素領域とならないが、上記スリット16aが信号線12と平行に配置されることで、画素電極16の信号線12の端部側まで有効画素領域とすることができる。また、この場合でも画素電極16のスリット16aの短辺側は有効画素領域とはならないが、この部分を走査線11と重ねることで、開口率を広くとることが可能となるため、好ましい。
ここで、図1(b)のB−B’断面である図4に示すように、各画素を駆動させるための駆動電圧は、画素電極16の中央部のスリット16aの幅と、スリット16a間の電極部16bの幅と第2絶縁膜15の膜厚とで規定され、隣接する画素の画素電極16間の間隔Xは、近すぎると隣接する画素からの光漏れが生じるため、所定の間隔以上離して配置することが好ましい。そこで、画素電極16の信号線12側の端部と信号線12に最も近い位置のスリット16aとの間の電極部16b’の幅を、この電極部16b’以外の電極部16bと異なる幅に調整することで、隣接する画素の画素電極16間の間隔Xを制御する。
ここで、図5に、隣接する黒表示状態の画素Aと白表示状態の画素Bの画素電極15間の間隔Xを、2、4、6、7、8、10、12、16、20μmと変えた場合に、画素Bから画素Aへの光漏れを縦軸を透過率として測定したグラフを示す。このグラフに示すように、隣接画素の画素電極16間の間隔Xが小さくなるほど、光漏れが発生することが確認された。ここで、Alからなる信号線12は、遮光体として機能するため、信号線12の線幅Zを大きくすることで、光漏れを防ぐことが可能となる。
そこで、光漏れが視認されない程度の黒表示画素Aでの透過率0.1以下をクライテリアとし、隣接画素の画素電極15間の間隔Xを横軸にとり、第2絶縁膜15の膜厚Yを200、400、600、800、1000nmとした場合に、黒表示画素Aの透過率が0.1以下となる信号線12の線幅Zをシミュレーションしたグラフを図6に示す。このグラフに示すように、上記信号線幅Z(y)は、画素電極16間の間隔X(x)を変数とした一次関数で示され、傾きは第2絶縁膜15の膜厚によらず、ほぼ一定であることが確認された。また、y切片は第2絶縁膜15の膜厚依存性があり、第2絶縁膜15の膜厚が厚いほど、遮光体となる信号線の線幅を広くとる必要があることが確認された。
そこで、傾きは第2絶縁膜15の膜厚Yを変えた場合の5つの式の平均値とし、切片については近似式を用いて式を一般化した。ここで、図7(a)は対数近似、図7(b)は線形近似のグラフを示す。
そして、上記式から必要な信号線12の線幅Zは、対数近似を用いた場合は下記数式(1)で表され、線形近似を用いた場合には下記数式(2)で表される。
Figure 2010160530
Figure 2010160530
上記の2式のどちらかが成り立つように隣接画素の画素電極間の間隔X、第2層間絶縁膜の膜厚Y、遮光物の線幅Zを設定する。特に精度の高い対数近似の数式(1)により、各値を設定すると、光漏れを確実に抑制することが可能となる。
ただし、本実施形態においては、信号線12が遮光体を兼ねており、信号線12の線幅Zおよび第2絶縁膜15の膜厚Yは液晶表示素子の設計上で規定される。ただし、線幅Zが小さい方が、開口率が高くなるため、Zを最低値とし、隣接画素の画素電極間の間隔Xを上記数式(1)または数式(2)を満たすように設定する。そして、図8に示すように、信号線12に最も近い画素電極16の電極部16b’の幅を他の電極部16bの幅よりも狭くすることで、隣接画素の画素電極間の間隔Xを調整する。
なお、本実施形態では、信号線12が遮光体として機能することとしたが、信号線12の下層に、どの電極とも電気的に接続されていない遮光体を配置してもよい。
次に、上記液晶表示装置100の動作について、再び図1を用いて説明する。無電界時においては、液晶層30中の液晶分子mが位相差を生じないように配向されるため、偏光板40を通過したバックライトの光hが、偏光板40に対してクロスニコル状態で配置された偏光板50で吸収され、黒表示となる。
一方、電界印加時においては、液晶層30を透過することでλ/2の位相差を生じるように液晶分子mが配向する。これにより、偏光板40を通過したバックライトの光hが、液晶層30を透過することで、λ/2の位相差を生じて90°回転した直線偏光となるため、偏光板50を透過し、白表示となる。
次いで、この液晶表示装置100の回路図を図9に示す。この液晶表示装置100の第1基板10上には、表示領域10Aとその周辺領域10Bとが設定されている。ただし、この場合の回路図は図3(a)、(b)を用いて説明したように、電位を供給する金属配線19が表示領域10A外の一方の周辺領域10Bのみに配置された場合の回路図である。
上記表示領域10Aは、複数の走査線11と複数の信号線12とがマトリクス状に配線されており、それぞれの交差部に対応して1つの画素Aが設けられた画素アレイ部として構成されている。
また、上記周辺領域10Bには、表示領域10Aの各画素Aを行単位で順次選択する垂直ドライバ61、行単位で選択された各画素Aに画素信号を書き込む水平ドライバ62、時分割駆動のための時分割スイッチ部63および垂直、水平ドライバ61,62や時分割スイッチ部63をコントロールする制御系64が実装された構成となっている。
画素Aの各々は、ゲート電極が走査線11−1〜11−mに接続され、ソース電極6aが信号線12−1〜12−nに接続されたTFT1と、このTFT1のドレイン電極6bに画素電極16が接続された表示素子Dと、TFT1のドレイン電極6bに一方の電極が接続された補助容量Sとから構成されている。かかる構成の画素Aの各々において、表示素子Dの共通電極は、補助容量Sの他方の電極と共に共通電位線18に接続されている。共通電位線18には、所定の直流電圧もしくは水平同期信号と同期した矩形電圧が共通電位電圧VCOMとして与えられる。
ここで、この液晶表示装置100は、時分割駆動法により駆動される。時分割駆動法とは、表示領域10Aの互いに隣り合う複数本の信号線12を1単位(ブロック)として分割し、この1分割ブロック内の複数本の信号線12に与える信号電圧を時系列で水平ドライバ62の各出力端子から出力する一方、複数本の信号線12を1単位として時分割スイッチ部63を設け、この時分割スイッチ部63によって水平ドライバ62から出力される時系列の信号電圧を時分割でサンプリングして複数本の信号ラインに順次与える駆動方法である。
上記時分割スイッチ部63は、水平ドライバ62から出力される時系列の信号電圧を時分割でサンプリングするアナログスイッチ(トランスミッションスイッチ)によって構成されている。この時分割スイッチ部63の具体的な構成例を示す。なお、この時分割スイッチ部63は、水平ドライバ62の各出力に対して1個ずつ設けられるものである。また、ここでは、R(赤),G(緑),B(青)に対応して3時分割駆動を行う場合を例にとって示している。
この時分割スイッチ部63は、PchMOSトランジスタおよびNchMOSトランジスタが並列に接続されてなるCMOS構成のアナログスイッチ63−1,63−2,63−3によって構成されている。なお、本例では、アナログスイッチ63−1,63−2,63−3として、CMOS構成のものを用いるとしたが、PMOSあるいはNMOS構成のものを用いることも可能である。
この時分割スイッチ部63において、3個のアナログスイッチ63−1,63−2,63−3の各入力端が共通に接続され、各出力端が3本の信号ライン12−1,12−2,12−3の各一端にそれぞれ接続されている。そして、これらアナログスイッチ63−1,63−2,63−2,63−3の各入力端には、水平ドライバ62から時系列で出力される信号電位が与えられる。
ここで、本発明における共通電極14をアナログスイッチ63−1,63−2,63−3,63−3の上部にも配置することにより、ボトムゲート構造のTFT1により形成されたアナログスイッチ63−1,63−2,63−2,63−3は、近傍のゲート選択信号、隣接の信号線12−1,12−2,12−3各々からの寄生容量による電位変動の影響を削除することができる。なお、これは、アナログスイッチ63−1,63−2,63−2,63−3がトップゲート構造で形成された場合に関しても同様な効果をもつのは明らかである。
また、1個のアナログスイッチにつき2本ずつ、合計6本の制御ライン65−1〜65−6が配線されている。そして、アナログスイッチ63-1の2つ制御入力端(即ち、CMOSトランジスタの各ゲート)が制御ライン65−1,65−2に、アナログスイッチ63−2の2つ制御入力端が制御ライン65−3,65ー44に、アナログスイッチ63−3の2つ制御入力端が制御ライン65−5,65−6にそれぞれ接続されている。
6本の制御ライン65−1〜65−6に対して、3個のアナログスイッチ63−1,63−2,63−3を順に選択するためのゲート選択信号S1〜S3,XS1〜XS3が、後述するタイミングコントローラ(TC)66から与えられる。ただし、ゲート選択信号XS1〜XS3は、ゲート選択信号S1〜S3の反転信号である。
ゲート選択信号S1〜S3,XS1〜XS3は、水平ドライバ62から出力される時系列の信号電位に同期して、3個のアナログスイッチ63−1,63−2,63−3を順次オンさせる。これにより、アナログスイッチ63−1,63−2,63−3は、水平ドライバ62から出力される時系列の信号電位を、1H期間に3時分割でサンプリングしつつ、対応する信号ライン12−11,12−2,12−3にそれぞれ供給する。
垂直ドライバ61、水平ドライバ62および時分割スイッチ部63を制御する制御系64は、タイミングコントローラ(TC)66、基準電圧発生源67およびDC−DCコンバータ68などを有し、これら回路が上記第1基板の周辺領域10B上に垂直ドライバ1、水平ドライバ62および時分割スイッチ部63と共に実装された構成となっている。
この制御系64において、タイミングコントローラ66には、例えば、外部の電源部(図示せず)から電源電圧VDDが、外部のCPU(図示省略)からデジタル画像データdataが、外部のクロック発生器(図示省略)からクロックCLKがそれぞれTCP(図示省略)を通して入力される。
ここで、本実施形態の液晶表示装置の各画素Aの回路図を図10に示すと、共通電極14がコンタクトホール形成領域を除く表示領域10Aの全域に設けられることで、信号線12と画素電極16との間および走査線11と画素電極16との間に発生する寄生容量C1、C2が共通電極14に結合し、画素電位への影響が抑制される。
このような液晶表示素子およびこれを備えた表示装置によれば、上記共通電極14が、第1絶縁膜13上に、コンタクトホール13a、15aの形成領域を除く画素領域1Aだけでなく、走査線11および信号線12の少なくとも一方を覆う状態で配置されることから、有効画素領域を増大させることが可能となり、開口率を向上させることが可能となる。したがって、光透過率が向上し、コントラストを向上させることができる。
また、共通電極14が走査線11および信号線12の少なくとも一方を覆う状態で配置されることで、信号線12と画素電極16の間または走査線11と画素電極16の間の寄生容量が抑制される。特に、本実施形態の液晶表示装置によれば、コンタクトホール13a、15aの形成領域以外の表示領域10Aの全域が共通電極14で覆われている。これにより、画素内の信号ノイズを確実に防止することができるため、保持された画素電位が安定し、縦、横クローストークが発生しないことから、液晶表示装置の高画質化が図れる。
また、本実施形態の液晶表示素子およびこれを備えた表示装置は、a−Si、poly−Si、またはcrystal −Siを半導体層4として使用するボトムゲート型のTFT1に対して、信号線11、走査線12、画素電極16からの電界で半導体層にバックチャンネルを発生させないため、寄生バックチャンネルによる不安定な動作がない。これは、トップゲートTFTに関しても同様な効果をもつのは明らかである。
なお、TFT1がトップゲート型のトランジスタである場合には、図11に示すように、第1基板10上に、a−Si、Poly−Siまたはcrystal−Siからなる半導体層4がパターン形成され、この半導体層4上にゲート絶縁膜3を介して一部がゲート電極2として機能する一方向に延設された走査線11がパターン形成される。この場合には、ゲート電極2をマスクとしてn型不純物がイオン注入されるため、ゲート電極2a直下の半導体層4がチャネル層4aとなり、その両側の半導体層4がソース領域4bとドレイン領域4cになる。また、走査線2およびゲート絶縁膜3上には、絶縁層5が設けられており、絶縁層5に設けられたコンタクトホール5a、5bを介して、ソース・ドレイン領域4b,4cとソース・ドレイン電極6a,6bが接続される。そして、ソース・ドレイン電極6a,6bを覆う状態で第1絶縁膜13が設けられている。
<2.変形例1>
なお、上述した第1実施形態では、画素電極16が矩形状であり、矩形状のスリット16aが設けられた例について説明したが、図12の平面図に示すように、画素電極16’が平面視的にその長手方向の中央部で曲折した形状、すなわち「くの字状(V字状)」に曲折した形状のマルチドメイン構造であってもよい。この場合には、画素電極16’のスリット16aも画素電極16’の外形状に合わせて「くの字状(V字状)」に開口される。画素領域1A内で、電界方向が異なる2つの領域が存在するため、液晶分子mの配向方向2方向となり、視野角特性を大幅に改善することができる。この場合には、信号線12も上記画素電極16の曲折に合わせてジグザグ状に配置される。
ここで、「くの字状(V字状)」に開口されるスリット16a’は、上述した電界方向が異なる2つの領域において、電界印加時の上記液晶分子mの長軸の配向方向を90°とした場合に、上記液晶分子mの長軸に対するスリット16a’の長手方向の角度の範囲が45°以上90°未満、好ましくは65°以上89°以下となるようにする。
<3.変形例2>
また、図13の平面図に示すように、画素電極16''の複数のスリット16a''は、走査線11と略平行に配置されていてもよい。ここで、略平行とは、走査線11に対して0°から45°程度までの傾きを有することを指す。この場合であっても、共通電極14がコンタクトホール13a、15aの形成領域を除く表示領域10Aの全域に配置されることで、開口率が向上し、信号線12と画素電極16''、走査線11と画素電極16''の寄生容量が抑制される。ただし、開口率は、第1実施形態で説明したように、画素電極16のスリット16aを信号線12と平行に配置した方が、広くなるため、好ましい。
このような液晶表示装置であっても、開口率が広くなることで、光透過率が向上し、コントラストを向上させることができる。また、走査線と画素電極の間または信号線と画素電極の間の寄生容量が抑制されることで、画素内の信号ノイズを防止することができるため、保持された画素電位が安定し、縦、横クローストークが発生しないことから、液晶表示装置の高画質化が図れる。
なお、この変形例2の構成においても、図2(b)を用いて説明したように、上記共通電極14と接続される共通電位線を配置してもよく、上記変形例1で説明したマルチドメイン構造を適用してもよい。
なお、上記実施形態および変形例では、透過型の液晶表示装置の例をとり説明したが、本発明はこれに限定されることなく、反射型または反射領域と透過領域を有する半透過型のFFSモードの液晶表示装置であっても、適用可能である。
さらに、本発明の具体的な実施例について説明する。
(実施例1)
上記第1実施形態で図1を用いて説明した構成と同様に、第1絶縁膜13上のコンタクトホールの形成領域以外の表示領域の全域に、共通電極14を配置し、画素電極16の複数のスリットを信号線12と平行に配置した液晶表示装置を製造した。
(実施例2)
また、上記変形例2で図12を用いて説明した構成と同様に、第1絶縁膜13上のコンタクトホールの形成領域以外の表示領域の全域に、共通電極14を配置し、画素電極16''の複数のスリット16a''を走査線11と平行に配置した液晶表示装置を製造した。
(比較例1)
一方、上記実施例1、2に対する比較例として、背景技術で図13を用いて説明した構成と同様に、共通電極114を第1基板110上のTFT1の形成領域を除く画素領域に配置し、画素電極116の複数のスリット116aを信号線112と平行に配置した液晶表示装置を製造した。
そして、上記実施例1、2および比較例1の液晶表示装置について、開口率および相対透過率を比較した。相対透過率は入射光を100%とした場合の取り出し光の割合であり、開口率に比例する値である。その結果を表3に示す。
Figure 2010160530
上記表に示すように、比較例1の液晶表示装置と比較して、実施例1、2の液晶表示装置の開口率は高くなり、比較例1の開口率を100%とした場合の開口率は、実施例1で132%、実施例2で120%を示すことが確認された。また、比較例1の相対透過率が5.3%であるのに対し、実施例1の相対透過率は7.0%、実施例2の相対透過率は6.4%であり、開口率の増加にともない、相対透過率も高くなることが確認された。
100…液晶表示装置、10…第1基板、13…第1絶縁膜、14…共通電極、15…第2絶縁膜、16,16’…画素電極、16a,16a’…スリット、16b,16b’ …電極部、20…第2基板、30…液晶層。

Claims (8)

  1. 第1基板と第2基板との間に挟持された液晶層と、
    前記第1基板上にマトリクス状に配置された複数の走査線および複数の信号線と、
    前記走査線および前記信号線の交差部に配置された駆動素子と、
    前記駆動素子を覆う状態で、前記第1基板上に設けられた第1絶縁膜と、
    前記第1絶縁膜上に配置された共通電極と、
    前記共通電極を覆う状態で、前記第1絶縁膜上に配置された第2絶縁膜と、
    画素領域内の前記第2絶縁膜上に配置され、前記第2絶縁膜および前記第1絶縁膜に設けられたコンタクトホールを介して前記駆動素子と接続された画素電極とを備え、
    前記共通電極は、前記第1絶縁膜上の前記コンタクトホールの形成領域を除く前記画素領域と、当該走査線および当該信号線の少なくとも一方とを覆う状態で配置され、
    前記画素電極は、角部において前記駆動素子と部分的に重なり、前記駆動素子と部分的に重なっていない領域における前記画素電極に、前記信号線に沿った方向に延在する複数のスリットが設けられ、
    前記信号線に沿った方向において前記駆動素子と対向していないスリットの長さは、前記駆動素子と対向しているスリットの長さよりも長い、
    液晶表示素子。
  2. 前記画素電極は、当該画素電極における前記信号線側の端部と当該信号線に最も近い位置のスリットとの間における第1電極部の幅が、他のスリット間における第2電極部の幅とは異なる幅に構成されている、請求項1記載の液晶表示素子。
  3. 前記第1電極部の幅は、前記第2電極部の幅よりも狭く、
    隣り合う2つの画素において、前記信号線を介して隣り合う前記第1電極部間の間隔は、前記第1電極部と前記第2電極部との間隔および前記第2電極部間の間隔よりも広い、
    請求項2記載の液晶表示素子。
  4. 前記共通電極は、前記第1絶縁膜上の前記コンタクトホールの形成領域を除く表示領域の全域に設けられている、請求項1記載の液晶表示素子。
  5. 前記第1絶縁膜は、SOG膜または有機絶縁膜で形成されている、請求項1記載の液晶表示素子。
  6. 前記共通電極は、当該共通電極よりも抵抗値の低い材質からなる共通電位線と接続されており、前記共通電位線は、前記信号線または前記走査線と平面視的に重なる状態で配置されている、請求項1記載の液晶表示素子。
  7. 前記画素電極の複数のスリットは、前記信号線と平行に設けられている、請求項1記載の液晶表示素子。
  8. 第1基板と第2基板との間に挟持された液晶層と、
    前記第1基板上にマトリクス状に配置された複数の走査線および複数の信号線と、
    前記走査線および前記信号線の交差部に配置された駆動素子と、
    前記駆動素子を覆う状態で、前記第1基板上に設けられた第1絶縁膜と、
    前記第1絶縁膜上に配置された共通電極と、
    前記共通電極を覆う状態で、前記第1絶縁膜上に配置された第2絶縁膜と、
    画素領域内の前記第2絶縁膜上に配置され、前記第2絶縁膜および前記第1絶縁膜に設けられたコンタクトホールを介して前記駆動素子と接続された画素電極とを備え、
    前記共通電極は、前記第1絶縁膜上の前記コンタクトホールの形成領域を除く前記画素領域と、当該走査線および当該信号線の少なくとも一方とを覆う状態で配置され、
    前記画素電極は、角部において前記駆動素子と部分的に重なり、前記駆動素子と部分的に重なっていない領域における前記画素電極に、前記信号線に沿った方向に延在する複数のスリットが設けられ、
    前記信号線に沿った方向において前記駆動素子と対向していないスリットの長さは、前記駆動素子と対向しているスリットの長さよりも長い、
    表示装置。
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