JP5009350B2

JP5009350B2 - 液晶表示素子および表示装置

Info

Publication number: JP5009350B2
Application number: JP2009247223A
Authority: JP
Inventors: 益充猪野
Original assignee: ソニーモバイルディスプレイ株式会社
Priority date: 2009-10-28
Filing date: 2009-10-28
Publication date: 2012-08-22
Anticipated expiration: 2026-12-25
Also published as: JP2010020351A

Description

本発明は、液晶表示素子および表示装置に関し、特には、フリンジフィールドスイッチング（Fringe field switching（ＦＦＳ））モードまたはインプレーンスイッチング（In Plane Switching（ＩＰＳ））モードの液晶表示素子およびこれを備えた表示装置に関する。

ＦＦＳモードまたはＩＰＳモードの液晶表示装置は、同一基板側に画素電極と共通電極が設けられており、基板面に略平行な横電界を形成し、この横電界によって液晶素子を駆動して画像表示を行う。ＦＦＳモードの液晶表示装置においては、例えば基板上に共通電極をプレート形態または櫛歯形態で配置し、共通電極上に、スリットを有する画素電極を配置した例が記載されている（例えば、特許文献１、２参照）。

一方、近年モバイル用途の液晶表示装置として、上述したＩＰＳモードで暗状態、外光下での視認性を向上させた半透過半反射型の液晶表示装置が開示されている（例えば、特許文献３〜６参照）。これらの液晶表示装置は、反射表示領域に散乱膜が設けられていないため、外光からの光の反射効率が低く、反射モードでの視野角が狭い。

そこで、半透過半反射型の液晶表示装置において、反射表示領域に、表面側に凸パターンを有する散乱膜を設けたＦＦＳモードまたはＩＰＳモードの液晶表示装置が検討されている。ここで、従来のＦＦＳモードの液晶表示装置について、図１１を用いて説明する。

この図に示す液晶表示装置は、１つの画素にそれぞれ透過表示領域Ｘと反射表示領域Ｙを有する半透過半反射型の液晶表示装置１であり、液晶表示装置１は、第１基板１０と、この第１基板１０の素子形成面側に対向配置された第２基板２０と、これらの第１基板１０と第２基板２０との間に狭持された液晶層３０とからなる液晶パネルを備えている。また、この液晶パネルにおいて、第１基板１０および第２基板２０の外側面には、偏光板４０，５０が密着状態で設けられており、第１基板１０側の偏光板４０のさらに外側には、透過表示を行うための光源となるバックライト（図示省略）が設けられている。

このうち第１基板１０は、ガラス基板のような透明基板からなり、その液晶層３０に向かう面上に薄膜トランジスタ（Thin Film Transistor（ＴＦＴ)１が設けられており、この面上には、このＴＦＴ１を構成するゲート線２と平行にコモン線１１が延設されている。これらは、第１層間絶縁膜１３で覆われている。

そして、反射表示領域Ｙの第１層間絶縁膜１３上には、第２基板２０側からの入射光を散乱させるために、表面側に凸パターン１４ａ’が設けられた絶縁膜からなる散乱膜１４’が設けられている。この凸パターン１４ａ’はランダムに配置されている。

また、散乱膜１４’上および第１層間絶縁膜１３上には、上記ドレイン電極１２ｂ上を除く領域に透明電極からなる共通電極（コモン電極）１５’が設けられており、この共通電極１５’は、上記コモン線１１と接続されている。さらに、反射表示領域Ｙにおける散乱膜１４’上の共通電極１５’上には反射膜１６’が設けられている。そして、上記共通電極１５’および反射膜１６’を覆う状態で、第１層間絶縁膜１３上に第２層間絶縁膜１７’が設けられている。ここで、上記散乱膜１４’上に形成される共通電極１５’、反射膜１６’および第２層間絶縁膜１７’は、散乱膜１４’の表面形状に倣って、凸パターンを有した状態で形成される。

上記第２層間絶縁膜１７’上には、ＴＦＴ１のドレイン電極１２ｂに接続された複数のスリット１８ａ’を有する画素電極１８’が設けられている。そして、スリット１８ａ’を挟んで設けられた電極部の端部と上記共通電極１５’との間に電界が生じることで、基板面に略平行な横電界が上記液晶層３０に対して印加される。

一方、第２基板２０はガラス基板のような透明基板からなり、この第２基板２０の液晶層３０に向かう面には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）各色のカラーフィルタ２１と配向膜２２がこの順に設けられている。また、透過表示領域Ｘにおける配向膜２２の液晶層３０に向かう面には、非位相差層２３が設けられており、反射表示領域Ｙにおける配向膜２２の液晶層３０に向かう面には位相差層２４と平坦化層２５がこの順に設けられている。そして、非位相差層２３および平坦化層２５の液晶層３０に向かう面には配向膜２６が設けられている。

特開２００１−４２３３６号公報特開２００２−２２９０３２号公報特開２００５−３３８２５６号公報特開２００５−３３８２６４号公報特表２００５−５２４１１５号公報特開２００６−７１９７７号公報

しかし、上述したような液晶表示装置では、図１２に示すように、散乱膜１４’の表面に設けられた凸パターン１４ａ’がランダムに配置されるため、この表面形状に倣って形成される第２層間絶縁膜１７’上に配置された画素電極１８’のスリット１８ａ’を挟んだ電極部の端部と共通電極１５’との距離にばらつきが生じる。このため、電界を印加した際の上記端部と共通電極１５’との間の電気力線に示す電界強度はＢ＞Ａとなり、駆動電圧がばらつく。この際、駆動電圧は電界強度の弱い方に合わせて規定されるため、平均的な駆動電圧が高くなる。

また、上述したように、画素電極１８’のスリット１８ａ’を挟んだ電極部の端部と共通電極１５’との距離にばらつきが生じることで、電界印加時に、基板面に略平行な横方向への電界がかかり難く、液晶分子ｍの配向制御が難しい。これにより、液晶層の光の透過率が低下し、コントラストが低下する。

そこで、本発明は、駆動電圧を低減するとともにコントラストを向上させる液晶表示素子およびこれを備えた表示装置を提供することを目的とする。

本発明の液晶表示素子は、第１基板と第２基板との間に狭持された液晶層を備え、共通電極と複数のスリットおよび前記スリットの間の電極部を含む画素電極とを前記第１基板側に有し、前記第１基板と前記画素電極との間には、表面側に２μｍ〜６μｍの径の凸パターンが設けられた反射膜と層間絶縁膜とが少なくとも配置されており、前記画素電極は前記凸パターンを倣った形状であると共に前記電極部の幅が３μｍ〜７μｍの範囲で前記凸パターンの径よりも大きく、前記画素電極の前記スリットを介した一組の電極部の端部は、前記凸パターン上には配置されず、前記共通電極の表面との距離が等しくなるように設けられた構成となっている。

また、本発明の表示装置は、第１基板と第２基板との間に狭持された液晶層を備え、共通電極と複数のスリットおよび前記スリットの間の電極部を含む画素電極とを前記第１基板側に有する液晶表示素子を備え、前記第１基板と前記画素電極との間には、表面側に２μｍ〜６μｍの径の凸パターンが設けられた反射膜と層間絶縁膜とが少なくとも配置されており、前記画素電極は前記凸パターンを倣った形状であると共に前記電極部の幅が３μｍ〜７μｍの範囲で前記凸パターンの径よりも大きく、前記画素電極の前記スリットを介した一組の電極部の端部は、前記凸パターン上には配置されず、前記共通電極の表面との距離が等しくなるように設けられた構成となっている。

本発明によれば、駆動電圧が低減されるとともにコントラストが向上するため、液晶表示装置の高効率化および高画質化を図ることができる。

本発明の第１実施形態に係る液晶表示装置の構成を示す断面図（ａ）および平面図（ｂ）である。本発明の第１実施形態に係る液晶表示装置の薄膜トランジスタを示す断面図である。本発明の第１実施形態に係る液晶表示装置の構成を示す要部断面図である。本発明の第１実施形態に係る液晶表示装置の回路パターンを示す構成図である。本発明の第１実施形態に係る液晶表示装置の薄膜トランジスタの別の例を示す断面図である。本発明の第１実施形態の変形例１に係る液晶表示装置の要部断面図である。本発明の第１実施形態の変形例２に係る液晶表示装置の要部断面図である。本発明の第１実施形態の変形例３に係る液晶表示装置の要部断面図である。本発明の第２実施形態に係る液晶表示装置の断面図（ａ）および平面図（ｂ）である。本発明の第２実施形態の変形例４に係る液晶表示装置の断面図（ａ）および平面図（ｂ）である。従来の液晶表示装置の構成を説明するための断面図である。従来の液晶表示装置の課題を示す要部断面図である。

以下、本発明の実施の形態について詳細に説明する。

（第１実施形態）
図１（ａ）は第１実施形態の液晶表示装置の断面図であり、図１（ｂ）は平面図である。なお、図１（ａ）は図１（ｂ）のＡ-Ａ’断面を示す。これらの図に示す液晶表示装置１００は、１つの画素にそれぞれ透過表示領域Ｘと反射表示領域Ｙを有する半透過半反射型の液晶表示装置１であり、ＦＦＳモードとして、以下のように構成されている。

すなわち液晶表示装置１００は、第１基板１０と、この第１基板１０の素子形成面側に対向配置された第２基板２０と、これらの第１基板１０と第２基板２０との間に狭持された液晶層３０とからなる液晶パネルを備えている。ここでは、液晶層３０が、ネマチック液晶で構成されていることとする。またこの液晶パネルにおいて、第１基板１０および第２基板２０の外側面には、偏光板４０，５０が接着剤（図示省略）を介して密着状態で設けられている。これらの偏光板４０，５０は、クロスニコル状態で設けられていることとする。また、第１基板１０側の偏光板４０のさらに外側には、透過表示を行うための光源となるバックライト（図示省略）が設けられている。

上記構成のうち、第１基板１０を除く構成は一般的な構成であり、例えば表示側基板となる第２基板２０はガラス基板のような透明基板からなり、この第２基板２０の液晶層３０に向かう面には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）各色のカラーフィルタ２１と配向膜２２がこの順に設けられている。

上記透過表示領域Ｘにおける配向膜２２の液晶層３０に向かう面には、非位相差層２３が設けられており、反射表示領域Ｙにおける配向膜２２の液晶層３０に向かう面には位相差層２４と平坦化層２５がこの順に設けられている。この位相差層２４はλ／４層として機能する。また、上記平坦化層２５により、反射表示領域Ｙのセルギャップが透過表示領域のセルギャップの１／２となるように調整されている。そして、非位相差層２５および平坦化層２４の液晶層３０に向かう面には配向膜２６が設けられている。

一方、背面側基板となる第１基板１０については、本発明に特徴的な構成を有するため、以下に詳細に説明する。第１基板１０は、ガラス基板のような透明基板からなり、その液晶層３０に向かう面上に、ＴＦＴ１が設けられている。

ここで、図２にＴＦＴ１の構成を示すと、例えばボトムゲート型である場合には、第１基板１０上に、一部がゲート電極２ａとして機能する一方向に延設されたゲート線２が設けられている。また、このゲート線２を覆う状態で、第１基板１０上にゲート絶縁膜３が設けられており、ゲート絶縁膜３上には、半導体層４がパターン形成されている。

ここで、半導体層４は、例えばアモルファスシリコン、ポリシリコンまたは単結晶シリコンで構成されており、ゲート電極２ａ上をチャネル層４ａとし、その両側に例えばｎ型不純物を含むソース領域４ｂとドレイン領域４ｃが設けられている。ソース・ドレイン領域４ｂ、４ｃは、チャネル層４ａ上に設けられた絶縁層１３ａをマスクとしたイオン注入により形成される。そして、この半導体層４および絶縁層１３ａを覆う状態で、ゲート絶縁膜３上に絶縁層１３ｂが設けられており、この絶縁層１３ｂに設けられたコンタクトホールを介して、ソース電極１２ａとドレイン電極１２ｂとが、ソース領域４ｂおよびドレイン領域４ｃにそれぞれ接続されている。また、上記ソース電極１２ａと連通する状態で一方向に延設される信号線１２は、上述したゲート線２と直交する状態で配置される。さらに、上記信号線１２およびドレイン電極１２ｂを覆う状態で、絶縁層１３ｂ上に、絶縁層１３ｃが設けられている。以上のようにして、上記絶縁層１３ａ、１３ｂ、１３ｃで構成された第１層間絶縁膜１３により、薄膜トランジスタ１が覆われた状態となる。

そして、再び図１に示すように、上述したような薄膜トランジスタ１が設けられた第１基板１０の液晶層３０に向かう面には、上記ゲート線２と平行に、コモン線（Ｖcom線）１１が延設されている。これにより、上記ゲート絶縁膜３は、ゲート線２およびコモン線１１を覆う状態で、第１基板１０上に設けられた状態となる。

また、上記第１層間絶縁膜１３上には、反射表示領域Ｙに表面側に凸パターン１４ａを有するアクリル系樹脂等の絶縁膜からなる散乱膜１４が設けられている。この凸パターン１４ａは通常のフォトリソグラフィ技術で形成される。そして、散乱膜１４上および第１層間絶縁膜１３上には、ドレイン電極１２ｂ上を除く領域に、例えばＩＴＯ（Indium Tin Oxide)等の透明電極からなる共通電極１５が設けられている。この共通電極１５は、図１（ｂ）のみに示すコンタクトホール１３ｄにより、上記コモン線１１と接続されている。

さらに、反射表示領域Ｙにおける散乱膜１４上の共通電極１５上には反射膜１６が設けられており、上記共通電極１５および反射膜１６を覆う状態で、上記第１層間絶縁膜１３上に、第２層間絶縁膜１７が設けられている。ここで、上記散乱膜１４上に形成される共通電極１５、反射膜１６および第２層間絶縁膜１７は、散乱膜１４の表面形状に倣って、凸パターンを有した状態で形成される。ここで、第２層間絶縁膜１７の表面に設けられたものを凸パターン１７ａとする。

なお、ここでは、表面側に凸パターン１４ａを有する散乱膜１４を反射膜１６の下方に配置した例について説明したが、本発明はこれに限定されず、反射膜１６の表面側に凸パターンが設けられていればよい。例えば反射膜１６自体が表面側に凸パターンを有していてもよく、共通電極１５の反射表示領域Ｙに配置される部分に凸パターンが設けられていてもよい。この場合の、凸パターンも通常のリソグラフィー技術により形成可能である。

上記第２層間絶縁膜１７および第１層間絶縁膜１３には、上記ドレイン電極１２ｂに達するコンタクトホール１７ｂが設けられており、このコンタクトホール１７ｂを介して上記ドレイン電極と接続された状態で、複数のスリット１８ａを有する画素電極１８が設けられている。この複数のスリット１８ａは、例えばゲート線２と略平行に設けられている。また、画素電極１８を覆う状態で、第２層間絶縁膜１７上には、配向膜１９が配置されている。

ここで、図３に反射表示領域Ｙの要部拡大図を示す。図３（ａ）に無電界時であり、図３（ｂ）は電界印加時である。ここで、無電界時においては、図３（ａ）に示すように、液晶分子ｍが上記スリット１８ａと略平行に水平状態で配置される。

本発明に特徴的な構成として、上記画素電極１８と上記共通電極１５との間の電界強度が上記反射表示領域Ｙ内で等しくなるように、画素電極１８と共通電極１５とが配置されている。本実施形態では、上記散乱膜１４の凸パターン１４ａの形状に倣って設けられる第２層間絶縁膜１７の凸パターン１７ａが、画素電極１８の電極部１８ｂの直下に、スリット１８ａの長手方向に沿って例えば一列で配置されている。すなわち、この凸パターン１７ａを覆う状態で、上記画素電極１８の電極部１８ｂが配置されている。この電極部１８ｂの端部は、第２層間絶縁膜１７の平坦面上に設けられるようにする。これにより、上記スリット１８ａを介した電極部１８ｂの端部と共通電極１５の表面、具体的には反射膜１６の表面との距離が等しくなる。

ここで、電極部１８ｂの端部と上記共通電極１５との間の距離、すなわちこの間の第２層間絶縁膜１７の膜厚により、駆動電圧は規定され、ＦＦＳモードの反射型の液晶表示素子では、下記数式（１）が成り立つことが判っている。このため、電極部１８ｂの端部と上記共通電極１５との間の距離が等しくなることで、図３（ｂ）に示す電界印加時において電界強度Ａ，Ｂのばらつきが抑制され、駆動電圧を低減することが可能となる。これにより、液晶層３０に対して基板面に略平行な横方向、具体的にはスリット１８ａの幅方向への電界が印加され、液晶分子ｍが９０°回転する。

また、この場合、スリット１８ａの下方には、散乱膜１４の凸パターン１４ａが配置されないため、画素電極１８の電極部１８ｂの端部と共通電極１５の平坦面の間で電界が生じる。これにより、凸パターン１４ａの影響を受けずに反射表示領域Ｙの電界強度が規定されるため、透過表示領域Ｘと反射表示領域Ｙの電界強度を揃えることが可能となる。

ここでは、画素電極１８に設けられた複数のスリット１８ａおよびスリット１８ａの間の電極部１８ｂは、３μｍ〜７μｍの幅で設けられていることとし、上記凸パターン１７ａの径は、凸パターン１７ａが電極部１８ｂで確実に覆われるように、上記電極部１８ｂの幅よりも小さい２μｍ〜６μｍで設けられることとする。

また、上述した第２層間絶縁膜１７の凸パターン１７ａの端部と画素電極１８の電極部１８ｂの両端部との距離Ｓ1、Ｓ2、すなわち、電極部１８ｂの平坦領域の幅は、液晶分子ｍの長径の長さ以上であることが好ましい。これにより、無電界時において、液晶分子ｍが基板面に対して傾いて配向されることが防止され、黒表示の際の輝度上昇を防ぐことが可能となる。また、電極部１８ｂの平坦領域の幅が液晶分子ｍの長径の長さ以上であることで、電界印加時において配向の基点となる電極部１８ｂ上の液晶分子ｍの水平状態での配向動作が妨げられることが防止される。これにより、コントラストの低下やディスクリネーションの発生が防止される。

以上のようにして、本実施形態における半透過半反射型でＦＦＳモードの液晶表示装置が構成される。なお、ここでは、第２層間絶縁膜１７の凸パターン１７ａ、すなわち、散乱膜１４の凸パターン１４ａが一列で配置されることとしたが、本発明はこれに限定されず、複数列で配置されていてもよい。

次に、上記液晶表示装置の動作について、再び図１を用いて説明する。無電界時においては、液晶層３０中の液晶分子ｍが位相差を生じないように配向されるため、透過表示領域Ｘでは、偏光板４０を通過したバックライトの光ｈが、偏光板４０に対してクロスニコル状態で配置された偏光板５０で吸収され、黒表示となる。また、反射表示領域Ｙでは、偏光板５０側から入射した外光ｈ’がλ／４の位相差層２４を一往復することで、λ／２の位相差を生じて９０°回転した直線偏光となるため、偏光板５０において吸収され、黒表示となる。

一方、電界印加時においては、透過表示領域Ｘでは、液晶層３０を透過することでλ／２の位相差を生じるように液晶分子ｍが配向する。これにより、偏光板４０を通過したバックライトの光ｈが、液晶層３０を透過することで、λ／２の位相差を生じて９０°回転した直線偏光となるため、偏光板５０を透過し、白表示となる。また、反射表示領域Ｙでは、透過表示領域Ｘよりもセルギャップが１／２となるように制御されているため、液晶層３０を透過することでλ／４の位相差を生じるように液晶分子ｍが配向する。これにより、偏光板５０側から入射した外光ｈ’がλ／４の位相差層２５と液晶層３０を一往復することで、λの位相差が生じ、１８０°回転した直線偏光となるため、偏光板５０を透過して、白表示となる。

次いで、この液晶表示装置１００の回路図を図４に示す。この液晶表示装置１００の第１基板１０上には、表示領域１０Ａとその周辺領域１０Ｂとが設定されている。表示領域１０Ａは、複数のゲート線２と複数の信号線１２とが縦横に配線されており、それぞれの交差部に対応して１つの画素Ａが設けられた画素アレイ部として構成されている。

また上記周辺領域１０Ｂには、表示領域１０Ａの各画素Ａを行単位で順次選択する垂直ドライバ６１、行単位で選択された各画素Ａに画素信号を書き込む水平ドライバ６２、時分割駆動のための時分割スイッチ部６３および垂直、水平ドライバ６１，６２や時分割スイッチ部６３をコントロールする制御系６４が実装された構成となっている。

画素Ａの各々は、ゲート電極がゲート線２-1〜２-mに接続され、ソース電極１２ａが信号線１２-1〜１２-nに接続されたＴＦＴ１と、このＴＦＴ１のドレイン電極１２ｂに画素電極１８が接続された表示素子Ｄと、ＴＦＴ１のドレイン電極１２ｂに一方の電極が接続された補助容量Ｓとから構成されている。かかる構成の画素Ａの各々において、表示素子Ｄの共通電極は、補助容量Ｓの他方の電極と共にコモン線１１に接続されている。コモン線１１には、所定の直流電圧もしくは水平同期信号と同期した矩形電圧がコモン電圧ＶＣＯＭとして与えられる。

ここで、この液晶表示装置１００は、時分割駆動法により駆動される。時分割駆動法とは、表示領域１０Ａの互いに隣り合う複数本の信号線１２を１単位（ブロック）として分割し、この１分割ブロック内の複数本の信号線１２に与える信号電圧を時系列で水平ドライバ６２の各出力端子から出力する一方、複数本の信号線１２を１単位として時分割スイッチ部６３を設け、この時分割スイッチ部６３によって水平ドライバ６２から出力される時系列の信号電圧を時分割でサンプリングして複数本の信号ラインに順次与える駆動方法である。

上記時分割スイッチ部６３は、水平ドライバ６２から出力される時系列の信号電圧を時分割でサンプリングするアナログスイッチ（トランスミッションスイッチ）によって構成されている。この時分割スイッチ部６３の具体的な構成例を示す。なお、この時分割スイッチ部６３は、水平ドライバ６２の各出力に対して１個ずつ設けられるものである。また、ここでは、Ｒ（赤），Ｇ（緑），Ｂ（青）に対応して３時分割駆動を行う場合を例にとって示している。

この時分割スイッチ部６３は、ＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタが並列に接続されてなるＣＭＯＳ構成のアナログスイッチ６３-1，６３-2，６３-3によって構成されている。なお、本例では、アナログスイッチ６３-1，６３-2，６３-3として、ＣＭＯＳ構成のものを用いるとしたが、ＰＭＯＳあるいはＮＭＯＳ構成のものを用いることも可能である。

この時分割スイッチ部６３において、３個のアナログスイッチ６３-1，６３-2，６３-3の各入力端が共通に接続され、各出力端が３本の信号ライン１２-1，１２-2，１２-3の各一端にそれぞれ接続されている。そして、これらアナログスイッチ６３-1，６３-2，６３-3の各入力端には、水平ドライバ６２から時系列で出力される信号電位が与えられる。

また、１個のアナログスイッチにつき２本ずつ、合計６本の制御ライン６５-1〜６５-6が配線されている。そして、アナログスイッチ６３-1の２つ制御入力端（即ち、ＣＭＯＳトランジスタの各ゲート）が制御ライン６５-1，６５-2に、アナログスイッチ６３-2の２つ制御入力端が制御ライン６５-3，６５-4に、アナログスイッチ６３-3の２つ制御入力端が制御ライン６５-5，６５-6にそれぞれ接続されている。

６本の制御ライン６５-1〜６５-6に対して、３個のアナログスイッチ６３-1，６３-2，６３-3を順に選択するためのゲート選択信号Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３が、後述するタイミングコントローラ（ＴＣ）６６から与えられる。ただし、ゲート選択信号ＸＳ１〜ＸＳ３は、ゲート選択信号Ｓ１〜Ｓ３の反転信号である。

ゲート選択信号Ｓ１〜Ｓ３，ＸＳ１〜ＸＳ３は、水平ドライバ６２から出力される時系列の信号電位に同期して、３個のアナログスイッチ６３-1，６３-2，６３-3を順次オンさせる。これにより、アナログスイッチ６３-1，６３-2，６３-3は、水平ドライバ６２から出力される時系列の信号電位を、１Ｈ期間に３時分割でサンプリングしつつ、対応する信号ライン１２-1，１２-2，１２-3にそれぞれ供給する。

垂直ドライバ６１、水平ドライバ６２および時分割スイッチ部６３を制御する制御系６４は、タイミングコントローラ（ＴＣ）６６、基準電圧発生源６７およびＤＣ-ＤＣコンバータ６８などを有し、これら回路が上記第１基板の周辺領域１０Ｂ上に垂直ドライバ６１、水平ドライバ６２および時分割スイッチ部６３と共に実装された構成となっている。

この制御系６４において、タイミングコントローラ６６には、例えば、外部の電源部（図示せず）から電源電圧ＶＤＤが、外部のＣＰＵ（図示省略）からデジタル画像データｄａｔａが、外部のクロック発生器（図示省略）からクロックＣＬＫがそれぞれＴＣＰ（図示省略）を通して入力される。

このような液晶表示素子およびこれを備えた液晶表示装置によれば、表面側に凸パターン１４ａが設けられた散乱膜１４の表面形状に倣って第２層間絶縁膜１７が凸パターン１７ａを有して形成されており、この凸パターン１７ａを覆う状態で、画素電極１８の電極部１８ｂが配置される。これにより、スリット１８ａを挟んだ電極部１８ｂの端部と共通電極１５の間の電界強度が反射表示領域Ｙ内で等しくなる。これにより、同一の電圧を印加した場合の電界強度のばらつきが抑制されるため、平均的な駆動電圧を低減することが可能となり、液晶表示装置の高効率化を図ることができる。

また、電界強度を反射表示領域Ｙ内で揃えることで、液晶層３０に対してスリット１８ａの幅方向への横電界の電界強度を強められるため、電界印加時において、液晶分子ｍが基板面に対して傾いて配向されることが抑制される。これにより、液晶層３０の光透過率が向上するため、コントラストを向上させることができる。

さらに、本実施形態の液晶表示装置によれば、透過表示領域Ｘと反射表示領域Ｙの電界強度を揃えることができるため、画素内の電界強度のばらつきが抑制され、さらなる駆動電圧の低下が可能となる。

また、上述した第２層間絶縁膜１７の凸パターン１７ａの端部と画素電極１８の電極部１８ｂの両端部との距離Ｓ1、Ｓ2を液晶分子ｍの長径の長さ以上とすることで、コントラストの低下やディスクリネーションの発生を防止することができる。

なお、上記実施形態においては、ＴＦＴ１がボトムゲート型のトランジスタである例について説明したが、ＴＦＴ１はトップゲート型のトランジスタであってもよい。この場合には、図５に示すように、第１基板１０上に、ａ−Ｓｉ、Ｐｏｌｙ−Ｓｉまたはｃｒｙｓｔａｌ−Ｓｉからなる半導体層４がパターン形成され、この半導体層４上にゲート絶縁膜３を介して一部がゲート電極２ａとして機能する一方向に延設されたゲート線２がパターン形成される。この場合には、ゲート電極２ａをマスクとしてｎ型不純物がイオン注入されるため、ゲート電極２ａ直下の半導体層４がチャネル層４ａとなり、その両側の半導体層４がソース領域４ｂとドレイン領域４ｃになる。また、ゲート線２およびゲート絶縁膜３上には、絶縁層１３ａが設けられており、絶縁層１３ａに設けられたコンタクトホールを介して、ソース・ドレイン領域４ｂ，４ｃとソース・ドレイン電極１２ａ，１２ｂが接続される。さらに、ソース・ドレイン電極１２ａ，１２ｂを覆う状態で、絶縁層１３ａ上に、絶縁層１３ｂが設けられている。以上のようにして、上記絶縁層１３ａ、１３ｂで構成された第１層間絶縁膜１３により、薄膜トランジスタ１が覆われた状態となる。

（変形例１）
なお、上述した第１実施形態では、画素電極１８の電極部１８ｂが第２層間絶縁膜１７の凸パターン１７ａを覆う状態で設けられた例について説明したが、本発明はこれに限定されず、図６の反射表示領域Ｙの要部拡大図（電界印加時）に示すように、上記凸パターン１７ａがスリット１８ａの内部に配置されるように画素電極１８が設けられていてもよい。

この場合には、スリット１８ａの下方に、散乱膜１４の凸パターン１４ａが配置されるため、画素電極１８の電極部１８ｂの端部と共通電極１５の凸パターンとの間で電界が生じる。これにより、電極部１８ｂの端部と共通電極１５との距離が短くなるため、電界強度が強くなり、液晶分子ｍの配向制御がし易くなる。ただし、この場合には、画素電極１８の電極部１８ｂの端部と共通電極１５との間の電界強度を等しくするために、上記凸パターン１７ａの端部から電極部１８ｂの端部までの距離Ｓ3、Ｓ4が等しくなるように、画素電極１８の電極部１８ｂを配置することが好ましい。

このような液晶表示装置であっても、第１実施形態と同様に、反射表示領域Ｙにおける電極部１８ｂの端部と共通電極１５との距離のばらつきが抑制されるため、駆動電圧を低減するとともに、コントラストを向上させることができる。

（変形例２）
さらに、図７の反射表示領域Ｙの要部拡大図（電界印加時）に示すように、第１実施形態における画素電極１８の配置構成と、変形例１における画素電極１８の配置構成が混在していてもよい。この場合には、第２層間絶縁膜１７の凸パターン１７ａの一部を覆う状態で、画素電極１８の電極部１８ｂで覆われており、その他の凸パターン１７ａ上には画素電極１８のスリット１８ａが配置された構成となる。

この場合には、電極部１８ｂの直下に配置される凸パターン１７ａの端部と画素電極１８の電極部１８ｂの両端部との距離Ｓ1、Ｓ2を液晶分子ｍの長径の長さ以上にするとともに、凸パターン１７ａの端部から電極部１８ｂの端部までの距離Ｓ3、Ｓ4が等しくなるように、画素電極１８の電極部１８ｂを配置することが好ましい。

（変形例３）
また、図８の反射表示領域Ｙの要部拡大図（電界印加時）に示すように、上層に画素電極１８が配置される第２層間絶縁膜１７の表面側が例えば化学的機械的研磨（Chemical Mechanical Polishing（ＣＭＰ））法により平坦化されていてもよい。

ここで、散乱膜１４の凸パターン１４ａ上に画素電極１８の電極部１８ｂが設けられるか、スリット１８ａが設けられるかのどちらかであることが好ましく、これにより、反射表示領域Ｙにおける電極部１８ｂの端部と共通電極１５との距離のばらつきが抑制される。特に、凸パターン１４ａ上に電極部１８ｂが配置された場合には、スリット１８ａの下方に凸パターン１４ａが配置されず、画素電極１８の電極部１８ｂの端部と共通電極１５の平坦面の間で電界が生じる。これにより、凸パターン１４ａの影響を受けずに反射表示領域Ｙの電界強度が規定されるため、透過表示領域Ｘと反射表示領域Ｙの電界強度を揃えることが可能となり、好ましい。

また、本実施形態の液晶表示装置によれば、第２層間絶縁膜１７が平坦化されることで、その上層に形成される画素電極１８および配向膜１９の表面側が平坦化される。このたため、散乱膜１４の凸パターン１４ａの影響を受けることなく、液晶分子ｍの配向制御を行うことが可能となる。

（第２実施形態）
上述した第１実施形態においては、ＦＦＳモードの液晶表示装置の例を用いて説明したが、本実施形態では、ＩＰＳモードの液晶表示装置の例について、図９を用いて説明する。

この図に示すように、ＩＰＳモードの液晶表示装置１００’は、第１基板１１０と、この第１基板１１０の素子形成面側に対向配置された第２基板１２０と、これらの第１基板１１０と第２基板１２０との間に狭持された液晶層１３０とからなる液晶パネルを備えている。ここでは、液晶層１３０が、ネマチック液晶で構成されていることとする。またこの液晶パネルにおいて、第１基板１１０および第２基板１２０の外側面には、偏光板１４０，１５０が接着剤（図示省略）を介して密着状態で設けられている。これらの偏光板１４０，１５０は、クロスニコル状態で設けられていることとする。また、第１基板１１０側の偏光板１４０のさらに外側には、透過表示を行うための光源となるバックライト（図示省略）が設けられている。

なお、この液晶表示装置１００’において、第１基板１１０に設けられた第１層間絶縁膜１１３までの構成は、第１実施形態で説明した第１層間絶縁膜１３（前記図１（ａ）参照）までの構成と同様であるため、説明を省略する。
反射表示領域Ｙ’における第１層間絶縁膜１１３上には、表面側に凸パターン１１６ａが設けられた反射膜１１６が設けられている。そして、反射膜１１６を覆う状態で、第１層間絶縁膜１１３上に、第２層間絶縁膜１１７が設けられている。反射表示領域Ｙ’における第２層間絶縁膜第１１７の表面側は、反射膜１１６の表面形状に倣って凸パターン１１７ａが設けられている。なお、ここでは反射膜１１６自体の表面側に凸パターン１１６ａが設けられた例について説明するが、反射膜１１６の下層に表面側に凸パターンを有する絶縁膜からなる散乱膜が設けられており、この散乱膜の表面形状に倣って反射膜１１６の凸パターン１１６ａが設けられていてもよい。

この第２層間絶縁膜１１７および第１層間絶縁膜１１３には、ドレイン電極１１２ｂに達するコンタクトホール１１７ｂが設けられており、第２層間絶縁膜１１７上には、このコンタクトホール１１７ｂを介して上記ドレイン電極１１２ｂと接続する状態で、複数のスリット１１８ａを有する櫛歯状の画素電極１１８が設けられている。

また、第２層間絶縁膜１１７上には、スリット１１５ａを有する櫛歯状の共通電極１１５が設けられており、この共通電極１１５はコンタクトホール１１３ａを介してコモン線１１１と接続されている。また、上記画素電極１１８の電極片１１８ｂと上記共通電極１１５の電極片１１５ｂとは交互に組み合わされている。これにより、画素電極１１８の電極片１１８ｂと共通電極１１５の電極片１１５ｂとの間で、液晶層１３０に対して基板面に略平行な横方向の電界が印加される。そして、上記画素電極１１８と共通電極１１５を覆う状態で、第２層間絶縁膜１１７上に配向膜１１９が設けられている。

ここで、本実施形態においては、例えば第２層間絶縁膜１１７の凸パターン１１７ａが、画素電極１１８の電極片１１８ｂの直下または共通電極１１５の電極片１１５ｂの直下に、スリット１１８ａまたはスリット１１５ａの長手方向に沿って例えば一列で配置されている。すなわち、第２層間絶縁膜１１７の凸パターン１１７ａを覆う状態で、画素電極１１８の電極片１１８ｂと共通電極１１５の電極片１１５ｂが設けられている。この場合、電極片１１８ｂ、または電極片１１５ｂの端部は第２層間絶縁膜１１７の平坦面上に配置されるようにし、電極片１１８ｂと電極片１１５ｂの間隔Ｗが等しくなるようにする。

ここで、ＩＰＳモードの液晶表示装置の電界強度は、電極片１１８ｂと電極片１１５ｂの間隔Ｗで規定される。本実施形態では、電極片１１８ｂと電極片１１５ｂの間隔Ｗが等しいだけでなく、電極片１１８ｂと電極片１１５ｂの間に、凸パターン１１６ａが配置されていないことから、凸パターン１１６ａの影響を受けることなく、反射表示領域Ｙ’内の電界強度を等しくすることが可能となる。これにより、反射表示領域Ｙ’内の電界強度のばらつきを抑制することが可能となり、駆動電圧が低減される。また、透過表示領域Ｘ’内の上記電極片１１８ｂと電極片１１５ｂの間隔Ｗも揃えることで、画素内の電界強度を等しくすることも可能となる。

また、ＩＰＳモードの液晶表示装置では、上記電極片１１８ｂ上および電極片１１５ｂ上の液晶分子ｍは配向しないため、平坦面のみで液晶分子ｍの配向制御を行うことが可能となる。このため、液晶分子ｍが基板面に対して傾くことが抑制されるため、コントラストを向上させることができる。

一方、第２基板１２０は、ガラス基板のような透明基板からなり、この第２基板１２０の液晶層１３０に向かう面には、ＲＧＢ各色のカラーフィルタ１２１と、透過表示領域Ｘ’と反射表示領域Ｙ’のセルギャップを制御するための平坦化膜１２２が設けられている。この平坦化層１２２により、反射表示領域Ｙ’のセルギャップが透過表示領域Ｘ’のセルギャップの１／２となるように調整される。また、透過表示領域Ｘ’における平坦化膜１２２の液晶層１３０に向かう面には非位相差層１２３が設けられており、反射表示領域Ｙ’における平坦化膜１２２の液晶層１３０に向かう面には位相差層１２４がそれぞれ設けられている。この位相差層１２４はλ／４層として機能する。さらに、非位相差層１２３と位相差層１２４の液晶層１３０に向かう面には、配向膜１２５が設けられている。

なお、上述したようなＩＰＳモードの液晶表示装置１００’の回路パターンは第１実施形態で図４を用いて説明した回路パターンと同様であり、電界の印加、無印加による液晶分子ｍの配向も同様に行われる。

このような液晶表示素子およびこれを備えた液晶表示装置であっても、反射膜１１６の表面側に凸パターン１１６ａが設けられた状態で、反射表示領域Ｙ’における画素電極１１８と共通電極１１５の電極片１１８ｂ，１１５ｂ間の距離Ｗを等しくすることができるため、駆動電圧を低減することができる。また、電極片１１８ｂ，１１５ｂ間の距離Ｗを等しくすることで、基板面に平行な横方向への電界を印加しやすくなることから、コントラストを向上させることができる。したがって、液晶表示装置の高効率化および高画質化を図ることができる。

さらに、本実施形態の液晶表示装置によれば、凸パターン１１７ａにより画素電極１１８と共通電極１１５の間が妨げられることがないため、凸パターン１１６ａによる電界強度への影響を防止することができる。

（変形例４）
なお、上述した第２実施形態では、画素電極１１８または共通電極１１５の電極片１１８ｂ，１１５ｂが第２層間絶縁膜１１７の凸パターン１１７ａを覆う状態で設けられた例について説明したが、本発明はこれに限定されず、図１０に示すように、上記凸パターン１１７ａが画素電極１１８と共通電極１１５の電極片１１８ｂ，１１５ｂ間に設けられていてもよい。

このような液晶表示素子およびこれを備えた液晶表示装置であっても、反射膜１１６の表面側に凸パターン１１６ａが設けられた状態で、画素電極１１８と共通電極１１５の電極片１１８ｂ，１１５ｂ間の距離Ｗを等しくすることができるため、駆動電圧を低減することができるとともに、コントラストを向上させることができ、液晶表示装置の高効率化および高画質化を図ることができる。

また、ここでの図示は省略するが、第１実施形態の変形例３のように、第２層間絶縁膜１１７を平坦化した構成を第２実施形態に適用することも可能である。

なお、上記実施形態および変形例では、半透過半反射型の液晶表示装置の例をとり説明したが、本発明はこれに限定されることなく、全反射型でＦＦＳモードまたはＩＰＳモードの液晶表示装置であっても、適用可能である。

１００，１００’…液晶表示装置、１０，１１０…第１基板、１５，１１５…共通電極、１６，１１６…反射膜、１８，１１８…画素電極、２０，１２０…第２基板、３０，１３０…液晶層

Claims

第１基板と第２基板との間に狭持された液晶層を備え、
共通電極と複数のスリットおよび前記スリットの間の電極部を含む画素電極とを前記第１基板側に有し、
前記第１基板と前記画素電極との間には、表面側に２μｍ〜６μｍの径の凸パターンが設けられた反射膜と層間絶縁膜とが少なくとも配置されており、
前記画素電極は前記凸パターンを倣った形状であると共に前記電極部の幅が３μｍ〜７μｍの範囲で前記凸パターンの径よりも大きく、
前記画素電極の前記スリットを介した一組の前記電極部の端部は、前記凸パターン上には配置されず、前記共通電極の表面との距離が等しくなるように設けられている
液晶表示素子。
前記液晶表示素子は、前記共通電極が前記画素電極よりも前記第１基板側に設けられたフリンジフィールドスイッチングモードである
請求項１記載の液晶表示素子。
前記画素電極の前記スリットを介した電極部の端部が、前記層間絶縁膜の平坦面上に設けられている
請求項１記載の液晶表示素子。
前記凸パターンの端部と前記画素電極の電極部の端部との距離が液晶分子の長径の長さ以上である
請求項１記載の液晶表示素子。
前記共通電極が前記画素電極と同一面上に配置されたインプレーンスイッチングモードであり、
前記画素電極は櫛歯状に前記スリットを有するとともに、前記共通電極も櫛歯状にスリットを有しており、当該画素電極と当該共通電極の電極片が交互に組み合わされており、
前記画素電極および前記共通電極の前記スリットを介した電極部の端部が、前記層間絶縁膜の平坦面上に設けられている
請求項１記載の液晶表示素子。
第１基板と第２基板との間に狭持された液晶層を備え、
共通電極と複数のスリットおよび前記スリットの間の電極部を含む画素電極とを前記第１基板側に有する液晶表示素子を備え、
前記第１基板と前記画素電極との間には、表面側に２μｍ〜６μｍの径の凸パターンが設けられた反射膜と層間絶縁膜とが少なくとも配置されており、
前記画素電極は前記凸パターンを倣った形状であると共に前記電極部の幅が３μｍ〜７μｍの範囲で前記凸パターンの径よりも大きく、
前記画素電極の前記スリットを介した一組の前記電極部の端部は、前記凸パターン上には配置されず、前記共通電極の表面との距離が等しくなるように設けられている
表示装置。