JP2016051170A - 画素構造 - Google Patents

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Abstract

【課題】本発明は、横電界およびフリンジ電界が混在する液晶駆動モードの画素構造を提供する。【解決手段】画素構造は、走査線と、データ線と、能動素子と、画素電極と、共通電極とを含む。能動素子は、走査線およびデータ線に電気的に接続される。画素電極は、能動素子に電気的に接続される。画素電極は、複数の第１層の画素電極パターンと、複数の第２層の画素電極パターンとを含む。共通電極は、画素電極から電気的に絶縁され、複数の第１層の共通電極パターンと、複数の第２層の共通電極パターンとを含む。各第１層の画素電極パターンと対応する第２層の共通電極パターンとの間には、フリンジ電界を有し、かつ各第１層の共通電極パターンと対応する第２層の画素電極パターンとの間には、フリンジ電界を有する。各第２層の画素電極パターンと隣接する第２層の共通電極パターンとの間には、横電界を有する。【選択図】図３Ｂ

Description

本発明は、画素構造に関し、特に、横電界およびフリンジ電界が混在する液晶駆動モードの画素構造に関する。
液晶表示パネルは、大画面化が進むにつれ、高コントラスト、高速応答および広視野角などの特性が求められるようになる。大画面液晶表示パネルの視野角の問題を克服するために、液晶表示パネルの広視野角技術の開発も絶えず進歩する必要がある。現在、よく使用されている広視野角技術を有する液晶表示パネルは、ＷＶフィルムを搭載したＴＮモード、ＩＰＳ（ｉｎ−ｐｌａｎｅ ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（ｆｒｉｎｇｅ ｆｉｅｌｄ ｓｗｉｔｃｈｉｎｇ）モード、およびＭＶＡ（ｍｕｌｔｉ−ｄｏｍａｉｎ ｖｅｒｔｉｃａｌ ａｌｉｇｎｍｅｎｔ）モード等の液晶表示パネルが挙げられる。
米国特許公開公報第２０１０／０２４５２２４号
特に、ＦＦＳおよびＩＰＳが広視野角技術の主流となっている。ＦＦＳモード液晶表示パネルの蓄積容量（ｓｔｏｒａｇｅ ｃａｐａｃｉｔａｎｃｅ，Ｃｓｔ）は、２つの電極層間の重複面積に関連している。しかしながら、液晶パネルの大画面化に伴い、Ｃｓｔが大きくなると、ＦＦＳモード液晶表示パネルは、例えば、データ線のＲＣ負荷（ＲＣ ｌｏａｄｉｎｇ）が大きすぎることに起因する充電率不足等の問題が発生する。比較すると、ＩＰＳモード液晶表示パネルは、上記の問題を持っていないが、ＦＦＳモード液晶表示パネルよりも液晶効率が低く、動作電圧が高い。
本発明は、ＦＦＳ液晶表示パネルおよびＩＰＳ液晶表示パネル等の表示パネルに適用した場合における上記問題を解決することができる画素構造を提供する。
本発明の画素構造は、走査線と、データ線と、能動素子と、画素電極と、共通電極とを含む。能動素子は、走査線およびデータ線に電気的に接続される。画素電極は、能動素子に電気的に接続され、複数の第１層の画素電極パターンと、複数の第２層の画素電極パターンとを含む。共通電極は、画素電極から電気的に絶縁され、複数の第１層の共通電極パターンと、複数の第２層の共通電極パターンとを含む。各第１層の画素電極パターンと対応する第２層の共通電極パターンとの間には、フリンジ電界（ｆｒｉｎｇｅ ｆｉｅｌｄ）を有し、かつ各第１層の共通電極パターンと対応する第２層の画素電極パターンとの間には、フリンジ電界を有する。各第２層の画素電極パターンと隣接する第２層の共通電極パターンとの間には、横電界を有する。
本発明の他の画素構造は、走査線と、データ線と、能動素子と、画素電極と、共通電極とを含む。能動素子は、走査線およびデータ線に電気的に接続される。画素電極は、能動素子に電気的に接続され、複数の第１層の画素電極パターンと、複数の第２層の画素電極パターンとを含む。共通電極は、前記画素電極から電気的に絶縁され、複数の共通電極パターンを含む。各第１層の画素電極パターンと対応する共通電極パターンとの間には、フリンジ電界を有する。各第２層の画素電極パターンと隣接する共通電極パターンとの間には、横電界を有する。
本発明によれば、各画素電極パターンと対応する異なるフィルム層における共通電極パターンとの間にフリンジ電界を有することができる。また、各画素電極パターンと隣接する同一のフィルム層における共通電極パターンとの間に横電界を有することができる。したがって、本発明の実施形態によれば、同一の画素構造において、横電界およびフリンジ電界を同時に有することができる。これにより、製造コストが増加しないことを前提として、大画面でＣｓｔが大きすぎるＦＦＳ技術の問題を改善することができ、かつＩＰＳ技術はＦＦＳ技術より液晶効率が低く、動作電圧が高い問題を低減することができる。
本発明の一実施形態に係る表示パネルを示す概略断面図である。 本発明の第１実施例に係る画素構造を示す平面図である。 図２のＡ−Ａ’線に沿って画素構造を示す概略断面図である。 図３Ａに示される画素構造が形成する電界を示す概略断面図である。 図２のＢ−Ｂ’線に沿って画素構造を示す概略断面図である。 図２のＤ−Ｄ’線に沿って画素構造を示す概略断面図である。 本発明の第２実施例に係る画素構造を示す平面図である。 図６のＥ−Ｅ’線に沿って画素構造を示す概略断面図である。 図７Ａに示される画素構造が形成する電界を示す概略断面図である。 図６のＦ−Ｆ’線に沿って画素構造を示す概略断面図である。 図６のＧ−Ｇ’線に沿って画素構造を示す概略断面図である。 本発明の第３実施例に係る画素構造を示す平面図である。 図１０のＨ−Ｈ’線に沿って画素構造を示す概略断面図である。 図１１Ａに示される画素構造が形成する電界を示す概略断面図である。 図１０のＩ−Ｉ’線に沿って画素構造を示す概略断面図である。 図１０のＪ−Ｊ’線に沿って画素構造を示す概略断面図である。 本発明の第４実施例に係る画素構造を示す平面図である。 図１４のＫ−Ｋ’線に沿って画素構造を示す概略断面図である。 図１５Ａに示される画素構造が形成する電界を示す概略断面図である。 図１４のＬ−Ｌ’線に沿って画素構造を示す概略断面図である。 図１４のＭ−Ｍ’線に沿って画素構造を示す概略断面図である。 本発明の第５実施例に係る画素構造を示す平面図である。
本発明の上記特徴および利点をより深く理解するために、以下、本発明の実施形態において、図面を参照しながら本発明の技術特徴を詳しく説明する。
図１は、本発明の一実施形態に係る表示パネルを示す概略断面図である。図１を参照すると、本発明の表示パネル１０００は、第１基板１００、第２基板２００、表示媒体１５０、および画素アレイ層ＰＸを備える。本発明において、表示パネル１０００は、液晶表示パネルである。
第１基板１００の材料としては、ガラス、石英、有機化合物、金属または他の類似した材料であってよい。第１基板１００上には、複数の画素構造１０からなる画素アレイ層ＰＸが配置されている。
第２基板２００は、第１基板１００に対向して配置され、材料がガラス、石英、有機化合物、金属または他の類似した材料であってもよいが、本発明はこれらに限定されない。
表示媒体１５０は、第１基板１００上の画素アレイ層ＰＸと第２基板２００との間に位置する。表示媒体は、複数の液晶分子（図示せず）を含む。液晶分子は、正の液晶分子または負の液晶分子であってよい。
画素アレイ層ＰＸは、第１基板１００上に配置され、上方に表示媒体１５０が覆っている。画素アレイ層ＰＸは、複数の画素構造１０を有している。以下、図面を参照しながら、本発明のいくつかの実施例の画素構造を詳しく説明する。本発明の実施形態を説明するために、以下図面において、画素アレイ層ＰＸのうち１つの画素構造のみが示されている。
図２は、本発明の第１実施例に係る画素構造を示す平面図である。図２を参照すると、画素構造１０は、走査線ＳＬ、データ線ＤＬ、共通電極線ＣＬ、能動素子Ｔ、画素電極Ｐ、および共通電極Ｃを含んでいる。
図２に示すように、走査線ＳＬとデータ線ＤＬの延在方向が異なっている。好ましくは、走査線ＳＬの延在方向は、データ線ＤＬの延在方向に対して垂直となる。また、走査線ＳＬとデータ線ＤＬは、異なるフィルム層に配置されているが、走査線ＳＬと共通電極線ＣＬは、同じフィルム層に配置されている。絶縁層（図示せず）は、走査線ＳＬとデータ線ＤＬとの間に配置されている。走査線ＳＬおよびデータ線ＤＬは、主として、画素電極Ｐに駆動電圧を提供し、画素構造１０を駆動するための駆動信号を送信するために用いられる。共通電極配線ＣＬは、主に、共通電極Ｃに共通電圧を提供するために用いられる。走査線ＳＬ、共通電極線ＣＬおよびデータ線ＤＬは、通常、金属材料であるが、本発明はそれに限定されない。他の実施例では、走査線ＳＬ、共通電極線ＣＬおよびデータ線ＤＬは、合金、金属酸化物、金属窒化物、金属酸窒化物、または金属材料および他の導電性材料を積層した層であってもよいが、本発明はこれらに限定されない。
画素電極Ｐおよび共通電極Ｃの材料としては、例えば、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、アルミニウムスズ酸化物（ＡＴＯ）、アルミニウム亜鉛酸化物（ＡＺＯ）、インジウムガリウム亜鉛酸化物（ＩＧＺＯ）等の金属酸化物、または他の利用可能な酸化物、またはこれら材料のうち少なくとも２つを積層した層であってもよいが、本発明はこれらに限定されない。
図２に示すように、能動素子Ｔは、走査線ＳＬとデータ線ＤＬと電気的に接続されている。ここで、能動素子Ｔは、例えば、ゲート、チャネル、ドレインおよびソースを含む薄膜トランジスタである。能動素子Ｔのゲート上には、ゲート絶縁膜（ｇａｔｅ ｉｎｓｕｌａｔｉｎｇ ｌａｙｅｒ，ＧＩ）と呼ばれる絶縁層（図示せず）が形成されている。この絶縁層は、走査線ＳＬとデータ線ＤＬとを電気的に絶縁する。絶縁層の材料としては、例えば、無機材料、有機材料またはこれらの組合せを含むものであってよい。無機材料は、例えば、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、窒素酸化珪素膜（ＳｉＯＮ）、またはこれら材料のうち少なくとも２つを積層した層であってもよいが、本発明はこれらに限定されない。
図３Ａは、図２のＡ−Ａ’線に沿って画素構造を示す概略断面図である。図２および図３を同時に参照する。画素構造１０の共通電極Ｃは、画素電極Ｐから絶縁されている。本実施例では、画素電極Ｐは、複数の画素電極パターンＰ１，Ｐ２，Ｐ３を含んでいる。同図に示すよう、画素電極パターンＰ１は、第１基板１００上に直接配置されている。本実施例では、画素電極パターンＰ１が配置されているフィルム層を「第１層」と定義され、画素電極パターンＰ２，Ｐ３が配置されているフィルム層を「第２層」と定義されている。画素電極パターンＰ２，Ｐ３と画素電極パターンＰ１との間には、絶縁層１４２，１４４が順に配置されている。本実施例では、画素構造１０の共通電極Ｃは、複数の共通電極パターンＣ１，Ｃ２，Ｃ３を含んでいる。同図に示すように、共通電極パターンＣ１，Ｃ２および上記画素電極パターンＰ２，Ｐ３は、同じ第２層に配置され、共通電極パターンＣ３および画素電極パターンＰ１は、同じ第１層に配置されている。本実施例において、第１層の画素電極パターンＰ１および２つの第２層の共通電極パターンＣ１，Ｃ２によって、第１のフリンジ電界の電極セットＥＳ１が構成されている。第１層の共通電極パターンＣ３および２つの第２層の画素電極パターンＰ２，Ｐ３によって、第２のフリンジ電界の電極セットＥＳ２が構成されてよいが、本発明はこれに限定されない。他の実施例において、第１のフリンジ電界の電極セットＥＳ１は、画素電極パターンＰ１および複数の第２層の共通電極パターンＣ１，Ｃ２によって構成されてよく、第２のフリンジ電界の電極セットＥＳ２は、共通電極パターンＣ３および複数の第２層の画素電極パターンＰ２，Ｐ３によって構成されてもよい。
図３Ａを参照すると、第１層の画素電極パターンＰ１の線幅はＬＰ１であり、第１層の共通電極パターンＣ３の線幅はＬＣ３である。本実施例において、線幅ＬＰ１および線幅ＬＣ３は、それぞれ、０より大きく３０μｍ以下である。また、第２層の画素電極パターンＰ２，Ｐ３の線幅はＬＰ２，ＬＰ３であり、第２層の共通電極パターンＣ１，Ｃ２の線幅はＬＣ１，ＬＣ２である。本実施例において、線幅ＬＰ２，ＬＰ３および線幅ＬＣ１，ＬＣ２は、それぞれ、例えば、０より大きく１０μｍ以下である。画素電極パターンＰ２と隣接する画素電極パターンＰ３との間には、間隔ＳＰを有し、共通電極パターンＣ１と隣接する共通電極パターンＣ２との間には、間隔ＳＣを有している。本実施例において、間隔ＳＰおよび間隔ＳＣは、それぞれ、例えば、０より大きく２０μｍ以下である。また、同一の第２層の画素電極パターンＰ２と隣接する共通電極パターンＣ２との間の間隔はＳＨである。本実施例において、間隔ＳＨが例えば０より大きく３０μｍ以下である。
図３Ｂは、図３Ａに示される画素構造が形成する電界を示す概略断面図である。同図に示すように、本実施例の画素構造１０において、第１層の画素電極パターンＰ１と対応する第２層の共通電極パターンＣ１，Ｃ２との間にフリンジ電界ＦＥ１が形成されてよい。同様に、第１層の共通電極パターンＣ３と対応する第２層の画素電極パターンＰ２，Ｐ３との間にフリンジ電界ＦＥ２が形成されてもよい。特に、第２層の画素電極パターンＰ２と隣接する第２層の共通電極パターンＣ２との間には、横電界ＨＥがさらに形成されてもよい。言い換えれば、横電界ＨＥは、上述した第１のフリンジ電界の電極セットＥＳ１と第２のフリンジ電界の電極セットＥＳ２との間に形成されることができる。つまり、本実施例の画素構造１０において、複数のフリンジ電界ＦＥ１およびＦＥ２が形成されることに加え、複数の横電界ＨＥが形成されることができる（説明上の便宜のため、図３Ｂにおいて１つの横電界ＨＥのみが示されている）。
なお、本実施例では、第１層の電極パターンの数と第２層の電極パターンの数が１：２になるように設計することにより、同じ画素構造１０においてフリンジ電界ＦＥ１（またはＦＥ２）の数と横電界ＨＥの数が１：１になり、横電界ＨＥが液晶分子に隣接する第２層の電極層部に近く形成されることができるが、本発明はこれに限定されない。他の実施形態では、第１層の電極パターンと第２層の電極パターンの数の比を変更することにより、フリンジ電界ＥＦ１（またはＥＦ２）と横電界ＨＥの数や形成位置を調節することができる。例えば、第１層の電極パターンの数と第２層の電極パターンの数が２：１になるように設計することで、フリンジ電界ＦＥ１（またはＦＥ２）と横電界ＨＥの数が１：１になり、かつ横電界ＨＥが液晶分子から離れた第１層の電極層に近く形成されることができる。これにより、製造コストが増加しないことを前提として、本実施例による画素構造１０からなる表示パネル１０００は、低い駆動電圧、良い液晶効率および開口率を有することができる。
図４は、図２のＢ−Ｂ’線に沿って画素構造を示す概略断面図である。図２および図４を同時に参照すると、本実施例において、画素電極Ｐは、画素電極の接続構造１１０をさらに含んでいるが、本発明はこれに限定されない。画素電極の接続構造１１０は、第１層の接続部１１２、第２層の接続部１１４、第１接触窓１１６および第２接触窓１１８を含んでいる。図２に示すよう、第１層の接続部１１２は、第１層の画素電極パターンＰ１に接続され、第２層の接続部１１４は、第２層の画素電極パターンＰ２，Ｐ３に接続されている。画素電極Ｐは、能動装置Ｔに電気的に接続されている。本実施例において、第２層の画素電極パターンＰ２，Ｐ３および第１層の画素電極パターンＰ１は、画素電極の接続構造１１０に電気的に接続されている。より詳細には、図４に示すように、第１接触窓１１６は、導電層１８０（すなわち、能動素子のドレイン）と第２層の接続部１１４を接続し、第２接触窓１１８は、第１層の接続部１１２と第２層の接続部１１４を接続する。
図５は、図２のＤ−Ｄ’線に沿って画素構造を示す概略断面図である。図２および図５を同時に参照すると、本実施例において、共通電極Ｃは、共通電極の接続構造１３０をさらに含んでいるが、本発明はこれに限定されない。共通電極の接続構造１３０は、第１層の接続部１３２、第２層の接続部１３４および接触窓１３６を含んでいる。本実施例において、第２層の共通電極パターンＣ１，Ｃ２および第１層の共通電極パターンＣ３は、共通電極の接続構造１３０に電気的に接続されている。共通電極の接続構造１３０は、共通電極線ＣＬに電気的に接続されている。図２に示すように、第１層の接続部１３２は第１層の共通電極パターンＣ３に接続され、第２層の接続部１３４は、第２層の共通電極パターンＣ１，Ｃ２に接続されている。
本実施例において、図５に示すように、第１層の接続部１３２は共通電極線ＣＬに直接接触しているが、本発明はこれに限定されない。他の実施例において、第１層の接続部１３２と共通電極線ＣＬとの間に絶縁層が配置され、かつ第１層の接続部１３２と共通電極線ＣＬが開口によって互いに電気的に接続されてもよい。また、第２層の接続部１３４と第１層の接続部１３２との間に絶縁層１４２，１４４が配置されている。第２層の接続部１３４と第１層の接続部１３２が接触窓１３６によって互いに電気的に接続されている。絶縁層１４２，１４４の材料としては、例えば、無機材料、有機材料、またはこれらの組み合わせを含んでもよい。無機材料は、例えば、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、窒素酸化珪素膜（ＳｉＯＮ）、またはこれら材料のうち少なくとも２つを積層した層であってもよいが、本発明はこれらに限定されない。
本実施例において、図２に示すように、画素電極パターンＰ１，Ｐ２，Ｐ３および共通電極パターンＣ１，Ｃ２，Ｃ３は、線状電極パターンであるが、本発明はこれに限定されない。他の実施例において、画素電極パターンＰ１，Ｐ２，Ｐ３および共通電極パターンＣ１，Ｃ２，Ｃ３は、他の形状またはパターンであってもよい。また、本実施例において、画素電極パターンＰ１，Ｐ２，Ｐ３および共通電極パターンＣ１，Ｃ２，Ｃ３は、それぞれ、データ線ＤＬに平行となるが、本発明はこれに限定されない。
図６は、本発明の第２実施例に係る画素構造を示す平面図である。同図に示すように、画素構造２０は、走査線ＳＬ、データ線ＤＬ、共通電極線ＣＬ、能動素子Ｔ、画素電極Ｐおよび共通電極Ｃを含んでいる。図６における画素構造２０について、図２に示す画素構造１０と同一または類似の要素には同一または類似の符号を付し、重複する説明は省略する。
図７Ａは、図６のＥ−Ｅ’線に沿って画素構造を示す概略断面図である。図６および図７を同時に参照すると、画素構造２０と画素構造１０との差異点は、画素電極Ｐおよび共通電極Ｃのパターン数および配置方式にある。具体的に、画素構造２０の画素電極Ｐは、複数の画素電極パターンＰ１，Ｐ２，Ｐ３，Ｐ４を含んでいる。同図に示すよう、画素電極パターンＰ１は、第１基板１００上に直接配置されている。類似的には、画素電極パターンＰ１が配置されているフィルム層を「第１層」と定義され、画素電極パターンＰ２，Ｐ３，Ｐ４が配置されているフィルム層を「第２層」と定義されている。画素電極パターンＰ２，Ｐ３，Ｐ４と画素電極パターンＰ１との間には、絶縁層１４２，１４４が順に配置されている。本実施例において、画素構造１０の共通電極Ｃは、複数の共通電極パターンＣ１，Ｃ２，Ｃ３，Ｃ４を含んでいる。同図に示すように、共通電極パターンＣ１，Ｃ２，Ｃ３および上記画素電極パターンＰ２，Ｐ３，Ｐ４は、同じ第２層に配置され、共通電極パターンＣ３および画素電極パターンＰ１は、同じ第１層に配置されている。特には、本実施例において、第１層の画素電極パターンＰ１および３つの第２層の共通電極パターンＣ１，Ｃ２，Ｃ３によって、第１のフリンジ電界の電極セットＥＳ１が構成されている。第１層の共通電極パターンＣ４および３つの第２層の画素電極パターンＰ２，Ｐ３，Ｐ４によって、第２のフリンジ電界の電極セットＥＳ２が構成されている。
図７Ａを参照すると、第１層の画素電極パターンＰ１の線幅はＬＰ１であり、第１層の共通電極パターンＣ４の線幅はＬＣ４である。本実施例において、線幅ＬＰ１および線幅ＬＣ４は、それぞれ、０より大きく５０μｍ以下である。また、第２層の画素電極パターンＰ２，Ｐ３，Ｐ４の線幅はＬＰ２，ＬＰ３，ＬＰ４であり、第２層の共通電極パターンＣ１，Ｃ２，Ｃ３の線幅はＬＣ１，ＬＣ２，ＬＣ３である。本実施例において、線幅ＬＰ２，ＬＰ３，ＬＰ４および線幅ＬＣ１，ＬＣ２，ＬＣ３は、それぞれ、例えば、０より大きく１０μｍ以下である。画素電極パターンＰ３と隣接する画素電極パターンＰ２，Ｐ４との間には、それぞれ、間隔ＳＰ１，ＳＰ２を有し、共通電極パターンＣ２と隣接する共通電極パターンＣ１，Ｃ３との間には、それぞれ、間隔ＳＣ１，ＳＣ２を有している。本実施例において、間隔ＳＰ１，ＳＰ２および間隔ＳＣ１，ＳＣ２は、それぞれ、例えば、０より大きく２０μｍ以下である。また、同一の第２層の画素電極パターンＰ２と隣接する共通電極パターンＣ２との間の間隔はＳＨである。本実施例において、間隔ＳＨが例えば０より大きく３０μｍ以下である。
図７Ｂは、図７Ａに示される画素構造が形成する電界を示す概略断面図である。同図を参照すると、本実施例の画素構造２０において、第１層の画素電極パターンＰ１と対応する第２層の共通電極パターンＣ１，Ｃ２，Ｃ３との間に２つのフリンジ電界ＦＥ１が形成されてよい。同様に、第１層の共通電極パターンＣ４と対応する第２層の画素電極パターンＰ２，Ｐ３，Ｐ４との間に２つのフリンジ電界ＦＥ２が形成されてもよい。特に、第２層の画素電極パターンＰ２と隣接する第２層の共通電極パターンＣ３との間（すなわち、第１のフリンジ電界の電極セットＥＳ１と第２のフリンジ電界の電極セットＥＳ２１との間）には、横電界ＨＥがさらに形成されてもよい。
なお、画素構造１０と比較すると、本実施例では、画素構造２０の第１層の電極パターンの数と第２層の電極パターンの数が１：３になるように設計することにより、同じ画素構造２０においてフリンジ電界ＦＥ１（またはＦＥ２）の数と横電界ＨＥの数が２：１になり、横電界ＨＥが液晶分子に隣接する第２層の電極層部に近く形成されることができるが、本発明はこれに限定されない。他の実施形態では、第１層の電極パターンと第２層の電極パターンの数の比を変更することにより、フリンジ電界ＥＦ１（またはＥＦ２）と横電界ＨＥの数や形成位置を調節することができる。例えば、第１層の電極パターンの数と第２層の電極パターンの数が３：１になるように設計することで、フリンジ電界ＦＥ１（またはＦＥ２）と横電界ＨＥの数が２：１になり、かつ横電界ＨＥが液晶分子から離れた第１層の電極層に近く形成されることができる。これにより、製造コストが増加しないことを前提として、本実施例による画素構造２０からなる表示パネル１０００は、低い駆動電圧、良い液晶効率および開口率を有することができる。
図８は、図６のＦ−Ｆ’線に沿って画素構造を示す概略断面図である。図８は、図４に類似するため、同一または類似の要素には同一または類似の符号を付し、重複する説明は省略する。本実施例において、画素構造２０の画素電極Ｐは、画素電極の接続構造１１０をさらに含んでいる。類似的に、画素電極の接続構造１１０は、第１層の接続部１１２、第２層の接続部１１４、第１接触窓１１６および第２接触窓１１８を含んでいる。図６に示すよう、第１層の接続部１１２は、第１層の画素電極パターンＰ１に接続され、第２層の接続部１１４は、第２層の画素電極パターンＰ２，Ｐ３，Ｐ４に接続されている。画素電極Ｐは、能動装置Ｔに電気的に接続されている。本実施例において、第２層の画素電極パターンＰ２，Ｐ３，Ｐ４および第１層の画素電極パターンＰ１は、画素電極の接続構造１１０に電気的に接続されている。
図９は、図６のＧ−Ｇ’線に沿って画素構造を示す概略断面図である。図９は、図５に類似するため、同一または類似の要素には同一または類似の符号を付し、重複する説明は省略する。本実施例において、共通電極Ｃは、共通電極の接続構造１３０をさらに含んでいる。共通電極の接続構造１３０は、第１層の接続部１３２、第２層の接続部１３４および接触窓１３６を含んでいる。本実施例において、第２層の共通電極パターンＣ１，Ｃ２，Ｃ３および第１層の共通電極パターンＣ４は、共通電極の接続構造１３０に電気的に接続されている。共通電極の接続構造１３０は、共通電極線ＣＬに電気的に接続されている。図２に示すように、第１層の接続部１３２は第１層の共通電極パターンＣ４に接続され、第２層の接続部１３４は、第２層の共通電極パターンＣ１，Ｃ２，Ｃ３に接続されている。
図１０は、本発明の第３実施例に係る画素構造を示す平面図である。同図に示すように、画素構造３０は、走査線ＳＬ、データ線ＤＬ、共通電極線ＣＬ、能動素子Ｔ、画素電極Ｐおよび共通電極Ｃを含んでいる。図１０における画素構造３０について、図２に示す画素構造１０と同一または類似の要素には同一または類似の符号を付し、重複する説明は省略する。
図１１Ａは、図１０のＨ−Ｈ’線に沿って画素構造を示す概略断面図である。図１０および図１１Ａを同時に参照すると、画素構造３０と画素構造１０との差異点は、画素電極Ｐおよび共通電極Ｃのパターン数および配置方式にある。具体的に、画素構造３０の画素電極Ｐは、複数の第１層の画素電極パターンＰ１および第２層の画素電極パターンＰ２を含んでいる。１１Ａ図に示すよう、第１層の画素電極パターンＰ１は、第１基板１００上に直接配置されている。類似的には、第２層の画素電極パターンＰ２と画素電極パターンＰ１との間には、絶縁層１４２，１４４が順に配置されている。特に、本実施例において、画素構造３０の共通電極Ｃは、同じフィルム層に位置する共通電極パターンＣ１，Ｃ２を含んでいる。同図に示すように、共通電極パターンＣ１，Ｃ２および第２層の画素電極パターンＰ２は、同一のフィルム層に配置されている。類似的には、本実施例において、第１層の画素電極パターンＰ１および２つの第２層の共通電極パターンＣ１，Ｃ２によって、第１のフリンジ電界の電極セットＥＳが構成されている。
図１１Ａを参照すると、第１層の画素電極パターンＰ１の線幅はＬＰ１である。本実施例において、線幅ＬＰ１は、０より大きく３０μｍ以下である。また、第２層の画素電極パターンＰ２の線幅はＬＰ２であり、第２層の共通電極パターンＣ１，Ｃ２の線幅はＬＣ１，ＬＣ２である。本実施例において、線幅ＬＰ２および線幅ＬＣ１，ＬＣ２は、それぞれ、例えば、０より大きく１０μｍ以下である。また、第２層の画素電極パターンＰ２と隣接する第２層の共通電極パターンＣ１，Ｃ２との間の間隔は、それぞれＳＨ１，ＳＨ２である。本実施例において、間隔ＳＨ１，ＳＨ２が例えば０より大きく３０μｍ以下である。共通電極パターンＣ１は、隣接する共通電極パターンＣ２との間には、間隔ＳＣを有する。本実施例において、間隔ＳＣは、例えば０より大きく２０μｍ以下である。
図１１Ｂは、図１１Ａに示される画素構造が形成する電界を示す概略断面図である。同図を参照すると、本実施例の画素構造３０において、第１層の画素電極パターンＰ１と対応する第２層の共通電極パターンＣ１，Ｃ２との間にフリンジ電界ＦＥが形成されてよい。特に、上記フリンジ電界の電極セットＥＳとその両側の第２層の画素電極パターンＰ２との間（すなわち、第２層の画素電極パターンＰ２と共通電極パターンＣ１，Ｃ２との間）には、それぞれ、横電界ＨＥ１，ＨＥ２がさらに形成されてもよい。
画素構造１０と比較すると、本実施例では、共通電極パターンＣ１，Ｃ２が、第２層のみに配置されように設計することにより、同じ画素構造３０においてフリンジ電界ＦＥの数と横電界ＨＥ１，ＨＥ２の数が１：２になり、横電界ＨＥ１，ＨＥ２が液晶分子に隣接する第２層の電極層部に近く形成されることができるが、本発明はこれに限定されない。他の実施形態では、共通電極パターンＣ１，Ｃ２が、第１層のみに配置されように設計することにより、横電界ＨＥ１，ＨＥ２が液晶分子から離れた第１層の電極層に近く形成されることができる。これにより、製造コストが増加しないことを前提として、本実施例による画素構造３０からなる表示パネル１０００は、低い駆動電圧、良い液晶効率および開口率を有することができる。
図１２は、図１０のＩ−Ｉ’線に沿って画素構造を示す概略断面図である。図１２は、図４に類似するため、同一または類似の要素には同一または類似の符号を付し、重複する説明は省略する。本実施例において、画素構造３０の画素電極Ｐは、画素電極の接続構造１１０をさらに含んでいる。類似的に、画素電極の接続構造１１０は、第１層の接続部１１２、第２層の接続部１１４、第１接触窓１１６および第２接触窓１１８を含んでいる。図１２に示すよう、第１層の接続部１１２は、第１層の画素電極パターンＰ１に接続され、第２層の接続部１１４は、第２層の画素電極パターンＰ２に接続されている。画素電極Ｐは、能動装置Ｔに電気的に接続されている。本実施例において、第２層の画素電極パターンＰ２および第１層の画素電極パターンＰ１は、画素電極の接続構造１１０に電気的に接続されている。
図１３は、図１０のＪ−Ｊ’線に沿って画素構造を示す概略断面図である。図１３は、図５に類似するため、同一または類似の要素には同一または類似の符号を付し、重複する説明は省略する。本実施例において、共通電極Ｃは、共通電極の接続構造１３０をさらに含んでいるが、本発明はこれに限定されない。共通電極の接続構造１３０は、第１層の接続部１３２、第２層の接続部１３４および接触窓１３６を含んでいる。本実施例において、共通電極パターンＣ１，Ｃ２は、共通電極の接続構造１３０に電気的に接続されている。同図に示すように、第２層の接続部１３４は、接触窓１３６を介して共通電極線ＣＬに電気的に接続されている。
図１４は、本発明の第４実施例に係る画素構造を示す平面図である。同図に示すように、画素構造４０は、走査線ＳＬ、データ線ＤＬ、共通電極線ＣＬ、能動素子Ｔ、画素電極ＰＥおよび共通電極ＣＥを含んでいる。図１０における画素構造４０について、図２に示す画素構造１０と同一または類似の要素には同一または類似の符号を付し、重複する説明は省略する。図２および図１４を同時に参照すると、画素構造４０と図２に示す画素構造１０との差異点は、画素電極ＰＥおよび共通電極ＣＥの電極パターンの配置方式にある。本実施例において、画素構造４０の画素電極ＰＥおよび共通電極ＣＥの電極パターンが、「二」の字状になるように配置され、かつ画素電極パターンＰＥ１，ＰＥ２，ＰＥ３および共通電極パターンＣＥ１，ＣＥ２，ＣＥ３は、データ線ＤＬと平行にならないように配置されているが、本発明はこれに限定されない。他の実施例において、画素電極が他の電極パターンの配置を有してもよい。
図１５Ａは、図１４のＫ−Ｋ’線に沿って画素構造を示す概略断面図である。図１４および図１５Ａを同時に参照すると、画素構造４０の画素電極ＰＥは、複数の第１層の画素電極パターンＰＥ１および第２層の画素電極パターンＰＥ２，ＰＥ３を含んでいる。１５Ａ図に示すよう、第１層の画素電極パターンＰＥ１は、第１基板１００上に直接配置されている。類似的には、第２層の画素電極パターンＰＥ２，ＰＥ３と画素電極パターンＰ１との間には、絶縁層１４２，１４４が順に配置されている。本実施例において、画素構造４０の共通電極ＣＥは、複数の共通電極パターンＣＥ１，ＣＥ２，ＣＥ３を含んでいる。同図に示すように、共通電極パターンＣＥ１，ＣＥ２および上記画素電極パターンＰＥ２，ＰＥ３は、同じ第２層に配置され、共通電極パターンＣＥ３および上記画素電極パターンＰＥ１は、同じ第１層に配置されている。類似的には、本実施例において、第１層の画素電極パターンＰＥ１および２つの第２層の共通電極パターンＣＥ１，ＣＥ２によって、第１のフリンジ電界の電極セットＥＳ１１が構成されている。第１層の共通電極パターンＣＥ３および２つの第２層の画素電極パターンＰＥ２，ＰＥ３によって、第２のフリンジ電界の電極セットＥＳ２２が構成されているが、本発明はこれに限定されない。他の実施例において、第１のフリンジ電界の電極セットＥＳ１１は、画素電極パターンＰＥ１およびより多くの複数の第２層の共通電極パターンＣＥ１，ＣＥ２によって構成されてよく、第２のフリンジ電界の電極セットＥＳ２２は、共通電極パターンＣＥ３およびより多くの複数の第２層の画素電極パターンＰＥ２，ＰＥ３によって構成されてもよい。
図１５Ａを参照すると、第１層の画素電極パターンＰＥ１の線幅はＬＰＥ１であり、第１層の共通電極パターンＣＥ３の線幅はＬＣＥ３である。本実施例において、線幅ＬＰＥ１および線幅ＬＣＥ３は、それぞれ、０より大きく３０μｍ以下である。また、第２層の画素電極パターンＰＥ２，ＰＥ３の線幅はＬＰＥ２，ＬＰＥ３であり、第２層の共通電極パターンＣＥ１，ＣＥ２の線幅はＬＣＥ１，ＬＣＥ２である。本実施例において、線幅ＬＰＥ２，ＬＰＥ３および線幅ＬＣＥ１，ＬＣＥ２は、それぞれ、例えば、０より大きく１０μｍ以下である。第２層の画素電極パターンＰＥ２と隣接する第２層の画素電極パターンＰＥ３との間には、間隔ＳＰＥを有し、第２層の共通電極パターンＣＥ１と隣接する第２層の共通電極パターンＣＥ２との間には、間隔ＳＣＥを有している。本実施例において、上述した間隔ＳＰＥおよび間隔ＳＣＥは、それぞれ、例えば、０より大きく２０μｍ以下である。また、第２層の画素電極パターンＰＥ２と隣接する第２層の共通電極パターンＣＥ２との間の間隔はＳＨＥである。本実施例において、間隔ＳＨＥが例えば０より大きく３０μｍ以下である。
図１５Ｂは、図１５Ａに示される画素構造が形成する電界を示す概略断面図である。同図に示すように、本実施例の画素構造４０において、第１層の画素電極パターンＰE
１と対応する第２層の共通電極パターンＣE１，ＣE２との間にフリンジ電界ＦＥ１が形成されてよい。同様に、第１層の共通電極パターンＣE３と対応する第２層の画素電極パターンＰE２，ＰE３との間にフリンジ電界ＦＥ２が形成されてもよい。特に、第２層の画素電極パターンＰE２と隣接する第２層の共通電極パターンＣE２との間には、横電界ＨＥがさらに形成されてもよい。言い換えれば、横電界ＨＥは、上述した第１のフリンジ電界の電極セットＥＳ１１と第２のフリンジ電界の電極セットＥＳ２２との間に形成されることができる。つまり、本実施例の画素構造４０において、複数のフリンジ電界ＦＥ１およびＦＥ２が形成されることに加え、複数の横電界ＨＥが形成されることができる（説明上の便宜のため、図１５Ｂにおいて１つの横電界ＨＥのみが示されている）。
なお、本実施例では、第１層の電極パターンの数と第２層の電極パターンの数が１：２になるように設計することにより、同じ画素構造４０においてフリンジ電界ＦＥ１（またはＦＥ２）の数と横電界ＨＥの数が１：１になり、横電界ＨＥが液晶分子に隣接する第２層の電極層部に近く形成されることができるが、本発明はこれに限定されない。他の実施形態では、第１層の電極パターンと第２層の電極パターンの数の比を変更することにより、フリンジ電界ＥＦ１（またはＥＦ２）と横電界ＨＥの数や形成位置を調節することができる。例えば、第１層の電極パターンの数と第２層の電極パターンの数が２：１になるように設計することで、フリンジ電界ＦＥ１（またはＦＥ２）と横電界ＨＥの数が１：１になり、かつ横電界ＨＥが液晶分子から離れた第１層の電極層に近く形成されることができる。これにより、製造コストが増加しないことを前提として、本実施例による画素構造４０からなる表示パネル１０００は、低い駆動電圧、良い液晶効率および開口率を有することができる。
図１６は、図１４のＬ−Ｌ’線に沿って画素構造を示す概略断面図である。図１４および図１６を同時に参照すると、画素電極ＰＥは、画素電極の接続構造２１０をさらに含んでいる。画素電極の接続構造２１０は、第１層の接続部２１２、第２層の接続部２１４、第１接触窓２１６および第２接触窓２１８を含んでいる。画素電極の接続構造２１０は、上記実施例の画素電極の接続構造１１０に類似するため、同一または類似の要素には同一または類似の符号を付し、重複する説明は省略する。図１６に示すように、第１接触窓２１６は、導電層１８０の能動素子Ｔ（図示せず）と第１層の接続部２１２を互いに接続し、第２接触窓２１８は、第２層の接続部２１４と第１層の接続部２１２を互いに接続している。
図１７は、図１４のＭ−Ｍ’線に沿って画素構造を示す概略断面図である。図１４および図１７を同時に参照すると、本実施例において、共通電極ＣＥは、共通電極の接続構造２３０をさらに含んでいる。共通電極の接続構造２３０は、第１層の接続部２３２、第２層の接続部２３４および接触窓２３６を含んでいる。共通電極の接続構造２３０は、上記実施例の共通電極の接続構造１３０に類似するため、同一または類似の要素には同一または類似の符号を付し、重複する説明は省略する。図１７に示すように、第２層の接続部２３４と第１層の接続部２３２との間には、絶縁層１４２，１４４が配置されている。第２層の接続部２３４と第１層の接続部２３２は、接触窓１３６を介して互いに電気的に接続されている。
図１８は、本発明の第５実施例に係る画素構造を示す平面図である。同図に示すように、画素構造５０は、走査線ＳＬ、データ線ＤＬ、共通電極線ＣＬ、能動素子Ｔ、画素電極Ｐおよび共通電極Ｃを含んでいる。図１８における画素構造４０について、図２に示す画素構造１０と同一または類似の要素には同一または類似の符号を付し、重複する説明は省略する。図２および図１８を同時に参照すると、画素構造５０と図２に示す画素構造１０との差異点は、画素電極の形状にある。画素構造１０の画素電極パターンＰ１，Ｐ２，Ｐ３および共通電極パターンＣ１，Ｃ２，Ｃ３が線状電極パターンであるのに比べて、本実施例において、画素構造５０の画素電極Ｐ１，Ｐ２，Ｐ３および共通電極Ｃ１，Ｃ２，Ｃ３が、「くく」の字状になるように配置されている。
上述したように、本発明の画素構造は、複数の第１層の画素電極パターンおよび複数の第２層の画素電極パターンを含んでいる。また、本発明の画素構造の共通電極は、複数の共通電極パターンを含んでいる。これらの共通電極パターンは、同一のフィルム層または異なるフィルム層に配置されることができる。各画素電極パターンと対応する異なるフィルム層における共通電極パターンとの間には、フリンジ電界を有することができる。また、各画素電極パターンと隣接する同一のフィルム層における共通電極パターンとの間に横電界を有することができる。したがって、本発明の実施形態によれば、同一の画素構造において、横電界およびフリンジ電界を同時に有することができる。これにより、製造コストが増加しないことを前提として、大画面でＣｓｔが大きすぎるＦＦＳ技術の問題を改善することができ、かつＩＰＳ技術はＦＦＳ技術より液晶効率が低く、動作電圧が高く、かつ蓄積容量を設計するために追加スペースが必要である等の問題を低減することができる。
以上、本発明の好適な実施例をあげ説明したが、本発明はこれらの実施例に限定されるものではない。当業者であれば、本発明の精神および範囲を逸脱しない限り、多少の変動や潤色を加えることができる。従って、本発明の保護範囲は、特許請求の範囲の記載を基準とする。
１０、２０、３０、４０、５０ 画素構造
１００ 第１基板
１１０ 画素電極の接続構造
１１２、１３２、２１２、２３２ 第１層の接続部
１１４、１３４、２１４、２３４ 第２層の接続部
１１０、２１０ 画素電極の接続構造
１１６、２１６ 第１接触窓
１１８、２１８ 第２接触窓
１３６ 接触窓
１３０、２３０ 共通電極の接続構造
１３６ 接触窓
１４２、１４４ 絶縁層
１５０ 表示媒体
１８０ 導電層
２００ 第２基板
１０００ 表示パネル
Ｃ、ＣＥ 共通電極
Ｃ１、Ｃ２、Ｃ３、Ｃ４、ＣＥ１、ＣＥ２、ＣＥ３ 共通電極パターン
ＣＬ 共通電極線
ＤＬ データ線
ＥＳ、ＥＳ１、ＥＳ２、ＥＳ１１、ＥＳ２２ フリンジ電界の電極セット
ＦＥ１、ＦＥ２ フリンジ電界
ＨＥ、ＨＥ１、ＨＥ２ 横電界
ＬＰ１、ＬＰ２、ＬＰ３、ＬＰ４、ＬＰＥ１、ＬＰＥ２、ＬＰＥ３、ＬＣ１、ＬＣ２、ＬＣ３、ＬＣ４、ＬＣＥ１、ＬＣＥ２、ＬＣＥ３ 線幅
Ｐ、ＰＥ 画素電極
Ｐ１、Ｐ２、Ｐ３、Ｐ４、ＰＥ１、ＰＥ２、ＰＥ３ 画素電極パターン
ＰＸ 画素アレイ層
ＳＬ 走査線
ＳＰ、ＳＰ１、ＳＰ２、ＳＰＥ、ＳＣ、ＳＣ１、ＳＣ２、ＳＣＥ、ＳＨ、ＳＨ１、ＳＨ２、ＳＨＥ 間隔
Ｔ 能動素子

Claims (17)

  1. 画素構造であって、
    走査線と、データ線と、能動素子と、画素電極と、共通電極とを含み、
    前記能動素子は、前記走査線および前記データ線に電気的に接続され、
    前記画素電極は、前記能動素子に電気的に接続され、複数の第１層の画素電極パターンと、複数の第２層の画素電極パターンとを含み、
    前記共通電極は、前記画素電極から電気的に絶縁され、複数の第１層の共通電極パターンと、複数の第２層の共通電極パターンとを含み、
    各前記第１層の画素電極パターンと対応する前記第２層の共通電極パターンとの間には、フリンジ電界を有し、かつ各前記第１層の共通電極パターンと対応する前記第２層の画素電極パターンとの間には、フリンジ電界を有し、
    各前記第２層の画素電極パターンと隣接する前記第２層の共通電極パターンとの間には、横電界を有することを特徴とする画素構造。
  2. 各前記第１層の画素電極パターンと少なくとも２つの対応する前記第２層の共通電極パターンとの間には、前記フリンジ電界が形成され、
    各前記第１層の共通電極パターンと少なくとも２つの対応する前記第２層の画素電極パターンとの間には、前記フリンジ電界が形成されることを特徴とする請求項１に記載の画素構造。
  3. 各前記第１層の画素電極パターンおよび前記少なくとも２つの対応する第２層の共通電極パターンにより、第１のフリンジ電界の電極セットが構成され、
    各前記第１層の共通電極パターンおよび前記少なくとも２つの対応する第２層の画素電極パターンにより、第２のフリンジ電界の電極セットが構成され、
    前記第１のフリンジ電界の電極セットと前記第２のフリンジ電界の電極セットとの間には、前記横電界が形成されることを特徴とする請求項２に記載の画素構造。
  4. 各前記第１層の画素電極パターンおよび各前記第１層の共通電極パターンの線幅は、それぞれ、０より大きく３０μｍ以下であり、
    各前記第２層の画素電極パターンおよび各前記第２層の共通電極パターンの線幅は、それぞれ、０より大きく１０μｍ以下であり、
    各前記第２層の画素電極パターンと隣接する前記第２層の共通電極パターンとの間の間隔は、０より大きく３０μｍ以下であり、
    各前記第２層の画素電極パターンと隣接する前記第２層の画素電極パターンとの間の間隔は、０より大きく２０μｍ以下であり、
    各前記第２層の共通電極パターンと隣接する前記第２層の共通電極パターンとの間の間隔は、０より大きく２０μｍ以下であることを特徴とする請求項１に記載の画素構造。
  5. 前記画素電極は、画素電極の接続構造をさらに含み、
    複数の前記第２層の画素電極パターンおよび複数の前記第１層の画素電極パターンは、前記画素電極の接続構造に電気的に接続され、
    前記能動素子は、前記画素電極の接続構造に電気的に接続されることを特徴とする請求項１に記載の画素構造。
  6. 前記画素電極の接続構造は、
    複数の前記第１層の画素電極パターンに接続される第１層の接続部と、
    複数の前記第２層の画素電極パターンに接続される第２層の接続部と、
    前記能動素子と前記第１層の接続部とを電気的に接続する第１接触窓と、
    前記第２層の接続部と前記第１層の接続部とを電気的に接続する第２接触窓とを含むことを特徴とする請求項５に記載の画素構造。
  7. 前記共通電極は、共通電極の接続構造をさらに含み、
    複数の前記第２層の共通電極パターンおよび複数の前記第１層の共通電極パターンは、前記共通電極の接続構造に電気的に接続され、
    前記共通電極の接続構造は、共通電極線に電気的に接続されることを特徴とする請求項１に記載の画素構造。
  8. 前記共通電極の接続構造は、
    複数の前記第１層の共通電極パターンに接続され、かつ前記共通電極線に電気的に接続される第１層の接続部と、
    複数の前記第２層の共通電極パターンに接続される第２層の接続部と、
    前記第２層接続部と前記第１層の接続部とを電気的に接続する接触窓と、を含むことを特徴とする請求項７に記載の画素構造。
  9. 複数の前記第１層の画素電極パターンおよび複数の前記第２層の画素電極パターンは、前記データ線に対して平行であり、
    複数の前記第１層の共通電極パターンおよび複数の前記第２層の共通電極パターンは、前記データ線に対して平行であることを特徴とする請求項１に記載の画素構造。
  10. 画素構造であって、
    走査線と、データ線と、能動素子と、画素電極と、共通電極とを含み、
    前記能動素子は、前記走査線および前記データ線に電気的に接続され、
    前記画素電極は、前記能動素子に電気的に接続され、複数の第１層の画素電極パターンと、複数の第２層の画素電極パターンとを含み、
    前記共通電極は、前記画素電極から電気的に絶縁され、複数の共通電極パターンを含み、
    各前記第１層の画素電極パターンと対応する前記共通電極パターンとの間には、フリンジ電界を有し、
    各前記第２層の画素電極パターンと隣接する前記共通電極パターンとの間には、横電界を有することを特徴とする画素構造。
  11. 各前記第１層の画素電極パターンと少なくとも２つの対応する前記共通電極パターンとの間には、前記フリンジ電界が形成されることを特徴とする請求項１０に記載の画素構造。
  12. 各前記第１層の画素電極パターンおよび前記少なくとも２つの対応する共通電極パターンにより、フリンジ電界の電極セットが構成され、
    前記フリンジ電界の電極セットと隣接する２つの前記第２層の画素電極パターンとの間には、前記横電界が形成されることを特徴とする請求項１１に記載の画素構造。
  13. 各前記第１層の画素電極パターンの線幅は、それぞれ、０より大きく３０μｍ以下であり、
    各前記第２層の画素電極パターンおよび各前記共通電極パターンの線幅は、それぞれ、０より大きく１０μｍ以下であり、
    各前記第２層の画素電極パターンと隣接する前記共通電極パターンとの間の間隔は、０より大きく３０μｍ以下であり、
    各前記共通電極パターンと隣接する前記共通電極パターンとの間の間隔は、０より大きく２０μｍ以下であることを特徴とする請求項１０に記載の画素構造。
  14. 前記画素電極は、画素電極の接続構造をさらに含み、
    複数の前記第２層の画素電極パターンおよび複数の前記第１層画素電極パターンは、前記画素電極の接続構造に電気的に接続され、
    前記能動素子は、前記画素電極の接続構造に電気的に接続されることを特徴とする請求項１０に記載の画素構造。
  15. 前記画素電極の接続構造は、
    複数の前記第１層の画素電極パターンに接続される第１層の接続部と、
    複数の前記第２層の画素電極パターンに接続される第２層の接続部と、
    前記能動素子と前記第１層の接続部とを電気的に接続する第１接触窓と、
    前記第２層の接続部と前記第１層の接続部とを電気的に接続する第２接触窓とを含むことを特徴とする請求項１４に記載の画素構造。
  16. 前記共通電極は、共通電極の接続構造をさらに含み、
    複数の前記共通電極パターンは、前記共通電極の接続構造に電気的に接続され、
    前記共通電極の接続構造は、共通電極線に電気的に接続されることを特徴とする請求項１０に記載の画素構造。
  17. 複数の前記第１層の画素電極パターンおよび複数の前記第２層の画素電極パターンは、前記データ線に対して平行となり、
    複数の前記共通電極パターンは、前記データ線に対して平行となることを特徴とする請求項１０に記載の画素構造。
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