JP2010146025A - Liquid crystal display and driving method for the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a liquid crystal display and a driving method for the same, obtaining pixel voltage exceeding the output voltage of a driver LSI. <P>SOLUTION: This liquid crystal display includes: a display part 10; a scanning line driving circuit 20; a signal line driving circuit 22; a counter electrode driving circuit 24 for outputting a counter electrode driving signal in opposite phase to a signal line driving signal to a counter electrode; an auxiliary capacitor 16, one end of which is connected to an output end of a switching element 12; and an auxiliary capacitor line driving circuit 26 connected to the switching element 12 of each row to drive auxiliary capacitor lines of two or more rows to which the other end of the auxiliary capacitor 16 of each row is common. The auxiliary capacitor line driving circuit 26 applies a first voltage to the auxiliary capacitor line of each row during a first period of a counter electrode driving signal, applies a second voltage during p+1/2 period after the first period of the counter electrode driving signal (wherein p is 0 or natural numbers), and outputs a signal for making the open state during the holding period after the p+1/2 period according to each scanning line driving signal of each row. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は液晶表示装置とその駆動方法に係り、特に、画素の補助容量電極を対向電極とは独立に駆動して画素電圧を向上し得る液晶表示装置及びその駆動方法に関する。   The present invention relates to a liquid crystal display device and a driving method thereof, and more particularly to a liquid crystal display device and a driving method thereof that can drive a storage capacitor electrode of a pixel independently of a counter electrode to improve a pixel voltage.

従来の液晶表示装置は、液晶からなる各画素に設けられた薄膜トランジスタ(TFT)などのスイッチング素子で液晶へ電圧が印加される。図21は、従来の液晶表示装置の1画素分100を模式的に示す図であり、図22は一行分の画素構造を模式的に示す図である。
画素電極(Pix)101は、トランジスタ102を介してソース電位に充電される。対向電極(COM)103には対向電極を駆動する電圧(Vcom)が印加され、対向電極103と画素電極101との電位差が液晶駆動電圧(Vlcd)となる。基板104側には補助容量電極(Cs)105が設けられている。補助容量電極105は、トランジスタ102のゲート電位変動やオフ時のリーク電流に起因して画素電極101に生じる電位変動を緩和している。この補助容量電極105の配線は通常、ゲート配線と平行に敷設されている。この配線は対向電極103と接続される。これにより、補助容量電極105の電位は対向電極103と共通電位となっている。液晶は、焼き付きや電気分解を防ぐため交流駆動される。
In a conventional liquid crystal display device, a voltage is applied to the liquid crystal by a switching element such as a thin film transistor (TFT) provided in each pixel made of liquid crystal. FIG. 21 is a diagram schematically showing one pixel 100 of a conventional liquid crystal display device, and FIG. 22 is a diagram schematically showing a pixel structure for one row.
The pixel electrode (Pix) 101 is charged to the source potential via the transistor 102. A voltage (Vcom) for driving the counter electrode is applied to the counter electrode (COM) 103, and a potential difference between the counter electrode 103 and the pixel electrode 101 becomes a liquid crystal driving voltage (Vlcd). A storage capacitor electrode (Cs) 105 is provided on the substrate 104 side. The auxiliary capacitance electrode 105 alleviates the potential fluctuation generated in the pixel electrode 101 due to the gate potential fluctuation of the transistor 102 or the leakage current when the transistor 102 is off. The wiring of the auxiliary capacitance electrode 105 is usually laid in parallel with the gate wiring. This wiring is connected to the counter electrode 103. As a result, the potential of the auxiliary capacitance electrode 105 is the same as that of the counter electrode 103. The liquid crystal is AC driven to prevent burn-in and electrolysis.

図23は、上記液晶表示装置における駆動波形の一例を示すタイムチャートであり、(A)が対向電極に印加される電圧波形を、(B)が信号線電圧波形を、(C)が走査線電圧波形を、(D)が液晶駆動電圧波形を示している。図示するように、対向電極に印加される電圧波形(Vcom)及びトランジスタのソース電極に印加される電圧波形(Vs)は矩形波であり、走査線電圧はトランジスタのゲート電極に印加される電圧(Vg)である。図23(C)に示すように、ゲートにハイレベルの電圧が印加されたときトランジスタは導通し、ゲートに印加される電圧がローレベルになったときトランジスタは非導通(オフ)となる。トランジスタがオフとなる保持期間の間、液晶駆動電圧(Vlcd)は、対向電極に印加される電圧(Vcom)の波形に合わせて全体が上下するので、液晶駆動電圧はゲートに印加される電圧の周期毎に正及び負の電圧となることで交流駆動される。   FIG. 23 is a time chart showing an example of a driving waveform in the liquid crystal display device, where (A) shows a voltage waveform applied to the counter electrode, (B) shows a signal line voltage waveform, and (C) shows a scanning line. The voltage waveform is shown by (D) in FIG. As shown in the figure, the voltage waveform (Vcom) applied to the counter electrode and the voltage waveform (Vs) applied to the source electrode of the transistor are rectangular waves, and the scanning line voltage is the voltage ( Vg). As shown in FIG. 23C, the transistor is turned on when a high level voltage is applied to the gate, and the transistor is turned off (off) when the voltage applied to the gate becomes low level. During the holding period in which the transistor is turned off, the liquid crystal drive voltage (Vlcd) rises and falls as a whole according to the waveform of the voltage (Vcom) applied to the counter electrode, so the liquid crystal drive voltage is equal to the voltage applied to the gate. It is AC driven by having positive and negative voltages for each cycle.

液晶表示装置の駆動には、交流駆動のために±4〜5V程度の電圧が必要とされている。図23に示すように、信号線電圧(Vs)と対向電極電圧(Vcom)の矩形波の組み合わせによって、交流駆動用電圧を生成する。これらの信号波形はドライバLSIから供給されている。近年、LSIの低電圧化が進み、VcomとVsとの間の電圧は最大で約4.8Vとなっている。この電圧制約は絶対的なものではないが、ドライバLSIからこれ以上の電圧を出力するためには、LSIの耐圧設計を変更する必要があり、LSIの面積やコストが大幅に増加する。液晶表示装置の駆動には前述のように約±4〜5Vの電圧が必要なのでぎりぎりのバランスといえる。しかし、近年開発されている新モードの液晶表示装置(垂直配向モード、横電界モードのn型液晶等)ではその性能を充分に発揮するために5Vを超える電圧を必要とするものもあり、現状のLSIでは能力が不足気味になるケースが出てきていた。   In order to drive the liquid crystal display device, a voltage of about ± 4 to 5 V is required for AC driving. As shown in FIG. 23, an AC driving voltage is generated by a combination of rectangular waves of the signal line voltage (Vs) and the counter electrode voltage (Vcom). These signal waveforms are supplied from the driver LSI. In recent years, the voltage of LSI has been lowered, and the voltage between Vcom and Vs is about 4.8 V at the maximum. Although this voltage restriction is not absolute, in order to output a voltage higher than this from the driver LSI, it is necessary to change the withstand voltage design of the LSI, and the area and cost of the LSI are greatly increased. As described above, a voltage of about ± 4 to 5 V is required for driving the liquid crystal display device, so it can be said that it is a marginal balance. However, some new-mode liquid crystal display devices (vertical alignment mode, lateral electric field mode n-type liquid crystal, etc.) that have been developed in recent years require a voltage exceeding 5 V in order to fully exhibit their performance. In some cases, the LSIs seem to be lacking in capacity.

ところで、特許文献1に開示されている液晶表示装置では、補助容量電極と対向電極とを接続しないで、別に補助容量線駆動回路を設けている。この場合、補助容量は、補助容量電極と画素電極とこれらの電極間に挿入されている絶縁層とから形成される。特許文献1では、補助容量線駆動回路から補助容量電極へ対向電極とは異なる電圧を加える液晶表示装置が開示されている。図24、図25及び図26は、それぞれ特許文献1に開示されている液晶表示装置のブロック図、ゲート信号及び補助容量線駆動信号の波形、画素に印加される波形を示す図である。   By the way, in the liquid crystal display device disclosed in Patent Document 1, a storage capacitor line drive circuit is provided separately without connecting the storage capacitor electrode and the counter electrode. In this case, the auxiliary capacitance is formed by an auxiliary capacitance electrode, a pixel electrode, and an insulating layer inserted between these electrodes. Patent Document 1 discloses a liquid crystal display device that applies a voltage different from that of a counter electrode from an auxiliary capacitance line driving circuit to an auxiliary capacitance electrode. 24, 25, and 26 are diagrams showing a block diagram of a liquid crystal display device disclosed in Patent Document 1, waveforms of gate signals and auxiliary capacitance line drive signals, and waveforms applied to pixels, respectively.

図24において点線で示す表示領域111は、所定の画像を複数の画素で表示する表示部である。表示部は走査線G1、G2、G3・・・Gnによって走査され、信号線S1、S2、S3・・・Smによって表示信号が与えられる。 A display region 111 indicated by a dotted line in FIG. 24 is a display unit that displays a predetermined image with a plurality of pixels. Display unit is scanned by the scanning lines G 1, G 2, G 3 ··· G n, is given a display signal by the signal lines S 1, S 2, S 3 ··· S m.

走査線G1、G2、G3・・・Gnと信号線S1、S2、S3・・・Smとの交差部に薄膜トランジスタ(TFT)114が配置される。各薄膜トランジスタ114のドレインに接続された画素電極部に液晶セル115が配置される。トランジスタのゲートは走査線Gに接続され、ソースは信号線Sに接続される。 Scan lines G 1, G 2, G 3 ··· G n and the signal lines S 1, S 2, S 3 ··· TFT at the intersection of the S m (TFT) 114 is arranged. A liquid crystal cell 115 is disposed on the pixel electrode portion connected to the drain of each thin film transistor 114. The gate of the transistor is connected to the scanning line G, and the source is connected to the signal line S.

走査線駆動回路116は各走査線G1、G2、G3・・・Gnを順次に走査して1水平期間毎に1行分の画素列を選択する。信号線駆動回路117は各信号線S1、S2、S3・・・Smを通して表示信号を出力し、1水平期間内で走査線駆動回路116により選択された1行分の液晶セルに対してトランジスタ114を介して画素電圧を与える。また各液晶セル115を挟んで対向電極118とその配線ラインとが第2の透明基板に設けられている。これらの2つの基板は、液晶セル115を挟んでいる。 Scanning line drive circuit 116 selects the pixel columns of one row every horizontal period are sequentially scanning each scanning line G 1, G 2, G 3 ··· G n. The signal line driving circuit 117 outputs a display signal through each of the signal lines S 1 , S 2 , S 3 ... S m , and outputs it to one row of liquid crystal cells selected by the scanning line driving circuit 116 within one horizontal period. In contrast, a pixel voltage is applied through the transistor 114. Further, the counter electrode 118 and its wiring line are provided on the second transparent substrate with each liquid crystal cell 115 interposed therebetween. These two substrates sandwich the liquid crystal cell 115.

対向電極駆動回路119は、対向電極118を介して全ての液晶セルに共通の対向電極電圧Vcomを印加する。各画素に設けられた補助容量112の一端が各トランジスタ114のドレインに接続され、他端は走査線毎に異なる補助容量線113に接続される。走査線G1に対応した補助容量線113は補助容量線駆動回路110の第1出力端に接続され、走査線G2に対応した補助容量線113は補助容量線駆動回路110の第2出力端に接続される。走査線G3〜Gnに対応した補助容量線113も同様に接続される。走査線G1〜Gnに対応して異なるタイミングで補助容量駆動電圧Vst1〜Vstnが補助容量線駆動回路110の第1出力端〜第n出力端からそれぞれ出力される。 The common electrode drive circuit 119 applies a common common electrode voltage Vcom to all liquid crystal cells via the common electrode 118. One end of the auxiliary capacitor 112 provided in each pixel is connected to the drain of each transistor 114, and the other end is connected to a different auxiliary capacitor line 113 for each scanning line. The storage capacitor line 113 corresponding to the scanning line G 1 is connected to the first output terminal of the storage capacitor line driving circuit 110, and the storage capacitor line 113 corresponding to the scanning line G 2 is connected to the second output terminal of the storage capacitor line driving circuit 110. Connected to. The auxiliary capacitance lines 113 corresponding to the scanning lines G 3 to G n are similarly connected. The storage capacitor driving voltages Vst1 to Vstn are output from the first output terminal to the nth output terminal of the storage capacitor line driving circuit 110 at different timings corresponding to the scanning lines G 1 to G n , respectively.

図25は、特許文献1の液晶表示装置の動作を示すタイミング図である。図25(A)は各走査線G1、G2・・・から出力されるゲート信号Gsig,1、Gsig,2・・・を示し、図25(B)は補助容量線駆動回路110から出力される補助容量線駆動電圧Vst1、Vst2・・・の変化を示す。ゲート信号Gsig,1、Gsig,2・・・は図24の走査線駆動回路116から出力され走査線を選択するパルスであり、1フレームの繰り返し周期を有している。ゲート信号Gsigの電圧は1行分の各画素の選択時には電圧Vghになり、非選択時には電圧Vglに保持される。補助容量線駆動電圧Vst1、Vst2・・・はΔVstの振幅を持った2値の電圧信号である。図示するように、補助容量112を介して各液晶セル115の一端に印加される。また走査線G1に対する補助容量線駆動電圧Vst1は、ゲート信号Gsig,1が立ち下がった後、少し遅れて振幅がΔVstだけ変化する。補助容量線駆動電圧Vst2・・・についても同様に振幅が変化する。 FIG. 25 is a timing chart showing the operation of the liquid crystal display device of Patent Document 1. 25A shows gate signals G sig, 1 , G sig, 2 ... Output from the scanning lines G 1 , G 2 ..., And FIG. Shows changes in the storage capacitor line drive voltages Vst1, Vst2,. The gate signals G sig, 1 , G sig, 2 ... Are pulses that are output from the scanning line driving circuit 116 of FIG. 24 and select a scanning line, and have a repetition period of one frame. The voltage of the gate signal G sig becomes the voltage Vgh when each pixel for one row is selected, and is held at the voltage Vgl when not selected. The auxiliary capacitance line drive voltages Vst1, Vst2,... Are binary voltage signals having an amplitude of ΔVst. As shown in the figure, the voltage is applied to one end of each liquid crystal cell 115 via the auxiliary capacitor 112. The auxiliary capacitance line drive voltage Vst1 to the scanning lines G 1, after the gate signal G sig, 1 falls, the amplitude a slight delay changes by DerutaVst. Similarly, the auxiliary capacitance line drive voltages Vst2...

図26は特許文献1の液晶表示装置の各画素に印加される電圧の波形図である。同図に示すゲート信号Gsigは走査線駆動回路116から選択された走査線Gi(i=1〜n)に対して出力される。1行分の各画素の選択時には電圧がVghとなり、非選択時には電圧がVglになる。直流の対向電極電圧Vcomは対向電極駆動回路119から出力される。Vcomは一定である。トランジスタ114のドレインから出力される出力電圧Vdは、1フレーム周期で出力レベルが対向電極電圧Vcomを中心に正及び負側に変化する。当該ゲートの選択時、その走査線上にある液晶セル115の画素電極は、信号線Sを介して供給される信号電圧Vsigに充電されるが、トランジスタ114の寄生容量であるドレイン−ゲート間の容量Cdgの影響で、ゲート信号GsigがVghからVglに変化したとき、出力電圧VdがVsigより更にVptだけ低くなった電圧に変化する。その後、図に示すように、補助容量線駆動回路110の補助容量駆動電圧VstがΔVst電圧だけ立ち下がると、K・ΔVstだけ出力電圧Vdが更に低下する。ここで、Kは、容量結合に含まれる容量の値に依存する定数である。こうして、対向電極電圧Vcomと画素電極の電圧Vdの差の電圧Vdlが液晶セル115の駆動電圧として印加される。 FIG. 26 is a waveform diagram of a voltage applied to each pixel of the liquid crystal display device of Patent Document 1. The gate signal G sig shown in the figure is output to the scanning line Gi (i = 1 to n) selected from the scanning line driving circuit 116. When selecting each pixel for one row, the voltage becomes Vgh, and when not selected, the voltage becomes Vgl. The DC counter electrode voltage Vcom is output from the counter electrode drive circuit 119. Vcom is constant. The output level of the output voltage Vd output from the drain of the transistor 114 changes to the positive and negative sides around the counter electrode voltage Vcom in one frame period. When the gate is selected, the pixel electrode of the liquid crystal cell 115 on the scanning line is charged with the signal voltage Vsig supplied through the signal line S, but the drain-gate capacitance which is a parasitic capacitance of the transistor 114. Due to the influence of Cdg, when the gate signal G sig changes from Vgh to Vgl, the output voltage Vd changes to a voltage that is lower than Vsig by Vpt. Thereafter, as shown in the drawing, when the auxiliary capacitance driving voltage Vst of the auxiliary capacitance line driving circuit 110 falls by ΔVst voltage, the output voltage Vd further decreases by K · ΔVst. Here, K is a constant that depends on the value of the capacitance included in the capacitive coupling. Thus, the voltage Vdl, which is the difference between the counter electrode voltage Vcom and the pixel electrode voltage Vd, is applied as the driving voltage of the liquid crystal cell 115.

さらに詳しくは、上記の定数Kは次の(1)式で与えられる。
K=Cst/(Clc+Cst+Cdg) (1)
ここで、Cstは補助容量112の容量、Clcは液晶セル115の容量、Cdgはトランジスタ114のドレイン−ゲート間の寄生容量である。
More specifically, the constant K is given by the following equation (1).
K = Cst / (Clc + Cst + Cdg) (1)
Here, Cst is the capacitance of the auxiliary capacitor 112, Clc is the capacitance of the liquid crystal cell 115, and Cdg is the parasitic capacitance between the drain and gate of the transistor 114.

次のフレームで同一走査線の各液晶セル115に表示信号を書き込むときは、当該走査線Giの再度の選択時に、当該画素(i,j)の液晶セル115に対して信号線Sjを介して供給される信号電圧Vsigにより充電を行う。Vsigは、Vcomのレベルを中心として、実質的に対称な波形を有している。図26に示すように、トランジスタ114においてドレイン−ゲート間の寄生容量Cdgの影響で、ゲート信号Gsig,iの電圧がVghからVglに変化したとき、出力電圧VdがVptだけ低下する。その後、補助容量線駆動回路110の補助容量駆動電圧VstがΔVstだけ立ち上がると現在の電圧からK・ΔVstだけ出力電圧Vdが上昇する。ここで、Kは上記定数である。この後は上昇した電圧が保持され、出力電圧Vdと対向電極電圧Vcomとの差が駆動電圧Vdlとして液晶セル115に印加される。このように、液晶パネルが1フレ−ム周期で交流駆動される。 When writing a display signal to the liquid crystal cells 115 of the same scan line in the next frame, when again the selection of the scanning line G i, a signal line S j to the liquid crystal cell 115 of the pixel (i, j) Charging is performed by the signal voltage Vsig supplied through the terminal. Vsig has a substantially symmetrical waveform around the level of Vcom. As shown in FIG. 26, the drain in the transistor 114 - under the influence of the parasitic capacitance Cdg between the gate, when the gate signal G sig, voltage of i is changed to Vgl from Vgh, the output voltage Vd is reduced by Vpt. Thereafter, when the auxiliary capacitance driving voltage Vst of the auxiliary capacitance line driving circuit 110 rises by ΔVst, the output voltage Vd rises from the current voltage by K · ΔVst. Here, K is the above constant. Thereafter, the increased voltage is held, and the difference between the output voltage Vd and the counter electrode voltage Vcom is applied to the liquid crystal cell 115 as the drive voltage Vdl. In this way, the liquid crystal panel is AC driven with a period of one frame.

図25に示すように対向電極電圧Vcomに対して出力電圧Vdが低くなる場合は、補助容量線駆動回路110からの信号により出力電圧Vdは(Vsig+Vpt)より更にK・ΔVstだけ対向電極電圧Vcomに対して低い方向にシフトする。また、対向電極圧Vcomに対し出力電圧Vdが高くなる場合は、補助容量線駆動回路110からの信号により出力電圧Vdは(Vsig−Vpt)より更にK・ΔVstだけ対向電極電圧Vcomに対して高い方向にシフトする。   As shown in FIG. 25, when the output voltage Vd becomes lower than the counter electrode voltage Vcom, the output voltage Vd is further set to the counter electrode voltage Vcom by K · ΔVst from (Vsig + Vpt) by the signal from the auxiliary capacitance line driving circuit 110. It shifts to a lower direction. Further, when the output voltage Vd is higher than the counter electrode pressure Vcom, the output voltage Vd is higher than the counter electrode voltage Vcom by K · ΔVst than (Vsig−Vpt) by a signal from the auxiliary capacitance line driving circuit 110. Shift in direction.

従って、特許文献1によれば、液晶セル115を黒表示するため、駆動電圧VdlをVdl0より高い値Vdl1に設定した場合、所定の駆動電圧Vdl1に対する信号電圧Vsigの値を小さくできる。このように、液晶セル115に与える出力電圧VdがK・ΔVstだけ対向電極電圧Vcomから離れる方向にシフトするため、信号線の振幅Vspp’は、従来の液晶セルにおける信号線の振幅Vsppより小さくすることができる。   Therefore, according to Patent Document 1, in order to display the liquid crystal cell 115 in black, when the drive voltage Vdl is set to a value Vdl1 higher than Vdl0, the value of the signal voltage Vsig with respect to the predetermined drive voltage Vdl1 can be reduced. As described above, since the output voltage Vd applied to the liquid crystal cell 115 shifts away from the common electrode voltage Vcom by K · ΔVst, the amplitude Vspp ′ of the signal line is made smaller than the amplitude Vspp of the signal line in the conventional liquid crystal cell. be able to.

特許文献1に記載の補助容量電極の駆動方法では、対向電極には直流電圧が印加され、補助容量電極の電位を対向電極とは独立にフレーム周期に同期させて駆動することで、液晶駆動電圧(Vlcd)の向上が図られている。しかしながら、補助容量線駆動回路110からの出力信号Vst1は△Vstの振幅を持った2値の電圧信号であり、ゲート信号Gsig,1が立ち下がった後、少し遅れて振幅をΔVstだけ変化させている。従って、走査線G1に対する補助容量線駆動電圧Vst1を、走査線G1がオンとなる周期からずれた波形とする必要がある。このため、補助容量線駆動回路の信号は、信号線、走査線及び対向電極に印加される何れの波形とも異なるために、その回路構成が複雑であった。 In the driving method of the auxiliary capacity electrode described in Patent Document 1, a DC voltage is applied to the counter electrode, and the liquid crystal driving voltage is driven by synchronizing the potential of the auxiliary capacity electrode with the frame period independently of the counter electrode. (Vlcd) is improved. However, the output signal Vst1 from the auxiliary capacitance line drive circuit 110 is a binary voltage signal having an amplitude of ΔVst, and after the gate signal G sig, 1 falls, the amplitude is changed by ΔVst with a slight delay. ing. Therefore, the auxiliary capacitance line drive voltage Vst1 to the scanning lines G 1, it is necessary to make the waveform scan lines G 1 is shifted from the cycle turned on. For this reason, the signal of the storage capacitor line driving circuit is different from any waveform applied to the signal line, the scanning line, and the counter electrode, and thus the circuit configuration is complicated.

特開2001−255851号公報JP 2001-255851 A

図23に示した従来の液晶表示装置では、液晶駆動電圧(Vlcd)が信号線電圧(Vs)と対向電極電圧(Vcom)の矩形波の組み合わせで印加される。このため、液晶駆動電圧を上昇させる必要がある場合には、出力電圧の大きい駆動用LSIが必要となってくる。出力電圧の大きい駆動用LSIを使用しないで信号線電圧を大きくするためには、特許文献1のように補助容量電極を駆動して液晶駆動電圧を向上させることが考えられるが、特許文献1の場合には対向電極を直流電圧で駆動しているので、対向電極電圧を矩形波で駆動する場合には直ちには適用できない。このため、図23に示した従来の液晶表示装置では、対向電極電圧を矩形波で駆動すると共に、補助容量を駆動して液晶駆動電圧を向上させるための具体的な回路構成や駆動方法が得られていないという課題がある。   In the conventional liquid crystal display device shown in FIG. 23, the liquid crystal driving voltage (Vlcd) is applied as a combination of a rectangular wave of the signal line voltage (Vs) and the counter electrode voltage (Vcom). For this reason, when it is necessary to increase the liquid crystal driving voltage, a driving LSI having a large output voltage is required. In order to increase the signal line voltage without using a driving LSI having a large output voltage, it is conceivable to improve the liquid crystal driving voltage by driving the auxiliary capacitance electrode as in Patent Document 1. In this case, since the counter electrode is driven with a DC voltage, it cannot be applied immediately when the counter electrode voltage is driven with a rectangular wave. For this reason, the conventional liquid crystal display device shown in FIG. 23 obtains a specific circuit configuration and driving method for driving the counter electrode voltage with a rectangular wave and driving the auxiliary capacitor to improve the liquid crystal driving voltage. There is a problem that it is not done.

上記課題に鑑み、本発明は、画素内部に昇圧用電極を設け、チャージポンプと類似の動作をさせる駆動をより容易な構成で行い、液晶表示用のドライバLSIの出力電圧を越える画素電圧を得ることができる液晶表示装置を提供することを一目的とする。本発明の他の目的は、この液晶表示装置の駆動方法を提供することにある。   In view of the above problems, the present invention provides a booster electrode inside a pixel and performs driving that makes the operation similar to that of a charge pump with an easier configuration, and obtains a pixel voltage that exceeds the output voltage of a driver LSI for liquid crystal display. Another object is to provide a liquid crystal display device that can be used. Another object of the present invention is to provide a method for driving the liquid crystal display device.

上記一目的を達成するため、本発明の液晶表示装置の第1の構成は、複数の行(ここで、行は1≦i≦mの任意の自然数)からなる走査線と、複数の列(ここで、列は1≦j≦nの任意の自然数)からなる信号線と、走査線と信号線との交差部に設けられたスイッチング素子と、スイッチング素子の出力端に接続された画素電極と、対向電極と、画素電極と対向電極との間に液晶セルが配設されてなるm行×n列の画素マトリクスと、スイッチング素子の出力端に一端が接続される補助容量と、各行のスイッチング素子に接続され、かつ、各行の補助容量の他端を共通にした複数の行からなる補助容量線と、から成る表示部と、各行の走査線に対しスイッチング素子がオンとなるオン期間及びオフとなる保持期間を有する走査線用駆動信号を出力する走査線駆動回路と、各列の信号線に対し信号線用駆動信号を出力する信号線駆動回路と、対向電極に対し対向電極用駆動信号を出力する対向電極駆動回路と、各行の補助容量線に対し補助容量線用駆動信号を出力する補助容量線駆動回路と、を備え、補助容量線駆動回路は、補助容量線に対し対向電極用駆動信号の第1周期には第1の電圧を印加し、対向電極用駆動信号の第1周期の後のp+1/2周期(ここで、pは0又は自然数)には第2の電圧を印加し、このp+1/2周期の後の保持期間では開状態とする信号を各行の走査線用駆動信号毎に合わせて出力する。
本発明の液晶表示装置によれば、補助容量を簡単な構成の補助容量線駆動回路により駆動し、画素電圧(Vpix)の昇圧状態を保持期間中維持することが可能になり、画素のコントラストを大きくすることができる。このため、液晶表示装置で用いるドライバLSIの電圧制限内の電圧を使用しながら画素の電位を昇圧することができる。
In order to achieve the above object, a first configuration of the liquid crystal display device of the present invention includes a plurality of rows (where a row is an arbitrary natural number of 1 ≦ i ≦ m) and a plurality of columns ( Here, the column is a signal line consisting of 1 ≦ j ≦ n), a switching element provided at the intersection of the scanning line and the signal line, a pixel electrode connected to the output terminal of the switching element, , A counter matrix, an m-row × n-column pixel matrix in which a liquid crystal cell is disposed between the pixel electrode and the counter electrode, an auxiliary capacitor having one end connected to the output end of the switching element, and switching of each row A display unit comprising a plurality of rows of auxiliary capacitance lines connected to the elements and having the other ends of the auxiliary capacitances of each row in common, and an on period and an off time during which the switching elements are turned on for the scanning lines of each row A scanning line drive signal having a holding period of A scanning line driving circuit that outputs power, a signal line driving circuit that outputs a driving signal for a signal line to the signal line of each column, a counter electrode driving circuit that outputs a driving signal for the counter electrode to the counter electrode, and an auxiliary for each row A storage capacitor line driving circuit that outputs a storage capacitor line driving signal to the capacitor line, the storage capacitor line driving circuit having a first voltage in the first period of the counter electrode driving signal with respect to the storage capacitor line. And the second voltage is applied to p + 1/2 period (where p is 0 or a natural number) after the first period of the counter electrode drive signal, and the holding period after this p + 1/2 period Then, a signal for setting the open state is output for each scanning line driving signal in each row.
According to the liquid crystal display device of the present invention, the storage capacitor can be driven by a storage capacitor line driving circuit having a simple configuration, and the boosted state of the pixel voltage (Vpix) can be maintained during the holding period, and the contrast of the pixel can be increased. Can be bigger. Therefore, the pixel potential can be boosted while using a voltage within the voltage limit of the driver LSI used in the liquid crystal display device.

上記構成において、好ましくは、補助容量線駆動回路は、補助容量線毎に接続される第1及び第2の駆動用トランジスタでなり、第1の駆動用トランジスタの第1主電極が補助容量の他端と接続され、第1の駆動用トランジスタの第2主電極が第1の共通電極となる対向電極配線(COM1)と接続され、第1の駆動用トランジスタの制御電極が走査線i行目の(Gi)と接続され、第2の駆動用トランジスタの第1主電極が上記第1の駆動用トランジスタの第1主電極と接続され、第2の駆動用トランジスタの第2主電極が第2の共通電極配線(COM2)と接続され、第2の駆動用トランジスタの制御電極がi+2行目の走査線(Gi+2)と接続される。 In the above configuration, preferably, the storage capacitor line drive circuit includes first and second drive transistors connected to each storage capacitor line, and the first main electrode of the first drive transistor is the other of the storage capacitor. The second main electrode of the first driving transistor is connected to the counter electrode wiring (COM1) serving as the first common electrode, and the control electrode of the first driving transistor is connected to the i-th row of the scanning line. (G i ), the first main electrode of the second driving transistor is connected to the first main electrode of the first driving transistor, and the second main electrode of the second driving transistor is the second Are connected to the common electrode wiring (COM2), and the control electrode of the second driving transistor is connected to the scanning line (G i + 2 ) in the ( i + 2 ) th row.

本発明の液晶表示装置の第2の構成は、複数の行(ここで、行は1≦i≦mの任意の自然数)からなる走査線と、複数の列(ここで、列は1≦j≦nの任意の自然数)からなる信号線と、走査線と信号線との交差部に設けられたスイッチング素子と、スイッチング素子の出力端に接続された画素電極と、対向電極と、画素電極と対向電極との間に液晶セルが配設されてなるm行×n列の画素マトリクスと、スイッチング素子の出力端に一端が接続される補助容量と、各行のスイッチング素子に接続され、かつ、各行の補助容量の他端を共通にした複数の行からなる補助容量線と、から成る表示部と、各行の走査線に対しスイッチング素子がオンとなるオン期間及びオフとなる保持期間を有する走査線用駆動信号を出力する走査線駆動回路と、各列の信号線に対し信号線用駆動信号を出力する信号線駆動回路と、対向電極に対し対向電極用駆動信号を出力する対向電極駆動回路と、各行の補助容量線に対し補助容量線用駆動信号を出力する補助容量線駆動回路と、を備え、補助容量線駆動回路は、補助容量線毎に接続される第1及び第2の駆動用トランジスタでなり、第1の駆動用トランジスタの第1主電極が補助容量の他端と接続され、第1の駆動用トランジスタの第2主電極が第1の共通電極となる対向電極配線(COM1)と接続され、第1の駆動用トランジスタの制御電極がi行目の走査線(Gi)と接続され、第2の駆動用トランジスタの第1主電極が第1の駆動用トランジスタの第1主電極と接続され、第2の駆動用トランジスタの第2主電極が第2の共通電極配線(COM2)と接続され、第2の駆動用トランジスタの制御電極がi+2行目の走査線(Gi+2)と接続され、補助容量線駆動回路は、補助容量線に対し対向電極用駆動信号の第1周期には第1の電圧を印加し、対向電極用駆動信号の第1周期の後のp+1/2周期(ここで、pは0又は自然数)には第2の電圧を印加し、このp+1/2周期の後の保持期間では開状態とする信号を各行の走査線用駆動信号毎に合わせて出力する。 The second configuration of the liquid crystal display device of the present invention includes a scanning line composed of a plurality of rows (where a row is an arbitrary natural number satisfying 1 ≦ i ≦ m) and a plurality of columns (where a column is 1 ≦ j). ≦ n arbitrary natural number), a switching element provided at the intersection of the scanning line and the signal line, a pixel electrode connected to the output terminal of the switching element, a counter electrode, a pixel electrode, A pixel matrix of m rows × n columns in which a liquid crystal cell is disposed between the counter electrode, an auxiliary capacitor having one end connected to the output end of the switching element, a switching element connected to each row, and each row A plurality of rows of auxiliary capacitance lines sharing the other end of the auxiliary capacitance, a display portion, and a scanning line having an on period in which the switching element is on and a holding period in which the switching element is off with respect to the scanning line of each row A scanning line driving circuit for outputting a driving signal for use; A signal line drive circuit that outputs a signal line drive signal to the column signal line, a counter electrode drive circuit that outputs a counter electrode drive signal to the counter electrode, and an auxiliary capacitance line drive for the auxiliary capacitance line of each row An auxiliary capacitance line driving circuit that outputs a signal, and the auxiliary capacitance line driving circuit is composed of first and second driving transistors connected to each auxiliary capacitance line, and the first of the first driving transistors. The main electrode is connected to the other end of the auxiliary capacitor, the second main electrode of the first driving transistor is connected to the counter electrode wiring (COM1) serving as the first common electrode, and the control electrode of the first driving transistor Is connected to the i-th scanning line (G i ), the first main electrode of the second driving transistor is connected to the first main electrode of the first driving transistor, and the second driving transistor first Two main electrodes are connected to the second common electrode wiring (CO M2), the control electrode of the second driving transistor is connected to the scanning line (G i + 2 ) of the ( i + 2 ) th row, and the auxiliary capacitance line driving circuit transmits the counter electrode driving signal to the auxiliary capacitance line. A first voltage is applied in the first period, and a second voltage is applied in the p + 1/2 period (where p is 0 or a natural number) after the first period of the counter electrode drive signal. In the holding period after the p + 1/2 cycle, a signal for opening is output for each scanning line driving signal in each row.

上記構成によれば、補助容量線毎に設ける2つのトランジスタと対向電極配線に印加される電圧と走査線電圧とを利用することで、補助容量駆動回路を実現できる。この補助容量駆動回路により補助容量を駆動することで画素の昇圧ができる。   According to the above configuration, the storage capacitor driving circuit can be realized by using the two transistors provided for each storage capacitor line, the voltage applied to the counter electrode wiring, and the scanning line voltage. By driving the auxiliary capacitor by this auxiliary capacitor driving circuit, the pixel can be boosted.

本発明の液晶表示装置の第3の構成は、複数の行(ここで、行は1≦i≦mの任意の自然数)からなる走査線と、複数の列(ここで、列は1≦j≦nの任意の自然数)からなる信号線と、走査線と信号線との交差部に設けられたスイッチング素子と、スイッチング素子の出力端に接続された画素電極と、対向電極と、画素電極と対向電極との間に液晶セルが配設されてなるm行×n列の画素マトリクスと、スイッチング素子の出力端に一端が接続される補助容量と、各行のスイッチング素子に接続され、かつ、各行の補助容量の他端を共通にした複数の行からなる補助容量線と、各列の信号線と各行の補助容量線との交差部を通過するように配設される寄生容量遮蔽配線と、から成る表示部と、各行の走査線に対しスイッチング素子がオンとなるオン期間及びオフとなる保持期間を有する走査線用駆動信号を出力する走査線駆動回路と、各列の信号線に対し信号線用駆動信号を出力する信号線駆動回路と、対向電極に対し対向電極用駆動信号を出力する対向電極駆動回路と、各行の補助容量線に対し補助容量線用駆動信号を出力する補助容量線駆動回路と、を備え、補助容量線駆動回路は、補助容量線毎に接続される第1及び第2の駆動用トランジスタでなり、第1の駆動用トランジスタの第1主電極が補助容量の他端と接続され、第1の駆動用トランジスタの第2主電極が第1の共通電極となる対向電極配線(COM1)と接続され、第1の駆動用トランジスタの制御電極がi行目の走査線(Gi)と接続され、第2の駆動用トランジスタの第1主電極が第1の駆動用トランジスタの第1主電極と接続され、第2の駆動用トランジスタの第2主電極が第2の共通電極配線(COM2)と接続され、第2の駆動用トランジスタの制御電極がi+2行目の走査線(Gi+2)と接続され、補助容量線駆動回路は、補助容量線に対し対向電極用駆動信号の第1周期には第1の電圧を印加し、対向電極用駆動信号の第1周期の後のp+1/2周期(ここで、pは0又は自然数)には第2の電圧を印加し、このp+1/2周期の後の保持期間では開状態とする信号を各行の走査線用駆動信号毎に合わせて出力する。 A third configuration of the liquid crystal display device according to the present invention includes a scanning line composed of a plurality of rows (where a row is an arbitrary natural number satisfying 1 ≦ i ≦ m) and a plurality of columns (where a column is 1 ≦ j). ≦ n arbitrary natural number), a switching element provided at the intersection of the scanning line and the signal line, a pixel electrode connected to the output terminal of the switching element, a counter electrode, a pixel electrode, A pixel matrix of m rows × n columns in which a liquid crystal cell is disposed between the counter electrode, an auxiliary capacitor having one end connected to the output end of the switching element, a switching element connected to each row, and each row An auxiliary capacitance line composed of a plurality of rows having the other end of the auxiliary capacitance in common, and a parasitic capacitance shielding wiring arranged so as to pass through the intersection of the signal line of each column and the auxiliary capacitance line of each row, And a switching element is turned on for each scanning line. A scanning line driving circuit that outputs a scanning line driving signal having an ON period and a holding period that is OFF, a signal line driving circuit that outputs a signal line driving signal to the signal line of each column, and a counter electrode A counter electrode drive circuit that outputs a drive signal for the counter electrode; and an auxiliary capacitance line drive circuit that outputs a drive signal for the auxiliary capacitance line to the auxiliary capacitance line of each row. The first and second driving transistors are connected to each other, the first main electrode of the first driving transistor is connected to the other end of the auxiliary capacitor, and the second main electrode of the first driving transistor is The counter electrode wiring (COM1) serving as the first common electrode is connected, the control electrode of the first driving transistor is connected to the i-th scanning line (G i ), and the first driving transistor first The main electrode is the first driving transistor Is connected to the first main electrode, the second main electrode of the second driving transistor is connected to the second common electrode wiring (COM2), and the control electrode of the second driving transistor is the scanning line of the (i + 2) th row. (G i + 2) is connected to the storage capacitor line drive circuit in the first cycle of the drive signal for a counter electrode with respect to the auxiliary capacitance line by applying a first voltage, the first period of the counter electrode driving signal The second voltage is applied in the subsequent p + 1/2 period (where p is 0 or a natural number), and a signal that is opened in the holding period after the p + 1/2 period is driven for the scanning line of each row. Output according to each signal.

上記構成において、好ましくは、補助容量は第1及び第2の補助容量からなり、第1及び第2の補助容量の一端が画素電極に接続され、第1の補助容量の他端が補助容量線駆動回路に接続されると共に、第2の補助容量の他端が対向電極に接続される。画素補助容量とは別に設けた補助容量を駆動することで、画素の昇圧ができる。   In the above configuration, preferably, the auxiliary capacitor includes first and second auxiliary capacitors, one end of the first and second auxiliary capacitors is connected to the pixel electrode, and the other end of the first auxiliary capacitor is the auxiliary capacitor line. In addition to being connected to the drive circuit, the other end of the second auxiliary capacitor is connected to the counter electrode. By driving an auxiliary capacitor provided separately from the pixel auxiliary capacitor, the pixel can be boosted.

上記構成において、好ましくは、表示部は第1及び第2の基板を備え、走査線及び信号線が第1の基板上に設けられ、対向電極は第2の基板上に設けられている。補助容量は、好ましくは、第1の基板上に設けた配線と、配線上に設けた絶縁膜と、絶縁膜上に設けた透明電極とからなる。補助容量線駆動回路は表示部に隣接して設けられ、補助容量線駆動回路はアモルファスシリコン又はポリシリコンを用いた薄膜トランジスタからなる。これにより、薄膜トランジスタからなる補助容量駆動回路を基板上に容易に形成することができる。   In the above structure, preferably, the display portion includes first and second substrates, the scanning lines and the signal lines are provided on the first substrate, and the counter electrode is provided on the second substrate. The auxiliary capacitor is preferably composed of a wiring provided on the first substrate, an insulating film provided on the wiring, and a transparent electrode provided on the insulating film. The auxiliary capacitance line driving circuit is provided adjacent to the display portion, and the auxiliary capacitance line driving circuit is formed of a thin film transistor using amorphous silicon or polysilicon. Thereby, an auxiliary capacity driving circuit made of a thin film transistor can be easily formed on the substrate.

上記構成において、寄生容量遮蔽配線には、好ましくは直流電圧が印加される。寄生容量遮蔽配線には、対向電極用駆動信号が印加されてもよい。寄生容量遮蔽配線は、好ましくは、スイッチング素子と補助容量との間に配設され、補助容量線と平行に配設される。第1の基板上に第1のゲート絶縁膜と第2のゲート絶縁膜とが配設され、寄生容量遮蔽配線が、第1のゲート絶縁膜上に配設されていてもよい。寄生容量遮蔽配線の直線部が第1の基板上に配設され、寄生容量遮蔽配線の交差部が第1のゲート絶縁膜上に配設され、交差部と直線部とが第1のゲート絶縁膜に配設されたコンタクトホールを介して接続されてもよい。寄生容量遮蔽配線の交差部は、好ましくは、透明電極材料からなる。   In the above configuration, a DC voltage is preferably applied to the parasitic capacitance shielding wiring. A counter electrode drive signal may be applied to the parasitic capacitance shielding wiring. The parasitic capacitance shielding wiring is preferably arranged between the switching element and the auxiliary capacitance, and is arranged in parallel with the auxiliary capacitance line. The first gate insulating film and the second gate insulating film may be disposed on the first substrate, and the parasitic capacitance shielding wiring may be disposed on the first gate insulating film. The straight portion of the parasitic capacitance shielding wiring is disposed on the first substrate, the intersection portion of the parasitic capacitance shielding wiring is disposed on the first gate insulating film, and the intersection portion and the straight portion are insulated from the first gate insulation. They may be connected via contact holes arranged in the film. The intersection of the parasitic capacitance shielding wiring is preferably made of a transparent electrode material.

上記他の目的を達成するため、本発明の液晶表示装置の駆動方法は、複数の行(ここで、行は1≦i≦mの任意の自然数)からなる走査線及び複数の列(ここで、列は1≦j≦nの任意の自然数)からなる信号線を設け、走査線と信号線との交差部にスイッチング素子を設け、該スイッチング素子の出力端に接続された画素電極と対向電極との間に液晶セルからなるm行×n列の画素マトリクスを配設し、スイッチング素子の出力端に補助容量の一端を接続して成る液晶表示装置の駆動方法であって、スイッチング素子の走査線用駆動信号としてスイッチング素子をオンとするオン期間とオフとする保持期間とを有する矩形波信号を印加し、信号線及び対向電極に対して矩形波信号を印加し、補助容量の他端に、対向電極用駆動信号の第1周期には第1の電圧を印加し、対向電極用駆動信号の第1周期の後のp+1/2周期(ここで、pは0又は自然数)には第2の電圧を印加し、p+1/2周期の後の保持期間中をフローティング状態とすることにより、画素電極と上記対向電極との電位差の絶対値を増加させる。   In order to achieve the other object, a driving method of a liquid crystal display device according to the present invention includes a scanning line and a plurality of columns (here, a row is an arbitrary natural number of 1 ≦ i ≦ m). , The column is provided with a signal line of 1 ≦ j ≦ n), a switching element is provided at the intersection of the scanning line and the signal line, and a pixel electrode and a counter electrode connected to the output end of the switching element A liquid crystal display device driving method in which an m-row × n-column pixel matrix made up of liquid crystal cells is disposed between and one end of an auxiliary capacitor connected to the output end of the switching element. A rectangular wave signal having an on period in which the switching element is turned on and a holding period in which the switching element is turned off is applied as a line driving signal, a rectangular wave signal is applied to the signal line and the counter electrode, and the other end of the auxiliary capacitor is applied. , The first rotation of the drive signal for the counter electrode The first voltage is applied to the counter electrode, and the second voltage is applied to the p + 1/2 period (where p is 0 or a natural number) after the first period of the counter electrode drive signal, and the p + 1/2 period By setting the floating state during the subsequent holding period, the absolute value of the potential difference between the pixel electrode and the counter electrode is increased.

上記構成において、好ましくは、第1の電圧を対向電極と同じ電圧とし、第2の電圧を対向電極とは異なる電圧とする。または、第1の電圧を対向電極と同じ電圧とし、第2の電圧を対向電極の反転電圧と同じ電圧としてもよい。
第2の電圧は、好ましくは、スイッチング素子が接続される当該i行目の走査線(Gi)の2行先、つまり、i+2行目の走査線(Gi+2)におけるオン期間に同期して印加する。
補助容量に印加される電圧を、好ましくは、対向電極配線に印加される信号の振幅を小さくした電圧とする。または、補助容量に印加される電圧を、対向電極配線に印加される信号の振幅中心に相当する直流電圧としてもよい。
In the above configuration, the first voltage is preferably the same voltage as the counter electrode, and the second voltage is different from the counter electrode. Alternatively, the first voltage may be the same voltage as the counter electrode, and the second voltage may be the same voltage as the inverted voltage of the counter electrode.
The second voltage is preferably synchronized with the ON period of the second destination of the i-th scanning line (G i ) to which the switching element is connected, that is, the i + 2th scanning line (G i + 2 ). Apply.
The voltage applied to the auxiliary capacitor is preferably a voltage in which the amplitude of the signal applied to the counter electrode wiring is reduced. Alternatively, the voltage applied to the auxiliary capacitor may be a DC voltage corresponding to the amplitude center of the signal applied to the counter electrode wiring.

上記構成によれば、画素に設けた補助容量を、走査線、信号線、対向電極に印加される信号に対して所定のタイミングを有する波形で駆動するので、画素電圧(Vpix)の昇圧状態を保持期間中維持することが可能になり、画素のコントラストを大きくすることができる。このため、液晶表示装置で用いるドライバLSIの電圧制限内の電圧を使用しながら画素の電位を昇圧することができる。   According to the above configuration, since the auxiliary capacitor provided in the pixel is driven with a waveform having a predetermined timing with respect to the signal applied to the scanning line, the signal line, and the counter electrode, the boosted state of the pixel voltage (Vpix) is set. This can be maintained during the holding period, and the contrast of the pixel can be increased. Therefore, the pixel potential can be boosted while using a voltage within the voltage limit of the driver LSI used in the liquid crystal display device.

本発明の液晶表示装置及びその駆動方法によれば、補助容量駆動回路により画素の補助容量を対向電極とは独立に駆動させることができ、簡単な構成で画素の電位を昇圧させることができ、ドライバ用LSIの出力電圧を上げずに画素のコントラストの向上を図ることができる。補助容量駆動回路は、液晶表示装置内の走査信号や対向電極配線の信号を用いることができるため低コストで画素のコントラストを向上させることができる。   According to the liquid crystal display device and the driving method thereof of the present invention, the auxiliary capacitance of the pixel can be driven independently of the counter electrode by the auxiliary capacitance driving circuit, and the potential of the pixel can be boosted with a simple configuration. The contrast of the pixel can be improved without increasing the output voltage of the driver LSI. Since the storage capacitor driving circuit can use the scanning signal in the liquid crystal display device or the signal of the counter electrode wiring, the contrast of the pixel can be improved at low cost.

本発明の液晶表示装置の構成を示すブロック図である。It is a block diagram which shows the structure of the liquid crystal display device of this invention. 本発明の第1実施形態としてのカラー液晶表示装置における第1の基板の一部の透過平面図を示す図である。It is a figure which shows the permeation | transmission top view of a part of 1st board | substrate in the color liquid crystal display device as 1st Embodiment of this invention. (A)は図2のX−X線に沿う断面図であり、(B)は図2のY−Y線に沿う部分における第2の基板を含む断面図を示している。(A) is sectional drawing which follows the XX line of FIG. 2, (B) has shown sectional drawing containing the 2nd board | substrate in the part which follows the YY line of FIG. 1行3列の画素構造の等価回路を示すブロック図である。It is a block diagram which shows the equivalent circuit of the pixel structure of 1 row 3 columns. 本発明に係る液晶表示装置1の駆動方法の一例を示す波形で、それぞれ、(A)が対向電極用駆動信号を、(B)が補助容量線用駆動信号を、(C)が信号線用駆動信号を、(D)が走査線用駆動信号を、(E)が画素電極の電圧と共に画素に印加される電圧(画素電極と対向電極との電圧差)を示している。FIG. 6 is a waveform showing an example of a driving method of the liquid crystal display device 1 according to the present invention, where (A) is a driving signal for a counter electrode, (B) is a driving signal for an auxiliary capacitance line, and (C) is a signal line. The drive signal, (D) shows the scanning line drive signal, and (E) shows the voltage applied to the pixel together with the voltage of the pixel electrode (voltage difference between the pixel electrode and the counter electrode). 画素補助容量と補助容量とを別々に設ける場合のブロック図を示す。A block diagram in the case where a pixel auxiliary capacitor and an auxiliary capacitor are provided separately is shown. (A)は画素構造の平面図、(B)は断面図を示している。(A) is a plan view of the pixel structure, and (B) is a cross-sectional view. 本発明の液晶表示装置の第2の実施形態を示すブロック図である。It is a block diagram which shows 2nd Embodiment of the liquid crystal display device of this invention. 1画素の等価回路を模式的に示す図である。It is a figure which shows typically the equivalent circuit of 1 pixel. 本発明の液晶表示装置の駆動方法を示す波形であり、それぞれ、(A)が対向電極用駆動信号を、(B)が第2の共通電極用駆動信号(Vcom2)を、(C)が信号線用駆動信号を、(D)が走査線G1の駆動信号を、(E)が走査線G2の駆動信号を、(F)が走査線G3の駆動信号を、(G)が補助容量線に印加される補助容量線駆動信号を、(H)が当該画素の画素電極における電圧と、画素電極と対向電極との間に生じる液晶セルの電圧差と、を示している。FIG. 5 is a waveform showing a driving method of the liquid crystal display device of the present invention, where (A) is a counter electrode driving signal, (B) is a second common electrode driving signal (Vcom2), and (C) is a signal. (D) is the driving signal for the scanning line G 1 , (E) is the driving signal for the scanning line G 2 , (F) is the driving signal for the scanning line G 3 , and (G) is the auxiliary signal. As for the auxiliary capacitance line drive signal applied to the capacitance line, (H) shows the voltage at the pixel electrode of the pixel and the voltage difference of the liquid crystal cell generated between the pixel electrode and the counter electrode. 画素補助容量と補助容量とを別々に設ける場合のブロック図を示す。A block diagram in the case where a pixel auxiliary capacitor and an auxiliary capacitor are provided separately is shown. 図11の具体的な画素構造を示す図であり、(A)は画素構造の平面図、(B)は断面図である。FIG. 12 is a diagram illustrating a specific pixel structure of FIG. 11, where (A) is a plan view of the pixel structure and (B) is a cross-sectional view. 図2に示した画素の信号線と補助容量線との交差部を示す断面模式図である。FIG. 3 is a schematic cross-sectional view showing an intersection between a signal line and an auxiliary capacitance line of the pixel shown in FIG. 2. 液晶表示装置において、寄生容量Cstを含む等価回路を示す図である。FIG. 3 is a diagram illustrating an equivalent circuit including a parasitic capacitance Cst in a liquid crystal display device. 画素の変形例の構成を示す部分透視平面図である。It is a partial perspective top view which shows the structure of the modification of a pixel. 図15のX−X線に沿った断面図を示している。FIG. 16 is a cross-sectional view taken along line XX in FIG. 15. 画素における寄生容量遮蔽配線の追加によって寄生容量遮蔽配線と信号線の交差部に生じる容量を示す断面模式図である。It is a cross-sectional schematic diagram which shows the capacity | capacitance which arises in the intersection of a parasitic capacitance shielding wiring and a signal line by addition of the parasitic capacitance shielding wiring in a pixel. 画素の構成を示す部分透視平面図である。It is a partial perspective top view which shows the structure of a pixel. 図18のX−X線に沿った断面図を示している。FIG. 19 is a cross-sectional view taken along line XX in FIG. 18. 画素における寄生容量遮蔽配線と信号線との交差部に生じる容量を示す断面模式図である。It is a cross-sectional schematic diagram which shows the capacity | capacitance which arises in the intersection part of the parasitic capacitance shielding wiring and signal line in a pixel. 従来の液晶表示装置の1画素分の構造を模式的に示す図である。It is a figure which shows typically the structure for 1 pixel of the conventional liquid crystal display device. 一行分の画素構造を模式的に示す図である。It is a figure which shows typically the pixel structure for one line. 画素に印加される波形を示す図である。It is a figure which shows the waveform applied to a pixel. 特許文献1で開示される液晶表示装置のブロック図である。1 is a block diagram of a liquid crystal display device disclosed in Patent Document 1. FIG. 特許文献1の液晶表示装置の動作を示すタイミング図であり、(A)は各走査線から出力されるゲート信号を示し、(B)は補助容量線駆動回路から出力される補助容量線駆動電圧の変化を示す。4 is a timing chart showing the operation of the liquid crystal display device of Patent Document 1, wherein (A) shows a gate signal output from each scanning line, and (B) shows an auxiliary capacitance line drive voltage output from an auxiliary capacitance line drive circuit. Shows changes. 特許文献1の液晶表示装置の各画に印加される電圧の波形図である。6 is a waveform diagram of a voltage applied to each image of the liquid crystal display device of Patent Document 1. FIG.

以下、図面を参照してこの発明の実施の形態を詳細に説明する。各図において同一又は対応する部材には同一符号を用いる。
図1は本発明の液晶表示装置1の構成を示すブロック図であり、図2〜4は本発明の液晶表示装置1における表示部10の一例を示している。
図1に示すように、本発明の液晶表示装置1は、点線で囲んだ表示部10と、表示部10の周辺に、走査線駆動回路20と信号線駆動回路22と対向電極駆動回路24と補助容量線駆動回路26と、が配置されて構成されている。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In each figure, the same or corresponding members are denoted by the same reference numerals.
FIG. 1 is a block diagram showing a configuration of a liquid crystal display device 1 of the present invention, and FIGS. 2 to 4 show an example of a display unit 10 in the liquid crystal display device 1 of the present invention.
As shown in FIG. 1, the liquid crystal display device 1 of the present invention includes a display unit 10 surrounded by a dotted line, a scanning line driving circuit 20, a signal line driving circuit 22, a counter electrode driving circuit 24, and the periphery of the display unit 10. A storage capacitor line driving circuit 26 is arranged.

液晶表示装置1は、図示しない第1の透明基板上に複数の行からなる走査線及び複数の列からなる信号線が配設され、走査線と信号線との交差部にスイッチング素子12が配設され、スイッチング素子12の出力端に接続された画素電極13と対向電極14との間には液晶セルからなる画素15が配設され、スイッチング素子12の出力端に補助容量16の一端が接続されている。ここで、行は1≦i≦mの任意の自然数からなり、列は1≦j≦nの任意の自然数からなる。なお、i行j列のスイッチング素子12は、スイッチング素子12ijと表記する。 In the liquid crystal display device 1, scanning lines composed of a plurality of rows and signal lines composed of a plurality of columns are disposed on a first transparent substrate (not shown), and a switching element 12 is disposed at the intersection of the scanning lines and the signal lines. A pixel 15 made of a liquid crystal cell is disposed between the pixel electrode 13 connected to the output end of the switching element 12 and the counter electrode 14, and one end of the auxiliary capacitor 16 is connected to the output end of the switching element 12. Has been. Here, the row is composed of an arbitrary natural number of 1 ≦ i ≦ m, and the column is composed of an arbitrary natural number of 1 ≦ j ≦ n. In addition, the switching element 12 of i row j column is described with the switching element 12ij .

図示の場合、表示部10は、m行×n列のマトリクス状に配列された複数の画素15を有している。この場合、各行の画素15に配置されるスイッチング素子12の各ゲート電極(制御電極とも呼ぶ)は互いに接続されて、ゲート電極配線を形成している。従って、1,2,3〜m行の各ゲート電極配線は、それぞれ走査線駆動回路20の走査線G1,G2,G3〜Gmに接続し、走査される。 In the case of illustration, the display unit 10 includes a plurality of pixels 15 arranged in a matrix of m rows × n columns. In this case, the gate electrodes (also referred to as control electrodes) of the switching elements 12 arranged in the pixels 15 in each row are connected to each other to form a gate electrode wiring. Accordingly, the gate electrode wirings in the 1 , 2 , 3 to m rows are connected to the scanning lines G 1 , G 2 , G 3 to G m of the scanning line driving circuit 20 and scanned.

各列の画素15に配置されるスイッチング素子12において、ソース電極(第1主電極とも呼ぶ)は互いに接続されて、ソース電極配線を形成している。従って、1,2,3〜n列のソース電極配線は、それぞれ信号線駆動回路22の信号線S1,S2,S3〜Snに接続されており、表示用信号が印加される。 In the switching elements 12 arranged in the pixels 15 of each column, the source electrodes (also referred to as first main electrodes) are connected to each other to form a source electrode wiring. Accordingly, the source electrode wirings in the 1 , 2 , 3 to n columns are connected to the signal lines S 1 , S 2 , S 3 to Sn of the signal line driving circuit 22, respectively, and a display signal is applied.

対向電極14と各スイッチング素子12のドレイン電極(第2主電極とも呼ぶ)に接続された画素電極13との間に液晶セル15が配置される。スイッチング素子12は、例えばトランジスタである。トランジスタ12は、図示しない第1の透明基板上にアモルファスシリコンや低温ポリシリコンを用いて作製された薄膜トランジスタを用いることができる。上記したように、トランジスタ12のゲートは走査線に接続され、ソースは信号線Sに接続されている。各液晶セル15を挿んで対向電極14と対向電極14の配線が図示しない第2の透明基板に設けられている。   A liquid crystal cell 15 is disposed between the counter electrode 14 and the pixel electrode 13 connected to the drain electrode (also referred to as a second main electrode) of each switching element 12. The switching element 12 is, for example, a transistor. As the transistor 12, a thin film transistor manufactured using amorphous silicon or low-temperature polysilicon on a first transparent substrate (not shown) can be used. As described above, the gate of the transistor 12 is connected to the scanning line, and the source is connected to the signal line S. A wiring between the counter electrode 14 and the counter electrode 14 is provided on a second transparent substrate (not shown) with each liquid crystal cell 15 inserted.

走査線駆動回路20は、各行の走査線に対しスイッチング素子12がオンとなるオン期間及びオフとなる保持期間を有する走査線用駆動信号を出力する。走査線駆動回路20は、各走査線G1,G2,G3〜Gmを順次に走査することで1水平期間毎に1行分の画素列を選択する。 The scanning line driving circuit 20 outputs a scanning line driving signal having an on period in which the switching element 12 is turned on and a holding period in which the switching element 12 is turned off with respect to each scanning line. The scanning line driving circuit 20 selects one row of pixel columns every horizontal period by sequentially scanning the scanning lines G 1 , G 2 , G 3 to G m .

信号線駆動回路22は、各列の信号線に対してスイッチング素子12のオン期間とほぼ同期する所定のタイミングの信号線用駆動信号を出力する。つまり、各信号線S1,S2,S3〜Snを通して表示信号を出力する。1水平期間内で走査線駆動回路20により選択された1行分の液晶セルに対して、信号線駆動回路22はトランジスタ12を介して画素電圧を出力する。 The signal line drive circuit 22 outputs a signal line drive signal at a predetermined timing that is substantially synchronized with the ON period of the switching element 12 for the signal lines in each column. That, and outputs a display signal through the signal lines S 1, S 2, S 3 ~S n. The signal line driving circuit 22 outputs a pixel voltage via the transistor 12 to the liquid crystal cells for one row selected by the scanning line driving circuit 20 within one horizontal period.

対向電極駆動回路24は対向電極用駆動信号を出力し、図示しない第2の透明基板に形成された対向電極14を介して全ての液晶セル15に共通の対向電極電圧(Vcom)を印加する。   The common electrode drive circuit 24 outputs a common electrode drive signal and applies a common common electrode voltage (Vcom) to all the liquid crystal cells 15 via the common electrode 14 formed on the second transparent substrate (not shown).

トランジスタ12のドレインが接続される画素電極13に補助容量16の一端が接続され、この補助容量16の他端は、補助容量線駆動回路26に接続されている。図1に示すように、つまり、各行の画素15に配設される補助容量16の他端は共通に配線され、補助容量線駆動回路26に接続される補助容量線を形成している。従って、1,2,3〜m行の補助容量線は、それぞれ補助容量線駆動回路26の第1出力端子〜第m出力端子に接続される。第1出力端子〜第m出力端子からは、それぞれVcs1〜Vcsmが出力される。
なお、上記の場合には液晶表示装置1を白黒表示として説明しているカラー表示に対応した画素でもよい。
One end of the auxiliary capacitor 16 is connected to the pixel electrode 13 to which the drain of the transistor 12 is connected, and the other end of the auxiliary capacitor 16 is connected to the auxiliary capacitor line driving circuit 26. As shown in FIG. 1, that is, the other ends of the auxiliary capacitors 16 arranged in the pixels 15 of each row are wired in common to form an auxiliary capacitor line connected to the auxiliary capacitor line driving circuit 26. Accordingly, the auxiliary capacitance lines of 1, 2, 3 to m rows are connected to the first to m-th output terminals of the auxiliary capacitance line driving circuit 26, respectively. Vcs1 to Vcsm are output from the first output terminal to the m-th output terminal, respectively.
In the above case, the liquid crystal display device 1 may be a pixel corresponding to a color display described as a monochrome display.

図2は、本発明の第1の実施形態としてのカラー液晶表示装置1における第1の基板41の一部を示す透過平面図であり、図3(A)は図2のX−X線に沿う断面図、図3(B)は図2のY−Y線に沿う部分における第2の基板42を含む断面図を示している。   2 is a transmission plan view showing a part of the first substrate 41 in the color liquid crystal display device 1 as the first embodiment of the present invention, and FIG. 3 (A) is taken along line XX of FIG. FIG. 3B is a cross-sectional view including the second substrate 42 taken along the line YY in FIG.

図2に示すように、第1の基板41上には複数の走査線44、複数の信号線45がそれぞれ行方向、列方向に延びて設けられている。両線44,45の各交差部近傍には、両線44,45に接続された薄膜トランジスタ46とこの薄膜トランジスタ46によって駆動される画素電極47とが配置されている。また、画素電極47を挾んで走査線44とは反対側に補助容量線48が画素電極47と重ね合わされて行方向に沿って設けられている。   As shown in FIG. 2, a plurality of scanning lines 44 and a plurality of signal lines 45 are provided on the first substrate 41 so as to extend in the row direction and the column direction, respectively. Near each intersection of both lines 44 and 45, a thin film transistor 46 connected to both lines 44 and 45 and a pixel electrode 47 driven by the thin film transistor 46 are disposed. Further, an auxiliary capacitance line 48 is provided on the opposite side of the scanning line 44 across the pixel electrode 47 so as to overlap the pixel electrode 47 along the row direction.

図3(B)に示すように、このカラー液晶表示装置1では、第1の基板41とこの第1の基板41の上方に位置する対向基板となる第2の基板42とがほぼ方形枠状のシール材(図示せず)を介して貼り合わされ、シール材と両基板41,42との間に画成された空間に液晶43が封入されている。   As shown in FIG. 3B, in this color liquid crystal display device 1, a first substrate 41 and a second substrate 42 which is a counter substrate positioned above the first substrate 41 are formed in a substantially rectangular frame shape. The liquid crystal 43 is sealed in a space defined between the sealing material and the two substrates 41 and 42.

次に、薄膜トランジスタ46等の具体的な構造について図3(A)を参照して説明する。第1の基板41の上面、すなわち第2の基板42との対向面の一方の所定の箇所にはゲート電極51を含む走査線44が設けられ、他方の所定箇所には補助容量線48が設けられ、その上面全体にはゲート絶縁膜52が設けられている。   Next, a specific structure of the thin film transistor 46 and the like will be described with reference to FIG. A scanning line 44 including the gate electrode 51 is provided on one predetermined portion of the upper surface of the first substrate 41, that is, the surface facing the second substrate 42, and an auxiliary capacitance line 48 is provided on the other predetermined portion. A gate insulating film 52 is provided on the entire upper surface.

ゲート絶縁膜52の上面の所定箇所には真性アモルファスシリコンからなる半導体薄膜53が設けられている。半導体薄膜53の上面において、半導体薄膜53とゲート電極51との交差部よりも所定量内側には、チャネル保護膜54が設けられている。チャネル保護膜54の上面両側およびその両側における半導体薄膜53の上面にはn型アモルファスシリコンからなるコンタクト層55,56が設けられている。   A semiconductor thin film 53 made of intrinsic amorphous silicon is provided at a predetermined position on the upper surface of the gate insulating film 52. On the upper surface of the semiconductor thin film 53, a channel protective film 54 is provided on the inner side by a predetermined amount than the intersection between the semiconductor thin film 53 and the gate electrode 51. Contact layers 55 and 56 made of n-type amorphous silicon are provided on both sides of the upper surface of the channel protective film 54 and on the upper surface of the semiconductor thin film 53 on both sides thereof.

一方のコンタクト層55の上面にはドレイン電極57が設けられている。他方のコンタクト層56の上面およびゲート絶縁膜52の上面の所定の箇所にはソース電極58を含む信号線45が設けられている。   A drain electrode 57 is provided on the upper surface of one contact layer 55. A signal line 45 including a source electrode 58 is provided at a predetermined position on the upper surface of the other contact layer 56 and the upper surface of the gate insulating film 52.

ゲート電極51、ゲート絶縁膜52、半導体薄膜53、チャネル保護膜54、コンタクト層55、56、ドレイン電極57およびソース電極58により、薄膜トランジスタ46が構成されている。   The gate electrode 51, the gate insulating film 52, the semiconductor thin film 53, the channel protective film 54, the contact layers 55 and 56, the drain electrode 57 and the source electrode 58 constitute a thin film transistor 46.

薄膜トランジスタ46等を含むゲート絶縁膜52の上面全体には絶縁材料からなるオーバーコート膜59が設けられている。このオーバーコート膜59は平坦化膜であってもよい。オーバーコート膜59のドレイン電極57の所定箇所に対応する部分にはコンタクトホール60が設けられている。オーバーコート膜59の上面の所定箇所には、画素電極47が設けられている。画素電極47はITOからなる透明電極で形成されている。画素電極47はコンタクトホール60を介してドレイン電極57に接続されている。   An overcoat film 59 made of an insulating material is provided on the entire upper surface of the gate insulating film 52 including the thin film transistor 46 and the like. The overcoat film 59 may be a planarizing film. A contact hole 60 is provided in a portion corresponding to a predetermined portion of the drain electrode 57 of the overcoat film 59. A pixel electrode 47 is provided at a predetermined position on the upper surface of the overcoat film 59. The pixel electrode 47 is formed of a transparent electrode made of ITO. The pixel electrode 47 is connected to the drain electrode 57 through the contact hole 60.

次に、第2の基板42について図3(B)を参照して説明する。第2の基板42の下面(第1の基板41との対向面)の各所定箇所にはブラックマトリクス61およびR、G、Bのカラーフィルタ要素62R、62G、62Bが設けられている。このうちカラーフィルタ要素62R、62G、62Bは、対応する画素電極47に対向して設けられている。   Next, the second substrate 42 will be described with reference to FIG. A black matrix 61 and R, G, and B color filter elements 62R, 62G, and 62B are provided at predetermined locations on the lower surface of the second substrate 42 (the surface facing the first substrate 41). Among these, the color filter elements 62R, 62G, and 62B are provided to face the corresponding pixel electrodes 47.

ブラックマトリクス61及びカラーフィルタ要素62R、62G、62Bの下面には、ITOからなる透明電極で対向電極63が形成されている。画素電極47とこれに対向配置した対向電極63との間に封入される液晶43によって画素容量部が形成されている。この場合、画素電極47の面積は同じであるので、画素容量部の画素容量は同じである。   On the lower surfaces of the black matrix 61 and the color filter elements 62R, 62G, and 62B, a counter electrode 63 is formed of a transparent electrode made of ITO. A pixel capacitor portion is formed by the liquid crystal 43 sealed between the pixel electrode 47 and the counter electrode 63 disposed opposite thereto. In this case, since the area of the pixel electrode 47 is the same, the pixel capacitance of the pixel capacitance portion is the same.

ここで、図2に示すように、補助容量線48のうち画素電極47と重ね合わされた部分は各画素に設けられる補助容量電極48aとなっている。そして、この重ね合わされた部分によって図1に示す補助容量16が形成されている。つまり、補助容量16は、図2及び図3に示したカラー液晶表示装置1では、第1の基板41上に設けた配線の一部である補助容量電極48aと、この配線上に設けた絶縁膜52,59と、この絶縁膜52,59上に設けた透明電極からなる画素電極47と、により形成されている。   Here, as shown in FIG. 2, the portion of the auxiliary capacitance line 48 that overlaps the pixel electrode 47 is an auxiliary capacitance electrode 48a provided in each pixel. The auxiliary capacitor 16 shown in FIG. 1 is formed by the overlapped portion. That is, in the color liquid crystal display device 1 shown in FIGS. 2 and 3, the auxiliary capacitor 16 is connected to the auxiliary capacitor electrode 48a which is a part of the wiring provided on the first substrate 41 and the insulation provided on the wiring. The films 52 and 59 and the pixel electrode 47 made of a transparent electrode provided on the insulating films 52 and 59 are formed.

一方、各カラーフィルタ要素62R、62G、62Bに対応する各画素電極47は、オーバーコート膜59上に設けられているため、同一の平面上に配置されている。従って、R、G、Bの各画素におけるギャップの寸法はdである(図3(B)参照)。   On the other hand, since each pixel electrode 47 corresponding to each color filter element 62R, 62G, 62B is provided on the overcoat film 59, it is arranged on the same plane. Therefore, the dimension of the gap in each of the R, G, and B pixels is d (see FIG. 3B).

図1の画素15に接続されるスイッチング素子12である薄膜トランジスタは勿論のこと、走査線駆動回路20、信号線駆動回路22、補助容量線駆動回路26の少なくとも1回路又は全ての回路は、図2〜図3の液晶表示装置1上に形成することができる。例えば、薄膜トランジスタ12及び上記の各駆動回路は、低温ポリシリコンを用いて第1の透明基板41に形成され、TFTアレイ基板が構成される。ここで、第1の基板41と第2の基板42との間隙に液晶43が充填される。
なお、補助容量16は、図2及び図3に示したカラー液晶表示装置1では、第1の基板41上に設けた補助容量電極48aと絶縁膜52,59と画素電極47とにより形成されているが、カラー液晶表示装置1の画素構造に応じて他の構造を用いてもよい。
In addition to the thin film transistor which is the switching element 12 connected to the pixel 15 in FIG. 1, at least one circuit or all the circuits of the scanning line driving circuit 20, the signal line driving circuit 22, and the auxiliary capacitance line driving circuit 26 are shown in FIG. -It can form on the liquid crystal display device 1 of FIG. For example, the thin film transistor 12 and each of the above drive circuits are formed on the first transparent substrate 41 using low-temperature polysilicon to constitute a TFT array substrate. Here, the liquid crystal 43 is filled in the gap between the first substrate 41 and the second substrate 42.
In the color liquid crystal display device 1 shown in FIGS. 2 and 3, the auxiliary capacitor 16 is formed by the auxiliary capacitor electrode 48 a, the insulating films 52 and 59, and the pixel electrode 47 provided on the first substrate 41. However, other structures may be used according to the pixel structure of the color liquid crystal display device 1.

図4は、1行3列の画素構造の等価回路を示すブロック図であり、Clcは画素容量を、Ccsは補助容量16を示している。スイッチング用素子12の添え字は行及び列を示し、1行目の補助容量線をCS1で示している。   FIG. 4 is a block diagram showing an equivalent circuit of a pixel structure of 1 row and 3 columns, where Clc indicates a pixel capacitance and Ccs indicates an auxiliary capacitance 16. The subscripts of the switching element 12 indicate rows and columns, and the auxiliary capacitance line in the first row is indicated by CS1.

いま、信号線及び対向電極に対して矩形波信号が印加されることで、走査線が選択され、走査線(G1)に接続される画素15のスイッチング素子12がオン状態となって画素電極13に表示信号に基づく電圧が印加される。即ちオン状態において、図1に示す補助容量線駆動回路26は、補助容量16の他端、つまり、補助容量電極17に対して対向電極用駆動信号の第1周期には第1の電圧を印加する。続いて、対向電極用駆動信号の第1周期の後のp+1/2周期(ここで、pは0又は自然数)には第2の電圧を印加し、p+1/2周期の後の保持期間中を開状態とする信号を出力する。この対向電極用駆動信号は、各行の走査線用駆動信号に合わせて所定のタイミングで出力される。
これにより、画素電極13と対向電極14との電位差の絶対値を増加させることができる。
Now, when a rectangular wave signal is applied to the signal line and the counter electrode, the scanning line is selected, and the switching element 12 of the pixel 15 connected to the scanning line (G 1 ) is turned on so that the pixel electrode A voltage based on the display signal is applied to 13. That is, in the on state, the auxiliary capacitance line driving circuit 26 shown in FIG. 1 applies the first voltage to the other end of the auxiliary capacitance 16, that is, the auxiliary capacitance electrode 17 in the first cycle of the counter electrode drive signal. To do. Subsequently, the second voltage is applied during p + 1/2 period (where p is 0 or a natural number) after the first period of the counter electrode drive signal, and during the holding period after p + 1/2 period. Outputs a signal for opening. The counter electrode driving signal is output at a predetermined timing in accordance with the scanning line driving signal of each row.
Thereby, the absolute value of the potential difference between the pixel electrode 13 and the counter electrode 14 can be increased.

図5は本発明に係る液晶表示装置1の駆動方法の一例を示す波形で、それぞれ、(A)が対向電極用駆動信号を、(B)が補助容量線用駆動信号を、(C)が信号線用駆動信号を、(D)が走査線用駆動信号を、(E)が画素電極13の電圧と共に画素15に印加される電圧(画素電極13と対向電極14との電圧差)を示している。
図5(A)に示すように、対向電極用駆動信号は、走査線用駆動信号のパルス幅に対応して、ハイレベル(VcomH)及びローレベル(VcomL)の振幅を繰り返す矩形波であり、走査線用駆動信号がオンとなるt0〜t1及びt5〜t6ではそれぞれ、ハイレベル(VcomH)及びローレベル(VcomL)の振幅を有するような波形である。図5(C)に示した波形は、液晶に最大電圧を与える場合の信号線用駆動信号の一例である。図5(D)に示すように、走査線用駆動信号は矩形波であり、t0〜t1及びt5〜t6の期間が充電期間となる所謂ハイレベルの振幅と、t1〜t5及びt6〜t10の期間が保持期間となるローレベルの振幅とを有している。t1〜t5の時間周期においては、図に示す数周期ではなく、数百以上のパルスで占められていることに注意すべきである。同様に、対向電極用駆動信号Vcomのレベルは、t5〜t6の時間周期においては、t1〜t2の時間周期とは反転した信号になることに注意すべきである。これは、各フレームで繰り返される。
FIG. 5 is a waveform showing an example of a driving method of the liquid crystal display device 1 according to the present invention, in which (A) shows a driving signal for a counter electrode, (B) shows a driving signal for an auxiliary capacitance line, and (C) shows The signal line drive signal, (D) the scan line drive signal, and (E) the voltage applied to the pixel 15 together with the voltage of the pixel electrode 13 (voltage difference between the pixel electrode 13 and the counter electrode 14). ing.
As shown in FIG. 5A, the counter electrode drive signal is a rectangular wave that repeats high level (VcomH) and low level (VcomL) amplitudes corresponding to the pulse width of the scan line drive signal. The waveforms have high-level (VcomH) and low-level (VcomL) amplitudes at t0 to t1 and t5 to t6 when the scanning line driving signal is turned on, respectively. The waveform shown in FIG. 5C is an example of a signal line drive signal when the maximum voltage is applied to the liquid crystal. As shown in FIG. 5D, the scanning line driving signal is a rectangular wave, and the so-called high level amplitude in which the period from t0 to t1 and t5 to t6 is the charging period, and from t1 to t5 and t6 to t10. It has a low level amplitude in which the period becomes the holding period. It should be noted that the time period from t1 to t5 is occupied by several hundred pulses or more, not the several periods shown in the figure. Similarly, it should be noted that the level of the counter electrode drive signal Vcom is a signal inverted from the time period of t1 to t2 in the time period of t5 to t6. This is repeated for each frame.

ここで、対向電極用駆動信号、補助容量線用駆動信号及び信号線用駆動信号において、t0〜t2を第1の周期、t2〜t4を第2の周期と呼ぶ。また、走査線用駆動信号の1周期は、スイッチング素子12を導通状態とするオン期間(充電期間とも呼ぶ)とスイッチング素子12を非導通状態のオフとする保持期間とからなる。   Here, in the counter electrode drive signal, the storage capacitor line drive signal, and the signal line drive signal, t0 to t2 are referred to as a first period, and t2 to t4 are referred to as a second period. In addition, one cycle of the scanning line driving signal includes an on period (also referred to as a charging period) in which the switching element 12 is in a conductive state and a holding period in which the switching element 12 is in a non-conductive state.

補助容量線用駆動信号について説明する。
図5(B)に示すように、補助容量線用駆動信号Vcsは、走査線用駆動信号が充電期間(t0〜t1の期間)のとき第1の電圧、つまり、対向電極14に印加される電圧VcomHと同じ電圧Vcs1(Vcs1=VcomH)であり、t1〜t2のとき対向電極14に印加される電圧と同じVcomLであり、次のt2〜t3のとき対向電極14に印加される電圧VcomHとは異なる第2の電圧(Vcs2)である。t3〜t5のとき、補助容量16は補助容量線駆動回路26によりフローティング状態となる。つまり、各走査線が選択され、走査線(G1)に接続される画素15のスイッチング素子12がオン状態となり画素電極13に表示信号に基づく電圧が印加されたとき、補助容量線駆動回路26は、各補助容量線に対して対向電極用駆動信号の第1周期には第1の電圧を印加する。次に、対向電極用駆動信号のオン期間(t0からt2)の次の半周期(t2〜t3)には、補助容量線駆動回路26は各補助容量線に対してこの半周期に同期した別の第2の電圧を印加し、この半周期の後の保持期間(t3〜t6)では開状態とする信号を出力する。補助容量線駆動回路26は、各行の走査線用駆動信号毎に各行の補助容量線に対して上記の電圧信号を印加する。
The auxiliary capacitance line drive signal will be described.
As shown in FIG. 5B, the storage capacitor line drive signal Vcs is applied to the first voltage, that is, the counter electrode 14 when the scan line drive signal is in the charging period (period t0 to t1). The same voltage Vcs1 (Vcs1 = VcomH) as the voltage VcomH, the same VcomL as the voltage applied to the counter electrode 14 at t1 to t2, and the voltage VcomH applied to the counter electrode 14 at the next t2 to t3. Are different second voltages (Vcs2). From t3 to t5, the storage capacitor 16 is brought into a floating state by the storage capacitor line driving circuit 26. That is, when each scanning line is selected, the switching element 12 of the pixel 15 connected to the scanning line (G 1 ) is turned on, and the voltage based on the display signal is applied to the pixel electrode 13, the auxiliary capacitance line driving circuit 26. Applies a first voltage to each auxiliary capacitance line in the first period of the counter electrode drive signal. Next, in the next half cycle (t2 to t3) of the ON period (t0 to t2) of the counter electrode drive signal, the storage capacitor line drive circuit 26 is synchronized with this storage cycle for each storage capacitor line. In the holding period (t3 to t6) after this half cycle, a signal for opening is output. The auxiliary capacitance line driving circuit 26 applies the voltage signal to the auxiliary capacitance line in each row for each scanning line driving signal in each row.

これにより、画素15で生じた電圧差は次の書き込みまで保持される。このように、補助容量線48と対向電極14へそれぞれ印加されるVcomとVcsは、何れも走査信号のパルス間の間、50%デュティーの矩形波である。選択/充電動作は、走査線信号Vg(t0〜t1)がハイレベルのときに行われる。VcomとVcsのレベルが、t2〜t3の期間の充電の後、ローレベルに戻ると、Vcsは、ハイレベルからローレベルに変化し、液晶43には大きな電圧差が生じる。この後(t3以降)、補助容量線48の電圧Vcsは、画素15の液晶43に生じた大きな電圧差を維持するためにフローティング状態にされる。画素15を交流(AC)モードで駆動するために、これらの信号のハイレベルとローレベルの役割は、次のフレームで反転される。従って、次のフレーム(図5のt5〜t10参照)では、Vcsのレベルは、t5〜t10の期間においてVcomLから高い電圧となる。
なお、第2の電圧を印加する期間は半周期に限らず、p+1/2周期(ここで、pは0又は自然数)としてもよい。以下の説明においては、第2の電圧を印加する期間は半周期として説明する。
Thereby, the voltage difference generated in the pixel 15 is held until the next writing. As described above, Vcom and Vcs applied to the storage capacitor line 48 and the counter electrode 14 are both rectangular waves of 50% duty during the scanning signal pulses. The selection / charging operation is performed when the scanning line signal Vg (t0 to t1) is at a high level. When the levels of Vcom and Vcs return to the low level after charging in the period from t2 to t3, Vcs changes from the high level to the low level, and a large voltage difference is generated in the liquid crystal 43. Thereafter (after t3), the voltage Vcs of the auxiliary capacitance line 48 is brought into a floating state in order to maintain a large voltage difference generated in the liquid crystal 43 of the pixel 15. In order to drive the pixel 15 in the alternating current (AC) mode, the roles of the high level and low level of these signals are reversed in the next frame. Therefore, in the next frame (see t5 to t10 in FIG. 5), the level of Vcs is higher than VcomL during the period from t5 to t10.
Note that the period for applying the second voltage is not limited to a half cycle, and may be p + 1/2 cycles (where p is 0 or a natural number). In the following description, the period for applying the second voltage is described as a half cycle.

図5(B)に示すように、補助容量線用駆動信号は、t5〜t6のとき、つまり、走査線用駆動信号が充電期間のとき、対向電極14に印加される電圧と同じ電圧VcomLであり、t6〜t7のとき対向電極14に印加される電圧と同じ第1の電圧Vcs1(Vcs1=VcomH)であり、次のt7〜t8のとき対向電極14に印加される電圧(VcomL)とは異なる第2の電圧(Vcs2)である。t8〜t10のとき補助容量16の他端、つまり、補助容量電極17を含む補助容量線48は補助容量線駆動回路26によりフローティング状態とされる。   As shown in FIG. 5B, the storage capacitor line drive signal is at the same voltage VcomL as the voltage applied to the counter electrode 14 at t5 to t6, that is, when the scan line drive signal is in the charging period. Yes, it is the same first voltage Vcs1 (Vcs1 = VcomH) as the voltage applied to the counter electrode 14 at t6 to t7, and the voltage (VcomL) applied to the counter electrode 14 at the next t7 to t8 A different second voltage (Vcs2). From t8 to t10, the other end of the auxiliary capacitance 16, that is, the auxiliary capacitance line 48 including the auxiliary capacitance electrode 17 is brought into a floating state by the auxiliary capacitance line driving circuit 26.

本発明の駆動方法の動作原理をさらに詳しく説明する。
対向電極14と画素電極13との間の容量(Clc)と、画素電極13と捕助容量電極17との聞の容量(Ccs)は、液晶の誘電率変化を考慮しなければ一定である。さらに、画素電極13と補助容量電極17との間の容量(Ccs)も一定である。画素15の充電が終了したときの画素電極13の電位をVpixl、充電中の対向電極14の電位をVcomW、充電中の補助容量電極17の電位をVcslとすると、画素電極13(Pix)には、
Q=Clc×(Vpix1−VcomW)+Ccs×(Vpixl−Vcsl)
で示す電荷が充電されている。画素15の充電(例えば、図5のt1参照)が終了すれば画素15のトランジスタ12がオフになるため、画素15はフローティング状態となり、このQは次の充電まで一定のまま保持される。従来例では、この状態からVpixを含めた全体の電位が、対向電極14の電位に合わせて図15のように振動する。
The operation principle of the driving method of the present invention will be described in more detail.
The capacitance (Clc) between the counter electrode 14 and the pixel electrode 13 and the actual capacitance (Ccs) between the pixel electrode 13 and the capture capacitance electrode 17 are constant unless the change in dielectric constant of the liquid crystal is taken into consideration. Further, the capacitance (Ccs) between the pixel electrode 13 and the auxiliary capacitance electrode 17 is also constant. Assuming that the potential of the pixel electrode 13 when charging of the pixel 15 is Vpixl, the potential of the counter electrode 14 being charged is VcomW, and the potential of the auxiliary capacitance electrode 17 being charged is Vcsl, the pixel electrode 13 (Pix) has ,
Q = Clc * (Vpix1-VcomW) + Ccs * (Vpixl-Vcsl)
The charge indicated by is charged. When the charging of the pixel 15 (see, for example, t1 in FIG. 5) is completed, the transistor 12 of the pixel 15 is turned off, so that the pixel 15 is in a floating state, and this Q is held constant until the next charging. In the conventional example, the entire potential including Vpix from this state vibrates as shown in FIG. 15 according to the potential of the counter electrode 14.

ここで、補助容量電極17の電圧のみVcslからVcs2に変化させると、QとClc、Ccsが一定であるため、充電直後とは電位開係が変化する。変化後の画素電位をVpix2とすると、
Q=Clc×(Vpixl−VcomW)+Ccs×(Vpixl−Vcsl)
=Clc×(Vpix2−VcomW)+Ccs×(Vpix2−Vcs2)
の関係が成り立ち、このため画素電極の電位Vpixは
Vpix2−Vpixl=Ccs/(Clc+Ccs)×(Vcs2−Vcsl)だけ変化する。液晶に印加される電圧はVpix−Vcomなので、Vpix2−Vpixl>0、すなわちVcs2−Vcsl>0(図5のt7〜t8参照)であるようにVcs2を設定すれば画素15の電圧が昇圧されることになる。Vcs2<Vcsl(図5のt2〜t3参照)であれば降圧となる。これはLSI内部で昇圧に用いられているチャージポンプと類似の現象であるが、Vcomという電位が関与する点が異なる。
Here, when only the voltage of the auxiliary capacitance electrode 17 is changed from Vcsl to Vcs2, Q, Clc, and Ccs are constant, so that the potential opening changes immediately after charging. If the pixel potential after the change is Vpix2,
Q = Clc × (Vpixl−VcomW) + Ccs × (Vpixl−Vcsl)
= Clc * (Vpix2-VcomW) + Ccs * (Vpix2-Vcs2)
Therefore, the potential Vpix of the pixel electrode changes by Vpix2-Vpixl = Ccs / (Clc + Ccs) × (Vcs2-Vcsl). Since the voltage applied to the liquid crystal is Vpix−Vcom, if Vcs2 is set so that Vpix2−Vpixl> 0, ie, Vcs2−Vcsl> 0 (see t7 to t8 in FIG. 5), the voltage of the pixel 15 is boosted. It will be. If Vcs2 <Vcsl (see t2 to t3 in FIG. 5), the voltage drops. This is a phenomenon similar to a charge pump used for boosting in an LSI, except that a potential Vcom is involved.

補助容量電極17には、画素15の充電時にVcsl(Vcom相当)を与え、その1周期後(即ち、対向電極の電位が充電時と同電位になったとき)のt2〜t3(又はt7〜t8)のときにVcs2を与える。これ以外のタイミングでは、補助容量電極17の駆動電源は、補助容量電極17を開状態、つまり高インピーダンスにして補助容量線をフローティング状態とする。このような駆動を行うことで、Vcs2の印加による画素電圧(Vpix)の昇圧状態を保持期間中維持することが可能になる。すなわち、ドライバLSIの電圧制限内のVcs1、Vcs2を使用しながら画素15の電位を昇圧して、4.8Vを超えることが可能になる。
ここでポイントとなるのが、補助容量電極17の電圧をVcslからVcs2に変化させるとき、Vcomが画素15の充電時と同じ電位であることである。Vcsl、Vcs2が共にドライバLSIから供給可能な電圧(Vsとの差が4.8V以内)であることはこのタイミングで実現できる。対向電極駆動用信号の第1周期の後のp+1/2周期(pは0又は自然数)とは、この条件が満たされる周期を示している。
Vcsl (equivalent to Vcom) is applied to the auxiliary capacitance electrode 17 when the pixel 15 is charged, and t2 to t3 (or t7 to t7) after one cycle (that is, when the potential of the counter electrode becomes the same as that during charging). Vcs2 is given at t8). At other timings, the drive power supply for the auxiliary capacitance electrode 17 opens the auxiliary capacitance electrode 17, that is, sets the auxiliary capacitance line in a floating state by setting the impedance to high. By performing such driving, it is possible to maintain the boosted state of the pixel voltage (Vpix) by the application of Vcs2 during the holding period. That is, the potential of the pixel 15 can be boosted and exceeded 4.8 V using Vcs1 and Vcs2 within the voltage limit of the driver LSI.
Here, the point is that when the voltage of the auxiliary capacitance electrode 17 is changed from Vcsl to Vcs2, Vcom is the same potential as when the pixel 15 is charged. It can be realized at this timing that both Vcsl and Vcs2 are voltages that can be supplied from the driver LSI (the difference from Vs is within 4.8 V). The p + 1/2 period (p is 0 or a natural number) after the first period of the counter electrode driving signal indicates a period in which this condition is satisfied.

第1の実施形態では、補助容量電極17の電位を変化させて、これによって画素電位を押し上げるチャージポンプ類似の回路動作としたので、LSIの出力電圧以上の電圧で液晶を駆動することが可能になる。これにより補助容量線48を対向電極配線から独立させたので、このような昇圧動作に必要な信号を自由に印加できる。   In the first embodiment, since the circuit operation is similar to a charge pump that changes the potential of the auxiliary capacitance electrode 17 and thereby boosts the pixel potential, the liquid crystal can be driven with a voltage higher than the output voltage of the LSI. Become. As a result, the auxiliary capacitance line 48 is made independent of the counter electrode wiring, so that a signal necessary for such a boosting operation can be freely applied.

第1の実施形態では、一例として、補助容量電極17をドライバLSIからの配線で駆動するようにしたが、表示エリアに隣接してアモルファスのシリコン又はポリシリコンからなる薄膜トランジスタを用いた駆動回路を作り込み、これで駆動しても良い。この場合、薄膜トランジスタ12や液晶の表示部10周辺の配線数が減少するためLSIを大きくしなくても良いという効果を得られる。   In the first embodiment, as an example, the auxiliary capacitance electrode 17 is driven by wiring from the driver LSI. However, a drive circuit using a thin film transistor made of amorphous silicon or polysilicon is formed adjacent to the display area. It may be driven by this. In this case, since the number of wirings around the thin film transistor 12 and the liquid crystal display unit 10 is reduced, it is possible to obtain an effect that it is not necessary to enlarge the LSI.

第1の実施形態では、補助容量16の昇圧を補助容量電極17へ印加する電圧変化で行っている。従来の画素補助容量の構成は同一にしたままで、補助容量16として別電極を追加することでも同様の効果を得ることができる。図6、図7(A)、(B)は、本発明の別の実施形態を示している。
図6は、補助容量16と画素補助容量18とを別々に設けた場合のブロック図を示し、図7(A)、(B)は具体的な画素構造を示す図である。
図6に示すように、補助容量は第1及び第2の補助容量16,18からなっている。この構成の場合には、第1の補助容量16を単に補助容量と呼び、第2の補助容量を画素補助容量18と呼ぶ。補助容量16を形成する他端の補助容量電極17がCS端子に接続され、画素補助容量18の他端の電極がCOM電極(対向電極14にも接続される)に接続されているので、補助容量16と画素補助容量18との電極には独立に電圧が印加される。つまり、補助容量16及び画素補助容量18の一端が画素電極13に共通に接続され、補助容量16と画素補助容量18との他端はそれぞれ個別に配設されている。補助容量16の他端が補助容量線駆動回路26に接続されると共に、画素補助容量18の他端が対向電極14に接続されている。つまり、画素補助容量18は画素15と並列に接続される。
In the first embodiment, the auxiliary capacitor 16 is boosted by a voltage change applied to the auxiliary capacitor electrode 17. The same effect can be obtained by adding another electrode as the auxiliary capacitor 16 while keeping the same configuration of the conventional pixel auxiliary capacitor. 6, 7A and 7B show another embodiment of the present invention.
FIG. 6 shows a block diagram in the case where the auxiliary capacitor 16 and the pixel auxiliary capacitor 18 are separately provided, and FIGS. 7A and 7B are diagrams showing specific pixel structures.
As shown in FIG. 6, the auxiliary capacitor includes first and second auxiliary capacitors 16 and 18. In this configuration, the first auxiliary capacitor 16 is simply called an auxiliary capacitor, and the second auxiliary capacitor is called a pixel auxiliary capacitor 18. The auxiliary capacitor electrode 17 at the other end forming the auxiliary capacitor 16 is connected to the CS terminal, and the other electrode of the pixel auxiliary capacitor 18 is connected to the COM electrode (also connected to the counter electrode 14). A voltage is independently applied to the electrodes of the capacitor 16 and the pixel auxiliary capacitor 18. That is, one end of the auxiliary capacitor 16 and the pixel auxiliary capacitor 18 is connected to the pixel electrode 13 in common, and the other ends of the auxiliary capacitor 16 and the pixel auxiliary capacitor 18 are individually provided. The other end of the auxiliary capacitor 16 is connected to the auxiliary capacitor line driving circuit 26, and the other end of the pixel auxiliary capacitor 18 is connected to the counter electrode 14. That is, the pixel auxiliary capacitor 18 is connected in parallel with the pixel 15.

図7において、(A)は画素構造の平面図であり、(B)はその断面図を示している。この場合、各行の画素15に配設される補助容量16の他端には補助容量電極17が形成され、各補助容量電極17が補助容量線48によって相互に接続されている。この補助容量16の電極配線は、画素補助容量18の電極配線と平行に配設することができる。従って、パターンレイアウトの上で自由度が増える利点がある。例えば、補助容量16及び画素補助容量18を形成するための対向する電極のパターンをそれぞれ任意に設計する。これにより、画素に蓄積させる電荷の保持するための蓄積容量を十分にし、同時に、液晶セル15に印加される電圧(Vpp、ピーク間電圧)を昇圧するような補助容量16を形成することができる。   7A is a plan view of the pixel structure, and FIG. 7B is a cross-sectional view thereof. In this case, the auxiliary capacitance electrode 17 is formed at the other end of the auxiliary capacitance 16 disposed in the pixel 15 of each row, and the auxiliary capacitance electrodes 17 are connected to each other by the auxiliary capacitance line 48. The electrode wiring of the auxiliary capacitor 16 can be arranged in parallel with the electrode wiring of the pixel auxiliary capacitor 18. Therefore, there is an advantage that the degree of freedom increases on the pattern layout. For example, the patterns of the opposing electrodes for forming the auxiliary capacitor 16 and the pixel auxiliary capacitor 18 are arbitrarily designed. As a result, it is possible to form a storage capacitor 16 that has sufficient storage capacity for holding charges to be stored in the pixel and at the same time boosts the voltage (Vpp, peak-to-peak voltage) applied to the liquid crystal cell 15. .

図8は、本発明の液晶表示装置30における第2の実施形態を示すブロック図である。補助容量線駆動回路26は、各走査線(G1〜Gm)で駆動される補助容量16毎に接続される第1及び第2の補助容量駆動用トランジスタ31,32を含んで構成されている。
走査線駆動回路20の各走査線に接続されるn個の画素電極13は、補助容量16の一端が接続され、補助容量16の他端が共通電極として形成されている。この共通電極は、走査線駆動回路20の本数分だけ設けられている。この補助容量16の共通電極からなる配線を補助容量線(Cs1〜Csm)48と呼ぶ。つまり、補助容量線48のそれぞれは、1本ずつ分離された状態となり、その両端に設けた第1及び第2の補助容量駆動用トランジスタ31,32で駆動される。
FIG. 8 is a block diagram showing a second embodiment of the liquid crystal display device 30 of the present invention. The storage capacitor line driving circuit 26 includes first and second storage capacitor driving transistors 31 and 32 connected to each storage capacitor 16 driven by each scanning line (G 1 to G m ). Yes.
The n pixel electrodes 13 connected to each scanning line of the scanning line driving circuit 20 are connected to one end of the auxiliary capacitor 16 and the other end of the auxiliary capacitor 16 is formed as a common electrode. The common electrodes are provided by the number of scanning line driving circuits 20. The wiring composed of the common electrode of the auxiliary capacitance 16 is referred to as auxiliary capacitance lines (Cs1 to Csm) 48. That is, each of the storage capacitor lines 48 is separated from each other, and is driven by the first and second storage capacitor driving transistors 31 and 32 provided at both ends thereof.

第1の補助容量駆動用トランジスタ31は、図示するように走査線の本数であるm個が走査線駆動回路20に沿って一列に配置されるので、CTr11〜CTr1mと呼ぶ。同様に、第2の補助容量駆動用トランジスタ32は、走査線の本数であるm個がスイッチング素子12のn列に沿って配置されるので、CTr21〜CTr2mと呼ぶ。 The first auxiliary capacitor driving transistors 31 are called CTr 11 to CTr 1m because m, which is the number of scanning lines, is arranged in a line along the scanning line driving circuit 20 as shown in the figure. Similarly, the second storage capacitor driving transistors 32 are called CTr 21 to CTr 2m because m, which is the number of scanning lines, is arranged along the n columns of the switching elements 12.

画素電極13は、トランジスタ12のドレインに接続されている。一行の対応する画素電極13と共に液晶セル15を形成する対向電極14は、全て互いに接続され、第1の補助容量駆動用トランジスタ31の第2主電極に接続されている。1行目の画素電極13と共に補助容量16を形成する補助容量電極17は互いに接続され、第1の補助容量駆動用トランジスタ31の第1主電極に接続されてる。第1の補助容量駆動用トランジスタ31の各制御電極は、対応する各走査線に接続される。2行目及び3行目の画素も同様に構成されている。そして、画素補助容量18のための対向電極14は、全て第1の共通電極となる対向電極配線(COM1と呼ぶ)に接続されている。図示するように、第2の補助容量駆動用トランジスタ32の第2主電極は全て第2の共通電極配線(COM2と呼ぶ)に接続されている。2行目及び3行目の画素も同様に構成されている。このようにして、画素補助容量18を形成する他端の電極である対向電極14の電圧は常時COM1の電圧レベルに制御される。補助容量線48に印加される電圧は、第1の補助容量駆動用トランジスタ31と第2の補助容量駆動用トランジスタ32のスイッチング状態によってCOM2の電圧レベルに制御される。   The pixel electrode 13 is connected to the drain of the transistor 12. The counter electrodes 14 that form the liquid crystal cells 15 together with the corresponding pixel electrodes 13 in one row are all connected to each other and connected to the second main electrode of the first auxiliary capacitance driving transistor 31. The auxiliary capacitance electrodes 17 that form the auxiliary capacitance 16 together with the pixel electrodes 13 in the first row are connected to each other and connected to the first main electrode of the first auxiliary capacitance driving transistor 31. Each control electrode of the first auxiliary capacitance driving transistor 31 is connected to each corresponding scanning line. The pixels in the second and third rows are similarly configured. The counter electrodes 14 for the pixel auxiliary capacitors 18 are all connected to a counter electrode wiring (referred to as COM1) serving as a first common electrode. As shown in the drawing, the second main electrodes of the second storage capacitor driving transistor 32 are all connected to the second common electrode wiring (referred to as COM2). The pixels in the second and third rows are similarly configured. In this way, the voltage of the counter electrode 14, which is the electrode at the other end forming the pixel auxiliary capacitor 18, is always controlled to the voltage level of COM1. The voltage applied to the storage capacitor line 48 is controlled to the voltage level of COM2 by the switching state of the first storage capacitor driving transistor 31 and the second storage capacitor driving transistor 32.

i行目の第1の補助容量駆動用トランジスタ31において、第1主電極はi行目の補助容量16に接続される補助容量線48と接続され、第2主電極は第1の共通電極となる対向電極配線(COM1)と接続され、制御電極がi行目の走査線Giと接続されている。 In the i-th row first auxiliary capacitance driving transistor 31, the first main electrode is connected to the auxiliary capacitance line 48 connected to the i-th row auxiliary capacitance 16, and the second main electrode is connected to the first common electrode. The control electrode is connected to the i-th scanning line Gi.

i+2行目の第2の補助容量駆動用トランジスタ32において、第1主電極はi行目の第1の補助容量駆動用トランジスタ31の第1主電極及び補助容量16に接続される補助容量線48に接続され、第2主電極は全て第2の共通電極配線(COM2)と接続され、制御電極はi+2行目の走査線Gi+2と接続されている。従って、1行目のn個の画素15(1511〜151n)の制御には、第1の補助容量駆動用トランジスタCTr11と第2の補助容量駆動用トランジスタCTr23とが使用される。同様に、i行の各画素15の制御には、トランジスタCTr1iとトランジスタCTrr(i+2)が使用される。 In the second storage capacitor driving transistor 32 in the (i + 2) th row, the first main electrode is connected to the first main electrode of the first storage capacitor driving transistor 31 in the i-th row and the storage capacitor 16. The second main electrodes are all connected to the second common electrode wiring (COM2), and the control electrodes are connected to the (i + 2) th scanning line G i + 2 . Therefore, the first auxiliary capacitance driving transistor CTr 11 and the second auxiliary capacitance driving transistor CTr 23 are used for controlling the n pixels 15 (15 11 to 15 1n ) in the first row. Similarly, a transistor CTr 1i and a transistor CTrr (i + 2) are used to control each pixel 15 in the i row.

なお、m−1行目のn個の画素15の制御には、第1の補助容量駆動用トランジスタCTr1(m-1)と第2の補助容量駆動用トランジスタCTr21とが使用される。m行目のn個の画素制御には、第1の補助容量駆動用トランジスタCTr1mと第2の補助容量駆動用トランジスタCTr22とが使用される。 Note that the first auxiliary capacitance driving transistor CTr 1 (m−1) and the second auxiliary capacitance driving transistor CTr 21 are used to control the n pixels 15 in the (m−1) th row. m to n pixels control row includes a first storage capacitor driving transistor CTr 1 m and the second storage capacitor driving transistor CTr 22 is used.

補助容量線駆動回路26は、走査線毎に第1及び第2の補助容量駆動用トランジスタ31,32が接続され、第1の補助容量駆動用トランジスタ31の第2主電極には対向電極配線(COM1)が接続され、第2の補助容量駆動用トランジスタ32の第2主電極が第2の共通電極配線(COM2)と接続されている。走査線が1行目のG1の場合には、第1の補助容量駆動用トランジスタ31の制御電極が1行目の走査線G1に接続され、第2の補助容量駆動用トランジスタ32の制御電極は3行目の走査線G3に接続されている。 The auxiliary capacitance line driving circuit 26 is connected to the first and second auxiliary capacitance driving transistors 31 and 32 for each scanning line, and the second main electrode of the first auxiliary capacitance driving transistor 31 is connected to the counter electrode wiring ( COM1) is connected, and the second main electrode of the second storage capacitor driving transistor 32 is connected to the second common electrode wiring (COM2). When the scanning line is G 1 in the first row, the control electrode of the first auxiliary capacitance driving transistor 31 is connected to the scanning line G 1 in the first row, and the second auxiliary capacitance driving transistor 32 is controlled. The electrode is connected to the third scanning line G3.

共通電極配線(COM2)には、対向電極配線(COM1)の逆相電圧を印加することができる。この場合には、もちろんCOM反転信号生成回路をCOMドライバに設けてもよいが、図示しない薄膜トランジスタからなるインバータ回路を、対向電極駆動回路24に接続し、インバータ回路の出力を共通電極配線(COM2)に接続することで容易に実現することができる。図9は1画素15の等価回路を模式的に示すものである。   A reverse phase voltage of the counter electrode wiring (COM1) can be applied to the common electrode wiring (COM2). In this case, of course, a COM inversion signal generation circuit may be provided in the COM driver. However, an inverter circuit composed of a thin film transistor (not shown) is connected to the counter electrode drive circuit 24, and the output of the inverter circuit is connected to the common electrode wiring (COM2). It can be easily realized by connecting to the. FIG. 9 schematically shows an equivalent circuit of one pixel 15.

図8において、走査線G1,G2,G3〜Gmが順次選択されていく。走査線G1が選択されたとき、走査線G1に接続されたスイッチング素子12が導通(オン)状態になって各画素15の液晶及び補助容量16がそれぞれ接続された信号線S1,S2,S3〜Smの電位に充電される。このときの選択/充電期間で、走査線G1に対応する補助容量線48は、第1の補助容量駆動用トランジスタCTr11によって対向電極14の電圧(COM1)が印加される。このとき、補助容量16に接続された第2の補助容量駆動用トランジスタCTr23は、走査線G3が非選択なので遮断(オフ)状態である。従って、Vcom2は、補助容量16を形成する補助容量電極17の電圧に影響しない。補助容量電極17は第1の補助容量駆動用トランジスタCTr11によってのみ駆動されている。 In FIG. 8, scanning lines G 1 , G 2 , G 3 to G m are sequentially selected. When the scanning line G 1 is selected, the switching element 12 connected to the scanning line G 1 is turned on, and the signal lines S 1 and S 1 connected to the liquid crystal of each pixel 15 and the auxiliary capacitor 16 are connected. 2 and charged to the potential of S 3 to S m . Selection / charging period of time, the auxiliary capacitance line 48 corresponding to the scanning lines G 1, the voltage of the counter electrode 14 (COM1) is applied by the first auxiliary capacitance driving transistor CTr 11. At this time, the second auxiliary capacitance driving transistor CTr 23 connected to the auxiliary capacitor 16, the scanning line G 3 is blocked because the non-selected (off) state. Therefore, Vcom2 does not affect the voltage of the auxiliary capacitance electrode 17 that forms the auxiliary capacitance 16. The auxiliary capacitance electrodes 17 are driven only by the first auxiliary capacitance driving transistor CTr 11.

走査線G1の選択/充電期間が終了して非選択状態になり、走査線G2が選択されているときは、第1及び第2の補助容量駆動用トランジスタCTr11及びCTr23は、ゲートがローレベルであるので共にオフ状態になっている。従って、補助容量電極17及び画素電極13はフローティング状態となり、走査線G1の選択時に充電された電荷が保持されており、対向電極14と同じ電位(COM1)を維持する。これにより、Vcom1が変化しても、当該液晶15と補助容量16との間の電圧差は同じ状態を保つ。 Selection / charging period of the scanning lines G 1 is terminated becomes a non-selected state, when the scanning line G 2 is selected, the first and second auxiliary capacitance driving transistor CTr 11 and CTr 23, the gate Since both are low level, both are in an off state. Therefore, the auxiliary capacitance electrode 17 and the pixel electrode 13 becomes a floating state, the voltage charged at the time of selection scan lines G 1 are holding, to maintain the same potential as the counter electrode 14 (COM1). Thereby, even if Vcom1 changes, the voltage difference between the liquid crystal 15 and the auxiliary capacitor 16 maintains the same state.

走査線G2の選択/充電期間が終了して非選択状態になり、走査線G3が選択されると、第2の補助容量駆動用トランジスタCTr23がオン状態になる。これは、第2の補助容量駆動用トランジスタCTr23のゲートへ接続される走査線G3がハイレベルであることによる。
これにより、COM2ラインの電圧であるVcom2が、1行中の補助容量線48(Cs1)へ第2の補助容量駆動用トランジスタCTr23を介して印加される。補助容量電極17には第2の補助容量駆動用トランジスタCTr23経由で補助容量線駆動回路からの電圧(COM2)が印加される。このとき、COM2の電位は、COM1とは異なる電位であり、補助容量電極17の電位はCOM1からCOM2に変化する。従って、このとき1行中の液晶セル15の対向電極14には電圧Vcom1が供給され、一方、補助容量線48(Cs1)には電圧Vcom2が供給される。この電位変化が、補助容量線48経由で画素電極13とCOM1の電位差を広げる。すなわち、チャージポンプと類似の効果で液晶印加電圧を昇圧する。
Selection / charging period of the scanning lines G 2 is terminated becomes a non-selected state, the scanning line G 3 is selected, the second auxiliary capacitance driving transistor CTr 23 is turned on. This is because the scanning lines G 3 which are connected to the gate of the second auxiliary capacitance driving transistor CTr 23 is at a high level.
Thus, Vcom2 is the voltage COM2 line is applied via the auxiliary capacitance line 48 in a row to the (Cs1) a second auxiliary capacitance driving transistor CTr 23. The storage capacitor electrode 17 voltage from the auxiliary capacitance line drive circuit (COM2) is applied via the second auxiliary capacitance driving transistor CTr 23. At this time, the potential of COM2 is different from that of COM1, and the potential of the auxiliary capacitance electrode 17 changes from COM1 to COM2. Accordingly, at this time, the voltage Vcom1 is supplied to the counter electrode 14 of the liquid crystal cells 15 in one row, while the voltage Vcom2 is supplied to the auxiliary capacitance line 48 (Cs1). This potential change widens the potential difference between the pixel electrode 13 and COM1 via the auxiliary capacitance line 48. That is, the liquid crystal application voltage is boosted by an effect similar to that of the charge pump.

上記したように、走査線G3の選択が終了した後は、次に走査線G1が選択されるまでの期間は保持期間となり、第1及び第2の補助容量駆動用トランジスタCTr11及びCTr23は共にオフ状態が継続する。すなわち、補助容量16には、COM2の書き込みで充電された電荷が保持され、この効果で走査線G1上の画素電圧の昇圧状態が維持される。画素15の昇圧は、COM1と電位差を生じた状態で維持される。これは、補助容量線48(Cs1,Cs2〜Csm)がフローティング状態だからである。 As described above, after the selection of the scanning line G 3 is completed, the period until the next selection of the scanning line G 1 is a holding period, and the first and second auxiliary capacitance driving transistors CTr 11 and CTr Both 23 remain off. That is, the auxiliary capacitor 16, the electric charge charged in the writing of COM2 is held, the boost state of the pixel voltage on scan lines G 1 in this effect is maintained. The boost of the pixel 15 is maintained in a state where a potential difference is generated with respect to COM1. This is because the auxiliary capacitance line 48 (Cs1, Cs2 to Csm) is in a floating state.

図10は、本発明の液晶表示装置30の駆動方法を示す波形であり、それぞれ、(A)が対向電極用駆動信号を、(B)が第2の共通電極用駆動信号(Vcom2)を、(C)が信号線用駆動信号を、(D)が走査線G1の駆動信号を、(E)が走査線G2の駆動信号を、(F)が走査線G3の駆動信号を、(G)が補助容量線48に印加される補助容量線駆動信号を、(H)が当該画素15の画素電極13における電圧と、画素電極13と対向電極14との間に生じる液晶セル15の電圧差と、を示している。
図10(A)に示すように、対向電極用駆動信号(Vcom1)は矩形波であり、第2の共通電極用駆動信号(Vcom2)は対向電極用駆動信号(Vcom1)の逆相信号である(図10(B)参照)。図10(C)に示すように、信号線用駆動信号は、対向電極用駆動信号とは逆相の矩形波である。図10(D)〜(F)に示すように、走査線用駆動信号は矩形波であり、選択/充電期間がハイレベルの振幅を有している。走査線用駆動信号G1において、t0〜t1及びt5〜t6が充電のオンとなるハイレベルの振幅を有し、上記のオン期間以外は、全てオフ、つまりローレベルの振幅を有するような波形である。同様に、走査線用駆動信号G2は、t1〜t2及びt6〜t7が充電のオンとなるハイレベルの振幅を有しており、上記のオン期間以外は、全てオフ、つまりローレベルの振幅を有するような波形である。走査線用駆動信号G3は、t2〜t3及びt7〜t8が充電のオンとなるハイレベルの振幅を有しており、上記のオン期間以外は、全てオフ、つまりローレベルの振幅を有するような波形である。上記走査線用駆動信号のローレベルとなる期間を「保持時間」と呼ぶ。
FIG. 10 is a waveform showing a driving method of the liquid crystal display device 30 of the present invention, in which (A) shows a driving signal for a counter electrode, and (B) shows a driving signal for a second common electrode (Vcom2), respectively. (C) is a drive signal for a signal line, (D) is a drive signal for the scan line G 1 , (E) is a drive signal for the scan line G 2 , and (F) is a drive signal for the scan line G 3 , (G) is an auxiliary capacitance line drive signal applied to the auxiliary capacitance line 48, (H) is the voltage of the pixel electrode 13 of the pixel 15 and the liquid crystal cell 15 generated between the pixel electrode 13 and the counter electrode 14. Voltage difference.
As shown in FIG. 10A, the counter electrode drive signal (Vcom1) is a rectangular wave, and the second common electrode drive signal (Vcom2) is a reverse phase signal of the counter electrode drive signal (Vcom1). (See FIG. 10B). As shown in FIG. 10C, the signal line drive signal is a rectangular wave having a phase opposite to that of the counter electrode drive signal. As shown in FIGS. 10D to 10F, the scanning line driving signal is a rectangular wave, and the selection / charging period has a high level amplitude. In the scanning line drive signals G 1, t0 to t1 and t5~t6 has an amplitude of high level turns on the charge, other than the above-described on-period, all off, i.e. waveform having an amplitude of the low-level It is. Similarly, the scanning line drive signal G 2 is, has an amplitude of high level t1~t2 and t6~t7 is on charge, it said non-on period, all off, i.e. the amplitude of the low level It is a waveform that has Scanning line drive signal G 3 are, has an amplitude of high level t2~t3 and t7~t8 is on charge, other than the above-described on-period, all off, i.e. to have an amplitude of the low-level It is a simple waveform. A period during which the scanning line driving signal is at a low level is referred to as “holding time”.

図10(G)は補助容量電極17に印加される波形を示しており、走査線用駆動信号G1がオン(ハイレベル)したとき(t0〜t1)、第1の補助容量駆動用トランジスタ31が導通し、この期間Vcom1が補助容量電極17に印加される。走査線用駆動信号G3がオンしたとき(t2〜t3)、第2の補助容量駆動用トランジスタ32が導通し、この期間Vcom2が、画素電極13に対向して配置されている補助容量電極17に印加される。上記期間以外のt3〜t5は、第1及び第2の補助容量駆動用トランジスタ31,32は導通しないので、補助容量電極17はフローティング状態とされる。このような駆動信号とすることで、補助容量電極17の電位(Vcs)は、第1の補助容量駆動用トランジスタ31に印加される走査線用駆動信号G1及び第2の補助容量駆動用トランジスタ32に印加される走査線用駆動信号G3の周期毎に信号中心が上下する波形となる。上記で説明したと同様な理由によって、この変化で画素電位の昇圧が可能になる。 Figure 10 (G) shows a waveform applied to the auxiliary capacitance electrode 17, when the scanning line drive signal G 1 is turned on (high level) (t0 to t1), the first storage capacitor driving transistor 31 Is conducted, and Vcom 1 is applied to the auxiliary capacitance electrode 17 during this period. When the scanning line driving signal G 3 is turned on (t 2 to t 3), the second auxiliary capacitor driving transistor 32 is turned on, and during this period Vcom 2, the auxiliary capacitor electrode 17 disposed facing the pixel electrode 13. To be applied. Since the first and second storage capacitor driving transistors 31 and 32 are not conductive during the period from t3 to t5 other than the above period, the storage capacitor electrode 17 is in a floating state. By using such a drive signal, the potential (Vcs) of the storage capacitor electrode 17 is changed so that the scanning line drive signal G 1 applied to the first storage capacitor driving transistor 31 and the second storage capacitor driving transistor. The signal center has a waveform in which the signal center rises and falls every cycle of the scanning line driving signal G 3 applied to 32. For the same reason as described above, the pixel potential can be boosted by this change.

図10(H)は画素電極13と共に液晶画素15の電圧差の波形を示している。図示するように、t2〜t3の期間で補助容量線48の電圧の影響で画素電極13の波形が変化し、t3〜t5の期間で画素15に印加される電圧が向上する。これにより、補助容量線駆動回路26を用いることで画素電極13と対向電極14との電位差の絶対値を増加させる昇圧効果が得られる。   FIG. 10H shows the waveform of the voltage difference of the liquid crystal pixel 15 together with the pixel electrode 13. As shown in the figure, the waveform of the pixel electrode 13 changes due to the influence of the voltage of the auxiliary capacitance line 48 in the period from t2 to t3, and the voltage applied to the pixel 15 is improved in the period from t3 to t5. As a result, the boosting effect of increasing the absolute value of the potential difference between the pixel electrode 13 and the counter electrode 14 can be obtained by using the auxiliary capacitance line driving circuit 26.

第2実施形態の補助容量線駆動回路26では、既存の走査線駆動からの信号を、第1及び第2の補助容量駆動用トランジスタ31,32の制御信号として用いている。同様に、第1の補助容量駆動用トランジスタ31の主電極に印加される電圧(Vcom1)は、対向電極駆動回路24から供給することができる。さらに、第2の補助容量駆動用トランジスタ32の主電極に印加するVcom2には、対向電極駆動回路24からの反転信号を供給することができる。従って、第2実施形態の補助容量線駆動回路26では、補助容量駆動のための信号形成が容易になる。また、補助容量駆動のための新規な内外の配線が不要となり、液晶表示装置30の補助容量駆動用端子を、新たに液晶表示装置30の駆動用LSIや液晶表示装置30の回路に設ける必要がないという有利な効果も生じる。   In the storage capacitor line drive circuit 26 of the second embodiment, signals from the existing scanning line drive are used as control signals for the first and second storage capacitor drive transistors 31 and 32. Similarly, the voltage (Vcom 1) applied to the main electrode of the first auxiliary capacitance driving transistor 31 can be supplied from the counter electrode driving circuit 24. Further, an inverted signal from the counter electrode driving circuit 24 can be supplied to Vcom2 applied to the main electrode of the second auxiliary capacitance driving transistor 32. Therefore, in the storage capacitor line drive circuit 26 of the second embodiment, it is easy to form a signal for driving the storage capacitor. In addition, a new internal / external wiring for driving the auxiliary capacitance is not required, and it is necessary to newly provide an auxiliary capacitance driving terminal of the liquid crystal display device 30 in the driving LSI of the liquid crystal display device 30 or the circuit of the liquid crystal display device 30. There is also an advantageous effect of not.

Vcom1とVcom2の波形やそれらの値は、多くの態様と変形例が可能である。第2の実施形態では、補助容量駆動の信号をVcom反転信号としたが、この信号はVcomの振幅中心に相当する直流電圧(VcomDC)であっても良い。この場合、信号(Vcom2)の供給が更に容易になる効果がある。もちろん、Vcom反転のタイミングや振幅中心を維持したままで振幅を小さくしても良い。振幅が0になった状態がミニマムで、これがVcomDCである。
さらに、図10に示すVcom2の振幅は、図10(B)に示す値よりも小さな値に変更することができる。Vcom2に対しては、液晶セル15に印加される電圧を昇圧させる限り、Vcom2の電圧や周期は多くの変形が可能である。
Many forms and modifications are possible for the waveforms of Vcom1 and Vcom2 and their values. In the second embodiment, the auxiliary capacitor driving signal is the Vcom inversion signal, but this signal may be a DC voltage (VcomDC) corresponding to the amplitude center of Vcom. In this case, there is an effect that the supply of the signal (Vcom2) is further facilitated. Of course, the amplitude may be reduced while maintaining the Vcom inversion timing and the amplitude center. The state where the amplitude becomes zero is the minimum, and this is VcomDC.
Furthermore, the amplitude of Vcom2 shown in FIG. 10 can be changed to a value smaller than the value shown in FIG. For Vcom2, as long as the voltage applied to the liquid crystal cell 15 is boosted, the voltage and period of Vcom2 can be modified in many ways.

第2の実施形態においても,第1の実施形態と同様、画素用補助容量(Cp)18を昇圧用の補助容量(Cs)16と異なるものとして設けても良い。図6及び図7に示すように、液晶を形成する画素補助容量18と並列に別の補助容量を設けてもよい。このような例を図11に示す。図11は画素補助容量18と補助容量16とを別々に設けた場合のブロック図を示し、図12は具体的な画素構造を示す図である。
図11に示すように、画素補助容量18と補助容量16との一端は画素電極13に共通に接続され、画素補助容量18と他端と補助容量16との他端となる補助容量電極17は、それぞれ個別に配設されている。図示の場合には、画素補助容量18の他端は対向電極14に接続されると共に、補助容量16の他端は補助容量線駆動回路26に接続されている。
Also in the second embodiment, similarly to the first embodiment, the pixel auxiliary capacitor (Cp) 18 may be provided different from the boost auxiliary capacitor (Cs) 16. As shown in FIGS. 6 and 7, another auxiliary capacitor may be provided in parallel with the pixel auxiliary capacitor 18 forming the liquid crystal. Such an example is shown in FIG. FIG. 11 is a block diagram in the case where the pixel auxiliary capacitor 18 and the auxiliary capacitor 16 are separately provided, and FIG. 12 is a diagram showing a specific pixel structure.
As shown in FIG. 11, one end of the pixel auxiliary capacitor 18 and the auxiliary capacitor 16 is commonly connected to the pixel electrode 13, and the auxiliary capacitor electrode 17 serving as the other end of the pixel auxiliary capacitor 18, the other end, and the auxiliary capacitor 16 is Are arranged individually. In the illustrated case, the other end of the pixel auxiliary capacitor 18 is connected to the counter electrode 14, and the other end of the auxiliary capacitor 16 is connected to the auxiliary capacitor line driving circuit 26.

図12において、(A)は画素構造の平面図、(B)はその断面図を示している。この場合、各行の画素15に配設される補助容量16の他端は補助容量線48を形成している。この補助容量線48は、画素補助容量線と平行に配設することができる。従って、パターンレイアウトのうえで自由度が増える利点がある。
図11及び図12に示すように、各画素に関する補助容量16と画素補助容量18の構造は、図6及び図7に示す構造と同様のものである。
上記例では、独立に駆動される補助容量線48は、画素容量の対向する電極に接続される容量線とは平行に配設されている。従って、パターンレイアウトのうえで自由度が増える利点がある。容量を形成するための対向する電極及び容量線のパターンは任意に設計することができるので、パターン設計の自由度が達成される。これが利点である。例えば、補助容量16及び画素補助容量18を形成するための対向する電極のパターンを、それぞれ任意に設計する。これにより、画素15に蓄積させる電荷の保持するための蓄積容量を十分にし、同時に、液晶セル15に印加される電圧(Vpp、ピーク間電圧)を昇圧するように画素電極13と補助容量電極17とで生じる容量結合を得るようにすることができる。
ここで、補助容量線駆動回路26は、表示部10に隣接して設けることができる。補助容量線駆動回路26は、図2及び図3で説明したように、画素15に接続されるスイッチング素子12と同様に、アモルファスシリコン又はポリシリコンを用いて第1の透明基板41に形成し、TFTアレイ基板を構成することができる。
12A is a plan view of a pixel structure, and FIG. 12B is a cross-sectional view thereof. In this case, the other end of the auxiliary capacitor 16 disposed in the pixel 15 of each row forms an auxiliary capacitor line 48. The auxiliary capacitance line 48 can be disposed in parallel with the pixel auxiliary capacitance line. Therefore, there is an advantage that the degree of freedom increases in the pattern layout.
As shown in FIGS. 11 and 12, the structures of the auxiliary capacitor 16 and the pixel auxiliary capacitor 18 for each pixel are the same as those shown in FIGS.
In the above example, the auxiliary capacitance line 48 that is driven independently is arranged in parallel with the capacitance line connected to the opposing electrode of the pixel capacitance. Therefore, there is an advantage that the degree of freedom increases in the pattern layout. Since the patterns of the opposing electrode and the capacitor line for forming the capacitor can be arbitrarily designed, the degree of freedom in pattern design is achieved. This is an advantage. For example, opposing electrode patterns for forming the auxiliary capacitor 16 and the pixel auxiliary capacitor 18 are each arbitrarily designed. Accordingly, the pixel electrode 13 and the auxiliary capacitor electrode 17 are provided so that a storage capacitor for holding charges to be stored in the pixel 15 is sufficient, and at the same time, the voltage (Vpp, peak-to-peak voltage) applied to the liquid crystal cell 15 is boosted. Capacitive coupling caused by the above can be obtained.
Here, the storage capacitor line driving circuit 26 can be provided adjacent to the display unit 10. As described in FIGS. 2 and 3, the auxiliary capacitance line driving circuit 26 is formed on the first transparent substrate 41 using amorphous silicon or polysilicon, similarly to the switching element 12 connected to the pixel 15. A TFT array substrate can be constructed.

上記の液晶表示装置1,30の実施形態において、各補助容量線48は、信号線45と交差している。
図13は図2に示した画素の信号線45と補助容量線48との交差部を示す断面模式図である。図13は図2のA−A線に沿う断面図であり、各補助容量線48は信号線45と交差しているので、各交差部で寄生容量Cstを形成する。
In the embodiments of the liquid crystal display devices 1 and 30 described above, each auxiliary capacitance line 48 intersects with the signal line 45.
FIG. 13 is a schematic cross-sectional view showing the intersection of the signal line 45 and the auxiliary capacitance line 48 of the pixel shown in FIG. FIG. 13 is a cross-sectional view taken along the line AA in FIG. 2. Since each auxiliary capacitance line 48 intersects with the signal line 45, a parasitic capacitance Cst is formed at each intersection.

図14は、液晶表示装置30において寄生容量Cstを含む等価回路を示す図である。図14に示すように、補助容量線48と信号線45との交差部に寄生容量Cstが形成されているので、フローティング状態の補助容量線48は、寄生容量C(各交差部に発生する寄生容量)×信号線の本数nの合成容量を有している。このため、補助容量線48は、合成容量Cnを介して信号線45の平均電位の影響を受けて電位変動してしまう。補助容量線48の電位変動は、補助容量線48と接続されている画素列の昇圧変化をもたらすため、信号線電位、即ち画像データによって、補助容量線48単位で画素電圧が影響を受ける。   FIG. 14 is a diagram illustrating an equivalent circuit including the parasitic capacitance Cst in the liquid crystal display device 30. As shown in FIG. 14, since the parasitic capacitance Cst is formed at the intersection between the auxiliary capacitance line 48 and the signal line 45, the floating auxiliary capacitance line 48 is connected to the parasitic capacitance C (the parasitic capacitance generated at each intersection). (Capacity) .times.the total capacity of the signal lines n. For this reason, the potential of the auxiliary capacitance line 48 is affected by the average potential of the signal line 45 via the combined capacitance Cn. Since the potential fluctuation of the auxiliary capacitance line 48 causes a boosting change in the pixel column connected to the auxiliary capacitance line 48, the pixel voltage is affected in units of the auxiliary capacitance line 48 by the signal line potential, that is, image data.

次に、液晶表示装置1,30において、信号線45と補助容量線48との交差部に生じる寄生容量を遮蔽することができる画素の変形例について説明する。
図15は、画素の変形例の構成を示す部分透視平面図であり、図16は、図15のX−X線に沿った断面図を示している。
図15に示すように、画素70は、信号線45と補助容量線48との間に生じる寄生容量Cstを遮蔽するための寄生容量遮蔽配線72を備えている。図15に示すように、寄生容量遮蔽配線72は、直線部72aと凸部72bとを有している。
寄生容量遮蔽配線72は、補助容量線48とスイッチング素子46との間の領域において補助容量線48及び補助容量電極48a側に、かつ平行に配設されており、補助容量線48に平行な直線部7aと、補助容量線48と信号線45との交差部とを覆う凸部72bと、を有している。この凸部72bは、信号直線部72aから紙面上方に垂直に折れ曲がるように延出している。このため、寄生容量遮蔽配線72は、各列の信号線45と各行の補助容量線48との交差部を通過するように配設されている。なお、凸部72bは信号線45と補助容量線48との交差部に設けられているので、単に交差部とも呼ぶ。
Next, in the liquid crystal display devices 1 and 30, a modified example of the pixel that can shield the parasitic capacitance generated at the intersection of the signal line 45 and the auxiliary capacitance line 48 will be described.
FIG. 15 is a partial perspective plan view showing a configuration of a modified example of the pixel, and FIG. 16 is a cross-sectional view taken along line XX of FIG.
As shown in FIG. 15, the pixel 70 includes a parasitic capacitance shielding wiring 72 for shielding a parasitic capacitance Cst generated between the signal line 45 and the auxiliary capacitance line 48. As shown in FIG. 15, the parasitic capacitance shielding wiring 72 has a straight portion 72a and a convex portion 72b.
The parasitic capacitance shielding wiring 72 is arranged in parallel to the auxiliary capacitance line 48 and the auxiliary capacitance electrode 48 a in the region between the auxiliary capacitance line 48 and the switching element 46, and is a straight line parallel to the auxiliary capacitance line 48. Part 7a, and a convex part 72b covering the intersection of the auxiliary capacitance line 48 and the signal line 45. The convex portion 72b extends from the signal linear portion 72a so as to be bent vertically upward on the paper surface. For this reason, the parasitic capacitance shielding wiring 72 is disposed so as to pass through the intersection of the signal line 45 in each column and the auxiliary capacitance line 48 in each row. Note that the convex portion 72 b is provided at the intersection of the signal line 45 and the auxiliary capacitance line 48, and is also simply referred to as an intersection.

図16に示すように、画素70においては、図2及び図3に示した液晶表示装置1の第1の基板41上に形成されているゲート絶縁膜52を、第1のゲート絶縁膜74と第2のゲート絶縁膜75の順に積層した2層構造とし、第1のゲート絶縁膜74上に寄生容量遮蔽配線72となるパターンが形成されている。補助容量線48を第1の基板41上に形成するのは、液晶表示装置1と同じである。   As shown in FIG. 16, in the pixel 70, the gate insulating film 52 formed on the first substrate 41 of the liquid crystal display device 1 shown in FIGS. 2 and 3 is replaced with the first gate insulating film 74. The second gate insulating film 75 is laminated in this order, and a pattern to be a parasitic capacitance shielding wiring 72 is formed on the first gate insulating film 74. The auxiliary capacitance line 48 is formed on the first substrate 41 as in the liquid crystal display device 1.

画素70においては、図2及び図3に示す液晶表示装置1のゲート絶縁膜52上に形成されていた補助容量線48及び信号線45が、第2のゲート絶縁膜75上に形成されている。寄生容量遮蔽配線72は、図1に示す各補助容量線Cs1,Cs2〜Csmに対応してm本形成されている。   In the pixel 70, the auxiliary capacitance line 48 and the signal line 45 formed on the gate insulating film 52 of the liquid crystal display device 1 shown in FIGS. 2 and 3 are formed on the second gate insulating film 75. . There are m parasitic capacitance shielding wirings 72 corresponding to the auxiliary capacitance lines Cs1, Cs2 to Csm shown in FIG.

図17は、画素70における寄生容量遮蔽配線72の追加によって寄生容量遮蔽配線72と信号線の交差部に生じる容量を示す断面模式図である。図示するように、補助容量線48と寄生容量遮蔽配線72とは、第1のゲート絶縁膜74を挟んで対向しているので、補助容量線48と寄生容量遮蔽配線72との間に第1の交差部容量76が生じる。さらに、寄生容量遮蔽配線72と信号線45とは第2のゲート絶縁膜75を挟んで対向しているので、寄生容量遮蔽配線72と信号線45との間に第2の交差部容量77が生じる。従って、補助容量線48と信号線45との間には、共に寄生容量遮蔽配線72との間に第1及び第2の交差部容量76,77が形成されるが、補助容量線48と信号線45との間には直接結合する寄生容量が形成されなくなる。   FIG. 17 is a schematic cross-sectional view showing the capacitance generated at the intersection of the parasitic capacitance shielding wiring 72 and the signal line due to the addition of the parasitic capacitance shielding wiring 72 in the pixel 70. As shown in the figure, since the auxiliary capacitance line 48 and the parasitic capacitance shielding wiring 72 are opposed to each other with the first gate insulating film 74 interposed therebetween, the first capacitance is interposed between the auxiliary capacitance line 48 and the parasitic capacitance shielding wiring 72. Cross capacitance 76 occurs. Further, since the parasitic capacitance shielding wiring 72 and the signal line 45 are opposed to each other with the second gate insulating film 75 interposed therebetween, the second intersection capacitance 77 is formed between the parasitic capacitance shielding wiring 72 and the signal line 45. Arise. Therefore, the first and second intersecting capacitors 76 and 77 are formed between the auxiliary capacitance line 48 and the signal line 45 between the parasitic capacitance shielding wiring 72 and the auxiliary capacitance line 48 and the signal line 45. A parasitic capacitance that is directly coupled to the line 45 is not formed.

寄生容量遮蔽配線72は、図1に示す各補助容量線Cs1,Cs2〜Csmに対応してm本形成されているが、m本全てに共通電位を与える。m本の寄生容量遮蔽配線72に共通に印加される共通電位は、例えばGND等の固定電位とすることができる。寄生容量遮蔽配線72の材料は、印加される共通電位となる電圧信号の遅延を防ぐために低抵抗の金属を用いることが好ましい。   Although the m parasitic capacitance shielding wires 72 are formed corresponding to the auxiliary capacitance lines Cs1, Cs2 to Csm shown in FIG. 1, a common potential is applied to all the m capacitance wires. The common potential applied in common to the m parasitic capacitance shielding wirings 72 can be a fixed potential such as GND. As a material of the parasitic capacitance shielding wiring 72, it is preferable to use a low-resistance metal in order to prevent a delay of a voltage signal serving as a common potential to be applied.

以上説明したように、画素70では、補助容量線48と信号線45との間に生じる不利な寄生容量は、除去される。そして、上記で説明したように、フローティング状態にある補助容量線48(Cs1,Cs2〜Csm)を利用した昇圧効果は、寄生容量遮蔽配線72を設けることによって信号線45の電位変動の影響を受けることがなくなるため、画素70の昇圧状態を安定して維持することが可能となる。   As described above, in the pixel 70, the disadvantageous parasitic capacitance generated between the auxiliary capacitance line 48 and the signal line 45 is removed. As described above, the boosting effect using the auxiliary capacitance line 48 (Cs1, Cs2 to Csm) in the floating state is affected by the potential fluctuation of the signal line 45 by providing the parasitic capacitance shielding wiring 72. Therefore, the boosted state of the pixel 70 can be stably maintained.

画素70の寄生容量遮蔽配線72の電位をGND等の固定電位としたが、対向電極14に印加される電圧(COM1)とすることもできる。この場合、寄生容量遮蔽配線72と画素電極47とが重なっている領域には容量が形成される。この容量は、所謂従来の画素用補助容量と同様に画素70の電位の安定化に効果がある。   Although the potential of the parasitic capacitance shielding wiring 72 of the pixel 70 is a fixed potential such as GND, it may be a voltage (COM1) applied to the counter electrode 14. In this case, a capacitance is formed in a region where the parasitic capacitance shielding wiring 72 and the pixel electrode 47 overlap. This capacitance is effective in stabilizing the potential of the pixel 70 as in the so-called conventional pixel auxiliary capacitance.

画素70は以下の製造方法により作製することができる。
第1の基板41上に金属層を堆積し、パターンニングすることでゲート電極51と補助容量線48のパターンを形成する。金属層は、遮光性のクロム、クロム合金、アルミニウム、アルミニウム合金、モリブデン等を用いることができる。
次に、ゲート電極51及び補助容量線48のパターンが形成された第1の基板41の表面全体を覆うように所定の厚さの第1のゲート絶縁膜74を堆積する。第1のゲート絶縁膜74は、ゲート絶縁膜52と同様に窒化シリコンや酸化シリコン等の絶縁材料から構成されている。
次に、第1のゲート絶縁膜74上に金属層を堆積し、パターンニングすることで寄生容量遮蔽配線72を形成する。寄生容量遮蔽配線72の材料は、ゲート電極51及び補助容量線48となる金属層と同様の材料を用いることができる。
寄生容量遮蔽配線72のパターンが形成された第1のゲート絶縁膜74の表面全体に所定の厚さの第2のゲート絶縁膜75を堆積する。第2のゲート絶縁膜75は、ゲート絶縁膜52と同様に窒化シリコンや酸化シリコン等の絶縁材料を用いることができ、第1の絶縁膜74と同じ材料でもよい。これ以降の工程は、図2の液晶表示装置1において説明した製造工程と同様に行なえばよい。
The pixel 70 can be manufactured by the following manufacturing method.
A metal layer is deposited on the first substrate 41 and patterned to form a pattern of the gate electrode 51 and the auxiliary capacitance line 48. For the metal layer, light-shielding chromium, chromium alloy, aluminum, aluminum alloy, molybdenum, or the like can be used.
Next, a first gate insulating film 74 having a predetermined thickness is deposited so as to cover the entire surface of the first substrate 41 on which the pattern of the gate electrode 51 and the auxiliary capacitance line 48 is formed. The first gate insulating film 74 is made of an insulating material such as silicon nitride or silicon oxide, like the gate insulating film 52.
Next, a parasitic capacitance shielding wiring 72 is formed by depositing a metal layer on the first gate insulating film 74 and patterning it. As the material of the parasitic capacitance shielding wiring 72, the same material as that of the metal layer that becomes the gate electrode 51 and the auxiliary capacitance line 48 can be used.
A second gate insulating film 75 having a predetermined thickness is deposited on the entire surface of the first gate insulating film 74 on which the pattern of the parasitic capacitance shielding wiring 72 is formed. For the second gate insulating film 75, an insulating material such as silicon nitride or silicon oxide can be used similarly to the gate insulating film 52, and the same material as the first insulating film 74 may be used. The subsequent steps may be performed in the same manner as the manufacturing steps described in the liquid crystal display device 1 in FIG.

次に、液晶表示装置1,30に用いることができるさらに別の画素80について説明する。
図18は、画素80の構成を示す部分透視平面図であり、図19は、図18のX−X線に沿った断面図を示している。
図示するように、画素80では、寄生容量遮蔽配線82は、第1の基板41上に補助容量線48と平行になるように配設されている直線部82aと、第2のゲート絶縁膜75上の補助容量線48と信号線45との交差部となる領域に配置される凸部82bと、から構成されている。第1のゲート絶縁膜74には、寄生容量遮蔽配線82を露出させるコンタクトホール84が配設されている。寄生容量遮蔽配線の凸部82bは、第2のゲート絶縁膜75上に配設されると共に、コンタクトホール84を介して寄生容量遮蔽配線の直線部82aと接続されている。
Next, another pixel 80 that can be used in the liquid crystal display devices 1 and 30 will be described.
18 is a partial perspective plan view showing the configuration of the pixel 80, and FIG. 19 is a cross-sectional view taken along line XX of FIG.
As shown in the drawing, in the pixel 80, the parasitic capacitance shielding wiring 82 includes a linear portion 82 a disposed on the first substrate 41 so as to be parallel to the auxiliary capacitance line 48, and the second gate insulating film 75. The upper auxiliary capacitance line 48 and the signal line 45 are composed of a convex portion 82 b disposed in a region where the upper auxiliary capacitance line 48 and the signal line 45 intersect. The first gate insulating film 74 is provided with a contact hole 84 for exposing the parasitic capacitance shielding wiring 82. The protruding portion 82 b of the parasitic capacitance shielding wiring is disposed on the second gate insulating film 75 and is connected to the straight portion 82 a of the parasitic capacitance shielding wiring through the contact hole 84.

図20は、画素80における寄生容量遮蔽配線82と信号線45との交差部に生じる容量を示す断面模式図である。
図示するように、補助容量線48と寄生容量遮蔽配線の凸部82bは第1のゲート絶縁膜74を挟んで対向しているので、補助容量線48と寄生容量遮蔽配線の凸部82bとの間に第1の交差部容量76が生じる。さらに、寄生容量遮蔽配線の凸部82bと信号線45とは第2のゲート絶縁膜75を挟んで対向しているので、寄生容量遮蔽配線の凸部72bと信号線45との間に第2の交差部容量77が生じる。従って、補助容量線48と信号線45との間には、共に寄生容量遮蔽配線82との間に第1及び第2の交差部容量76,77が形成されるが、補助容量線48と信号線45との間には直接結合する寄生容量Cstが形成されなくなる。寄生容量遮蔽配線の凸部82bは、コンタクトホール84を介して寄生容量遮蔽配線の直線部82aと接続されているので、補助容量線48と信号線45との間には画素70と同様に寄生容量遮蔽配線82で遮蔽されることになる。
FIG. 20 is a schematic cross-sectional view showing the capacitance generated at the intersection between the parasitic capacitance shielding wiring 82 and the signal line 45 in the pixel 80.
As shown in the figure, since the auxiliary capacitance line 48 and the convex portion 82b of the parasitic capacitance shielding wiring are opposed to each other with the first gate insulating film 74 interposed therebetween, the auxiliary capacitance line 48 and the convex portion 82b of the parasitic capacitance shielding wiring are arranged. A first intersection capacitance 76 occurs in between. Further, since the convex portion 82 b of the parasitic capacitance shielding wiring and the signal line 45 face each other with the second gate insulating film 75 interposed therebetween, the second portion is interposed between the convex portion 72 b of the parasitic capacitance shielding wiring and the signal line 45. The intersection capacitance 77 is generated. Therefore, the first and second intersecting capacitors 76 and 77 are formed between the auxiliary capacitance line 48 and the signal line 45 between the parasitic capacitance shielding wiring 82 and the auxiliary capacitance line 48 and the signal line 45. A parasitic capacitance Cst that is directly coupled to the line 45 is not formed. Since the projecting portion 82 b of the parasitic capacitance shielding wiring is connected to the straight portion 82 a of the parasitic capacitance shielding wiring via the contact hole 84, the parasitic capacitance line 48 and the signal line 45 are parasitic between the auxiliary capacitance line 48 and the signal line 45. It is shielded by the capacitance shielding wiring 82.

図18では、コンタクトホール84を信号線45と寄生容量遮蔽配線82との重なり部に形成するように図示したが、これは必要条件ではなく、寄生容量遮蔽配線82上であれば任意の位置に形成することができる。   In FIG. 18, the contact hole 84 is illustrated as being formed in the overlapping portion of the signal line 45 and the parasitic capacitance shielding wiring 82, but this is not a necessary condition, and any position may be provided on the parasitic capacitance shielding wiring 82. Can be formed.

上記実施形態において、画素80の寄生容量遮蔽配線82には、画素70における寄生容量遮蔽配線72と同様に、GND等の固定電位又は対向電極14に印加される電圧(COM1)が印加される。このため、寄生容量遮蔽配線82を設けることによって信号線S1,S2,S3〜Snの電位変動の影響を受けることがなくなるため画素80の昇圧状態を安定して維持することが可能となる。 In the above embodiment, a fixed potential such as GND or a voltage (COM 1) applied to the counter electrode 14 is applied to the parasitic capacitance shielding wiring 82 of the pixel 80, similarly to the parasitic capacitance shielding wiring 72 in the pixel 70. Therefore, the signal lines S 1 by providing the parasitic capacitance shield wiring 82, S 2, S a 3 to S n boosting state of the pixel 80 for it is no longer affected by the potential change of can stably be maintained It becomes.

上記実施形態において、寄生容量遮蔽配線82に対向電極14と同電位が印加された場合には、従来の画素用の補助容量が追加された効果を有し、画素80の電位の安定性が向上する。   In the above-described embodiment, when the same potential as that of the counter electrode 14 is applied to the parasitic capacitance shielding wiring 82, the conventional auxiliary capacitance for the pixel is added, and the stability of the potential of the pixel 80 is improved. To do.

図18に示す実施形態の画素80は、次のようにして製造することができる。
先ず、第1の基板41上に補助容量線48と寄生容量遮蔽配線の直線部82aとを同一の低抵抗の導電膜を用いてパターンを形成する。次に、第1のゲート絶縁膜74を所定の厚さに堆積し、寄生容量遮蔽配線の直線部82a上にコンタクトホール84を設ける。
続いて、寄生容量遮蔽配線の凸部82bとなる電極層を所定の厚さに堆積し、寄生容量遮蔽配線の直線部82aと接続するパターンを形成する。寄生容量遮蔽配線の凸部82bの材料は静電遮蔽できればよい。このため、寄生容量遮蔽配線の凸部82bは、図15に示す画素70の寄生容量遮蔽配線72のように電圧信号の遅延を防ぐための低抵抗の金属を用いる必要はなく、ITO等の透明導電膜を使用することができる。これにより、画素80は、上記画素70よりも開口効率が向上する。
次に、第1のゲート絶縁膜74の全面に第2のゲート絶縁膜75を所定の厚さに堆積する。この工程以降は、図2の液晶表示装置において説明した製造工程と同様に行えばよい。
The pixel 80 of the embodiment shown in FIG. 18 can be manufactured as follows.
First, a pattern is formed on the first substrate 41 by using the same low resistance conductive film for the auxiliary capacitance line 48 and the linear portion 82a of the parasitic capacitance shielding wiring. Next, a first gate insulating film 74 is deposited to a predetermined thickness, and a contact hole 84 is provided on the straight portion 82a of the parasitic capacitance shielding wiring.
Subsequently, an electrode layer to be a convex portion 82b of the parasitic capacitance shielding wiring is deposited to a predetermined thickness, and a pattern connected to the straight portion 82a of the parasitic capacitance shielding wiring is formed. The material of the convex portion 82b of the parasitic capacitance shielding wiring only needs to be capable of electrostatic shielding. For this reason, the projection 82b of the parasitic capacitance shielding wiring does not need to use a low-resistance metal for preventing delay of the voltage signal unlike the parasitic capacitance shielding wiring 72 of the pixel 70 shown in FIG. A conductive film can be used. Thereby, the aperture efficiency of the pixel 80 is improved as compared with the pixel 70.
Next, a second gate insulating film 75 is deposited on the entire surface of the first gate insulating film 74 to a predetermined thickness. The steps after this step may be performed in the same manner as the manufacturing steps described in the liquid crystal display device of FIG.

なお、上記した図5,10及び23では、トランジスタ12のゲートとドレインの間に生じる寄生容量に関しては明確には記載していないことに留意しなければならない。しかしながら、図26のVptで示されるように、この寄生容量で生じる小さな電圧降下は、実際には、駆動波形を適正に決定する上で考慮すべきことは言うまでもないことである。   It should be noted that the parasitic capacitance generated between the gate and the drain of the transistor 12 is not clearly described in FIGS. However, as shown by Vpt in FIG. 26, it is needless to say that the small voltage drop caused by this parasitic capacitance is actually considered in determining the drive waveform properly.

本発明は、上記実施形態に限定されることなく、特許請求の範囲に記載した液晶表示装置及びその駆動方法の発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることは明らかである。   The present invention is not limited to the above-described embodiment, and various modifications are possible within the scope of the invention of the liquid crystal display device and the driving method described in the claims, and these are also within the scope of the present invention. It is clear that it is included.

1,30:液晶表示装置
10:表示部
12,46:スイッチング素子(薄膜トランジスタ)
13,47:画素電極
14,63:対向電極
15,70,80:画素
16:補助容量
17:補助容量電極
18:画素補助容量
20:走査線駆動回路
22:信号線駆動回路
24:対向電極駆動回路
26:補助容量線駆動回路
31:第1の補助容量駆動用トランジスタ
32:第2の補助容量駆動用トランジスタ
41:第1の基板
42:第2の基板
43:液晶
44:走査線
45:信号線
48:補助容量線
51:ゲート電極
52:ゲート絶縁膜
53:半導体薄膜
54:保護膜
55,56:コンタクト層
57:ドレイン電極
58:ソース電極
59:オーバーコート膜(平坦化膜)
60,84:コンタクトホール
61:ブラックマトリクス
62:カラーフィルタ要素
72,82:寄生容量遮蔽配線
72a,82a:直線部
72b,82b:凸部
74:第1のゲート絶縁膜
75:第2のゲート絶縁膜
76:第1の交差部容量
77:第2の交差部容量
DESCRIPTION OF SYMBOLS 1,30: Liquid crystal display device 10: Display part 12, 46: Switching element (thin film transistor)
13, 47: Pixel electrode 14, 63: Counter electrode 15, 70, 80: Pixel 16: Auxiliary capacitor 17: Auxiliary capacitor electrode 18: Pixel auxiliary capacitor 20: Scan line drive circuit 22: Signal line drive circuit 24: Counter electrode drive Circuit 26: Auxiliary capacitance line driving circuit 31: First auxiliary capacitance driving transistor 32: Second auxiliary capacitance driving transistor 41: First substrate 42: Second substrate 43: Liquid crystal 44: Scan line 45: Signal Line 48: Auxiliary capacitance line 51: Gate electrode 52: Gate insulating film 53: Semiconductor thin film 54: Protective film 55, 56: Contact layer 57: Drain electrode 58: Source electrode 59: Overcoat film (flattening film)
60, 84: Contact hole 61: Black matrix 62: Color filter element 72, 82: Parasitic capacitance shielding wiring 72a, 82a: Straight line portion 72b, 82b: Convex portion 74: First gate insulating film 75: Second gate insulation Film 76: first intersection capacitance 77: second intersection capacitance

Claims (28)

複数の行(ここで、行は1≦i≦mの任意の自然数)からなる走査線と、複数の列(ここで、列は1≦j≦nの任意の自然数)からなる信号線と、該走査線と該信号線との交差部に設けられたスイッチング素子と、該スイッチング素子の出力端に接続された画素電極と、対向電極と、該画素電極と該対向電極との間に液晶セルが配設されてなるm行×n列の画素マトリクスと、上記スイッチング素子の出力端に一端が接続される補助容量と、上記各行のスイッチング素子に接続され、かつ、上記各行の補助容量の他端を共通にした複数の行からなる補助容量線と、から成る表示部と、
上記各行の走査線に対しスイッチング素子がオンとなるオン期間及びオフとなる保持期間を有する走査線用駆動信号を出力する走査線駆動回路と、
上記各列の信号線に対し信号線用駆動信号を出力する信号線駆動回路と、
上記対向電極に対し対向電極用駆動信号を出力する対向電極駆動回路と、
上記各行の補助容量線に対し補助容量線用駆動信号を出力する補助容量線駆動回路と、
を備え、
上記補助容量線駆動回路は、補助容量線に対し上記対向電極用駆動信号の第1周期には第1の電圧を印加し、上記対向電極用駆動信号の第1周期の後のp+1/2周期(ここで、pは0又は自然数)には第2の電圧を印加し、このp+1/2周期の後の保持期間では開状態とする信号を上記各行の走査線用駆動信号毎に合わせて出力する、液晶表示装置。
A scanning line composed of a plurality of rows (where a row is an arbitrary natural number satisfying 1 ≦ i ≦ m), and a signal line composed of a plurality of columns (where the column is an arbitrary natural number satisfying 1 ≦ j ≦ n); A switching element provided at an intersection of the scanning line and the signal line, a pixel electrode connected to an output end of the switching element, a counter electrode, and a liquid crystal cell between the pixel electrode and the counter electrode A pixel matrix of m rows × n columns, an auxiliary capacitor having one end connected to the output terminal of the switching element, and other than the auxiliary capacitor of each row connected to the switching element of each row. A storage capacitor line composed of a plurality of rows having common ends, and a display unit comprising:
A scanning line driving circuit that outputs a scanning line driving signal having an on period in which a switching element is turned on and a holding period in which the switching element is turned off with respect to the scanning line of each row;
A signal line driving circuit for outputting a signal line driving signal to the signal lines in each column;
A counter electrode drive circuit for outputting a drive signal for the counter electrode to the counter electrode;
An auxiliary capacitance line driving circuit that outputs an auxiliary capacitance line driving signal to the auxiliary capacitance lines of each row;
With
The auxiliary capacitance line driving circuit applies a first voltage to the auxiliary capacitance line in a first cycle of the counter electrode drive signal, and a p + 1/2 cycle after the first cycle of the counter electrode drive signal. (Where p is 0 or a natural number), a second voltage is applied, and a signal that is opened in the holding period after this p + 1/2 cycle is output for each scanning line driving signal in each row. A liquid crystal display device.
前記補助容量線駆動回路は、前記補助容量線毎に接続される第1及び第2の駆動用トランジスタでなり、
上記第1の駆動用トランジスタの第1主電極が前記補助容量の他端と接続され、
上記第1の駆動用トランジスタの第2主電極が第1の共通電極となる対向電極配線(COM1)と接続され、
上記第1の駆動用トランジスタの制御電極がi行目の走査線(Gi)と接続され、
上記第2の駆動用トランジスタの第1主電極が上記第1の駆動用トランジスタの第1主電極と接続され、
上記第2の駆動用トランジスタの第2主電極が第2の共通電極配線(COM2)と接続され、
上記第2の駆動用トランジスタの制御電極がi+2行目の走査線(Gi+2)と接続される、請求項1に記載の液晶表示装置。
The auxiliary capacitance line driving circuit is composed of first and second driving transistors connected to each auxiliary capacitance line,
A first main electrode of the first driving transistor is connected to the other end of the auxiliary capacitor;
A second main electrode of the first driving transistor is connected to a counter electrode wiring (COM1) serving as a first common electrode;
The control electrode of the first driving transistor is connected to the i-th scanning line (G i ),
A first main electrode of the second driving transistor is connected to a first main electrode of the first driving transistor;
A second main electrode of the second driving transistor is connected to a second common electrode wiring (COM2);
2. The liquid crystal display device according to claim 1, wherein the control electrode of the second driving transistor is connected to a scanning line (G i + 2 ) of the ( i + 2 ) th row.
前記補助容量は第1及び第2の補助容量からなり、該第1及び第2の補助容量の一端が前記画素電極に接続され、上記第1の補助容量の他端が前記補助容量線駆動回路に接続されると共に、上記第2の補助容量の他端が前記対向電極に接続される、請求項1又は2に記載の液晶表示装置。   The auxiliary capacitor includes first and second auxiliary capacitors, one end of the first and second auxiliary capacitors is connected to the pixel electrode, and the other end of the first auxiliary capacitor is the auxiliary capacitor line driving circuit. 3. The liquid crystal display device according to claim 1, wherein the other end of the second auxiliary capacitor is connected to the counter electrode. 前記表示部は第1及び第2の基板を備え、前記走査線及び信号線が該第1の基板上に設けられ、前記対向電極は上記第2の基板上に設けられている、請求項1〜3の何れかに記載の液晶表示装置。   The display section includes first and second substrates, the scanning lines and signal lines are provided on the first substrate, and the counter electrode is provided on the second substrate. The liquid crystal display device according to any one of? 前記補助容量は、前記第1の基板上に設けた配線と、該配線上に設けた絶縁膜と、該絶縁膜上に設けた透明電極とからなる、請求項4に記載の液晶表示装置。   The liquid crystal display device according to claim 4, wherein the auxiliary capacitor includes a wiring provided on the first substrate, an insulating film provided on the wiring, and a transparent electrode provided on the insulating film. 前記補助容量線駆動回路は前記表示部に隣接して設けられ、該補助容量線駆動回路はアモルファスシリコン又はポリシリコンを用いた薄膜トランジスタからなる、請求項1又は2に記載の液晶表示装置。   3. The liquid crystal display device according to claim 1, wherein the storage capacitor line driving circuit is provided adjacent to the display portion, and the storage capacitor line driving circuit is formed of a thin film transistor using amorphous silicon or polysilicon. 複数の行(ここで、行は1≦i≦mの任意の自然数)からなる走査線と、複数の列(ここで、列は1≦j≦nの任意の自然数)からなる信号線と、該走査線と該信号線との交差部に設けられたスイッチング素子と、該スイッチング素子の出力端に接続された画素電極と、対向電極と、該画素電極と該対向電極との間に液晶セルが配設されてなるm行×n列の画素マトリクスと、上記スイッチング素子の出力端に一端が接続される補助容量と、上記各行のスイッチング素子に接続され、かつ、上記各行の補助容量の他端を共通にした複数の行からなる補助容量線と、から成る表示部と、
上記各行の走査線に対しスイッチング素子がオンとなるオン期間及びオフとなる保持期間を有する走査線用駆動信号を出力する走査線駆動回路と、
上記各列の信号線に対し信号線用駆動信号を出力する信号線駆動回路と、
上記対向電極に対し対向電極用駆動信号を出力する対向電極駆動回路と、
上記各行の補助容量線に対し補助容量線用駆動信号を出力する補助容量線駆動回路と、
を備え、
上記補助容量線駆動回路は、上記補助容量線毎に接続される第1及び第2の駆動用トランジスタでなり、
上記第1の駆動用トランジスタの第1主電極が上記補助容量の他端と接続され、
上記第1の駆動用トランジスタの第2主電極が第1の共通電極となる対向電極配線(COM1)と接続され、
上記第1の駆動用トランジスタの制御電極がi行目の走査線(Gi)と接続され、
上記第2の駆動用トランジスタの第1主電極が上記第1の駆動用トランジスタの第1主電極と接続され、
上記第2の駆動用トランジスタの第2主電極が第2の共通電極配線(COM2)と接続され、
上記第2の駆動用トランジスタの制御電極がi+2行目の走査線(Gi+2)と接続され、
上記補助容量線駆動回路は、補助容量線に対し上記対向電極用駆動信号の第1周期には第1の電圧を印加し、上記対向電極用駆動信号の第1周期の後のp+1/2周期(ここで、pは0又は自然数)には第2の電圧を印加し、このp+1/2周期の後の保持期間では開状態とする信号を上記各行の走査線用駆動信号毎に合わせて出力する、液晶表示装置。
A scanning line composed of a plurality of rows (where a row is an arbitrary natural number satisfying 1 ≦ i ≦ m), and a signal line composed of a plurality of columns (where the column is an arbitrary natural number satisfying 1 ≦ j ≦ n); A switching element provided at an intersection of the scanning line and the signal line, a pixel electrode connected to an output end of the switching element, a counter electrode, and a liquid crystal cell between the pixel electrode and the counter electrode A pixel matrix of m rows × n columns, an auxiliary capacitor having one end connected to the output terminal of the switching element, and other than the auxiliary capacitor of each row connected to the switching element of each row. A storage capacitor line composed of a plurality of rows having common ends, and a display unit comprising:
A scanning line driving circuit that outputs a scanning line driving signal having an on period in which a switching element is turned on and a holding period in which the switching element is turned off with respect to the scanning line of each row;
A signal line driving circuit for outputting a signal line driving signal to the signal lines in each column;
A counter electrode drive circuit for outputting a drive signal for the counter electrode to the counter electrode;
An auxiliary capacitance line driving circuit that outputs an auxiliary capacitance line driving signal to the auxiliary capacitance lines of each row;
With
The auxiliary capacitance line driving circuit is composed of first and second driving transistors connected to each auxiliary capacitance line,
A first main electrode of the first driving transistor is connected to the other end of the auxiliary capacitor;
A second main electrode of the first driving transistor is connected to a counter electrode wiring (COM1) serving as a first common electrode;
The control electrode of the first driving transistor is connected to the i-th scanning line (G i ),
A first main electrode of the second driving transistor is connected to a first main electrode of the first driving transistor;
A second main electrode of the second driving transistor is connected to a second common electrode wiring (COM2);
Is connected a control electrode of the second driving transistor i + 2 row scanning lines and (G i + 2),
The auxiliary capacitance line driving circuit applies a first voltage to the auxiliary capacitance line in a first cycle of the counter electrode drive signal, and a p + 1/2 cycle after the first cycle of the counter electrode drive signal. (Where p is 0 or a natural number), a second voltage is applied, and a signal that is opened in the holding period after this p + 1/2 cycle is output for each scanning line driving signal in each row. A liquid crystal display device.
前記補助容量は第1及び第2の補助容量からなり、該第1及び第2の補助容量の一端が前記画素電極に接続され、上記第1の補助容量の他端が前記補助容量線駆動回路に接続されると共に、上記第2の補助容量の他端が前記対向電極に接続される、請求項7に記載の液晶表示装置。   The auxiliary capacitor includes first and second auxiliary capacitors, one end of the first and second auxiliary capacitors is connected to the pixel electrode, and the other end of the first auxiliary capacitor is the auxiliary capacitor line driving circuit. The liquid crystal display device according to claim 7, wherein the other end of the second auxiliary capacitor is connected to the counter electrode. 前記表示部及び前記補助容量線駆動回路は第1及び第2の基板を備え、前記走査線及び信号線が該第1の基板上に設けられ、前記対向電極は上記第2の基板上に設けられている、請求項7又は8に記載の液晶表示装置。   The display section and the storage capacitor line driving circuit include first and second substrates, the scanning lines and signal lines are provided on the first substrate, and the counter electrode is provided on the second substrate. The liquid crystal display device according to claim 7 or 8. 前記補助容量は、前記第1の基板上に設けた配線と、該配線上に設けた絶縁膜と、該絶縁膜上に設けた透明電極とからなる、請求項9に記載の液晶表示装置。   The liquid crystal display device according to claim 9, wherein the auxiliary capacitor includes a wiring provided on the first substrate, an insulating film provided on the wiring, and a transparent electrode provided on the insulating film. 前記補助容量線駆動回路は前記表示部に隣接して設けられ、該補助容量線駆動回路はアモルファスシリコン又はポリシリコンを用いた薄膜トランジスタからなる、請求項7に記載の液晶表示装置。   8. The liquid crystal display device according to claim 7, wherein the auxiliary capacitance line driving circuit is provided adjacent to the display portion, and the auxiliary capacitance line driving circuit is formed of a thin film transistor using amorphous silicon or polysilicon. 複数の行(ここで、行は1≦i≦mの任意の自然数)からなる走査線及び複数の列(ここで、列は1≦j≦nの任意の自然数)からなる信号線を設け、該走査線と該信号線との交差部にスイッチング素子を設け、該スイッチング素子の出力端に接続された画素電極と対向電極との間に液晶セルからなるm行×n列の画素マトリクスを配設し、上記スイッチング素子の出力端に補助容量の一端を接続して成る液晶表示装置の駆動方法であって、
上記スイッチング素子の走査線用駆動信号として該スイッチング素子をオンとするオン期間とオフとする保持期間とを有する矩形波信号を印加し、
上記信号線及び上記対向電極に対して矩形波信号を印加し、
上記補助容量の他端に、上記対向電極用駆動信号の第1周期には第1の電圧を印加し、上記対向電極用駆動信号の第1周期の後のp+1/2周期(ここで、pは0又は自然数)には第2の電圧を印加し、該p+1/2周期の後の保持期間中をフローティング状態とすることにより、
上記画素電極と上記対向電極との電位差の絶対値を増加させる、液晶表示装置の駆動方法。
A scanning line composed of a plurality of rows (where a row is an arbitrary natural number satisfying 1 ≦ i ≦ m) and a signal line composed of a plurality of columns (where the column is an arbitrary natural number satisfying 1 ≦ j ≦ n) are provided, A switching element is provided at the intersection of the scanning line and the signal line, and a pixel matrix of m rows × n columns composed of liquid crystal cells is arranged between the pixel electrode connected to the output end of the switching element and the counter electrode. A driving method of a liquid crystal display device comprising one end of an auxiliary capacitor connected to the output end of the switching element,
Applying a rectangular wave signal having an on period in which the switching element is turned on and a holding period in which the switching element is turned off as a scanning line drive signal for the switching element,
A rectangular wave signal is applied to the signal line and the counter electrode,
A first voltage is applied to the other end of the auxiliary capacitor in the first period of the counter electrode drive signal, and a p + 1/2 period after the first period of the counter electrode drive signal (here, p Is a 0 or a natural number) by applying a second voltage and setting the floating period during the holding period after the p + 1/2 period,
A driving method of a liquid crystal display device, wherein an absolute value of a potential difference between the pixel electrode and the counter electrode is increased.
前記第1の電圧を前記対向電極と同じ電圧とし、前記第2の電圧を前記対向電極とは異なる電圧とする、請求項12に記載の液晶表示装置の駆動方法。   The method for driving a liquid crystal display device according to claim 12, wherein the first voltage is set to the same voltage as the counter electrode, and the second voltage is set to a voltage different from that of the counter electrode. 前記第1の電圧を前記対向電極と同じ電圧とし、前記第2の電圧を前記対向電極の反転電圧と同じ電圧とする、請求項12に記載の液晶表示装置の駆動方法。   The driving method of the liquid crystal display device according to claim 12, wherein the first voltage is the same voltage as the counter electrode, and the second voltage is the same voltage as an inverted voltage of the counter electrode. 前記第2の電圧を、前記スイッチング素子が接続される当該走査線(Gi)の2行先の走査線(Gi+2)におけるオン期間に同期して印加する、請求項14に記載の液晶表示装置の駆動方法。 Wherein the second voltage is applied in synchronization with the ON period in 2 destinations scanning lines (G i + 2) of the scan line switching element is connected (G i), the liquid crystal according to claim 14 A driving method of a display device. 前記補助容量に印加される電圧を、前記対向電極配線に印加される信号の振幅を小さくした電圧とする、請求項13又は14に記載の液晶表示装置の駆動方法。   15. The method for driving a liquid crystal display device according to claim 13, wherein the voltage applied to the auxiliary capacitor is a voltage obtained by reducing the amplitude of a signal applied to the counter electrode wiring. 前記補助容量に印加される電圧を、前記対向電極配線に印加される信号の振幅中心に相当する直流電圧とする、請求項13又は14に記載の液晶表示装置の駆動方法。   15. The method for driving a liquid crystal display device according to claim 13, wherein the voltage applied to the auxiliary capacitor is a DC voltage corresponding to the amplitude center of a signal applied to the counter electrode wiring. 複数の行(ここで、行は1≦i≦mの任意の自然数)からなる走査線と、複数の列(ここで、列は1≦j≦nの任意の自然数)からなる信号線と、該走査線と該信号線との交差部に設けられたスイッチング素子と、該スイッチング素子の出力端に接続された画素電極と、対向電極と、該画素電極と該対向電極との間に液晶セルが配設されてなるm行×n列の画素マトリクスと、上記スイッチング素子の出力端に一端が接続される補助容量と、上記各行のスイッチング素子に接続され、かつ、上記各行の補助容量の他端を共通にした複数の行からなる補助容量線と、上記各列の信号線と上記各行の補助容量線との交差部を通過するように配設される寄生容量遮蔽配線と、から成る表示部と、
上記各行の走査線に対しスイッチング素子がオンとなるオン期間及びオフとなる保持期間を有する走査線用駆動信号を出力する走査線駆動回路と、
上記各列の信号線に対し信号線用駆動信号を出力する信号線駆動回路と、
上記対向電極に対し対向電極用駆動信号を出力する対向電極駆動回路と、
上記各行の補助容量線に対し補助容量線用駆動信号を出力する補助容量線駆動回路と、
を備え、
上記補助容量線駆動回路は、上記補助容量線毎に接続される第1及び第2の駆動用トランジスタでなり、
上記第1の駆動用トランジスタの第1主電極が上記補助容量の他端と接続され、
上記第1の駆動用トランジスタの第2主電極が第1の共通電極となる対向電極配線(COM1)と接続され、
上記第1の駆動用トランジスタの制御電極がi行目の走査線(Gi)と接続され、
上記第2の駆動用トランジスタの第1主電極が上記第1の駆動用トランジスタの第1主電極と接続され、
上記第2の駆動用トランジスタの第2主電極が第2の共通電極配線(COM2)と接続され、
上記第2の駆動用トランジスタの制御電極がi+2行目の走査線(Gi+2)と接続され、
上記補助容量線駆動回路は、補助容量線に対し上記対向電極用駆動信号の第1周期には第1の電圧を印加し、上記対向電極用駆動信号の第1周期の後のp+1/2周期(ここで、pは0又は自然数)には第2の電圧を印加し、このp+1/2周期の後の保持期間では開状態とする信号を上記各行の走査線用駆動信号毎に合わせて出力する、液晶表示装置。
A scanning line composed of a plurality of rows (where a row is an arbitrary natural number satisfying 1 ≦ i ≦ m), and a signal line composed of a plurality of columns (where the column is an arbitrary natural number satisfying 1 ≦ j ≦ n); A switching element provided at an intersection of the scanning line and the signal line, a pixel electrode connected to an output end of the switching element, a counter electrode, and a liquid crystal cell between the pixel electrode and the counter electrode A pixel matrix of m rows × n columns, an auxiliary capacitor having one end connected to the output terminal of the switching element, and other than the auxiliary capacitor of each row connected to the switching element of each row. A display comprising a storage capacitor line composed of a plurality of rows having common ends, and a parasitic capacitance shielding wiring disposed so as to pass through an intersection of the signal line of each column and the storage capacitor line of each row. And
A scanning line driving circuit that outputs a scanning line driving signal having an on period in which a switching element is turned on and a holding period in which the switching element is turned off with respect to the scanning line of each row;
A signal line driving circuit for outputting a signal line driving signal to the signal lines in each column;
A counter electrode drive circuit for outputting a drive signal for the counter electrode to the counter electrode;
An auxiliary capacitance line driving circuit that outputs an auxiliary capacitance line driving signal to the auxiliary capacitance lines of each row;
With
The auxiliary capacitance line driving circuit is composed of first and second driving transistors connected to each auxiliary capacitance line,
A first main electrode of the first driving transistor is connected to the other end of the auxiliary capacitor;
A second main electrode of the first driving transistor is connected to a counter electrode wiring (COM1) serving as a first common electrode;
The control electrode of the first driving transistor is connected to the i-th scanning line (G i ),
A first main electrode of the second driving transistor is connected to a first main electrode of the first driving transistor;
A second main electrode of the second driving transistor is connected to a second common electrode wiring (COM2);
The control electrode of the second driving transistor is connected to the scanning line (G i + 2 ) in the ( i + 2 ) th row,
The auxiliary capacitance line driving circuit applies a first voltage to the auxiliary capacitance line in a first cycle of the counter electrode drive signal, and a p + 1/2 cycle after the first cycle of the counter electrode drive signal. (Where p is 0 or a natural number), a second voltage is applied, and a signal that is opened in the holding period after this p + 1/2 cycle is output for each scanning line driving signal in each row. A liquid crystal display device.
前記補助容量は第1及び第2の補助容量からなり、該第1及び第2の補助容量の一端が前記画素電極に接続され、上記第1の補助容量の他端が前記補助容量線駆動回路に接続されると共に、上記第2の補助容量の他端が前記対向電極に接続される、請求項18に記載の液晶表示装置。   The auxiliary capacitor includes first and second auxiliary capacitors, one end of the first and second auxiliary capacitors is connected to the pixel electrode, and the other end of the first auxiliary capacitor is the auxiliary capacitor line driving circuit. The liquid crystal display device according to claim 18, wherein the other end of the second auxiliary capacitor is connected to the counter electrode. 前記寄生容量遮蔽配線には直流電圧が印加される、請求項18に記載の液晶表示装置。   The liquid crystal display device according to claim 18, wherein a DC voltage is applied to the parasitic capacitance shielding wiring. 前記寄生容量遮蔽配線には対向電極用駆動信号が印加される、請求項18に記載の液晶表示装置。   The liquid crystal display device according to claim 18, wherein a driving signal for a counter electrode is applied to the parasitic capacitance shielding wiring. 前記表示部及び補助容量線駆動回路は第1及び第2の基板を備え、前記走査線及び信号線が該第1の基板上に設けられ、前記対向電極は上記第2の基板上に設けられている、請求項18に記載の液晶表示装置。   The display unit and the storage capacitor line driving circuit include first and second substrates, the scanning lines and signal lines are provided on the first substrate, and the counter electrode is provided on the second substrate. The liquid crystal display device according to claim 18. 前記補助容量は、前記第1の基板上に設けた配線と、該配線上に設けた絶縁膜と、該絶縁膜上に設けた透明電極とからなる、請求項22に記載の液晶表示装置。   23. The liquid crystal display device according to claim 22, wherein the auxiliary capacitor includes a wiring provided on the first substrate, an insulating film provided on the wiring, and a transparent electrode provided on the insulating film. 前記補助容量線駆動回路は前記表示部に隣接して設けられ、該補助容量線駆動回路はアモルファスシリコン又はポリシリコンを用いた薄膜トランジスタからなる、請求項18に記載の液晶表示装置。   19. The liquid crystal display device according to claim 18, wherein the auxiliary capacitance line driving circuit is provided adjacent to the display portion, and the auxiliary capacitance line driving circuit is formed of a thin film transistor using amorphous silicon or polysilicon. 前記寄生容量遮蔽配線は、前記スイッチング素子と前記補助容量との間に配設され、前記補助容量線と平行に配設される、請求項18に記載の液晶表示装置。   The liquid crystal display device according to claim 18, wherein the parasitic capacitance shielding wiring is provided between the switching element and the auxiliary capacitance, and is provided in parallel with the auxiliary capacitance line. 前記第1の基板上に第1のゲート絶縁膜と第2のゲート絶縁膜とが配設され、前記寄生容量遮蔽配線が、上記第1のゲート絶縁膜上に配設されている、請求項22に記載の液晶表示装置。   The first gate insulating film and the second gate insulating film are disposed on the first substrate, and the parasitic capacitance shielding wiring is disposed on the first gate insulating film. 22. A liquid crystal display device according to 22. 前記寄生容量遮蔽配線の直線部が前記第1の基板上に配設され、前記寄生容量遮蔽配線の交差部が前記第1のゲート絶縁膜上に配設され、該交差部と上記直線部とが前記第1のゲート絶縁膜に配設されたコンタクトホールを介して接続されている、請求項22に記載の液晶表示装置。   A straight line portion of the parasitic capacitance shielding wiring is disposed on the first substrate, and an intersection portion of the parasitic capacitance shielding wiring is disposed on the first gate insulating film. The liquid crystal display device according to claim 22, wherein the liquid crystal display devices are connected through a contact hole disposed in the first gate insulating film. 前記寄生容量遮蔽配線の交差部が透明電極材料からなる、請求項27に記載の液晶表示装置。   28. The liquid crystal display device according to claim 27, wherein an intersection of the parasitic capacitance shielding wiring is made of a transparent electrode material.
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