JP2010129985A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2010129985A
JP2010129985A JP2008306797A JP2008306797A JP2010129985A JP 2010129985 A JP2010129985 A JP 2010129985A JP 2008306797 A JP2008306797 A JP 2008306797A JP 2008306797 A JP2008306797 A JP 2008306797A JP 2010129985 A JP2010129985 A JP 2010129985A
Authority
JP
Japan
Prior art keywords
recess
semiconductor element
conductive wire
package
wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008306797A
Other languages
English (en)
Other versions
JP5233619B2 (ja
Inventor
Kenji Yamaguchi
健次 山口
Tetsuya Yagi
哲也 八木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nichia Corp
Original Assignee
Nichia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nichia Corp filed Critical Nichia Corp
Priority to JP2008306797A priority Critical patent/JP5233619B2/ja
Publication of JP2010129985A publication Critical patent/JP2010129985A/ja
Application granted granted Critical
Publication of JP5233619B2 publication Critical patent/JP5233619B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • H01L2224/48996—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/48997—Reinforcing structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/85951—Forming additional members, e.g. for reinforcing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)
  • Led Devices (AREA)

Abstract

【課題】 半導体素子をパッケージの凹部の底面に固定する接着剤が導電性ワイヤの接続部へ流動することを阻止する。
【解決手段】 本発明は、半導体素子１と、その半導体素子１を配置する凹部を有し、正負一対のリード電極を備えたパッケージと、上記半導体素子の電極と上記パッケージの凹部の底面に露出されたリード電極とを接続する導電性ワイヤと、上記半導体素子を上記凹部の底面に固定する接着剤と、を具備する半導体装置であって、上記パッケージは、上記半導体素子が配置される搭載部４と、上記リード電極における導電性ワイヤの接続部５との間に、上記凹部の底面から突出された壁部６を有しており、上記壁部６は、上記凹部の底面を延長され、上記凹部の側壁面に接続する端部６ａを有しており、その端部６ａの凹部の底面からの高さは、上記導電性ワイヤ１０の下に設けられた壁部６の高さよりも高いことを特徴とする。
【選択図】 図１

Description

本発明は、半導体素子をパッケージに搭載した半導体装置に関し、特に発光素子をパッケージに搭載した発光装置に関する。
半導体装置は、半導体素子と、その半導体素子を搭載するパッケージと、そのパッケージに搭載された半導体素子を覆う封止部材と、から構成されている。パッケージは、半導体素子を配置するための凹部を有しており、その凹部の底面に配置させた半導体素子の電極と、凹部の底面に露出されたリード電極とが導電性ワイヤを介して接続されている。
半導体素子は、パッケージの凹部の底面に接着剤により固定される。さらに、半導体素子の電極とパッケージのリード電極とを導電性ワイヤにて接続した後、半導体素子および導電性ワイヤを被覆するように凹部に封止部材を形成することにより半導体装置が形成される。この凹部に封止部材を形成する工程は、例えば、エポキシ樹脂やシリコーン樹脂のような封止部材の材料を、流動性のある材料として凹部の中に充填した後、硬化させることによりなされている。
ところで、半導体素子をパッケージに固定するための接着剤は、通常、樹脂を材料として含んでおり、半導体素子をパッケージに接着する工程において、接着剤が高い流動性を有することがある。そのため、凹部の底面において、半導体素子の搭載部から導電性ワイヤを接続する接続部まで接着剤の材料が流出する懸念がある。このように流出した接着剤の上へは、導電性ワイヤが接続できなかったり、たとえ接続できたとしても、接続不良を起こしたりする問題が生じる。このような問題が生じないように接着剤の流動を阻止するため、特許文献１に開示されたパッケージは、接着剤が配置される半導体素子の搭載部から導電性ワイヤが接続されるリード電極の接続部までの間に、パッケージの凹部の底面から突出された壁部を設けている。この壁部により、半導体素子の搭載部から接着剤が流動してきても接着剤が堰き止められるので、導電性ワイヤの接続部まで流出してしまわないようにすることができる。
特開２００７−３１１７４９号公報
しかしながら、上述したような壁部を有する従来の半導体装置において、以下に説明するような課題がある。
まず、第一の課題として、凹部の底面に設けられた壁部によって、接着剤の流動を阻止することが十分ではなかった。特に、半導体素子を凹部の側壁面の近くに接着剤で配置すると、半導体素子の接着に寄与しない余分な接着剤が、凹部の底面と凹部の側壁面とにより形成された隅部に向かって流れ、その隅部に溜まり、さらに凹部の側壁面を伝って壁部を乗り越えやすい。また、リード電極の接続部に導電性ワイヤを接続する際に、壁部が導電性ワイヤの障害とならないように壁部の高さを低くすると、上述の隅部において行き場を失った接着剤が壁部を乗り越えて導電性ワイヤの接続部まで流れ込む。接着剤で被覆されたリード電極の表面に導電性ワイヤを接続すると、導電性ワイヤの接続強度が十分に得られない恐れがある。
次に、第二の課題として、パッケージの凹部に封止部材の材料を充填する工程で、凹部内に設けられた壁が障害となり材料が隅々まで行き渡らずに、封止部材に気泡が形成されることがある。このような気泡が封止部材に存在すれば、その気泡の箇所から封止部材に剥離が生じ、その剥離が生じた箇所を通じて湿気が半導体装置の内部に侵入することにより、半導体装置の故障の原因ともなり、信頼性を低下させることとなる。
そこで、本発明は、凹部内に壁部を有するパッケージにおいて、導電性ワイヤの接続部への接着剤の流動を阻止することが十分にできる半導体装置を提供することを目的とする。また、本発明は、凹部内に壁部を有するパッケージにおいて、気泡を発生させることなく封止部材を形成することにより、信頼性の高い半導体装置を提供することを目的とする。
以上の目的を達成するために本発明に係る半導体装置は、半導体素子と、その半導体素子が搭載された凹部を有し上記凹部の底面に正負一対のリード電極が配置されたパッケージと、上記半導体素子の電極と上記リード電極とを接続する導電性ワイヤと、上記半導体素子を上記凹部の底面に固定する接着剤と、を備えた半導体装置であって、上記パッケージは、上記半導体素子の搭載部と上記リード電極における導電性ワイヤの接続部との間に、壁部を有しており、上記壁部は、上記凹部の側壁面に接続された端部の高さが上記導電性ワイヤの下に設けられた壁部よりも高いことを特徴とする。
上記凹部は、楕円または円形の開口形状を有し、上記半導体素子および上記導電性ワイヤを覆う封止部材が配置されており、上記壁部の端部は、上記凹部の開口方向から見て、上記凹部の側壁面と鋭角に接続された側に、上記凹部の底面から開口方向に向かって広がる傾斜面を有することが好ましい。
上記壁部は、上記半導体素子の搭載部の側が上記凹部の底面に対して垂直に設けられていることが好ましい。
本発明は、パッケージの凹部の底面に設けられた壁部が、導電性ワイヤの下で低く、凹部の側壁面と接続する側で高く設けられている。そのため、壁部が半導体素子とリード電極とを結ぶ導電性ワイヤの障害となることなく、半導体素子の搭載部から導電性ワイヤの接続部への接着剤の流動を十分に阻止することができる。
また、本発明は、壁部の端部と凹部の側壁面とが鋭角をなして接続する側の端部に、凹部の底面から開口方向に向かって広がる傾斜面を設けることにより、その箇所に気泡を残存させることなく、パッケージの凹部に封止部材の材料を配置させることができ、信頼性の高い半導体装置とすることができる。
本発明を実施するための最良の形態を、以下に図面を参照しながら説明する。ただし、以下に示す形態は、本発明の技術思想を具体化するための半導体装置を例示するものであって、本発明は半導体装置を以下に限定するものではない。
また、本明細書は特許請求の範囲に示される部材を、実施の形態の部材に特定するものでは決してない。実施の形態に記載されている構成部品の寸法、材質、形状、その相対的配置等は、特に特定的な記載がない限りは、本発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。なお、各図面が示す部材の大きさや位置関係等は、説明を明確にするため誇張していることがある。さらに以下の説明において、同一の名称、符号については同一もしくは同質の部材を示しており、詳細な説明を適宜省略する。さらに、本発明を構成する各要素は、複数の要素を同一の部材で構成して一の部材で複数の要素を兼用する態様としてもよいし、逆に一の部材の機能を複数の部材で分担して実現することもできる。
図１は、本発明の第一の形態における半導体装置を示す斜視図である。図２は、図１に示される半導体装置の部分的な斜視図である。
第一の形態にかかる発明は、図１および図２に示されるように、半導体素子１と、その半導体素子１を配置する凹部を有し、その凹部の底面に正負一対のリード電極が配置されたパッケージと、半導体素子１の電極とパッケージの凹部の底面に露出されたリード電極とを接続する導電性ワイヤ１０と、半導体素子１を凹部の底面に接着する接着剤と、を備えた半導体装置に関するものである。
このような半導体装置において、パッケージは、半導体素子１が配置された搭載部４と、凹部の底面に露出されたリード電極における導電性ワイヤの接続部５との間に、凹部の底面から突出された壁部６を有しており、この壁部６は、凹部の底面を横切るように底面の外形をなす円周上の一点から他の点まで直線状に延長された延伸部６ｃと、凹部の側壁面９に接続する端部６ｂとから構成されている。
ところで、半導体素子の電極とリード電極とを結ぶ導電性ワイヤの接続し易さを考慮して、壁部の高さは、ある程度低くされる。このようなパッケージにおいて、図１に示されるように、複数の半導体素子１が凹部のほぼ中央と凹部の側壁面９の近傍にダイボンドされたとき、壁部６の高さを延伸部６ｃから端部６ｂまで一定にすれば、接着剤７が凹部の底面と凹部の側壁面９とによって形成された隅部に沿って流れる恐れがある。すると、行き場を失った接着剤７が凹部の側壁面を伝って壁部６を乗り越えて導電性ワイヤ１０の接続部５まで流れ込み、その流れ込んだ接着剤の上に導電性ワイヤ１０を接続させると、導電性ワイヤ１０の接続強度が十分に得られない恐れがある。
そこで、本発明は、半導体素子１の搭載部４と導電性ワイヤの接続部５とを隔てる壁部６の高さを、導電性ワイヤ１０の下を横切るように設けられた延伸部６ｃの高さよりも、凹部の側壁面９に接続する端部６ｂのほうで高くする。なお、壁部６の高さは、導電性ワイヤ１０の接続をする工程において、壁部６が導電性ワイヤ１０の障害とならないように、また、接着剤の量や流動のし易さを考慮して、導電性ワイヤ１０の接続部５への接着剤の流動を阻止することができる十分な高さ及び形状となるように決定される。また、本発明の壁部６は、本形態のように、壁部６が端部６ｂと延伸部６ｃとにより構成され、それらの間に設けられた段差により高低差が設けられている形態に限定されることはない。すなわち、本発明の壁部は、例えば、導電性ワイヤの下に設けられた壁部から凹部の内壁面に接続する端部の方に向かって高さが徐々に高くなる、なだらかな形状の壁部をも含むものとする。
このように壁部６の高さを、凹部の側壁面９に接続する端部６ｂの側で高くすることにより、接着剤が凹部の側壁面９を伝って壁部６を越えて導電性ワイヤ１０の接続部５のほうへ流動する懸念がなくなる。よって、リード電極における導電性ワイヤ１０の接続部５の表面が接着剤によって被覆されることがないので、導電性ワイヤの接続性に優れた半導体装置とすることができる。
図３は、本発明の第二の形態における半導体装置を示す斜視図である。図４は、本発明の第二の形態における半導体装置を示す上面図である。第二の形態にかかる半導体装置は、半導体素子１と、その半導体素子１を配置する凹部を有し、正負一対のリード電極が配置されたパッケージと、半導体素子１の電極とパッケージの凹部の底面に露出されたリード電極とを接続する導電性ワイヤ１０と、半導体素子１を凹部の底面に接着する接着剤（図示せず。）と、半導体素子１および導電性ワイヤ１０を覆うように凹部内に充填された封止部材（図示せず。）と、を備えた半導体装置に関するものである。
このような半導体装置において、パッケージは、半導体素子１が配置された搭載部４と、リード電極における導電性ワイヤ１０の接続部５との間に、凹部の底面から突出された壁部６を有しており、この壁部６は、凹部の底面に設けられた延伸部６ｃと、凹部の側壁面９に接続する端部６ａとを有している。この端部６ａの高さは、上述した第一の形態の半導体装置と同様に、半導体素子１の電極とリード電極における接続部５とを結ぶ導電性ワイヤ１０の下を横切るように設けられた延伸部６ｃよりも高くされている。
パッケージの凹部の底面に設けられる壁部６は、凹部の底面に配置される半導体素子１の接着剤が導電性ワイヤ１０の接続部５へ流出することを確実に阻止するため、半導体素子１の搭載部４および導電性ワイヤ１０の接続部５の配置を考慮して、適切な箇所および高さで設けられる。
例えば、図４に示されるように凹部の開口形状を楕円または円形とするとき、パッケージの凹部の開口方向から見て、半導体素子の搭載部４を凹部の底面の略中央に設けるとともに、壁部６は、半導体素子の搭載部４を挟む箇所に設ける。そうすると、壁部６は、その壁部の延長方向に対して端部６ａが凹部の側壁面と斜めに接続するように設けられる。このとき、図４に示されるように凹部の開口方向から見て、壁部の端部６ａと凹部の側壁面９とによって外形の一部が形成される隅部は、それらが鋭角αに交わって形成される第一の隅部と、それらが鈍角βに交わって形成される第二の隅部とに分けられる。
このような壁部を有するパッケージの凹部に封止部材を充填する際に、図２に示されたように、パッケージの凹部の底面に設けられた壁部の側壁面が凹部の底面に略垂直な形状であれば、壁部の端部が凹部の側壁面９と鋭角αをなして接続する第一の隅部において気泡８が留まり易くなるという懸念がある。
そこで、本形態の半導体装置は、図３に示されるように、凹部の開口方向から見て、凹部の底面に設けられた壁部が凹部の側壁面９と鋭角αをなして接続されることにより形成された第一の隅部において、壁部の側壁面を凹部の底面に対して傾斜させる。つまり、第一の隅部の空間が凹部の底面から凹部の開口方向に向かって広がる傾斜面を壁部に設ける。
これにより、第一の隅部において気泡８が留まり難くさせることができる。つまり、壁部の側壁面が傾斜面とされているため、第一の隅部において凹部の底面から開口方向に向かって空間が広がる。そのため、凹部に充填された封止部材が第一の隅部にまで行き渡り、充填する際に生じた気泡８も抜けやすいので、気泡を残存させることなく封止部材の材料を凹部に充填しやすい。よって、本形態の半導体装置は、導電性ワイヤの接続部への接着剤の流出が十分に防止できる壁部を有するパッケージにおいて、封止部材を形成する際に、壁部が凹部の側壁面と鋭角αをなして接続することによって形成された第一の隅部に、気泡が残り難い半導体装置とすることができる。
また、図２に示されるように、パッケージの凹部の底面において、半導体素子の搭載部と導電性ワイヤの接続部との間に設けられた壁部の延伸部６ｃは、その半導体素子１の搭載部４の側から導電性ワイヤの接続部５のほうに向かって低くなるように形成することが好ましい。例えば、断面が三角形状となる壁部とする場合、壁部の上を通過する導電性ワイヤのループ形状に沿って、半導体素子の搭載部の側の側壁面は急斜面とし、導電性ワイヤの接続部の側の側壁面は緩斜面となるように壁部を設ける。これにより、壁部の上を通過する導電性ワイヤのループ形状に沿った形状の壁部となるため、導電性ワイヤの下に設けられた壁部が障害となることなく、半導体素子の電極とリード電極とを結ぶ導電性ワイヤを張る作業をし易くすることができる。
さらに、壁部は、図２に示されるように、半導体素子の搭載部４の側の側壁面が凹部の底面に対して垂直に設けられていることが好ましい。これにより、半導体素子の搭載部の側の側壁面を傾斜面とする場合と比較して、流動性のある接着剤の成分が壁を越え難くすることができる。そのため、半導体素子の搭載部から導電性ワイヤの接続部のほうへ接着剤が流動することを確実に阻止することができる。
以下、本形態の各構成について詳述する。
（パッケージ）
パッケージは、導電性ワイヤにより半導体素子の電極に接続する正負一対のリード電極と、そのリード電極を絶縁して配置する絶縁性材料である支持部と、から構成された部材である。パッケージは、半導体素子、導電性ワイヤおよび封止部材を配置するための凹部を有する。この凹部の開口形状は、真円や楕円形状に限定されることなく、その外形が円弧と直線とからなる小判型形状（あるいはトラック形状）などとすることができる。この凹部の底面に設けられる壁部は、半導体素子が配置される搭載部と、導電性ワイヤが接続されるリード電極上の接続部との間に、凹部の底面から突出するように設けられる。壁部の形状は、接着剤の流動を阻止することができる形状ならば如何なる形状でもよい。例えば、壁部の断面が三角形、円形または四角形とすることができる。金型を利用して壁部を樹脂で成型する場合、壁部の形成のし易さと、接着剤の流動を阻止する効果を考慮して、壁部の断面は三角形とすることが好ましい。また、壁部は、凹部の底面に直線状に設けるだけでなく、半導体素子の搭載部および導電性ワイヤの接続部の配置を考慮して、接着剤の流動を効果的に阻止することができるように、曲線状または直線状に凹部の底面に設けてもよい。
このようなパッケージの支持部は、リードフレームの一部を樹脂で被覆して、その樹脂を型で略直方体に成型する方法により比較的容易に形成することができる。このような成型方法により、凹部の底面から突出された壁部を、パッケージを構成する支持部の一部として一体的に形成させることもできる。また、このような形成方法によるとき、壁部の底部は、リードフレームに形成させた貫通孔や正極のリード電極と負極のリード電極との両端部の間を通じて、パッケージを構成する支持部と接続されていることが好ましい。これにより、壁部をパッケージに強固に固定することができるとともに、パッケージの支持部の成型とともに壁部を支持部と一体的に形成することができるので、壁部の形成が容易になる。以下、パッケージの形成方法について説明する。
まず、金属平板に打ち抜き加工を施すことにより、後に正負一対のリード電極として機能させる複数の突出部を有するリードフレームを形成する。
リードフレームの材料は、導電性であれば特に限定されないが、半導体素子と電気的に接続する導電性ワイヤとの接着性及び電気伝導性が良いことが求められる。具体的な電気抵抗としては、３００μΩ−ｃｍ以下が好ましく、より好ましくは３μΩ−ｃｍ以下である。これらの条件を満たす材料としては、鉄、銅、鉄入り銅、錫入り銅及びアルミニウム等が好適に挙げられる。
リード電極の表面は、金属平板への打ち抜き工程の後、銀、金あるいはパラジウムを材料とする金属により被覆されていることが好ましい。これにより、発光素子を搭載したとき、リード電極の表面における光反射率を向上させることができる。これらの金属材料は、好適には鍍金やスパッタリングなどの方法によりリード電極表面に配置させることができる。
リード電極は、半導体装置の外部から半導体素子に電力を供給する導電体である。リード電極は、一方の端部がパッケージの側面からパッケージ内部に挿入されて一部が凹部の底面に露出され、他方の端部がパッケージの側面から突出するようにパッケージの成型時に支持部に配置される。
すなわち、リードフレームを、凸型および凹型にて狭持するとき、リード電極の端部が凸型および凹型により形成された内部空間に配置されるようにする。次に、型の背面に設けられたゲートより内部空間に成型材料を注入して、少なくともリード電極の端部を被覆する。最後に、充填された成型材料を硬化させた後、凸型および凹型から成型体を取り外す。
パッケージを構成する支持部の成型材料は、特に限定されず、液晶ポリマー、ポリフタルアミド樹脂、ポリブチレンテレフタレート（ＰＢＴ）などとすることができる。熱可塑性樹脂に限定されることなく、エポキシ樹脂に代表されるような熱硬化性樹脂も支持部の材料とすることができる。特に、ポリフタルアミド樹脂のように高融点結晶が含有されてなる半結晶性ポリマー樹脂は、封止部材（例えば、エポキシ樹脂やシリコーン樹脂）との密着性が良好なため、パッケージの材料として好適に利用される。また、発光素子からの光の反射率を向上させるために、成型材料に酸化チタンなどの白色顔料を含有させることができる。
（半導体素子）
本形態では、半導体発光素子をパッケージに配置させた半導体装置について説明するが、このような形態に限定されることなく、半導体素子として、発光ダイオードやレーザダイオードのような半導体発光素子のほかに、その半導体発光素子を過電圧による破壊から保護するための保護素子（例えば、ツェナーダイオード、抵抗、トランジスタあるいはコンデンサなど）、受光素子あるいはそれらを少なくとも二種以上組み合わせたものを搭載した半導体装置とすることができる。なお、半導体発光素子の発光色は、赤色系、緑色系または青色系のいずれか一種、あるいはそれらの色を組み合わせたものでよい。
半導体装置は、半導体発光素子と蛍光物質とを備えた半導体装置とすることもできる。このような半導体装置とするとき、半導体発光素子は、蛍光物質を励起可能な波長の光を発する活性層を有する。このような半導体発光素子として、蛍光物質を効率良く励起できる短波長の光を発光する窒化物半導体（ＩｎＸＡｌＹＧａ１−Ｘ−ＹＮ、０≦Ｘ、０≦Ｙ、Ｘ＋Ｙ≦１）が好適に挙げられる。半導体層の材料やその混晶度によって発光波長を種々選択することができる。
半導体発光素子の発光波長は、蛍光物質からの発光波長との補色関係や封止樹脂の劣化などを考慮して、４００ｎｍ以上５３０ｎｍ以下が好ましく、４２０ｎｍ以上４９０ｎｍ以下がより好ましい。半導体発光素子と蛍光物質との励起、発光効率をそれぞれより向上させるためには、４５０ｎｍ以上４７５ｎｍ以下がさらに好ましい。
赤色系の光を発する半導体発光素子の材料として、ガリウム・アルミニウム・砒素系の半導体やアルミニウム・インジュウム・ガリウム・燐系の半導体を選択することが好ましい。なお、フルカラーを発光させるためには、赤色系の発光波長が６１０ｎｍから７００ｎｍ、緑色系が４９５ｎｍから５６５ｎｍ、青色系の発光波長が４３０ｎｍから４９０ｎｍの半導体発光素子を組み合わせることが好ましい。
（接着剤）
接着剤は、半導体素子をパッケージに固定するための部材である。この接着剤の材料は、特に限定されず、エポキシ樹脂やシリコーン樹脂あるいはそれらの混合樹脂のような絶縁性樹脂を材料とする接着剤や、導電性材料が含有された絶縁性樹脂からなる導電性ペーストとすることができる。ここで、導電性ペーストに含有される導電性材料は、Ａｕ、ＳｎあるいはＡｇが好ましく、より好ましくはＡｇの含有量が８０％〜９０％であるＡｇペーストを用いると放熱性にも優れた半導体装置が得られる。なお、底面側に電極を有する半導体素子は、銀、金、パラジウムなどの金属材料を含む導電性ペーストによってパッケージに接着することができる。
透光性のサファイア基板上に窒化物半導体を積層させて形成された半導体発光素子の場合には、接着剤として、例えば、エポキシ樹脂、シリコーン樹脂のような絶縁性樹脂があげられる。このとき、半導体発光素子の底面（上記サファイア基板における窒化物半導体が積層された面とは反対側の面）に銀やアルミニウムの金属材料を配置してもよい。例えば、銀やアルミニウムの金属材料を半導体発光素子の底面に蒸着あるいはスパッタリングすることにより金属層を成膜することができる。これにより、半導体発光素子の底面における光反射率が向上するため、絶縁性樹脂を材料とする接着剤について、半導体発光素子からの光や熱による樹脂の劣化が抑制され、光取出し効率が向上する。
半導体素子は、パッケージの凹部の底面に接着剤によって固定される。本形態の半導体素子は、パッケージの凹部の底面に露出されたリード電極の上に固定されている。しかし、このような形態に限定されることなく、半導体素子は、パッケージを構成する支持部の上に実装してもよい。
（導電性ワイヤ）
導電性ワイヤは、半導体素子の電極と、パッケージのリード電極とを電気的に接続する金属細線である。導電性ワイヤは、半導体発光素子の電極とのオーミック性、機械的接続性、電気伝導性及び熱伝導性がよいものが求められる。また、作業性などを考慮して導電性ワイヤの直径は、好ましくは、Φ１０μｍ以上、Φ４５μｍ以下である。封止部材に蛍光物質を含有させるとき、蛍光物質が含有された部位と、蛍光物質が含有されていない部位との界面で導電性ワイヤが断線しやすい。そのため、導電性ワイヤの直径は、２５μｍ以上がより好ましく、半導体発光素子の発光面積の確保や扱い易さの観点から３５μｍ以下がより好ましい。このような導電性ワイヤとして具体的には、金、銅、白金、アルミニウム等の金属及びそれらの合金を用いた導電性ワイヤが挙げられる。
（封止部材）
封止部材は、パッケージの凹部に配置させた半導体素子や導電性ワイヤを外部環境から保護するため、それらを被覆するように凹部内に配置させる部材である。この封止部材の材料は、特に限定されず、例えば、シリコーン樹脂、エポキシ樹脂、ユリア樹脂、フッ素樹脂、および、それらの樹脂が少なくとも一種以上含有された混合樹脂など、耐候性に優れた透光性樹脂をパッケージの凹部内に充填させた後、硬化させることにより封止部材を形成することができる。また、封止部材の材料は、樹脂に限定されず、ガラス、シリカゲルなどの耐光性に優れた透光性無機材料を用いることもできる。
本形態の封止部材は、粘度増量剤、光拡散剤、顔料、蛍光物質など、用途に応じてあらゆる部材を添加することができる。例えば、発光色に応じた着色剤を添加させることができる。また、光拡散剤として例えば、チタン酸バリウム、酸化チタン、酸化アルミニウム、二酸化珪素、炭酸カルシウム、それらを少なくとも一種以上含む混合物などを挙げることができる。また、封止部材の光出射面側を所望の形状にすることによってレンズ効果を持たせることができる。具体的には、平板状、凸レンズ形状、凹レンズ形状さらには、発光観測面から見て楕円形状やそれらを複数組み合わせた形状にすることができる。
（蛍光物質）
本形態の半導体装置は、半導体素子として、半導体発光素子を備えるとき、その半導体発光素子からの光により励起されて発光する蛍光物質を凹部内に配置させることができる。半導体発光素子に蛍光物質を配置する形態として、封止部材に蛍光物質を含有させることが好ましい。このような蛍光物質の一例として、以下に述べる希土類元素を含有する蛍光物質がある。
具体的には、Ｙ、Ｌｕ，Ｓｃ、Ｌａ，Ｇｄ、ＴｂおよびＳｍの群から選択される少なくとも１つの元素と、Ａｌ、Ｇａ、およびＩｎの群から選択される少なくとも１つの元素とを有するガーネット（石榴石）型蛍光物質が挙げられる。特に、アルミニウム・ガーネット系蛍光体は、ＡｌとＹ、Ｌｕ、Ｓｃ、Ｌａ、Ｇｄ、Ｔｂ、Ｅｕ、Ｇａ、Ｉｎ及びＳｍから選択された少なくとも一つの元素とを含み、かつ希土類元素から選択された少なくとも一つの元素で付活された蛍光体であり、半導体発光素子から出射された可視光や紫外線で励起されて発光する蛍光体である。
また、窒化物系蛍光体は、Ｎを含み、かつＢｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、及びＺｎから選択された少なくとも一つの元素と、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｔｉ、Ｚｒ、及びＨｆから選択された少なくとも一つの元素とを含み、希土類元素から選択された少なくとも一つの元素で付活された蛍光体である。
以下、本発明に係る実施例について詳述する。なお、本発明は以下に示す実施例のみに限定されないことは言うまでもない。
図１は、本実施例の半導体装置を示す斜視図である。図２は、本実施例の半導体装置の一部を部分的に拡大して示す断面図および斜視図である。図４は、本実施例の半導体装置を示す上面図である。
本実施例の半導体装置は、図１に示されたように、半導体素子１と、その半導体素子１を配置するための凹部を有するパッケージと、そのパッケージに配置されたリード電極と半導体素子１の電極を接続する導電性ワイヤ１０と、半導体素子１および導電性ワイヤ１０を被覆するように凹部に配置された封止部材（図示せず。）と、から構成されている。
パッケージは、正負一対のリード電極と、それらのリード電極を支持する支持部とから構成されており、その支持部の正面側に設けられた凹部の底面にリード電極の一端部が露出されており、リード電極の他端部がパッケージの側面から突出されている。このようなパッケージは、鉄入り銅を主な材料とするリード電極を有する金属フレームを金型内に配置し、ポリフタルアミド樹脂を金型内に注入して硬化させることによる射出成型にて支持部を形成させたものである。
本実施例のパッケージの凹部は、射出成型の金型により、凹部の開口形状が略楕円形状となるように支持部に形成される。凹部の開口部および底面の大きさは、長手方向の長さが２．００ｍｍであり、短手方向の長さが１．７５ｍｍであり、凹部の深さが０．７５ｍｍである。その凹部の底面には、パッケージの成型と同時に壁部が形成される。本実施例の壁部６は、パッケージを構成する樹脂の一部により形成されており、パッケージの凹部の底面に二箇所設けられている。その一つの壁部は、壁部の底面の一部が、正負一対のリード電極のうちの一方に形成された貫通孔を通じて支持部を構成する樹脂と接続されている。もう一つの壁部は、その壁部の底面が、正負一対のリード電極の先端部の間に一部延在させて配置させた支持部を構成する樹脂と接続されている。これらの壁部は、凹部の開口方向から見て、凹部の底面に直線状に設けられ、凹部の底面を、半導体素子の搭載部４と導電性ワイヤ１０の接続部５とに分割しており、それらの壁部６の端部６ｂは、凹部の側壁面９に接続されている。
半導体素子１の搭載部４は、パッケージの凹部の底面の中央に露出されたリード電極の表面に設けられる。一方、導電性ワイヤの接続部５は、パッケージの凹部の側壁面９の近くに露出されたリード電極の表面に設けられている。この搭載部４と接続部５の間に、壁部６が凹部の底面から突出しており、その壁部６は、凹部の底面と凹部の側壁面９とに接続され、パッケージを構成する支持部と一体的に形成されている。
本実施例のパッケージに搭載される半導体素子１は、凹部の底面の略中央に配置される発光ダイオード２（大きさは、縦×横×厚みが５００μｍ×２９０μｍ×８５μｍ）と、その発光ダイオード２よりも凹部の側壁面寄りに配置されるツェナーダイオード３（大きさは、縦×横×厚みが３９０μｍ×２３０μｍ×１４０μｍ）であり、それらの半導体素子は、その正負一対の電極が形成された面を上にして接着剤によって搭載部に固定される。すなわち、それぞれの半導体素子の搭載部に接着剤を滴下した後、半導体素子の裏面を接着剤の側にして押し付けて配置し、接着剤を硬化させる。本実施例の接着剤は、その硬化前に接着剤を構成する樹脂の成分が流動性を有する。特に、凹部の側壁面寄りに配置されたツェナーダイオード３の接着剤を構成する樹脂成分が凹部の側壁面を伝って流動しやすい傾向にある。半導体素子１を接着剤で固定した後、金を材料とする金属細線からなる導電ワイヤ１０の一端を半導体素子１の電極に接続し、同じ導電性ワイヤの他端をリード電極の接続部５に接続させる。
壁部６は、半導体素子１の電極とリード電極上の接続部５とを導電ワイヤ１０で結ぶ工程で、壁部６の上を通過する導電性ワイヤ１０の妨げとならない形状および高さに形成されている。特に、図２に示されるように、導電性ワイヤ１０の障害とならないような部位である、壁部が凹部の側壁面に接続する端部６ｂの高さは、導電性ワイヤ１０が跨ぐ、凹部の中央寄りに配置された壁部の延伸部６ｃの高さよりも高く形成されている。本実施例では、凹部の中央寄りで導電性ワイヤ１０の下に配置された壁部の延伸部の高さは、０．０７ｍｍであり、壁部の端部６ｂの高さは、０．２０ｍｍである。したがって、壁部の端部６ｂの高さが、導電性ワイヤ１０の下に配置された壁部の高さよりも０．１３ｍｍだけ高く設けられている。さらに、壁部６の全体形状は、半導体素子１の搭載部４の側から導電性ワイヤ１０の接続部５に向かって下り斜面となるような傾斜面とされている。
このような壁部６とすることにより、接着剤が半導体素子１の搭載部４から凹部の側壁面を伝って導電性ワイヤ１０の接続部５へ流出することを阻止することができるとともに、導電ワイヤ１０も張りやすくなる。
図３は、本実施例の半導体装置を示す斜視図である。本実施例におけるパッケージの凹部の開口形状は、略楕円であり、その凹部の開口方向から見て、壁部の端部６ａが凹部の側壁面と鋭角αをなして接続することで外形の一部が形成された隅部の側に、凹部の底面から凹部の開口方向に向かって広がる傾斜面を有する。壁部の端部６ａの高さは、０．２０ｍｍであり、壁部の端部６ａにおける傾斜面の傾斜角は、凹部の底面に対して１１５度である。その他は、実施例１と同様に半導体装置を構成する。
このような傾斜面を有する端部６ａとすることにより、凹部の側壁面９と壁部の端部６ａとから形成された隅部に気泡を残存させることなく、封止部材を凹部内に充填しやすくなるので、信頼性の高い半導体装置とすることができる。
本発明は、発光ダイオード、その発光ダイオードを過電圧による破壊から保護するための保護素子、レーザダイオードなどの半導体素子をパッケージに搭載した半導体装置として利用可能である。
図１は、本発明の一実施例の半導体装置を示す斜視図である。 図２は、図１に示される半導体装置の部分的な断面図および斜視図である。 図３は、本発明の別の一実施例の半導体装置を示す斜視図である。 図４は、本発明の一実施例の半導体装置を示す上面図である。
符号の説明
１・・・半導体素子、２・・・半導体発光素子、３・・・保護素子、４・・・半導体素子の搭載部、５・・・導電性ワイヤの接続部、６・・・壁部、６ａ、６ｂ・・・壁部の端部、６ｃ・・・壁部の延伸部、８・・・気泡、９・・・凹部の側壁面、１０・・・導電性ワイヤ。

Claims (3)

  1. 半導体素子と、その半導体素子が搭載された凹部を有し前記凹部の底面に正負一対のリード電極が配置されたパッケージと、前記半導体素子の電極と前記リード電極とを接続する導電性ワイヤと、前記半導体素子を前記凹部の底面に固定する接着剤と、を備えた半導体装置であって、
    前記パッケージは、前記半導体素子の搭載部と前記リード電極における導電性ワイヤの接続部との間に、壁部を有しており、
    前記壁部は、前記凹部の側壁面に接続された端部の高さが前記導電性ワイヤの下に設けられた壁部よりも高いことを特徴とする半導体装置。
  2. 前記凹部は、楕円または円形の開口形状を有し、前記半導体素子および前記導電性ワイヤを覆う封止部材が配置されており、
    前記壁部の端部は、前記凹部の開口方向から見て、前記凹部の側壁面と鋭角に接続された側に、前記凹部の底面から開口方向に向かって広がる傾斜面を有する請求項１に記載の半導体装置。
  3. 前記壁部は、前記半導体素子の搭載部の側が前記凹部の底面に対して垂直に設けられている請求項１または２に記載の半導体装置。
JP2008306797A 2008-12-01 2008-12-01 半導体装置 Expired - Fee Related JP5233619B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008306797A JP5233619B2 (ja) 2008-12-01 2008-12-01 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008306797A JP5233619B2 (ja) 2008-12-01 2008-12-01 半導体装置

Publications (2)

Publication Number Publication Date
JP2010129985A true JP2010129985A (ja) 2010-06-10
JP5233619B2 JP5233619B2 (ja) 2013-07-10

Family

ID=42330137

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008306797A Expired - Fee Related JP5233619B2 (ja) 2008-12-01 2008-12-01 半導体装置

Country Status (1)

Country Link
JP (1) JP5233619B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012119376A (ja) * 2010-11-29 2012-06-21 Toshiba Corp Ｌｅｄパッケージ
JP2013012666A (ja) * 2011-06-30 2013-01-17 Toyoda Gosei Co Ltd 発光装置の製造方法
JP2013258361A (ja) * 2012-06-14 2013-12-26 Renesas Electronics Corp 半導体装置およびその製造方法
US10553568B2 (en) 2015-03-26 2020-02-04 Nichia Corporation Light emitting device
JP2021027144A (ja) * 2019-08-05 2021-02-22 ローム株式会社 半導体発光装置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243413A (ja) * 1992-02-27 1993-09-21 Matsushita Electric Works Ltd 半導体装置
JPH10294495A (ja) * 1997-04-17 1998-11-04 Matsushita Electron Corp 電子部品
JPH11103097A (ja) * 1997-07-30 1999-04-13 Rohm Co Ltd 半導体発光素子
JP2000040772A (ja) * 1998-07-24 2000-02-08 Matsushita Electric Works Ltd 半導体装置及びその製造方法
JP2001284607A (ja) * 2000-03-30 2001-10-12 Matsushita Electric Ind Co Ltd 光電変換装置
JP2004200406A (ja) * 2002-12-18 2004-07-15 Nikon Corp コイル部材
JP2006516816A (ja) * 2003-01-30 2006-07-06 オスラム　オプト　セミコンダクターズ　ゲゼルシャフト　ミット　ベシュレンクテル　ハフツング 電磁放射の放出及び受動又はそのいずれか一方を行う半導体コンポーネント及びそのようなコンポーネントのためのハウジング基体
JP2006231826A (ja) * 2005-02-28 2006-09-07 National Institute Of Advanced Industrial & Technology スラリー固化用成形型とそれを使用した成形方法
JP2007232607A (ja) * 2006-03-02 2007-09-13 Matsushita Electric Ind Co Ltd 細胞電気生理センサの製造方法
JP2007311749A (ja) * 2006-04-19 2007-11-29 Nichia Chem Ind Ltd 半導体装置
JP2008153610A (ja) * 2006-11-22 2008-07-03 Nichia Chem Ind Ltd 半導体装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243413A (ja) * 1992-02-27 1993-09-21 Matsushita Electric Works Ltd 半導体装置
JPH10294495A (ja) * 1997-04-17 1998-11-04 Matsushita Electron Corp 電子部品
JPH11103097A (ja) * 1997-07-30 1999-04-13 Rohm Co Ltd 半導体発光素子
JP2000040772A (ja) * 1998-07-24 2000-02-08 Matsushita Electric Works Ltd 半導体装置及びその製造方法
JP2001284607A (ja) * 2000-03-30 2001-10-12 Matsushita Electric Ind Co Ltd 光電変換装置
JP2004200406A (ja) * 2002-12-18 2004-07-15 Nikon Corp コイル部材
JP2006516816A (ja) * 2003-01-30 2006-07-06 オスラム　オプト　セミコンダクターズ　ゲゼルシャフト　ミット　ベシュレンクテル　ハフツング 電磁放射の放出及び受動又はそのいずれか一方を行う半導体コンポーネント及びそのようなコンポーネントのためのハウジング基体
JP2006231826A (ja) * 2005-02-28 2006-09-07 National Institute Of Advanced Industrial & Technology スラリー固化用成形型とそれを使用した成形方法
JP2007232607A (ja) * 2006-03-02 2007-09-13 Matsushita Electric Ind Co Ltd 細胞電気生理センサの製造方法
JP2007311749A (ja) * 2006-04-19 2007-11-29 Nichia Chem Ind Ltd 半導体装置
JP2008153610A (ja) * 2006-11-22 2008-07-03 Nichia Chem Ind Ltd 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012119376A (ja) * 2010-11-29 2012-06-21 Toshiba Corp Ｌｅｄパッケージ
JP2013012666A (ja) * 2011-06-30 2013-01-17 Toyoda Gosei Co Ltd 発光装置の製造方法
US9039475B2 (en) 2011-06-30 2015-05-26 Toyoda Gosei Co., Ltd. Manufacturing method of light emitting devices
JP2013258361A (ja) * 2012-06-14 2013-12-26 Renesas Electronics Corp 半導体装置およびその製造方法
US10553568B2 (en) 2015-03-26 2020-02-04 Nichia Corporation Light emitting device
JP2021027144A (ja) * 2019-08-05 2021-02-22 ローム株式会社 半導体発光装置
JP7337590B2 (ja) 2019-08-05 2023-09-04 ローム株式会社 半導体発光装置

Also Published As

Publication number Publication date
JP5233619B2 (ja) 2013-07-10

Similar Documents

Publication Publication Date Title
US10374136B2 (en) Light emitting apparatus
KR101635650B1 (ko) 발광 장치
US10593847B2 (en) Light emitting device
JP5453713B2 (ja) 半導体装置およびその形成方法
JP5710088B2 (ja) 半導体装置
JP2008060344A (ja) 半導体発光装置
JP5034686B2 (ja) 半導体装置
US8803182B2 (en) Light emitting device comprising protective element and base
JP5233619B2 (ja) 半導体装置
JP5233478B2 (ja) 発光装置
JP2008251604A (ja) 発光装置及びその製造方法
JP5472031B2 (ja) 発光装置及びその製造方法
JP2009032850A (ja) 発光装置
JP4967551B2 (ja) 発光装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111128

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121109

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130311

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5233619

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160405

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees