JP2010129971A - シリコン系薄膜光電変換装置およびその製造方法 - Google Patents

シリコン系薄膜光電変換装置およびその製造方法 Download PDF

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Abstract

【課題】良好な品質を有し光電変換効率の高いシリコン系薄膜光電変換装置を、簡易な製造装置を用いて低コストでかつ高効率で製造する方法を提供する。
【解決手段】本発明のシリコン系薄膜光電変換装置の製造方法の第一の形態は、第１のｐ型半導体層、ｉ型非晶質シリコン系光電変換層および第１のｎ型半導体層を有する非晶質型ｐｉｎ構造積層体を形成する工程と、第２のｐ型半導体層、ｉ型結晶質シリコン系光電変換層および第２のｎ型半導体層を有する結晶質型ｐｉｎ構造積層体を形成する工程とを各々プラズマＣＶＤ成膜室内で一室成膜により行ない、非晶質型ｐｉｎ構造積層体を形成する工程は、第１のプラズマＣＶＤ成膜室内における成膜圧力が２００Ｐａ以上３０００Ｐａ以下であって、電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で形成されることを特徴とする。
【選択図】図１

Description

本発明は、シリコン系薄膜光電変換装置およびその製造方法に関する。
近年、たとえば、多結晶シリコンまたは微結晶シリコンのような結晶質シリコンを含む薄膜を利用した太陽電池の開発および生産量の拡大が世界的に注目されている。この太陽電池の大きな特徴は、大面積の安価な基板上に、プラズマＣＶＤ装置またはスパッタ装置のような成膜装置を用いて、半導体膜または金属電極膜を積層させ、その後、レーザパターニングなどの手法を用いて、同一基板上に作製した太陽電池セルを分離接続させることにより、太陽電池の低コスト化と高性能化とを両立させることができる点である。しかしながら、そのような製造工程においては、デバイス作製の基幹装置であるＣＶＤ装置に代表される製造装置の高コスト化のために太陽電池の製造コストが高くなり、結晶質シリコンを含む薄膜を利用した太陽電池の大規模な普及に対する障壁のひとつとなっている。
従来、太陽電池の生産装置としては、太陽電池の各層に対応する複数の成膜室（「チャンバ」とも呼ばれる、以下同じ）を直線状に連結したインライン方式、または中央に中間室を設け、その周りに複数の成膜室を配置するマルチチャンバ方式が採用されている。しかし、インライン方式では基板搬送の動線が直線状であるため、部分的にメンテナンスの必要が生じた場合でも装置全体を停止させなければならない。たとえば、最もメンテナンスが必要とされるｉ型シリコン光電変換層の形成を行なう成膜室を複数含んでいるため、ｉ型シリコン光電変換層の形成を行なう１つの成膜室にメンテナンスが必要となった場合でも、生産ライン全体を停止しなければならないという問題がある。
他方、マルチチャンバ方式は、成膜されるべき基板を中間室を経由して各成膜室に移動させる方式であり、それぞれの成膜室と中間室との間に気密を維持し得る可動仕切りが設けられているので、ある１つの成膜室に不都合が生じた場合でも、他の成膜室は使用が可能であり、生産装置全体を停止しなければならないということはない。しかし、このマルチチャンバ方式の生産装置では、中間室を介した基板の動線が複数あり、中間室の機械的な構造が複雑になることは避けられない。たとえば、中間室と各成膜室との間の気密性を維持しつつ基板を移動させる機構が複雑であり、その結果装置全体としては高価になる。また、中間室の周りに配置される成膜室の数が空間的に制限されるという問題もある。
このような問題点に鑑みて、ｐ型半導体層、ｉ型微結晶シリコン系光電変換層およびｎ型半導体層が、同一のプラズマＣＶＤ成膜室内で順に引続いて形成され、かつｐ型半導体層は、成膜室内の圧力が６６７Ｐａ（５Ｔｏｒｒ）以上の条件で形成されることを特徴とするシリコン系薄膜光電変換装置の製造方法が提案されている（たとえば特許文献１を参照）。特許文献１には、この方法によれば、良好な性能および品質を有する光電変換装置を簡易な装置により低コストかつ高効率で製造できることが開示されている。
しかしながら、特許文献１に開示された製造方法では、目標とする生産性向上を求めて、ｐ型半導体層、ｉ型シリコン系光電変換層およびｎ型半導体層（これらの層をあわせて以下「ｐｉｎ層」ともいう。また、ｐ型層、ｉ型層およびｎ型層がこの順に配列された構造またはｎ型層、ｉ型層およびｐ型層がこの順に配列された構造を「ｐｉｎ構造」ともいう。）の形成を同一成膜室内で繰り返し行なうので、プラズマＣＶＤ成膜室のカソード上および／または室内面上に形成された残留膜におけるｎ型層中のｎ型ドーパントが、次のｐ型半導体層およびｉ型シリコン系光電変換層を形成する初期の段階において、ｐ型半導体層およびｉ型シリコン系光電変換層に混入する事態が避けられないという問題がある。
すなわち、プラズマＣＶＤ成膜室内において、まずｐ型半導体層を基板上に形成する際に成膜室のカソード上および／または室内面上にもｐ型層が形成され、次にｉ型シリコン系光電変換層を形成する際に上記ｐ型層上にｉ型層が形成され、次にｎ型半導体層を形成する際に上記ｉ型層上にｎ型層が形成される。こうしてプラズマＣＶＤ成膜室のカソード上および／または室内面上に、残留膜としてｐ型層、ｉ型層およびｎ型層の積層膜が形成される。かかる残留膜におけるｎ型層中のｎ型ドーパント（ｎ型不純物原子ともいう、以下同じ）が、次のｐ型半導体層およびｉ型シリコン系光電変換層を形成する初期の段階において、ｐ半導体層およびｉ型シリコン系光電変換層に混入するという問題が生じるのである。
ここで、ｐ型半導体層に対するｎ型ドーパントの影響としては、ｎ型ドーパントがｐ型ドーパント（ｐ型不純物原子ともいう、以下同じ）の働きを弱めるため、太陽電池を作製する上で必要なｐ型半導体層の空間電荷の確保ができなくなることが挙げられる。これにより、従来の良好なｐ型半導体層の製造条件を用いた場合においても、開放電圧や極性因子の低下といった太陽電池の諸パラメータに悪影響が及ぼされる虞がある。また、ｎ型ドーパントのｉ型シリコン系光電変換層への影響としては、残留膜中のｎ型ドーパントのｉ型シリコン系光電変換層中への拡散が、ｉ型シリコン系光電変換層中の再結合準位を増加させ、内部電界を弱めることにより、太陽電池の短波長感度の大幅な低下をもたらすことが知られている（たとえば特許文献２を参照）。
また、ｐｉｎ層が複数積層されたシリコン系光電変換装置を製造する方法については、非晶質光電変換層をインライン式ＣＶＤ装置で作製した後、微結晶シリコン系光電変換層を別のＣＶＤ装置で製造する方法が提案されている（特許文献３）。これは、非晶質光電変換層を同一の成膜室で成膜すると特性低下を起こすことが知られていることと、装置タクトが相容れない非晶質光電変換層と微結晶シリコン系光電変換層を別のＣＶＤ装置で製造することでラインの効率化を図る目的である。また、インライン方式のＣＶＤ装置で問題になるダウンタイムの減少する対策にもなる。
しかし、上記の製造方法では、いずれも複雑な製造装置およびメンテナンスを必要とするため、良好な特性を有する積層型光電変換装置を簡易な製造装置を用いて低コストおよび高効率に製造できる方法の開発が求められていた。
特開平２０００−２５２４９５号公報 特開平２０００−２４３９９３号公報 特開平２０００−２５２４９６号公報
本発明は、良好な品質を有し光電変換効率の高いシリコン系薄膜光電変換装置を、簡易な製造装置を用いて低コストでかつ高効率で製造する方法を提供することを目的とする。また本発明は、同一の構成を有する複数のプラズマＣＶＤ成膜室を用いて、シリコン系薄膜光電変換装置を歩留まりよく製造できる製造方法を提供することを目的とする。
本発明のシリコン系薄膜光電変換装置の製造方法の第一の形態は、基板上に透明導電膜を形成する工程と、透明導電膜上に第１のｐ型半導体層、ｉ型非晶質シリコン系光電変換層および第１のｎ型半導体層を有する非晶質型ｐｉｎ構造積層体を形成する工程と、第２のｐ型半導体層、ｉ型結晶質シリコン系光電変換層および第２のｎ型半導体層を有する結晶質型ｐｉｎ構造積層体を形成する工程とをこの順で含み、非晶質型ｐｉｎ構造積層体を形成する工程は、第１のプラズマＣＶＤ成膜室内で一室成膜により行ない、結晶質型ｐｉｎ構造積層体を形成する工程は、第２のプラズマＣＶＤ成膜室内で一室成膜により行ない、非晶質型ｐｉｎ構造積層体を形成する工程は、第１のプラズマＣＶＤ成膜室内における成膜圧力が２００Ｐａ以上３０００Ｐａ以下であって、電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で形成されることを特徴とする。
本発明のシリコン系薄膜光電変換装置の製造方法の第二の形態は、基板上に透明導電膜を形成する工程と、透明導電膜上に第１のｎ型半導体層、ｉ型非晶質シリコン系光電変換層および第１のｐ型半導体層を有する非晶質型ｐｉｎ構造積層体を形成する工程と、第２のｎ型半導体層、ｉ型結晶質シリコン系光電変換層および第２のｐ型半導体層を有する結晶質型ｐｉｎ構造積層体を形成する工程とをこの順で含み、非晶質型ｐｉｎ構造積層体を形成する工程は、第１のプラズマＣＶＤ成膜室内で一室成膜により行ない、結晶質型ｐｉｎ構造積層体を形成する工程は、第２のプラズマＣＶＤ成膜室内で一室成膜により行ない、非晶質型ｐｉｎ構造積層体を形成する工程は、第１のプラズマＣＶＤ成膜室内における成膜圧力が２００Ｐａ以上３０００Ｐａ以下であって、電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で形成されることを特徴とする。
上記非晶質型ｐｉｎ構造積層体を形成する工程は、上記非晶質型ｐｉｎ構造積層体を繰り返し形成する工程とすることができる。
上記第１のｐ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下であり、ｉ型非晶質シリコン系光電変換層の厚さは０．1μｍ以上０．５μｍ以下であり、第１のｎ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下であることが好ましい。また、上記第２のｐ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下であり、ｉ型結晶質シリコン系光電変換層の厚さは０．５μｍ以上２０μｍ以下であり、第２のｎ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下であることが好ましい。
上記第２のｐ型半導体層は、基板の下地温度が２５０℃以下であり、第２のプラズマＣＶＤ成膜室内に導入する原料ガスは、シラン系ガスと水素ガスを含有する希釈ガスとを含み、シラン系ガスに対する希釈ガスの流量が１００倍以上の条件で形成されることが好ましい。
また、上記第１のｐ型半導体層および第２のｐ型半導体層の導電型決定不純物原子は、ボロン原子またはアルミニウム原子とすることができる。
上記ｉ型結晶質シリコン系光電変換層は、基板の下地温度が２５０℃以下であり、第２のプラズマＣＶＤ成膜室に導入する原料ガスは、シラン系ガスと希釈ガスとを含み、シラン系ガスに対する希釈ガスの流量が３０倍以上１００倍以下の条件で形成され、ラマン分光法により測定される４８０ｃｍ-1におけるピーク強度Ｉ480に対する５２０ｃｍ-1におけるピーク強度Ｉ520のピーク強度比Ｉ520／Ｉ480が５以上１０以下であることが好ましい。
上記第１のｎ型半導体層および第２のｎ型半導体層の導電型決定不純物原子は、リン原子とすることができる。
上記第２のｎ型半導体層は、基板の下地温度が２５０℃以下であり、第２のプラズマＣＶＤ成膜室に導入する原料ガス中のシリコン原子に対するリン原子の含有率が０．１原子％以上５原子％以下の条件で形成されることが好ましい。
本発明のシリコン系薄膜光電変換装置の製造方法には、結晶質型ｐｉｎ構造積層体を形成する工程の後に、上記シリコン系薄膜光電変換装置を第２のプラズマ成膜室から搬出する工程と、第１のプラズマＣＶＤ成膜室または第２のプラズマＣＶＤ成膜室におけるカソード上および室内面上の少なくともいずれかの残留膜を除去する工程とを含む態様も含まれる。
上記残留膜を除去する工程は、水素ガスと、不活性ガスと、フッ素系のクリーニングガスとからなる群より選ばれる少なくとも１種のガスをプラズマ化したガスプラズマにより行なうことが好ましい。
上記残留膜を除去する工程は、残留膜の表面層からカソードおよび室内面の少なくともいずれかに最も近い位置にあるｎ型層までをエッチング除去する工程と、残留膜のカソードおよび室内面の少なくともいずれかに最も近い位置にあるｉ型層を、厚さ方向に１０ｎｍ以上ｉ型層の厚さ全体の９０％以下の範囲の深さでエッチング除去する工程とを含むことが好ましい。
上記残留膜を除去する工程は、第１のプラズマ成膜室または第２のプラズマＣＶＤ成膜室のカソード上の残留膜の積算膜厚が１０μｍ以上１０００μｍ以下であるときに行なうことが好ましい。
また本発明は、上記のようなシリコン系薄膜光電変換装置の製造方法により製造されたシリコン系薄膜光電変換装置に関する。
本発明によれば、同一の電極構成を有するプラズマＣＶＤ成膜室を利用して、ｐｉｎ構造を有する薄膜の形成が可能となり、良好な品質を有し光電変換効率の高いシリコン系薄膜光電変換装置を簡易な製造装置を用いて低コストでかつ高効率で製造する方法を提供することができる。
以下、本発明についてさらに詳細に説明する。なお、以下の実施の形態の説明では、図面を用いて説明しているが、本願の図面において同一の参照符号を付したものは、同一部分または相当部分を示している。なお、本願において、「多結晶」、「微結晶」および「結晶質」とは、それぞれ部分的に非晶質状態を含むものを意味するものとする。
＜実施の形態１＞
本発明のシリコン系薄膜光電変換装置の製造方法の第１の実施の形態は、基板上に透明導電膜を形成する工程と、透明導電膜上に第１のｐ型半導体層、ｉ型非晶質シリコン系光電変換層および第１のｎ型半導体層を有する非晶質型ｐｉｎ構造積層体を形成する工程と、第２のｐ型半導体層、ｉ型結晶質シリコン系光電変換層および第２のｎ型半導体層を有する結晶質型ｐｉｎ構造積層体を形成する工程とをこの順で含み、非晶質型ｐｉｎ構造積層体を形成する工程は、第１のプラズマＣＶＤ成膜室内で一室成膜により行ない、結晶質型ｐｉｎ構造積層体を形成する工程は、第２のプラズマＣＶＤ成膜室内で一室成膜により行ない、非晶質型ｐｉｎ構造積層体を形成する工程は、第１のプラズマＣＶＤ成膜室内における成膜圧力が２００Ｐａ以上３０００Ｐａ以下であって、電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で形成されることを特徴とする。
なお、本発明において、ｐｉｎ構造積層体とは、ｐ型層、ｉ型層およびｎ型層がこの順に形成された積層体をいう。また、ｉ型非晶質シリコン系光電変換層を有する非晶質型ｐｉｎ構造積層体とｉ型結晶質シリコン系光電変換層を有する結晶質型ｐｉｎ構造積層体との積層構造を二重ｐｉｎ構造積層体というがある。また、このような二重ｐｉｎ構造積層体を有するシリコン系薄膜光電変換装置を積層型シリコン系薄膜光電変換装置ともいう。
上記本発明のシリコン系薄膜光電変換装置の製造方法の第１の実施の形態について、図１、図２および図３を参照して説明する。図１は本発明にかかるシリコン系薄膜光電変換装置を示す断面模式図であり、図２は本発明において用いられるプラズマＤＶＤ装置の概略図を示す。また、図３は本発明にかかるシリコン系薄膜光電変換装置の製造方法の概略的に示すフローチャートである。なお、図３中のＳ１などの「Ｓ」は「工程」を示す。
本発明のシリコン系薄膜光電変換装置の製造方法では、まず、図１に示すように、基板１上に透明導電膜２を形成する。基板１としては、プラズマＣＶＤ成膜プロセスにおける耐熱性および透光性を有する基板であって、ガラス基板やポリイミド等の樹脂基板が一般的に使用されるものとして例示できる。また、透明導電膜２としては、酸化スズ、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛などの公知の透明導電膜を適用することができ、これらは、ＣＶＤ、スパッタ、蒸着などの方法により形成することができる。
ついで、上記透明導電膜２上に、第１のｐ型半導体層１１と、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３を有する非晶質型ｐｉｎ構造積層体１０を形成する工程を含む。該工程は図２に示すようなプラズマＣＶＤ装置を用いて行なうことができる。透明導電膜２が形成された基板１は、加熱室２１０に搬送され成膜温度に達するまで一定時間加熱保持される（図３中、Ｓ１およびＳ２）。加熱室２１０にはヒータなど公知の加熱機構が備えられている。
その後、基板１は接続部５を経由して第１のプラズマＣＶＤ成膜室２２０に搬送され（図３中、Ｓ３）、所望のｐｉｎ構造積層体が形成される（図３中、Ｓ４）。上記第１のプラズマＣＶＤ成膜室２２０は密閉可能であり、第１のプラズマＣＶＤ成膜室内２２０にはカソード２２２とアノード２２３とが対向設置されており、これらは平行平板型の電極構造を有する。
従来、非晶質型ｐｉｎ構造積層体および結晶質型ｐｉｎ構造積層体を有するシリコン系薄膜光電変換装置を形成する場合、それぞれのｐｉｎ構造積層体は、別々のプラズマＣＶＤ成膜室で形成されることが通常であり、上記電極構造として、ｉ型結晶質シリコン系光電変換層を有する結晶質型ｐｉｎ構造積層体を形成するプラズマＣＶＤ成膜室では、良質な膜を形成するために、カソードとアノードの距離は小さく設定されている。すなわち、カソードとアノードの距離はたとえば３ｍｍから２０ｍｍ、好ましくは５ｍｍから１５ｍｍ、さらに好ましくは７ｍｍから１２ｍｍとし、プラズマＣＶＤ成膜室内の圧力を高圧力条件として膜を形成することが必要である。一方、ｉ型非晶質シリコン系光電変換層を形成するプラズマＣＶＤ成膜室では、上記電極構造としてはカソードとアノードの距離をより大きく設定することが通常であった。このように上記距離を大きくする理由としては、カソードとアノードの距離を小さく設定すると、その距離のカソード面内不均一性が、カソードとアノード上の基板と間の電界強度のカソード面内分布により大きく影響するためであり、また、ｉ型非晶質シリコン系光電変換層を形成する場合は、ｉ型結晶質シリコン系光電変換層を形成する場合と比較して、プラズマＣＶＤ成膜室内に導入する原料ガスがより放電し易いガス組成であり、カソードとアノードの距離の自由度が大きいからである。したがって、ｉ型非晶質シリコン系光電変換層を有するｐｉｎ構造積層体およびｉ型結晶質シリコン系光電変換層を有するｐｉｎ構造積層体を形成するためには、従来の方法によれば、良質なｉ型結晶質シリコン系光電変換層を形成するために、カソードとアノード間の距離が小さく設定された装置と、ｉ型非晶質シリコン系光電変換層を形成するために、カソードとアノード間距離がｉ型結晶質シリコン系光電変換層を形成する場合よりも大きく設定された装置とを要することとなる。
一方、本発明においては、後述のように成膜条件を特定することで、ｉ型非晶質シリコン系光電変換層を有する非晶質型ｐｉｎ構造積層体とｉ型結晶質シリコン系光電変換層を有する結晶質型ｐｉｎ構造積層体とを形成する際のカソードとアノード間の距離が実質的に同一に設定された装置を用いて上記二重ｐｉｎ構造積層体を製造することを可能にしたものである。すなわち、複数のプラズマＣＶＤ装置のカソードとアノード間の距離を同一に設定することができるので、装置の配置などに制約されることなく、ガス導入条件などを変更するだけで、任意のｉ型のシリコン系光電変換層を形成することが可能となる。
上記本発明の製造方法を実現するためには、ｉ型非晶質シリコン系光電変換層を形成する際の電極構造として、ｉ型結晶質シリコン系光電変換層を形成する際と同様にカソードとアノード間距離を小さく、たとえば３ｍｍから２０ｍｍ、好ましくは５ｍｍから１５ｍｍ、さらに好ましくは７ｍｍから１２ｍｍに設定する。ここで、カソードとアノード間距離が小さくなった場合、プラズマＣＶＤ成膜室内の膜形成時の圧力を高くして放電を発生し易くすることは、パッシェンの法則から容易に想到しうるものである。しかしながら、本発明者らの検討により成膜室内の圧力を高くしただけでは、良質のｉ型非晶質シリコン系光電変換層を形成することはできないことがわかった。本発明では、ｉ型非晶質シリコン系光電変換層を有する非晶質型ｐｉｎ構造積層体の形成条件を、通常の条件と比較して、成膜圧力を高く設定し、かつカソードに印加する電力密度を小さく設定することにより、実質的に同一の電極構造を有するプラズマＣＶＤ装置を用いて光電変換効率の高いシリコン系薄膜光電変換装置を製造することができる。また、ｉ型非晶質シリコン系光電変換層を有する非晶質型ｐｉｎ構造積層体の成膜圧力と電力密度を上記のように設定した場合は、従来では考えられなかった不純物の混入または拡散を低減することが可能であることを見出した。
上記非晶質型ｐｉｎ構造の形成方法として、本発明におけるｉ型結晶質シリコン系光電変換層１２を有する非晶質型ｐｉｎ構造積層体１０を形成する際に、第１のプラズマＣＶＤ装置の第１のプラズマＣＶＤ成膜室２２０内が、成膜圧力２００Ｐａ以上３０００Ｐａ以下、かつ、電極単位面積当たりの電力密度０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件となるように設定し、透明導電膜２上に、第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３をこの順で一室成膜することによって、非晶質型ｐｉｎ構造積層体１０を形成することができる。上記一室成膜とは、ｐ型層、ｉ型層およびｎ型層を同一の成膜室で連続して形成する方法をいう。
上記成膜圧力が２００Ｐａ以上であるとの形成条件は、非晶質シリコン系半導体層を形成する従来の条件（１００Ｐａから１２０Ｐａ程度）より高い圧力条件である。第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を高い成膜圧力で形成することにより、それらの層を形成する前からカソード２２２上および室内面２２１上の少なくともいずれかに付着している第２のｎ型半導体層１３から放出されるｎ型不純物原子の平均自由行程（プラズマＣＶＤ成膜室内を移動できる距離）を低下させ、形成される第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子濃度を低減することができる。また、成膜圧力３０００Ｐａ以下の形成条件で第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
また、第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を電極単位面積当たりの電力密度０．３Ｗ／ｃｍ2以下の低電力密度で形成することにより、カソード２２２に衝突するプラズマ中の電子およびイオンが有するエネルギーを低減することができる。ｎ型不純物原子は、カソード２２２に付着した第２のｎ型半導体層１３からプラズマ中の電子およびイオンにより叩き出されるため、これらが有するエネルギーを低減することにより、形成される第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２内に取り込まれるｎ型不純物原子の量を低減することができる。また、電力密度０．０１Ｗ／ｃｍ2以上の形成条件で第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２を形成することにより、薄膜光電変換装置用として良好な膜質のシリコン系半導体薄膜を成膜することができる。
具体的には、第１のプラズマＣＶＤ成膜室２２０に搬送された上記透明導電膜２が形成された基板１をアノード２２３上に積載する。そして、透明導電膜２上に第１のｐ型半導体層１１を形成させる。第１のｐ型半導体層１１は、非晶質シリコン系半導体または結晶質シリコン系半導体とすることができ、その形成条件としては、たとえば成膜圧力を２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下であり、基板１の下地温度が２５０℃以下の条件下で、カソードの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、より好ましくは０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下のＣＷ出力の周波数１３．５６ＭＨｚの交流電力をカソード２２２に印加する。この第１のプラズマＣＶＤ成膜室２２０内には、第１のｐ型半導体層１１を形成するために、ガス導入口（図示せず）から希釈ガス、材料ガスおよびドーピングガスなどが導入される。希釈ガスとしては水素ガスを含むガス、材料ガスとしてはシラン系ガス、メタンガス、ゲルマンガスなどが挙げられる。メタンやトリメチルジボランなどのガスは第１のｐ型半導体層１１における光吸収量を減少させる目的で含まれ、これによって、次に形成されるｉ型非晶質シリコン系光電変換層にｐ型不純物原子の影響を与えないｐ型半導体層を形成することができる。また、この第１のｐ型半導体層１１の導電型を決定する不純物原子（以下、導電型決定不純物原子ということがある）は、特に制限はないが、ドーピング効果が高く、汎用性があるとの点から、ボロン原子またはアルミニウム原子であることが好ましく、ジボランガスなど従来公知のドーピングガスを用いることができる。
上記第１のｐ型半導体層１１の膜厚は、ｉ型非晶質シリコン系光電変換層１２に十分な内部電界を与えるために、２ｎｍ以上であることが好ましく、非活性層である第１のｐ型半導体層１１の光吸収量を抑えてｉ型非晶質シリコン系光電変換層１２に到達する光を増大させるため、できる限り薄くすることが望ましく、５０ｎｍ以下であることが好ましく、３０ｎｍ以下がより好ましい。
第１のｐ型半導体層１１を上記形成条件により形成することにより、後述のｉ型非晶質シリコン系光電変換層１２形成の際にカソード２２２上および室内面２２１上の少なくともいずれかに付着しているｐ型半導体層中のｐ型不純物がｉ型非晶質シリコン系光電変換層１２中に混入する量は低減される。
次いでｉ型非晶質シリコン系光電変換層１２が第１のｐ型半導体層１１上に形成される。第１のプラズマＣＶＤ成膜室２２０内の成膜圧力およびカソード２２２に印加する電力密度を維持したままで、ガス導入口から導入する混合ガスを、シラン系ガスと希釈ガスとを含むものに変更する。希釈ガスとしては水素ガスなどを用いることができる。シラン系ガスに対する希釈ガスの流量は、体積比で３倍以上１００倍以下が好ましく、５倍以上３０倍以下がより好ましい。このような流量比とすることによって、良好な膜質の非晶質ｉ型光電変換層を形成することができる。なお、基板１の下地温度は２５０℃以下とすることが好ましい。また、成膜圧力や電力密度は、成膜圧力を２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下とし、カソードの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、より好ましくは０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下のＣＷ出力の周波数１３．５６ＭＨｚの交流電力をカソード２２２に印加する条件を満たすものであれば、ｐ型半導体層の形成条件と異なる条件でもよい。
上記ｉ型非晶質シリコン系光電変換層１２の厚さは、非晶質の薄膜光電変換層として十分な機能を発揮させる点で、０．１μｍ以上とすることが好ましい。また、ｉ型非晶質シリコン系光電変換層１２の厚さは十分な内部電界が必要である点で、０．５μｍ以下が好ましく、０．４μｍ以下がより好ましい。
次いで上記ｉ型非晶質シリコン系光電変換層１２上に第１のｎ型半導体層１３を形成させる。第１のｎ型半導体層１３は、非晶質シリコン系半導体または結晶質シリコン系半導体とすることができる。第１のプラズマＣＶＤ成膜室２２０内の成膜圧力およびカソード２２２に印加する電力密度は維持したままで、ガス導入口から導入する混合ガスを、シランガス、水素ガス、ｎ型の導電型決定不純物原子を含むドーピングガスを含むものに変更する。シランガスに対する水素ガスの流量は、体積比で数十倍程度とすればよい。また、基板１の下地温度は２５０℃以下とすることが好ましい。また、成膜圧力や電力密度は、成膜圧力を２００Ｐａ以上３０００Ｐａ以下、好ましくは３００Ｐａ以上２０００Ｐａ以下、さらに好ましくは４００Ｐａ以上１５００Ｐａ以下とし、カソードの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下、好ましくは０．０１５Ｗ／ｃｍ2以上０．２Ｗ／ｃｍ2以下、より好ましくは０．０２Ｗ／ｃｍ2以上０．１５Ｗ／ｃｍ2以下のＣＷ出力の周波数１３．５６ＭＨｚの交流電力をカソード２２２に印加する条件を満たすものであれば、ｐ型半導体層またはｉ型非晶質シリコン系光電変換層の形成条件と異なる条件でもよい。
上記第１のｎ型半導体層１３の導電型決定不純物原子は、特に制限はないが、ドーピング効率が高く、汎用性がある点から、リン原子であることが好ましい。さらに、原料ガス中のシリコン原子に対するリン原子の含有量は、十分なドーピング効果が得られる点で、好ましくは０.０５原子％以上より好ましく０．１原子％以上であり、膜質の悪化を避けるという点から、好ましくは３原子％以下でありより好ましくは１原子％以下である。ここで、原子％とは、シリコン原子の原子数に対する、ドーピング原子の原子数の割合を百分率で表したものをいう。このような条件とする場合、第１のｎ型半導体層１３の導電型決定不純物原子濃度を３×１０19ｃｍ-3以下とすることができる。
第１のｎ型半導体層１３の厚さは、ｉ型非晶質シリコン系光電変換層１２に十分な内部電界を与える点で、２ｎｍ以上が好ましく、５ｎｍ以上がより好ましい。また、第１のｎ型半導体層１３の厚さは、後述する残留膜のエッチング工程の際にｉ型非晶質シリコン系光電変換層中に拡散する可能性のある残留膜中のｎ型不純物原子の量を減らし、ｎ型不純物原子を含む残留膜を除去する操作が容易になる点で、５０ｎｍ以下が好ましく、３０ｎｍ以下がより好ましい。
上記条件において第１のｎ型半導体層１３が形成される場合は、第１のｎ型半導体層１１および成膜室２２０内の残留膜中のｎ型不純物原子は他の層への拡散が起こり難く、後述する第２のｐ型半導体層２１およびｉ型結晶質シリコン系光電変換層２２に影響を及ぼさない。また、上記のような非晶質型ｐｉｎ構造積層体１０の形成条件により得られる第１のｐ型半導体層１１およびｉ型非晶質シリコン系光電変換層１２は、第２のｎ型半導体層１３の形成の際にプラズマＣＶＤ成膜室内に形成される残留膜のｎ型不純物原子の影響も受けにくい。
以上の各工程により一室成膜で非晶質型ｐｉｎ構造積層体１０が形成される。非晶質型ｐｉｎ構造積層体１０が形成された基板１は、接続部５を経由して第２のプラズマＣＶＤ成膜室２３０に搬送される。第２のプラズマＣＶＤ成膜室２３０は上記反応室２２０と同様の構成を有する密閉可能な構造であり、カソード２３２とアノード２３３とが対向設置されている。カソード２３２とアノード２３３とは平行平板型の電極構造を有する。カソード２３２とアノード２３３間の距離は、たとえば３ｍｍから２０ｍｍ、好ましくは５ｍｍから１５ｍｍ、さらに好ましくは７ｍｍから１２ｍｍに設定される。第２のプラズマＣＶＤ成膜室２３０に搬送された基板１は、アノード２３３上に積載される。
上記第２のプラズマＣＶＤ成膜室２３０において、上記非晶質型ｐｉｎ構造積層体１０上に、結晶質型ｐｉｎ構造積層体２０が一室成膜により連続して形成される。結晶質型ｐｉｎ構造積層体２０は、図１に示されるように、第２のｐ型半導体層２１、ｉ型結晶質シリコン系光電変換層２２および第２のｎ型半導体層２３とからなる。
上記第２のｐ型半導体層２１は、上記第１のｐ型半導体層１１と同様の条件により形成したり、一般的な形成条件（たとえば特開２０００−２４３９９３号公報などに記載された除受け）で形成すれば良く、たとえば成膜圧力が６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度が０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｐ型微結晶シリコン層などとすることができる。第２のｐ型半導体層２１を形成する際の第２のプラズマＣＶＤ成膜室２３０に導入する原料ガスは、シラン系ガスと水素ガスを含有する希釈ガスとを含み、シラン系ガスに対する希釈ガスの流量が体積比で１００倍以上の条件で成膜することが好ましい。また、第２のｐ型半導体層２１は、たとえば、導電型決定不純物原子としてボロン原子が０．０１原子％以上５原子％以下ドープされたｐ型非晶質もしくは微結晶のシリコン薄膜などとすることができる。また、上記原料ガスには、第２のｐ型半導体層２１における吸収量を減少させる目的で、メタンやトリメチルジボランなどが含まれていてもよい。なお、第２のｐ型半導体層２１を形成する際の基板１の下地温度を、好ましくは２５０℃以下とすることにより、上記ｉ型非晶質シリコン系光電変換層１２に影響を与えることなく、第２のｐ型半導体層２１を形成することができる。
第２のｐ型半導体層２１は、非晶質および微結晶のシリコンカーバイドまたは非晶質のシリコンゲルマニウムなどの合金材料からなる層で形成されていてもよく、多結晶のシリコン系薄膜または合金系薄膜であって、また異なる複数の薄膜の積層体とすることもできる。
上記第２のｐ型半導体層２１の導電型決定不純物原子は、特に制限はないが、ドーピング効率が高く、汎用性があるとの点から、ボロン原子またはアルミニウム原子などが好ましい。これによって、第２のｐ型半導体層２１の導電型決定不純物濃度を５×１０19ｃｍ-3以下とでき、中間に余分な再結合層を挿入することなく第１のｎ型半導体層１３と第２のｐ型半導体層２１の間で良好なオーミック接合が得られる。
また、第２のｐ型半導体層２１の厚さは、上記第１のｐ型半導体層１１と同様の範囲とすることができ、ｉ型微結晶シリコン系光電変換層２２に十分な内部電界を与える点で、２ｎｍ以上が好ましく、５ｎｍ以上がより好ましい。また、第２のｐ型半導体層２１の厚さは、非活性層の入射側の光吸収量を抑えることが必要である点で、５０ｎｍ以下が好ましく、３０ｎｍ以下がより好ましい。
第２のｐ型半導体層２１が形成された基板１上に、ｉ型結晶質シリコン系光電変換層２２が形成される。ｉ型結晶質シリコン系光電変換層２２は一般的な形成条件（たとえば特開２０００−２４３９９３号公報などに記載）で形成すれば良く、たとえば成膜圧力が６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度が０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｉ型結晶質シリコン層とすることができる。ｉ型結晶質シリコン系光電変換層２２は、基板１の下地温度を好ましくは２５０℃以下とすることにより、ｉ型非晶質シリコン系光電変換層１２に影響を与えることなく形成できる。また、プラズマＣＶＤ成膜室内に導入する原料ガスにおいては、シラン系ガスに対する希釈ガスの流量は、３０倍以上が好ましく、また、１００倍以下が好ましく、８０倍以下がより好ましい。このようにして、ラマン分光法により測定される４８０ｃｍ-1におけるピークに対する５２０ｃｍ-1におけるピークのピーク強度比Ｉ520／Ｉ480が５以上１０以下であるｉ型結晶質シリコン系光電変換層２２が得られる。かかるｉ型微結晶シリコン系光電変換層２２においては十分な結晶化率を得ることができ、後述する成膜室のカソード上および／または室内面上に形成された残留膜の除去（クリーニングともいう、以下同じ）処理を行なった後も、再現性よくｉ型シリコン系光電変換層を形成することができる。
ｉ型結晶質シリコン系光電変換層２２の厚さは、微結晶を含むシリコン系薄膜光電変換層として十分な機能を発揮させる点で、０．５μｍ以上が好ましく、１μｍ以上がより好ましい。また、ｉ型結晶質シリコン系光電変換層２２の厚さは、装置の生産性を確保する点で、２０μｍ以下が好ましく、１５μｍ以下がより好ましい。本発明においてｉ型結晶質シリコン系光電変換層とは、微結晶のｉ型のシリコン系光電変換層をいうものとする。なお、ｉ型結晶質シリコン系光電変換層として、ｉ型結晶質シリコン薄膜または微量の不純物を含む弱ｐ型もしくは弱ｎ型で、光電変換機能を十分に備えている微結晶シリコン薄膜が用いられてもよい。また、上記微結晶シリコン薄膜に限定されず、合金材料であるシリコンカーバイドまたはシリコンゲルマニウムなどの薄膜を用いてもよい。
次に、ｉ型結晶質シリコン系光電変換層２２上に第２のｎ型半導体層２３が形成される。第２のｎ型半導体層２３は、一般的な形成条件（たとえば特開２０００−２４３９９３号公報などに記載）で形成すれば良く、たとえば成膜圧力６００Ｐａから３０００Ｐａ程度、電極単位面積あたりの電力密度０．０５Ｗ／ｃｍ2から０．３Ｗ／ｃｍ2程度の範囲で形成したｎ型微結晶シリコン層などとすることができる。第２のｎ型半導体層２３は、基板１の下地温度を好ましくは２５０℃以下とすることにより、ｉ型非晶質シリコン系光電変換層に影響を与えることなく形成できる。ここで、第２のｎ型半導体層２３の導電型決定不純物原子としては特に制限はないが、ドーピング効率が高く、汎用性があるとの点からリン原子が好ましい。また、原料ガス中のシリコン原子に対するリン原子の含有量は、十分なドーピング効果が得られる点で、好ましくは０.１原子％以上より好ましくは０．３原子％以上であり、膜質の悪化を避けるという点から、好ましくは５原子％以下より好ましくは３原子％以下である。
第２のｎ型半導体層２３の厚さは、ｉ型結晶質シリコン系光電変換層２２に十分な内部電界を与える点で、２ｎｍ以上が好ましく、５ｎｍ以上がより好ましい。また、第２のｎ型半導体層２３の厚さは、非活性層の光吸収量を抑えることが必要である点で、５０ｎｍ以下が好ましく、３０ｎｍ以下がより好ましい。
なお、上記第２のｎ型半導体層に関する成膜条件の記載は限定的なものではなく、第２のｎ型半導体層２３が微結晶のシリコンカーバイドまたはシリコンゲルマニウムなどの合金材料で形成されていても本発明の範囲に含まれる。
上記の工程により非晶質型ｐｉｎ構造積層体と結晶質型ｐｉｎ構造積層体が形成される。そして、図１に示すように、第２のｎ型半導体層２３上に、たとえばＺｎＯなどからなる導電膜３を形成し、次いで、導電膜３上に、たとえば、Ａｌ、Ａｇなどからなる金属電極４が形成される。これらの導電膜３および金属電極４によって裏面電極部が構成され、シリコン系薄膜光電変換装置が完成する。なお、導電膜３および金属電極４は上記例示に限定されるものではなく、従来公知の態様をいずれも含むものとする。
＜実施の形態２＞
本発明のシリコン系薄膜光電変換装置の製造方法の第二の形態は、基板上に透明導電膜を形成する工程と、透明導電膜上に第１のｎ型半導体層、ｉ型非晶質シリコン系光電変換層および第１のｐ型半導体層を有する非晶質型ｐｉｎ構造積層体を形成する工程と、第２のｎ型半導体層、ｉ型結晶質シリコン系光電変換層および第２のｐ型半導体層を有する結晶質型ｐｉｎ構造積層体を形成する工程とをこの順で含み、非晶質型ｐｉｎ構造積層体を形成する工程は、第１のプラズマＣＶＤ成膜室内で一室成膜により行ない、結晶質型ｐｉｎ構造積層体を形成する工程は、第２のプラズマＣＶＤ成膜室内で一室成膜により行ない、非晶質型ｐｉｎ構造積層体を形成する工程は、第１のプラズマＣＶＤ成膜室内における成膜圧力が２００Ｐａ以上３０００Ｐａ以下であって、電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で形成されることを特徴とする。
非晶質型ｐｉｎ構造積層体および結晶質型ｐｉｎ構造積層体における各ｐ型半導体層、ｉ型非晶質シリコン系光電変換層、ｉ型結晶質シリコン系光電変換層、各ｎ型半導体層は、上述の実施の形態１に記載の方法により形成させることができる。
本実施の形態２においては、上記の各ｐｉｎ構造積層体を、ｎ型層、ｉ型層、ｐ型層の順に一室成膜する以外は、上記実施の形態１における製造工程と同様の方法によりシリコン系薄膜光電変換装置を製造するものである。但し、ｎ型層、ｉ型層、ｐ型層の順に一室成膜する本実施の形態２の場合に比べて、ｐ型層、ｉ型層、ｎ型層の順に一室成膜する上記実施の形態１の場合は、光電変換層であるｉ型層への不純物原子による影響が少なくなる。これは、ｎ型不純物原子（たとえばリン原子）の方が、ｐ型不純物原子（たとえばボロン原子）よりも、ｉ型層への混入による影響が大きいため、ｉ型層形成後にｎ型層を形成する方が、ｉ型層形成後にｐ型層を形成するよりも、ｉ型層への影響が少なくことによると考えられる。
＜実施の形態３＞
本発明において、上記非晶質型ｐｉｎ構造積層体を形成する工程は、上記非晶質型ｐｉｎ構造積層体を繰り返し形成する工程とすることができる。すなわち、たとえば実施の形態１において第１のｎ型半導体層を形成した後に基板を搬出することなく、第１のプラズマＣＶＤ成膜室２２０において引き続き、第１のｐ型半導体層、ｉ型非晶質シリコン系光電変換層および第１のｎ型半導体層をこの順で一室成膜させる。その後、第２のプラズマＣＶＤ成膜室２３０に搬送して、第２のｐ型半導体層、ｉ型結晶質シリコン系光電変換層および第２のｎ型半導体層をこの順で一室成膜させる。
図４に本実施の形態３により製造されるシリコン系薄膜光電変換装置３００の断面模式図を示す。透明導電膜２が形成された基板１は、図２に示す加熱室２１０に搬入され、所望の基板下地温度に加熱される。続いて、該基板１は第１のプラズマＣＶＤ成膜室２２０に搬入されてアノード２２３上に積載される。上記実施の形態１と同様の工程によりカソードに所望の電圧を印加して、透明導電膜２上に第１のｐ型半導体層１１、ｉ型非晶質シリコン系光電変換層１２および第１のｎ型半導体層１３を含む非晶質型ｐｉｎ構造積層体１０が形成される。
続いて同一の第１のプラズマＣＶＤ成膜室２２０内で、上記第１のｎ型半導体層１３上にｐ型半導体層４１が形成される。このｐ型半導体層４１は、第１のｐ型半導体層１１と同様の条件により形成することができる。この場合、上記第１のｐ型半導体層１１については、同一のプラズマＣＶＤ成膜室を利用して、繰り返しｐｉｎ構造を有する薄膜の形成が可能とするために、その不純物窒素原子濃度を１×１０20ｃｍ-3以下、その不純物酸素原子濃度を１×１０19ｃｍ-3以下とすることが望ましい。第１のｐ型半導体層１１をこのような不純物窒素濃度とすることによって、中間に余分な再結合層を挿入することなく第１のｎ型半導体層１３と上記ｐ型半導体層４１の間で良好なオーミック接合が得られる。
また、第１のｎ型半導体層１３は、同一のプラズマＣＶＤ成膜室を利用して、繰り返しｐｉｎ構造を有する薄膜の形成が可能とするために、その不純物窒素原子濃度を１×１０20ｃｍ-3以下、その不純物酸素原子濃度を１×１０19ｃｍ-3以下とすることが望ましい。これにより、中間に余分な再結合層を挿入することなく第１のｎ型半導体層１３と上記ｐ型半導体層４１の間で良好なオーミック接合が得られる。
その後、上記ｉ型非晶質シリコン系光電変換層１２と同様の製造方法により、ｐ型半導体層４１上にｉ型非晶質シリコン系光電変換層４２を形成し、引き続いてｎ型半導体層４３を形成する。このｎ型半導体層４３は、上記第１のｎ型半導体層と同様の形成条件により形成することができる。
そして、図４に示すように、第２のｎ型半導体層２３上に、たとえばＺｎＯなどからなる導電膜３を形成し、次いで、導電膜３上に、たとえば、Ａｌ、Ａｇなどからなる金属電極４が形成される。これらの導電膜３および金属電極４によって裏面電極部が構成され、シリコン系薄膜光電変換装置３００が完成する。なお、導電膜３および金属電極４は上記例示に限定されるものではなく、従来公知の態様をいずれも含むものとする。
なお本実施の形態３においては、ｐｉｎ構造積層体はｐ型層、ｉ型層およびｎ型層をこの順で形成する場合について説明したが、上記実施の形態２と同様に、ｐｉｎ構造積層体をｎ型層、ｉ型層およびｐ型層をこの順で形成するものとしてもよい。
＜実施の形態４＞
本発明のシリコン系薄膜光電変換装置の製造方法には、結晶質型ｐｉｎ構造積層体を形成する工程の後に、上記シリコン系薄膜光電変換装置を第２のプラズマ成膜室から搬出する工程と、第１のプラズマＣＶＤ成膜室または第２のプラズマＣＶＤ成膜室におけるカソード上および室内面上の少なくともいずれかの残留膜を除去する工程とを含む態様も含む。
本実施の形態４では、上記実施の形態１において、上記第２のプラズマ成膜室から搬送する工程と、上記残留膜を除去する工程を含む場合について説明する。
図３中のＳ５において、上記非晶質型ｐｉｎ構造積層体と結晶質型ｐｉｎ構造積層体２０とを形成したシリコン系薄膜光電変換装置１００を成膜室２３０から取出し室２４０に搬出した後、図３中のＳ６に示すように、第１のプラズマＣＶＤ成膜室２２０内および第２のプラズマＣＶＤ成膜室２３０内のカソード上の残留膜の剥離などの異常の有無を確認する。剥離などの異常がある場合には（Ｓ６において、ＹＥＳの場合）、Ｓ７において、カソード２２２，２３２上の残留膜をオーバーエッチングにより全部除去し、Ｓ８に示すカソード表面の安定化（たとえば、プリデポ膜の形成など）を行なうことが望ましい。一方、カソード２２２，２３２上の残留膜に異常がない場合には（Ｓ６において、ＮＯの場合）、Ｓ９において、第１のプラズマＣＶＤ成膜室２２０または第２のプラズマＣＶＤ成膜室２３０のカソード２２２，２３２上および／または室内面２２１，２３１上の残留膜をエッチング（アンダーエッチングまたはオーバーエッチング）し、最後のｎ型半導体層の形成時に第１のプラズマＣＶＤ成膜室２２０または第２のプラズマＣＶＤ成膜室２３０のカソード２２２，２３２上および／または室内面２２１，２３１上に形成された残留膜中の不純物原子（ｎ型ドーパント）による影響を除去する。ここで、残留膜の除去は、水素ガス、不活性ガス、フッ素系のクリーニングガスまたはこれらの任意の混合ガスをプラズマ化したガスプラズマにより行なうことができる。
残留膜を除去する工程は、通常カソード２２２，２３２上に形成された残留膜全体を除去する工程とする。ただし、残留膜のエッチング工程において最後に残るｐ型層の不純物原子（ｐ型ドーパント）の影響を避けるため若干のオーバーエッチもしくはアンダーエッチングが必要になる。オーバーエッチングの場合、上記二重ｐｉｎ構造積層体を１回形成する際に形成される残留膜を、その膜厚および膜厚の５％〜１０％程度の深さまでオーバーエッチングする。このような除去形態とすることで、残留膜中の不純物原子の影響を除去することができる。ただし、このようなオーバーエッチングを繰り返すと、放電を安定化させる目的で成膜しているカソード上のプリデポ膜が徐々にエッチングされるため、カソードの金属表面が現れてくる。これが原因となり、次の二重ｐｉｎ構造積層体の形成初期の数十ｎｍ程度の厚さの部分に大きな影響を与えることがある。
上記問題点を解決するため、上記二重ｐｉｎ構造積層体を１回形成する際に形成される残留膜のカソードに近い部分を残すアンダーエッチングを選択する場合がある。このアンダーエッチングは、残留膜の表面層からカソードおよび／または室内面に最も近い位置にある第１のｎ型層までと、好ましくは非晶質ｉ型層の厚さ方向に１０ｎｍ以上の深さまでとをエッチング除去することにより行なう。エッチング除去する非晶質ｉ型層の深さが厚さ方向に１０ｎｍ未満であると、ｉ型層中に拡散している第１のｎ型層中の不純物原子（ｎ型ドーパント）の影響を完全に除去するのが困難になる。また、該エッチング除去は、ｉ型層の厚さの９０％以下の範囲までの深さが好ましく、ｉ型層の厚さの８０％以下の範囲までの深さがより好ましい。ｉ型層の厚さの９０％より深くエッチングしようとすると、ｉ型層の下地に存在するｐ型層中の不純物原子（ｐ型ドーパント）の影響も出始め、次工程で形成するｐ層のドーピング量が最適値よりずれる恐れがある。したがって、好ましくは、ｎ型層とともにｉ型層をその厚さの８０％程度の深さまでエッチング除去することにより、残留膜中の不純物原子の影響が完全に除去される。このように残留膜の除去工程が終了した後の各プラズマＣＶＤ成膜室に、次の基板が搬入されて繰り返して二重ｐｉｎ構造積層体が形成されて、二重ｐｉｎ構造積層体を含むが別のシリコン系薄膜光電変換装置が製造される。
上記アンダーエッチングの工程を含めて、二重ｐｉｎ構造積層体の形成工程を複数回繰り返すと、カソード２２２，２３２上にエッチングされていない残留膜が、二重ｐｉｎ構造積層体の形成の回数分積層される。このまま、処理を継続していくと、積層された残留膜が内部応力によりカソード表面から剥離し、ｐｉｎ構造積層体中に数μｍ径の粉末として取り込まれることがあり、この粉末は上下の電極を短絡させる点欠陥を作り、光電変換装置の製品歩留まりを３０％以下にまで極端に低下させる。そこで、光電変換装置を作製した後、残留膜がカソード２２２，２３２から剥離しているときは、カソード２２２，２３２上の残留膜をすべて除去することが好ましい。また、残留膜がカソード２２２，２３２から剥離していなくても、残留膜の剥離が起こる前に、上記の点欠陥の発生を未然に防止し、光電変換装置の製造における歩留まりを高く維持することがより好ましい。残留膜の剥離の程度は、成膜条件や膜付着時の電極の表面状態によって大きく変動するが、プラズマＣＶＤ成膜室内でシリコン系薄膜を作製する場合には、一般的に、カソード２２２，２３２上に形成された残留膜の積算膜厚が１０μｍ以上１０００μｍ以下であるときに、残留膜の剥離が生じやすい。したがって、カソード２２２，２３２上の残留膜の積算膜厚が、好ましくは１０μｍ以上８００μｍ以下であるときに、また、より好ましくは３００μｍ以上５００μｍ以下であるときに、カソード上に積層された残留膜をすべて除去することが望ましい。
カソード２２２，２３２上に積層された残留膜を除去する工程は、水素ガス、不活性ガス、フッ素系のクリーニングガスまたはこれらのガスを任意の割合で含む混合ガスをプラズマ化したガスプラズマにより行なうことができるが、残留膜のエッチング速度が比較的速い点で、三フッ化窒素などのフッ素系のクリーニングガスを用いることが好ましい。たとえば、エッチングガスとして、１０体積％〜３０体積％の三フッ化窒素ガスと９０体積％〜７０体積％のアルゴンガスとの混合ガスを導入し、３００ｐａ以下の圧力でプラズマ放電することにより、１０ｎｍ／ｓ以上のエッチング速度とすることができる。このようなカソード２２２，２３２のクリーニング後、カソード表面を安定化させるため、カソード表面上にシリコン膜の予備堆積（プリデポ）を行ない、再びｐｉｎ構造積層体の形成工程を継続することができる。
続いて、上記二重ｐｉｎ構造積層体３０を形成した後、二重ｐｉｎ構造積層体３０の第２のｎ型半導体層２３上に、たとえば、ＺｎＯなどからなる導電膜３を形成し、次いで、導電膜３上に、たとえば、Ａｌ、Ａｇなどからなる金属電極４が形成される。導電膜３および金属電極４によって裏面電極部が構成され、光電変換装置が完成する。
上記のように、本発明に用いるプラズマＣＶＤ装置の構成においては、成膜室を開放することなく、長期にわたって装置稼動が可能となるため製造の際のタクトタイムを大幅に短縮でき、製造コストを下げることができる。
上記実施の形態１から４において製造される本発明のシリコン系薄膜光電変換装置は、たとえば、非晶質型ｐｉｎ構造積層体における第１のｎ型半導体層１３および第２のｐ型半導体層２１（実施の形態４の場合は、第１のｎ型半導体層１３、第のｐ型半導体層２１およびｎ型半導体層４３）は、それぞれ不純物窒素原子濃度が１×１０19ｃｍ-3以下、かつ、不純物酸素原子濃度が１×１０20ｃｍ-3以下である。実施の形態１から実施の形態４までに示した製造方法を用いることにより、第１のｎ型半導体層１３および第２のｐ型半導体層２１（またはｎ型半導体層４３）は、それぞれ不純物窒素原子濃度が１×１０19ｃｍ-3以下、かつ、不純物酸素原子濃度が１×１０20ｃｍ-3以下である光電変換効率の高い積層型シリコン系薄膜光電変換装置が得られる。
以上のように本発明の実施の形態について説明を行なったが、上述の各実施の形態の構成を適宜組み合わせることも当初から予定している。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明によれば、良好な性能を有するシリコン系薄膜光電変換装置を、簡易に、低コストで、効率よく製造することができる。
本実施の形態１にかかるシリコン系薄膜光電変換装置を示す模式断面図である。 本発明において用いられるプラズマＣＶＤ装置の概略図である。 本発明にかかるシリコン系薄膜光電変換装置の製造方法の一実施の形態を概略的に示すフローチャートである。 本実施の形態３にかかるシリコン系薄膜光電変換装置を示す模式断面図である。
符号の説明
１ 基板、２ 透明導電膜、３ 導電膜、４ 金属電極、５ 接続部、１０ 非晶質型ｐｉｎ構造積層体、１１ 第１のｐ型半導体層、１２ ｉ型非晶質シリコン系光電変換層、１３ 第１のｎ型半導体層、２０ 結晶質型ｐｉｎ構造積層体、２１ 第２のｐ型半導体層、２２ ｉ型結晶質シリコン系光電変換層、２３ 第２のｎ型半導体層、３０ 二重ｐｉｎ構造積層体、４１ ｐ型半導体層、４２ ｉ型非晶質シリコン系光電変換層、４３ ｎ型半導体層、１００，３００ シリコン系薄膜光電変換装置、２００ プラズマＣＶＤ装置、２１０ 加熱室、２２０ 第１のプラズマＣＶＤ成膜室、２２１，２３１ 室内面、２２２，２３２ カソード、２２３，２３３ アノード、２３０ 第２のプラズマＣＶＤ成膜室、２４０ 取出し室。

Claims (15)

  1. 基板上に透明導電膜を形成する工程と、前記透明導電膜上に第１のｐ型半導体層、ｉ型非晶質シリコン系光電変換層および第１のｎ型半導体層を有する非晶質型ｐｉｎ構造積層体を形成する工程と、第２のｐ型半導体層、ｉ型結晶質シリコン系光電変換層および第２のｎ型半導体層を有する結晶質型ｐｉｎ構造積層体を形成する工程とをこの順で含み、
    前記非晶質型ｐｉｎ構造積層体を形成する工程は、第１のプラズマＣＶＤ成膜室内で一室成膜により行ない、前記結晶質型ｐｉｎ構造積層体を形成する工程は、第２のプラズマＣＶＤ成膜室内で一室成膜により行ない、
    前記非晶質型ｐｉｎ構造積層体を形成する工程は、前記第１のプラズマＣＶＤ成膜室内における成膜圧力が２００Ｐａ以上３０００Ｐａ以下であって、電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で形成されることを特徴とするシリコン系薄膜光電変換装置の製造方法。
  2. 基板上に透明導電膜を形成する工程と、前記透明導電膜上に第１のｎ型半導体層、ｉ型非晶質シリコン系光電変換層および第１のｐ型半導体層を有する非晶質型ｐｉｎ構造積層体を形成する工程と、第２のｎ型半導体層、ｉ型結晶質シリコン系光電変換層および第２のｐ型半導体層を有する結晶質型ｐｉｎ構造積層体を形成する工程とをこの順で含み、
    前記非晶質型ｐｉｎ構造積層体を形成する工程は、第１のプラズマＣＶＤ成膜室内で一室成膜により行ない、前記結晶質型ｐｉｎ構造積層体を形成する工程は、第２のプラズマＣＶＤ成膜室内で一室成膜により行ない、
    前記非晶質型ｐｉｎ構造積層体を形成する工程は、前記第１のプラズマＣＶＤ成膜室内における成膜圧力が２００Ｐａ以上３０００Ｐａ以下であって、電極単位面積当たりの電力密度が０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下の条件で形成されることを特徴とするシリコン系薄膜光電変換装置の製造方法。
  3. 前記非晶質型ｐｉｎ構造積層体を形成する工程は、前記非晶質型ｐｉｎ構造積層体を繰り返し形成する工程である請求項１または２に記載のシリコン系薄膜光電変換装置の製造方法。
  4. 前記第１のｐ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下であり、前記ｉ型非晶質シリコン系光電変換層の厚さは０．1μｍ以上０．５μｍ以下であり、前記第１のｎ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下である請求項１から３のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
  5. 前記第２のｐ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下であり、前記ｉ型結晶質シリコン系光電変換層の厚さは０．５μｍ以上２０μｍ以下であり、前記第２のｎ型半導体層の厚さは２ｎｍ以上５０ｎｍ以下である請求項１から４のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
  6. 前記第２のｐ型半導体層は、前記基板の下地温度が２５０℃以下であり、前記第２のプラズマＣＶＤ成膜室内に導入する原料ガスは、シラン系ガスと水素ガスを含有する希釈ガスとを含み、前記シラン系ガスに対する前記希釈ガスの流量が１００倍以上の条件で形成される請求項１から５のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
  7. 前記第１のｐ型半導体層および前記第２のｐ型半導体層の導電型決定不純物原子は、ボロン原子またはアルミニウム原子である請求項１から６のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
  8. 前記ｉ型結晶質シリコン系光電変換層は、前記基板の下地温度が２５０℃以下であり、前記第２のプラズマＣＶＤ成膜室に導入する原料ガスは、シラン系ガスと希釈ガスとを含み、前記シラン系ガスに対する前記希釈ガスの流量が３０倍以上１００倍以下の条件で形成され、ラマン分光法により測定される４８０ｃｍ-1におけるピーク強度Ｉ480に対する５２０ｃｍ-1におけるピーク強度Ｉ520のピーク強度比Ｉ520／Ｉ480が５以上１０以下である請求項１から７のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
  9. 前記第１のｎ型半導体層および前記第２のｎ型半導体層の導電型決定不純物原子は、リン原子である請求項１から８のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
  10. 前記第２のｎ型半導体層は、前記基板の下地温度が２５０℃以下であり、前記第２のプラズマＣＶＤ成膜室に導入する原料ガス中のシリコン原子に対するリン原子の含有率が０．１原子％以上５原子％以下の条件で形成される請求項１から９のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
  11. 前記結晶質型ｐｉｎ構造積層体を形成する工程の後に、前記シリコン系薄膜光電変換装置を前記第２のプラズマ成膜室から搬出する工程と、
    前記第１のプラズマＣＶＤ成膜室または第２のプラズマＣＶＤ成膜室における、カソード上および室内面上の少なくともいずれかの残留膜を除去する工程とを含む請求項１から１０のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
  12. 前記残留膜を除去する工程は、水素ガスと、不活性ガスと、フッ素系のクリーニングガスとからなる群より選ばれる少なくとも１種のガスをプラズマ化したガスプラズマにより行なう請求項１１に記載のシリコン系薄膜光電変換装置の製造方法。
  13. 前記残留膜を除去する工程は、前記残留膜の表面層から前記カソードおよび前記室内面の少なくともいずれかに最も近い位置にあるｎ型層までをエッチング除去する工程と、前記残留膜の前記カソードおよび前記室内面の少なくともいずれかに最も近い位置にあるｉ型層を、厚さ方向に１０ｎｍ以上前記ｉ型層の厚さ全体の９０％以下の範囲の深さでエッチング除去する工程とを含む請求項１１または１２に記載のシリコン系薄膜光電変換装置の製造方法。
  14. 前記カソード上の前記残留膜を除去する工程は、前記第１のプラズマＣＶＤ成膜室または第２のプラズマＣＶＤ成膜室の前記カソード上の前記残留膜の積算膜厚が１０μｍ以上１０００μｍ以下であるときに行なう請求項１１から１３のいずれかに記載のシリコン系薄膜光電変換装置の製造方法。
  15. 請求項１から１４のいずれかに記載のシリコン系薄膜光電変換装置の製造方法により製造されたシリコン系薄膜光電変換装置。
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