JP2010129858A - インダクタ素子 - Google Patents

Abstract

【課題】シンプルな工程で製造でき、しかも格段に特性向上が可能なインダクタ素子を提供する。
【解決手段】本発明のインダクタ素子１は、凹部１１Ｂと凸部１１Ａとが所定の配列方向１Ａに沿って連続した表面形状の下地層１１と、凹部１１Ｂ上と凸部１１Ａ上とにわたって設けられ、配列方向１Ａに向かって蛇行した導電膜パターン１２とを備える。平面型の渦巻き状インダクタ素子よりも巻き数を増やすことが容易であり、小型でありながらインダクタンス値やＱ値が高いインダクタンス素子になる。
【選択図】図１

Description

本発明は、インダクタ素子に関する。

近年、携帯情報端末等の携帯型電子機器が急速に普及している。携帯型電子機器には、携帯性の向上や高機能化が強く求められている。携帯性を向上させる観点から、携帯型電子機器に実装される半導体装置には、小型化や軽量化、薄型化が要望されている。

半導体装置の小型化等を可能にする技術として、チップサイズパッケージ（ＣＳＰ）やウェハレベルチップサイズパッケージ（ＷＣＳＰ）等が知られている。ＣＳＰやＷＣＳＰは、集積回路等が形成された半導体チップ（半導体装置）を実装可能に封止する技術である。ＣＳＰやＷＣＳＰによれば、封止構造の外寸を半導体チップと同程度にすることができる。

半導体装置の小型化を図るとともに高機能化を図るためには、半導体装置に高性能なコンデンサやインダクタを集積化することが有効である（例えば特許文献１）。特許文献１の半導体装置は、基板上に回路部品や薄膜トランジスタが形成されたものである。回路部品等を覆ってパッシベーション膜が設けられており、パッシベーション膜上にインダクタ素子が形成されている。

このインダクタ素子は、平面型のものであり、平面内に形成された渦巻き状の導電膜パターンからなっている。導電膜パターンの一端は渦巻きの外部に位置しており、導電膜パターンの他端は渦巻きの中心付近に位置している。一端及び他端のそれぞれが、パッシベーション膜の開口内に埋設された導電部により、回路部品等と電気的に接続されている。インダクタ素子を覆って、磁性樹脂層が形成されており、磁性樹脂層によりインダクタ素子のＱ値が高められている。
特開２００８−１５９６５４号公報

特許文献１の技術によれば、小型化と高機能化とを両立した半導体装置が得られると考えられが、さらなる特性向上のためには改善すべき点もある。

前記のように平面型のインダクタにおいて、導電膜パターンの他端は渦巻きの中心付近に位置している。したがって、他端を半導体装置の内部とあるいは外部と電気的に接続するためには、他端を導電膜パターンが形成された面内から多層配線やワイヤボンディング等により取り出す必要がある。ワイヤボンディング等を用いると、工数が増えることにより製造コストが増加することや、配線の引回しにより抵抗値が増加して電気特性が低下すること等の不都合を生じる。

また、平面型のインダクタにあっては、インダクタ自体の特性をある程度以上にすることが難しいという不都合もある。例えば、特許文献１のインダクタ素子の特性を向上させる手法としては、磁性樹脂層の材質を工夫する手法や、渦巻き状の導電膜パターンの態様を工夫する手法が考えられる。前者の手法では、特性向上の程度が限られるので、ある程度以上の特性向上は期待できない。

後者の手法としては、導電膜パターンにおける巻き数を増やすことや、絶縁膜を介して複数の導電膜パターンを積層して複数の導電膜パターンを直列に接続すること等が考えられる。巻き数を増やすと、インダクタの大面積化、導電膜パターンが微細化による電気抵抗の増加や製造コストの増加等を生じるおそれがある。また、複数の導電膜パターンを用いる手法では、前記した他端を取り出すための不都合が顕著になってしまい、工数が飛躍的に増加することにより製造コストが増加してしまうおそれがある。

本発明は、前記事情に鑑み成されたものであって、シンプルな工程で製造でき、しかも格段に特性向上が可能なインダクタ素子を提供することを目的の１つとする。

本発明のインダクタ素子は、凹部と凸部とが所定の配列方向に沿って連続した表面形状の下地層と、前記凹部上と凸部上とにわたって設けられ、前記配列方向に向かって蛇行した導電膜パターンと、を備えていることを特徴とする。

ここでいう配列方向に向かって蛇行した導電膜パターンとは、平面視した導電膜パターンが、配列方向に平行な軸（以下、コイル軸と称する場合がある）を挟む一方の側に位置する部分と、他方の側に位置する部分と、これら２つの部分を接続する部分とを有しており、これら３つの部分が連続していることを意味する。

前記の構成においてコイル軸に直交する面に導電膜パターンを投影すると、導電膜パターンがコイル軸の周囲を連続して環状に囲んでいる。導電膜パターンに電流が流れると、環状に囲まれる部分においてコイル軸に沿う方向に磁力線が生じ、導電膜パターンがスパイラル状のインダクタとして機能する。

本発明のインダクタ素子にあっては、平面型の渦巻き状インダクタと異なり、導電膜パターンの一端の位置と他端の位置とをともに高い自由度で設定することができる。したがって、導電膜パターンをインダクタ素子の外部と電気的に接続することが容易になり、端的には導電膜パターンの一部により電気的な接続をとることができる。よって、ワイヤボンディング等を用いる場合に比べて工数を減らすことができ、シンプルな工程で回路に組み込むことが可能なインダクタ素子になる。

スパイラル状のインダクタ素子においてインダクタ素子ンス値を向上させるためには、巻き数を増やすことや、コイル軸周りにおいて導電膜パターンに囲まれる領域の面積を増やすことが有効である。平面型の渦巻き状インダクタ素子では、同じ線幅で巻き数を増やすと平面視した導電膜パターンの面積が指数的に増加するのに対して、本発明のようなスパイラル状のインダクタ素子では、平面視した導電膜パターンの面積が巻き数に比例して増加する。したがって、本発明のインダクタ素子は、平面型の渦巻き状インダクタ素子よりも巻き数を増やすことが容易であり、小型でありながら高インダクタンス値のインダクタ素子にすることができる。

また、前記下地層上に複数の前記導電膜パターンが互いに非接触に形成されており、前記配列方向に直交する面に前記複数の導電膜パターンの各々を投影した領域の少なくとも一部が前記複数の導電膜パターンで重なり合うように、前記複数の導電膜パターンが配置されている構成にしてもよい。

このようにすれば、複数の導電膜パターンの１以上に発生した磁界を他の導電膜パターンから電位差として取り出すことができ、例えばインダクタ素子をトランスとして機能させることができる。複数の導電膜パターンを一括して形成することが可能であるので、シンプルな工程で得られるトランスになる。

また、前記凸部が前記凹部に対して突出している高さ方向と、前記配列方向とに平行な面での前記下地層の断面において前記表面形状が正弦波状になっているとともに、前記高さ方向に直交する面に投影した前記導電膜パターンの平面形状が前記断面における前記表面形状と波長が略一致した正弦波状になっている構成にしてもよい。

このようにすれば、導電膜パターンは、コイル軸に向かう方向に等ピッチで回転構造が連続する螺旋形状になり、インダクタの部分的な特性が均一になる。また、下地層の表面形状が滑らかな曲面であるので、導電膜パターンの形成時に導電膜パターンの形成材料の段切れが格段に低減され、高信頼性のインダクタ素子にすることができる。

また、前記凸部が前記凹部に対して突出している高さ方向と、前記配列方向とに平行な面での前記下地層の断面において前記表面形状が略台形波状になっているとともに、前記高さ方向に直交する面に投影した前記導電膜パターンの平面形状が前記断面における前記表面形状と波長が略一致した略台形波状になっている構成にしてもよい。

このようにすれば、凸部上面、凹部底面、及び凸部上面と凹部底面とを接続する斜面がいずれも略平面になっており、しかも導電膜パターンが折れ線状になっているので、曲面上に曲線状の導電膜パターンを形成する場合に比べて、高精度な形状の導電膜パターンにすることができる。

また、前記凹部に、磁性材料を含有した透磁部が埋設されていることが好ましい。この場合には、前記透磁部が、前記凸部上に設けられた部分の前記導電膜パターンを覆って形成されている構成にしてもよい。

凹部に透磁部が設けられていれば、通電時に導電膜パターンに発生した磁束を効率よく伝播させることができる。透磁部が、前記凸部上に設けられた部分の前記導電膜パターンを覆って形成されていれば、透磁部により導電膜パターンを保護することができる。

以下、本発明の実施形態を説明するが、本発明の技術範囲は以下の実施形態に限定されるものではない。以降の説明では図面を用いて各種の構造を例示するが、構造の特徴的な部分を分かりやすく示すために、図面中の構造はその寸法や縮尺を実際の構造に対して異ならせて示す場合がある。

［第１実施形態］
図１は、第１実施形態のインダクタ素子１の概略構成を模式的に示す斜視図である。図１に示すように、本実施形態のインダクタ素子１は、半導体チップ５の表面に形成されている。図１には、半導体チップ５の一部を拡大して示している。半導体チップ５は、例えば表面弾性波素子のドライバやインクジェットヘッドのドライバ、画像表示装置のドライバ等である。

半導体チップ５の詳細な構造については図示しないが、半導体チップ５の内部には集積回路（ＩＣ）や薄膜トランジスタ（ＴＦＴ）等が設けられている。半導体チップ５の表面の１つは、端子５１、５２や図示略のバンプ等が設けられた能動面５Ａになっている。端子５１、５２やバンプは、それぞれが半導体チップ５内部のＩＣやＴＦＴと電気的に接続されている。ここでは、インダクタ素子１が、半導体チップ５の能動面５Ａに設けられている。端子５１は、インダクタ素子１に電気信号を入力する端子であり、端子５２はインダクタ素子１から電気信号を受け取る端子である。

インダクタ素子１は、能動面５Ａに設けられた下地層１１と、下地層１１上に設けられた導電膜パターン１２と、下地層１１及び導電膜パターン１２を覆って設けられた透磁部１３とを有している。透磁部１３は、下地層１１の周辺の端子５１、５２を覆うように設けられている。

以下、図１に示したＸＹＺ直交座標系に基づいて説明する。このＸＹＺ直交座標系において、能動面５Ａに平行で互いに直交する方向をＸ方向、Ｙ方向とし、能動面５Ａの法線方向をＺ方向としている。Ｘ方向は、コイル軸１Ａと平行になっている。コイル軸１Ａは、導電膜パターン１２が環状（ここでは、円筒状）に囲む領域の中心軸である。

本実施形態の下地層１１は、凸部１１Ａと凹部１１Ｂとがコイル軸１Ａに沿う配列方向（Ｘ方向）に交互にかつ周期的に並んだ構造になっている。凸部１１Ａ、及び凹部１１Ｂは、いずれも能動面５Ａに沿う方向のうちのコイル軸１Ａと略直交する方向（Ｙ方向）に延在している。下地層１１は、例えばポリイミド等の樹脂材料からなっている。下地層１１の厚み、すなわち能動面５Ａから凸部１１Ａの頂部までの高さは、例えば数μｍ〜数十μｍ（典型的には１０〜３０μｍ）程度である。

導電膜パターン１２は、凸部１１Ａ上と凹部１１Ｂ上とにわたって設けられている。導電膜パターン１２は、平面視した状態でコイル軸１Ａの一端側から他端側に向かって蛇行している。これにより、導電膜パターン１２は、コイル軸１Ａの周囲を螺旋状に囲む三次元形状になっている。

導電膜パターン１２は、インダクタ素子１に必要な抵抗レンジや耐許容電流値等の特性に応じて適宜選択される形成材料からなっている。形成材料の具体例としては、例えば銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等の導電性材料の単体または複合材料が挙げられる。

透磁部１３は、磁性材料からなり、凹部１１Ｂ内に埋設されている。ここでいう磁性材料とは、透磁率が１．０５よりも大きい材料のことである。透磁部１３の形成材料としては、例えば非磁性材料に透磁性材料の粒子を分散させた複合材料が挙げられる。非磁性材料の具体例としては、アクリル樹脂や感光性ポリイミド、ＢＣＢ（ベンゾシクロブテン）、フェノールノボラック樹脂等が挙げられる。磁性材料の具体例としては、センダストやアモルファス金属、フェライト等が挙げられる。

図２（ａ）はコイル軸１Ａを含み能動面５Ａに直交する面におけるインダクタ素子１の側断面図、図２（ｂ）は能動面５Ａに平行な面におけるインダクタ素子１の平面図、図２（ｃ）はインダクタ素子１をコイル軸１Ａに直交する面に投影した投影図である。

図２（ａ）に示すように、半導体チップ５は、例えばシリコン基板５０と、シリコン基板５０上に設けられた回路形成層５３と、回路形成層５３上に設けられたパッシベーション膜５４と、パッシベーション膜５４に設けられた開口内に埋設された端子５１、５２とを有している。回路形成層５３には、前記のＩＣやＴＦＴが設けられている。

本実施形態の凸部１１Ａは、下地層１１におけるコイル軸１Ａに対して能動面５Ａと反対側の部分である。凹部１１Ｂは、下地層１１におけるコイル軸１Ａに対して能動面５Ａ側の部分である。下地層１１の表面形状は、下地層１１の厚み方向（Ｚ方向）に平行でコイル軸１Ａを含んだ下地層１１の断面（ＸＺ面）において、正弦波状になっている。この正弦波は、コイル軸１Ａに沿う方向が進行方向になっている。１つの凸部１１Ａと１つの凹部１１Ｂとが連続した部分が、正弦波の１周期に対応している。正弦波の波長は、隣接する２つの凸部１１Ａの頂部間の距離になっている。正弦波は、下地層１１の厚み方向（Ｚ方向）が振幅方向になっている。正弦波の振幅（片振幅）は、下地層１１の厚みの半分になっている。

図２（ｂ）に示すように、導電膜パターン１２は、コイル軸１Ａをまたいで蛇行している。ここでは、下地層１１の厚み方向（Ｚ方向）に直交する面に投影した導電膜パターン１２の平面形状が正弦波状になっている。この正弦波は、コイル軸１Ａに沿う方向が進行方向になっている。この正弦波の波長は、隣接する２つの凸部１１Ａの頂部間の距離になっている。すなわち、導電膜パターン１２の平面形状における正弦波の波長は、下地層１１の断面形状における正弦波の波長と同じになっている。導電膜パターン１２の平面形状における正弦波の位相は、下地層１１の断面形状における正弦波の位相とずれている（ここでは、位相差がπ／２）。正弦波は、下地層１１の延在方向（Ｙ方向）が振幅方向になっている。本実施形態では、導電膜パターン１２の平面形状における正弦波の振幅は、下地層１１の断面形状における正弦波の振幅と同じになっている。

図２（ｃ）に示すように、導電膜パターン１２はコイル軸１Ａの周囲を円環状に囲んでいる。導電膜パターン１２により囲まれる領域１２Ａは、真円状になっている。なお、導電膜パターン１２の平面形状における正弦波の振幅が、下地層１１の断面形状における正弦波の振幅と異なる構成も可能であり、この場合にはコイル軸１Ａに直交する面に投影した導電膜パターン１２に囲まれる領域が楕円状になる。

以上のような構成のインダクタ素子１において、端子５１、５２の間に電圧（電気信号）が印加されると、導電膜パターン１２に囲まれる領域１２Ａに電磁誘導による磁力線が発生し、インダクタ素子１がインダクタとして機能する。インダクタ素子１のインダクタンス値は、導電膜パターン１２の巻き数、領域１２Ａの面積、領域１２Ａにおける透磁率の積に比例する量になる。

本実施形態のインダクタ素子１は、凹部１１Ｂ内に透磁部１３が埋設されているので、凹部１１Ｂ内に非磁性材料（例えば空気）が充填される場合よりも下地層１１の透磁率が高くなり、インダクタンス値が高くなる。また、透磁部１３が、導電膜パターン１２を覆っているので、透磁部１３により導電膜パターン１２を保護することができる。

インダクタ素子１にあっては、以下の理由により、平面型のインダクタよりも導電膜パターン１２の巻き数を増やすことが容易である。

平面型のインダクタにおいて巻き数を増やすと、平面視したインダクタの外径が巻き数に比例して増加する。したがって、平面視したインダクタの面積が巻き数の二乗で増加して、インダクタが大面積化してしまう。また、巻き数が増えるほど１巻き当りの導線長さが増加するので、インダクタの抵抗値が増加してＱ値が低下してしまう。

本実施形態のインダクタ素子１において、導電膜パターン１２の巻き線として機能する部分は、隣接する２つの凸部１１Ａの頂部間が１巻き分に相当する。インダクタ素子１において巻き数を増やすためには、巻き数の分だけ凸部１１Ａや凹部１１Ｂの数を増やせばよい。インダクタ素子１のコイル軸１Ａに沿う方向の寸法の増分は、巻き数の増分に比例する量になる。したがって、巻き数の増加によるインダクタ素子１の増分は、平面型のインダクタに比べて小さくなり、インダクタ素子１の大面積化や導電膜パターン１２の微細化を招くことなく巻き数を増やすことができる。また、１巻き当りの導線長さが略一定であるので、Ｑ値を低下させることなく巻き数を増やすことができる。

また、インダクタ素子１にあっては、導電膜パターン１２の一端と他端とがともに、コイル軸１Ａを環状に囲んだ導電膜パターン１２の巻き線部分の外側に配置されるので、平面型のインダクタよりも回路に組み込むことが容易である。例えば、平面型のインダクタの場合には、巻き線の中心側に配置される部分を取り出すために、ワイヤボンディングや多層配線が必要になる。一方、インダクタ素子１にあっては、ワイヤボンディング等を用いることなく電気的な接続をとることができ、工数を減らすことや配線抵抗を減らすことができる。

なお、第１実施形態では、半導体チップ５の能動面５Ａに設けられたインダクタ素子１を説明したが、半導体チップの能動面５Ａ以外の表面、例えば能動面の裏面側に設けられていてもよい。
また、下地層１１としては、透磁部１３と同様に磁性材料を含有した形成材料からなるものを採用してもよい。例えば、フェライト粒子を含んだ樹脂を形成材料として、インプリント等により下地層を形成してもよい。これにより、インダクタンス値を高めることができる。

［第２実施形態］
次に、本発明のインダクタ素子の第２実施形態を説明する。第２実施形態が第１実施形態と異なる点は、下地層の断面形状、及び導電膜パターンの平面形状が略台形波状になっている点である。

図３は、第２実施形態のインダクタ素子２の概略構成を示す斜視図である。なお、インダクタ素子２は、第１実施形態と同様の透磁部を有しているが、見やすくするために透磁部の図示を省略している。

図３に示すように、インダクタ素子２は、第１実施形態と同様の半導体チップ５の能動面５Ａに設けられている。インダクタ素子２は、能動面５Ａ上に設けられた下地層２１、下地層２１上に設けられた導電膜パターン２２、下地層２１と導電膜パターン２２とを覆って設けられた透磁部２３（図４（ａ）参照）を有している。

下地層２１は、凸部２１Ａと凹部２１Ｂとがコイル軸１Ａに沿う方向（Ｘ方向）に交互にかつ周期的に並んだ構造になっている。凸部２１Ａ、及び凹部２１Ｂは、いずれも能動面５Ａに沿う方向のうちのコイル軸１Ａと略直交する方向（Ｙ方向）に延在している。下地層２１は、材質や寸法が第１実施形態と同様のものである。導電膜パターン２２は、凸部１１Ａ上と凹部１１Ｂ上とにわたって設けられている。導電膜パターン２２は、平面視した状態でコイル軸２Ａの一端側から他端側に向かって蛇行している。これにより、導電膜パターン２２は、コイル軸２Ａの周囲を螺旋状に囲む三次元形状になっている。導電膜パターン１２は、材質が第１実施形態と同様のものである。

図４（ａ）は、コイル軸２Ａを含み能動面５Ａに直交する面におけるインダクタ素子１の側断面図、図４（ｂ）は、能動面５Ａに平行な面におけるインダクタ素子２の平面図、図４（ｃ）はインダクタ素子２をコイル軸２Ａに直交する面に投影した投影図である。

図４（ａ）に示すように、下地層２１の表面形状は、下地層２１の厚み方向（Ｚ方向）に平行でコイル軸２Ａを含んだ下地層２１の断面（ＸＺ面）において、台形波状になっている。この台形波は、コイル軸２Ａに沿う方向が進行方向になっている。１つの凸部２１Ａと１つの凹部２１Ｂとが連続した部分が、台形波の１周期に対応している。台形の振幅（両振幅）は、下地層２１の厚みと同じになっている。

図４（ｂ）に示すように、導電膜パターン２２は、コイル軸２Ａをまたいで蛇行している。下地層２１の厚み方向（Ｚ方向）に直交する面に投影した導電膜パターン２２の平面形状は、台形波状になっている。この台形波は、コイル軸２Ａに沿う方向が進行方向になっている。導電膜パターン２２の平面形状における台形波の波長は、下地層２１の断面形状における台形波の波長と同じになっている。導電膜パターン２２の平面形状における台形波の位相は、下地層２１の断面形状における台形波の位相と、台形波の１／４波長分だけずれている。台形波は、下地層２１の厚み方向（Ｚ方向）が振幅方向になっている。本実施形態では、導電膜パターン２２の平面形状における台形波の振幅は、下地層２１の断面形状における台形波の振幅と同じになっている。

図４（ｃ）に示すように、導電膜パターン２２はコイル軸２Ａの周囲を枠状に囲んでいる。導電膜パターン２２により囲まれる領域２２Ａは、正方形状になっている。なお、導電膜パターン２２の平面形状における台形波の振幅が、下地層２１の断面形状における台形波の振幅と異なる構成も可能であり、この場合にはコイル軸２Ａに直交する面に投影した導電膜パターン２２に囲まれる領域が長方形状になる。

本実施形態のインダクタ素子２にあっては、第１実施形態と同様に大面積化を招くことなく巻き数を増やすことが容易になっており、インダクタンス値を高くすることが容易になっている。また、Ｑ値を低下させることなく巻き数を増やすことができ、高性能なインダクタ素子にすることができる。また、ワイヤボンディング等を用いることなく電気的な接続をとることができ、工数を減らすことや配線抵抗を減らすことができる。

また、インダクタ素子２は、第１実施形態と異なり導電膜パターン２２が折れ線状になっているので、曲線状の導電膜パターンよりも形状精度を高めることが容易になる。特に、本実施形態のように、凸部２１Ａの天井面と凹部２１Ｂの底面との間の傾斜面における導電膜パターン２２が、平面視した状態でコイル軸２Ａと略平行になるようにすれば、傾斜面において導電膜パターン２２の形成時のパターニング精度を確保することができる。また、傾斜面における導電膜パターン２２が、平面視した状態でコイル軸２Ａと略９０°の角度をなすようにすることによっても、傾斜面においてパターニング精度を確保することができる。

なお、下地層の断面形状や導電膜パターンの平面形状としては、正弦波状、台形波状以外でもよく、例えば、矩形波状や三角波状であってもよい。また、下地層の断面形状が、導電膜パターンの平面形状と異なる波形状であってもよい。例えば、断面形状が正弦波状である下地層上に平面形状が矩形波状の導電膜パターンを形成して、インダクタ素子を構成することも可能である。

［第３実施形態］
次に、本発明のインダクタ素子の第３実施形態を説明する。第３実施形態が第１、第２実施形態と異なる点は、複数の導電膜パターンによりインダクタ素子が構成されている点である。

図５は、第３実施形態のインダクタ素子３の概略構成を示す斜視図である。なお、インダクタ素子３は、第１実施形態と同様の透磁部を有しているが、見やすくするために透磁部の図示を省略している。

図５に示すように、本実施形態のインダクタ素子３は、半導体チップ６の表面に形成されている。半導体チップ６は、能動面６Ａにインダクタ素子３との電気的な接続を図る端子として、４つの端子６１〜６４が設けられている。半導体チップ６は、第１、第２実施形態と同様に、その内部にＩＣやＴＦＴ等が設けられたものである。

インダクタ素子３は、能動面６Ａに設けられた下地層３１と、下地層３１上に設けられた導電膜パターン３２、３４と、下地層３１及び導電膜パターン３２、３４を覆って設けられた透磁部３３（図６（ａ）参照）とを有している。透磁部３３が下地層３１の周辺の端子６１〜６４を覆うように設けられている。下地層３１や透磁部３３は、第１実施形態と同様のものである。

導電膜パターン３２、３４は、いずれも凸部３１Ａ上と凹部３１Ｂ上とにわたって設けられている。導電膜パターン３２、３４は、平面視した状態でコイル軸３Ａの一端側から他端側に向かって蛇行している。導電膜パターン３２、３４は、コイル軸３Ａの周囲を螺旋状に囲む三次元形状になっている。導電膜パターン３２は、一端が端子６１と電気的に接続されており、他端が端子６２と電気的に接続されている。導電膜パターン３４は、一端が端子６３と電気的に接続されており、他端が端子６４と電気的に接続されている。導電膜パターン３２、３４の材質としては、第１実施形態と同様のものを用いることができる。

図６（ａ）はコイル軸１Ａを含み能動面５Ａに直交する面におけるインダクタ素子３の側断面図、図６（ｂ）は能動面６Ａに平行な面におけるインダクタ素子３の平面図、図６（ｃ）はインダクタ素子３をコイル軸３Ａに直交する面に投影した投影図である。なお、図６（ａ）では下地層３１の形状を見やすくするために、導電膜パターン３２、３４の図示を省略している。

図６（ａ）に示すように、下地層３１の表面形状は第１実施形態と同様に、下地層１１の厚み方向（Ｚ方向）に平行でコイル軸３Ａを含んだ下地層３１の断面（ＸＺ面）において、正弦波状になっている。

図６（ｂ）に示すように、導電膜パターン３２、３４は、いずれもコイル軸１Ａをまたいで蛇行している。下地層３１の厚み方向（Ｚ方向）に直交する面に投影した導電膜パターン３２、３４の平面形状は、いずれも正弦波状になっている。この正弦波は、波長が下地層３１の断面形状における正弦波と同じになっており、位相が下地層３１の断面形状における正弦波の位相と１／４波長分（位相差がπ／２）だけずれている。導電膜パターン３２は、導電膜パターン３４よりも多くの凸部３１Ａ、３１Ｂにわたって設けられている。すなわち、導電膜パターン３２は、導電膜パターン３４よりも導電膜パターン１２の巻き線として機能する部分の巻き数が多くなっている。導電膜パターン３４は、凹部３１Ｂの底部から能動面５Ａ上に引き出されて、端子６４と電気的に接続されている。

図６（ｃ）に示すように、導電膜パターン３２、３４は、いずれもコイル軸３Ａの周囲を環状に囲んでいる。導電膜パターン３２に囲まれる領域３２Ａ、導電膜パターン３２に囲まれる領域３４Ａは、真円状になっている。領域３２Ａ、領域３４Ａは、互いに重なり合うようになっており、重なり合った領域３５の重心がコイル軸３Ａを通るようになっている。

本実施形態のインダクタ素子３にあっては、第１、第２実施形態と同様に、Ｑ値を低下させることなくインダクタンス値を向上させることができ、高性能なインダクタ素子にすることができる。また、ワイヤボンディング等を用いることなく電気的な接続をとることができ、工数を減らすことや配線抵抗を減らすことができる。

導電膜パターン３２の通電時に領域３２Ａに生じた磁束により、導電膜パターン３４に誘導起電力が生じる。これにより、端子６１、６２の間の電位差を所望の比率に変圧して取り出すことができ、インダクタ素子３をトランス素子として機能させることができる。

平面型のインダクタによりトランス素子を構成するためには、例えば磁性材料膜等を介して複数のインダクタを積層することや、一方のインダクタの巻き線の間に他方のインダクタの巻き線が配置される２重渦巻き状の導電膜パターンを形成することが考えられる。前者の場合には、本実施形態のインダクタ素子３よりも工数が増えてしまうし、後者の場合には、インダクタ素子３よりも巻き数が少なくなることや大面積化を招いてしまうこと等の不都合ある。このように、インダクタ素子３は、第１実施形態のインダクタ素子１と同じ工数で形成することができ、しかも同程度の寸法にすることができる。
なお、複数の導電膜パターンで巻き数を同じにすれば、一方の導電膜パターンの両端に印加された電位によらずに、両端の電位差のみを他方の導電膜パターンから取り出すことができる。

［製造方法］
次に、第３実施形態のインダクタ素子３の構造に基づいて、本発明のインダクタ素子を製造する方法の一例を説明する。

図７（ａ）〜（ｄ）、図８（ａ）〜（ｄ）、図９（ａ）〜（ｄ）は、インダクタ素子３の製造方法の一例を示す工程図である。図７（ａ）〜（ｄ）、図８（ａ）〜（ｄ）、図９（ａ）〜（ｄ）の各々には、側断面図とその要部拡大図とを併せて図示している。

インダクタ素子３を製造するには、まず図７（ａ）に示すようにインダクタ素子３のベースとなる基体を用意する。ここでは、ＷＣＳＰ技術を用いて製造される半導体チップ６を基体として用いる。詳しくは、半導体チップ６は、大判のシリコンウェハ等を基板として、基板上にＩＣやＴＦＴを形成した後、ＩＣやＴＦＴを覆ってパッシベーション膜を形成し、次いで個片化すること等により得られる。本例では、パッシベーションを形成した後、個片化される前の基板を基体としている。

次いで、図７（ｂ）に示すように、半導体チップ６上に樹脂膜３６を形成する。樹脂膜３６は、後に下地層３１になる部分である。ここでは、感光性のポリイミド等の樹脂材料をスピンコート法等の塗布法を用いて成膜して、樹脂膜３６を形成する。樹脂膜３６の厚みとしては、例えば１０〜３０μｍ程度にする。

次いで、図７（ｃ）に示すように、樹脂膜３６上にフォトマスクＭ１を位置合わせして配置するとともに、フォトマスクＭ１を介して樹脂膜３６を露光する。次いで、図７（ｄ）に示すように、露光された樹脂膜３６を現像する。現像により除去されなかった部分は後に凸部３１Ａになる部分であり、現像により除去された部分は後に凹部３１Ｂになる部分である。 次いで、図８（ａ）に示すように、現像された樹脂膜３６をアニールすることによりリフロー処理する。現像により除去されなかった部分の一部は、アニールの熱により軟化して、現像により除去された部分に流動する。これにより、滑らかな表面形状の下地層３１が得られる。

なお、フォトマスクＭ１として部分的に光の透過率が異なるハーフマスクを用いることにより、樹脂膜の部分的な露光の程度を異ならせることにより、下地層を形成することもできる。また、ハーフマスクを用いた露光・現像を行った後に、アニール処理を併用して下地層を形成してもよい。また、磁性材料の粒子を含んだ樹脂材料を形成材料に用いて、インプリント等により下地層を形成してもよい

本例では、下地層上にめっき法を用いて導電膜を形成し、この導電膜をパターニングすることにより導電膜パターン３２、３４を一括して形成する。具体的には、図８（ｂ）に示すように、下地層３１上に導電膜のシード層３７を例えばスパッタリング法により形成する。シード層３７の形成材料としては、導電膜の形成材料に応じて適宜選択されるが、
下地層３１に対して良好な密着性を発現するものが好ましい。

次いで、図８（ｃ）に示すように、シード層３７をめっき法により厚膜化して、導電膜３８を形成する。めっき法としては、電解めっき法、無電解めっき法のいずれを用いてもよい。なお、めっき法を用いずにスパッタリング法のみで導電膜を形成することも可能である。

次いで、図８（ｄ）に示すように、導電膜３８上にレジスト材料を塗布法等により成膜してレジスト膜Ｒを形成する。次いで、図９（ａ）に示すように、フォトマスクＭ２を配置するとともにフォトマスクＭ２を介してレジスト膜Ｒを露光する。フォトマスクＭ２としては、下地層３１の表面形状の凹凸による焦点のずれを考慮して開口形状を調整したものを用いるとよい。これにより、導電膜パターン３２、３４の形状精度を高めることができる。また、第２実施形態のインダクタ素子２のように、斜面においてＸ方向あるいはＹ方向の位置が変化しない形状の導電膜パターンにすることによっても形状精度を高めることができる。

次いで、図９（ｂ）に示すように、露光されたレジスト膜Ｒを現像することにより、レジストパターンＭ３を形成する。次いで、図９（ｃ）に示すように、レジストパターンＭ３をマスクとして、導電膜３８をエッチングすることにより、導電膜パターン３２、３４を一括して形成する。次いで、図９（ｄ）に示すように、レジストパターンＭ３を剥離する。そして、透磁部３３を例えばスピンコート法等の塗布法形成することや半導体チップ６を個片化すること等により、インダクタ素子３が設けられた多数の半導体チップ６を一括して製造することができる。

なお、第１、第２実施形態のインダクタ素子１、２については、本例の製造方法を適用して製造することが可能である。これらインダクタ素子において導電膜パターンの巻き数を増やすには、巻き数に応じたフォトマスクを用いればよく、巻き数を増やすことにより工数が増えることはない。

第１実施形態のインダクタ素子の概略構成を示す斜視図である。 第１実施形態の横断面図（ａ）、平面図（ｂ）、投影図（ｃ）である。 第２実施形態のインダクタ素子の概略構成を示す斜視図である。 第２実施形態の横断面図（ａ）、平面図（ｂ）、投影図（ｃ）である。 第３実施形態のインダクタ素子の概略構成を示す斜視図である。 第３実施形態の横断面図（ａ）、平面図（ｂ）、投影図（ｃ）である。 （ａ）〜（ｄ）は、インダクタ素子の製造方法の一例を示す工程図である。 （ａ）〜（ｄ）は、図７（ｄ）から続く工程図である。 （ａ）〜（ｄ）は、図８（ｄ）から続く工程図である。

符号の説明

１、２、３・・・インダクタ素子、１Ａ、２Ａ、３Ａ・・・コイル軸、１１、２１、３１・・・下地層、１１Ａ、２１Ａ・・・３１Ａ・・・凸部、１１Ｂ、２１Ｂ、３１Ｂ・・・凹部、１２、２２、３２、３４・・・導電膜パターン、１３、２３、３３・・・透磁部

Claims (6)

1. 凹部と凸部とが所定の配列方向に沿って連続した表面形状の下地層と、
   前記凹部上と凸部上とにわたって設けられ、前記配列方向に向かって蛇行した導電膜パターンと、を備えていることを特徴とするインダクタ素子。
2. 前記下地層上に複数の前記導電膜パターンが互いに非接触に形成されており、前記配列方向に直交する面に前記複数の導電膜パターンの各々を投影した領域の少なくとも一部が前記複数の導電膜パターンで重なり合うように、前記複数の導電膜パターンが配置されていることを特徴とする請求項１に記載のインダクタ素子。
3. 前記凸部が前記凹部に対して突出している高さ方向と、前記配列方向とに平行な面での前記下地層の断面において前記表面形状が正弦波状になっているとともに、前記高さ方向に直交する面に投影した前記導電膜パターンの平面形状が前記断面における前記表面形状と波長が略一致した正弦波状になっていることを特徴とする請求項１又は２に記載のインダクタ素子。
4. 前記凸部が前記凹部に対して突出している高さ方向と、前記配列方向とに平行な面での前記下地層の断面において前記表面形状が略台形波状になっているとともに、前記高さ方向に直交する面に投影した前記導電膜パターンの平面形状が前記断面における前記表面形状と波長が略一致した略台形波状になっていることを特徴とする請求項１又は２に記載のインダクタ素子。
5. 前記凹部に、磁性材料を含有した透磁部が埋設されていることを特徴とする請求項１〜４のいずれか一項に記載のインダクタ素子。
6. 前記透磁部が、前記凸部上に設けられた部分の前記導電膜パターンを覆って形成されていることを特徴とする請求項５に記載のインダクタ素子。

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