JP2010122659A - 画像補間チップ及び画像信号処理装置を含む表示装置 - Google Patents

Abstract

【課題】低倍速映像信号を出力する画像補間チップを利用して高倍速映像信号を出力できる画像信号処理部を含む表示装置を提供する。
【解決手段】表示装置は、第１領域と第２領域を含む表示パネルと、原映像信号を受信し、その第ｎ−１フレーム及び１つの補間フレームを出力する第１画像補間チップと、原映像信号を受信し、その第ｎ−１フレーム及び２つの補間フレームを出力する第２画像補間チップと、第１画像補間チップが出力するフレームを受信し、第１領域のピクセルに４倍速映像信号を出力する第１タイミング部と、第２画像補間チップが出力するフレームを受信し、第２領域に含まれたピクセルに４倍速映像信号を出力する第２タイミング部を含み、第１タイミング部は、１つの補間フレームと第ｎ−１フレームに対応するデータを第２タイミング部に伝送し、第２タイミング部は、２つの補間フレームに対応するデータを第１タイミング部に伝送する。
【選択図】図３

Description

本発明は、表示装置に関するものであって、より詳細には低倍速映像信号を出力する画像補間チップを利用して高倍速映像信号を出力できる画像信号処理部を含む表示装置に関するものである。

最近表示装置の表示品質を向上させるために本来のフレーム（Ｏｒｉｇｉｎａｌ Ｆｒａｍｅｓ）の間に物体の動きが補償された補間フレーム（Ｉｎｔｅｒｐｏｌａｔｅｄ Ｆｒａｍｅｓ）を挿入する技術が開発されている。例えば、表示装置に６０フレーム／秒の画像情報が提供されるが、補間フレームの画像情報を生成して１２０フレーム／秒の画像を表示することができる。

このような技術を実現するために、表示装置は補間フレームを含む倍速映像信号を出力する画像補間チップを含むことができる。

しかし、本来のフレームの間により多くの数の補間フレームを挿入するほど表示装置の表示品質を向上することができるが、より多くの数の補間フレームを挿入するためにはより多い補間フレームを含む高倍速映像信号を出力できる画像補間チップを必要とする。このような高倍速映像信号を出力できる画像補間チップを開発するためには多くの時間と費用が必要とされる。

米国特許公開第２００８−０１９１９８３号公報

本発明が解決しようとする課題は、低倍速映像信号を出力する画像補間チップを利用して高倍速映像信号を出力できる画像信号処理部を含む表示装置を提供するものである。

本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されていない他の技術的課題についても次の記載から当業者に明確に理解できるであろう。

前記課題を解決するための本発明の表示装置の一実施形態は、複数のピクセルを含み第１領域と第２領域に区分される表示パネルと、原映像信号を受信して前記原映像信号の第ｎ−１フレームと第ｎフレームとの間に挿入される第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームのうち何れか１つの補間フレームと前記第ｎ−１フレームを出力する第１画像補間チップと、原映像信号を受信して、前記原映像信号の第ｎ−１フレームと第ｎフレームとの間に挿入される第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームのうち２つの補間フレームを出力する第２画像補間チップと、前記第１画像補間チップが出力する前記第１／４補間フレーム、前記第１／２補間フレーム、及び前記第３／４補間フレームのうち何れか１つの補間フレームと、前記第ｎ−１フレームを受信して、前記第１領域に含まれたピクセルに第１の４倍速映像信号を出力する第１タイミング部、及び前記第２画像補間チップが出力する前記第１／４補間フレーム、前記第１／２補間フレーム、及び前記第３／４補間フレームのうち２つの補間フレームを受信して前記第２領域に含まれたピクセルに第２の４倍速映像信号を出力する第２タイミング部を含み、前記第１タイミング部は、前記第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームのうち何れか１つの補間フレームと前記第ｎ−１フレームに対応するデータを前記第２タイミング部に伝送し、前記第２タイミング部は、前記第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームのうち２つの補間フレームに対応するデータを前記第１タイミング部に伝送することを含む。

その他実施形態の具体的な内容は詳細な説明及び図に含まれている。

本発明による表示装置によると、現在フレームの階調補正に必要なメモリと、順次再配置に必要なメモリを共有することによって必要なメモリ数を減らすことができる。したがって、メモリ数とチップの数を減らし、コントロールＰＢＡ（Ｐａｎｅｌ Ｂｏａｒｄ Ａｓｓｅｍｂｌｙ）のサイズを減らすことができ、製造原価を節減することができる。

本発明の一実施形態による表示装置を説明するためのブロック図である。 図１に示す表示パネルが含む１ピクセルの等価回路図である。 図１に示す信号制御部を説明するためのブロック図である。 図３に示す原映像信号が含むフレームを示す信号タイミング図である。 図３に示す４倍速映像信号が含むフレームを示す信号タイミング図である。 図３に示す画像信号処理部を説明するためのブロック図である。 図５に示す第１画像補間チップを説明するためのブロック図である。 図５に示す第２画像補間チップを説明するためのブロック図である。 図５に示す各画像補間チップがモーションベクタを算出することを説明するためのブロック図である。 図７で算出されたモーションベクタを利用して補間フレームを生成することを説明するための信号タイミング図である。 図５に示す画像信号タイミング部を説明するためのブロック図である。 図９に示す第１タイミングチップと第２タイミングチップとの間のデータ交換を説明するための信号タイミング図である。 図９に示す各タイミングチップが現在フレームの階調を補正することを説明するための信号タイミング図である。 図８に示す各タイミングチップで補正前フレームと補正後フレームとの関係を表すブロック図である。 図８に示す各タイミングチップの２つのメモリへのリード動作及び２つのメモリからのライト動作を説明するための信号タイミング図である。 図１３に示すライト動作をより詳細に説明するための信号タイミング図である。 図１３に示すリード動作をより詳細に説明するための信号タイミング図である。 図１３に示すリード動作をより詳細に説明するための信号タイミング図である。 図８に示す各タイミングチップが含むラインメモリを説明するためのブロック図である。

本発明の利点、特徴、及びそれらを達成する方法は、添付される図面と共に詳細に後述される実施形態を参照すれば明確になるであろう。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で実現されることが可能である。本実施形態は、単に本発明の開示が完全になるように、本発明が属する技術分野で通常の知識を有する者に対して発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によってのみ定義される。なお、明細書全体にかけて、同一の参照符号は同一の構成要素を指すものとする。

１つの素子（ｅｌｅｍｅｎｔｓ）が、他の素子と「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「カップリングされた（ｃｏｕｐｌｅｄ ｔｏ）」と参照されるときは、他の素子と直接接続またはカップリングされた場合、あるいは中間に他の素子を介在させた場合のすべてを含む。これに対し、１つの素子が異なる素子と「直接接続された（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」または「直接カップリングされた（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」と参照されるときは、間に他の素子を介在させないことを表わす。明細書全体にかけて、同一の参照符号は、同一の構成要素を参照する。「及び／または」は、言及されたアイテムの各々及び１つ以上のすべての組合せを含む。

第１、第２等が、多様な素子、構成要素及びセクションを説明するために使用される。しかしながら、これら素子、構成要素及びセクションは、これらの用語によって制限されないことはもちろんである。これらの用語は単に１つの素子、構成要素、またはセクションを他の素子、構成要素、またはセクションと区別するために使用されるものである。したがって、以下で言及される第１素子、第１構成要素、または第１セクションは、本発明の技術的思想内で第２素子、第２構成要素、または第２セクションであり得ることはもちろんである。

本明細書で使用された用語は、実施形態を説明するためであり、本発明を制限しようとするものではない。本明細書において単数形は、文言で特別に言及しない限り、複数形をも含む。明細書で使用される「含む」は、言及した構成要素、段階、動作、及び素子について、１つ以上の他の構成要素、段階、動作、及び素子の存在や追加を排除しない。

他に定義されなければ、本明細書で使用されるすべての用語（技術及び科学的用語を含む）は、本発明が属する技術分野で通常の知識を有する者に共通に理解され得る意味において使用されるものである。また、一般的に使用される辞典に定義されている用語は、明確に特別に定義されていない限り理想的にまたは過度に解釈されない。

図１は、本発明の一実施形態による表示装置を説明するためのブロック図である。図２は、図１に示す表示パネルが含む１ピクセルの等価回路図である。

図１を参照すると、表示装置１０は、表示パネル３００、信号制御部６００、ゲートドライバ４００、データドライバ５００、及び階調電圧発生部７００を含む。

表示パネル３００は、複数のゲートライン（Ｇ１〜Ｇｌ）と複数のデータライン（Ｄ１〜Ｄｍ）及び複数のピクセル（ＰＸ）を含む。ゲートライン（Ｇ１〜Ｇｌ）は、第１方向、例えば略行方向に延長され互いがほぼ平行であり、データライン（Ｄ１〜Ｄｍ）は、第２方向、例えば第１方向と交差する略列方向に延長され互いがほぼ平行である。各ゲートライン（Ｇ１〜Ｇｌ）と各データライン（Ｄ１〜Ｄｍ）が交差する領域に各ピクセル（ＰＸ）が定義される。ゲートドライバ４００から各ゲートライン（Ｇ１〜Ｇｌ）に各ゲート信号が入力されてデータドライバ５００から各データライン（Ｄ１〜Ｄｍ）に各画像データ電圧が入力される。各ピクセル（ＰＸ）は、各画像データ電圧に応答して画像を表示する。

後述するように、信号制御部６００は、第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）をデータドライバ５００に出力することができ、データドライバは、第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）に対応する画像データ電圧を出力することができる。各ピクセル（ＰＸ）は、各画像データ電圧に応答して画像を表示するため、結局表示パネル３００が含むピクセル（ＰＸ）は第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）に対応する画像を表示することができる。

一方、表示パネル３００は、図示するように第１領域（ｄｉｓｐｌａｙ ｒｅｇｉｏｎ Ｉ、ＤＰＲ Ｉ）と第２領域（ｄｉｓｐｌａｙ ｒｅｇｉｏｎ ＩＩ、ＤＰＲ ＩＩ）に区分することができる。第１領域（ＤＰＲ Ｉ）が含むピクセルには第１倍速映像信号（ＩＤＡＴ＃１）を提供することができ、第２領域（ＤＰＲ ＩＩ）が含むピクセルには第２倍速映像信号（ＩＤＡＴ＃２）を提供することができる。第１領域（ＤＰＲ Ｉ）が含むピクセルは、第１倍速映像信号（ＩＤＡＴ＃１）に応答して第２倍速映像信号（ＩＤＡＴ＃１）に対応する画像を表示することができ、第２領域（ＤＰＲ ＩＩ）が含むピクセルは第２倍速映像信号（ＩＤＡＴ＃２）に応答して、第２倍速映像信号（ＩＤＡＴ＃２）に対応する画像を表示することができる。

また、表示パネル３００は各表示ブロック（図７のＤＢ参照）が、例えば行及び列を有するパターンであるマトリックス形態で配列された複数のピクセル（ＰＸ）を含む表示ブロックで構成される。これについては図７を参照して後述する。

図２は１ピクセルに対する等価回路を図示している。ピクセル（ＰＸ）、例えばｉ番目（ｉ＝１〜ｌ）ゲートライン（Ｇｉ）とｊ番目（ｊ＝１〜ｍ）データライン（Ｄｊ）に接続されたピクセル（ＰＸ）は、ゲートライン（Ｇｉ）及びデータライン（Ｄｊ）に接続されたスイッチング素子（Ｑｐ）と、これに接続された液晶キャパシタ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｃａｐａｃｉｔｏｒ）（Ｃｌｃ）及びストレージキャパシタ（ｓｔｏｒａｇｅ ｃａｐａｃｉｔｏｒ）（Ｃｓｔ）を含む。液晶キャパシタ（Ｃｌｃ）は２つの電極、例えば、図示するように第１表示板１００のピクセル電極（ＰＥ）と、第２表示板２００の共通電極（ＣＥ）及び前記２つの電極の間に介在する液晶分子１５０で構成される。共通電極（ＣＥ）の一部にはカラーフィルタ（ＣＦ）が形成されている。

再び図１を参照すると、信号制御部６００は、原映像信号（ＲＧＢ）及びこれらの表示を制御する外部制御信号（ＤＥ、Ｈｓｙｎｃ、Ｖｓｙｎｃ、Ｍｃｌｋ）の入力を受け、第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）、ゲート制御信号（ＣＯＮＴ１）、及びデータ制御信号（ＣＯＮＴ２）を出力する。ここで、原映像信号（ＲＧＢ）は第１画像周波数を有し、第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）は、第１画像周波数の４倍である第２画像周波数を有する。例えば、原映像信号（ＲＧＢ）は６０Ｈｚであり第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）は２４０Ｈｚであり得る。

具体的に信号制御部６００は、原映像信号（ＲＧＢ）の入力を受け第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）を出力することができる。信号制御部６００は、また、外部から外部制御信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、Ｍｃｌｋ、ＤＥ）の入力を受けてゲート制御信号（ＣＯＮＴ１）及びデータ制御信号（ＣＯＮＴ２）を生成することができる。外部制御信号の例としては、垂直同期信号（Ｖｓｙｎｃ）と水平同期信号（Ｈｓｙｎｃ）、メインクロック信号（Ｍｃｌｋ）、データイネーブル信号（ＤＥ）などがある。ゲート制御信号（ＣＯＮＴ１）はゲートドライバ４００の動作を制御するための信号であり、データ制御信号（ＣＯＮＴ１）はデータドライバ５１０の動作を制御するための信号である。信号制御部６００については図３を参照してさらに詳細に説明する。

ゲートドライバ４００は、信号制御部６００からゲート制御信号（ＣＯＮＴ１）を受信してゲート信号をゲートライン（Ｇ１〜Ｇｌ）に印加する。ここで、ゲート信号はゲートオン／オフ電圧発生部（未図示）から提供されたゲートオン電圧（Ｖｏｎ）とゲートオフ電圧（Ｖｏｆｆ）から構成されてもよい。

データドライバ５００は、信号制御部６００からデータ制御信号（ＣＯＮＴ２）を受信して第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）に対応する画像データ電圧をデータライン（Ｄ１〜Ｄｍ）に印加する。４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）に対応する画像データ電圧は階調電圧発生部７００から提供された電圧であってもよい。

階調電圧発生部７００は、第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）が有する階調に応じて駆動電圧（ＡＶＤＤ）を分配した画像データ電圧を提供することができる。階調電圧発生部７００は、例えば駆動電圧（ＡＶＤＤ）が印加されるノードとグラウンドとの間に直列で接続された複数の抵抗を含み駆動電圧（ＡＶＤＤ）の電圧レベルを分配して複数の階調電圧を生成するようにしてもよい。階調電圧発生部７００の内部回路はこれに限定されず、多様に実現することができる。

図３は、図１の信号制御部を説明するためのブロック図である。図４Ａは、図３の原映像信号が含むフレームを示す信号タイミング図である。図４Ｂは、図３に示す４倍速映像信号が含むフレームを示す信号タイミング図である。

図３を参照すると、信号制御部６００は、画像信号処理部６００＿１と制御信号生成部６００＿２を含んでもよい。

画像信号処理部６００＿１は、表示装置の表示品質を向上させるために、本来のフレーム（Ｏｒｉｇｉｎａｌ Ｆｒａｍｅｓ）の間に物体（図４Ａ及び４ＢのＯＢＪ参照）の動きが補償された補間フレーム（Ｉｎｔｅｒｐｏｌａｔｅｄ Ｆｒａｍｅｓ）を挿入して出力することができる。画像信号処理部６００＿１は、例えば、原映像信号（ＲＧＢ）の入力を受け、第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）を出力することができる。原映像信号（ＲＧＢ）は第１画像周波数を有し、第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）は、第１画像周波数の４倍である第２画像周波数を有する。

図４Ａ及び図４Ｂを参照して原映像信号（ＲＧＢ）と第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）をさらに詳細に説明する。図４Ａ及び図４Ｂに図示するように、例えば、原映像信号（ＲＧＢ）は６０Ｈｚであり、第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）は２４０Ｈｚであってもよい。図４Ａ及び図４Ｂにおいて原映像信号の直前フレームすなわち、第ｎ−１フレームをｆｒｍ１で図示し、原映像信号の現在フレーム、言い換えればｎ−１フレームに隣接して直ちに連続されたフレーム、すなわち、第ｎフレームをｆｒｍ２で図示する。

図４Ａで、物体（ＯＢＪ）を含む原映像信号（ＲＧＢ）のフレームは１／６０秒ごとに出力される。図４Ｂで、第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）のフレームは１／２４０秒ごとに出力される。第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）は、原映像信号（ＲＧＢ）の直前フレーム（ｆｒｍ１）と現在フレーム（ｆｒｍ２）との間に第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームが挿入されている。

図４Ｂ以下で第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームを各々ｆｒｍ１．２５、ｆｒｍ１．５、及びｆｒｍ１．７５で図示する。第１／２補間フレーム（ｆｒｍ１．５）は、第ｎ−１フレーム（ｆｒｍ１）と第ｎフレーム（ｆｒｍ２）との間に挿入されて、第１／４補間フレーム（ｆｒｍ１．２５）は、第ｎ−１フレーム（ｆｒｍ１）と第１／２補間フレーム（ｆｒｍ１．５）との間に挿入され、第３／４補間フレーム（ｆｒｍ１．７５）は、第１／２補間フレーム（ｆｒｍ１．５）と第ｎフレーム（ｆｒｍ２）との間に挿入される。このように、本来のフレーム（ｆｒｍ１、ｆｒｍ２）の間に補間フレーム（ｆｒｍ１．２５、ｆｒｍ１．５、及びｆｒｍ１．７５）を挿入することによって表示装置１０の表示品質が向上することができる。

画像信号処理部６００＿１の細部的な構成と機能については図５を参照して後述する。

再び図３を参照すると、制御信号生成部６００＿２は外部から外部制御信号（ＤＥ、Ｈｓｙｎｃ、Ｖｓｙｎｃ、Ｈｓｙｎｃ、Ｍｃｌｋ）の入力を受けてゲート制御信号（ＣＯＮＴ１）及びデータ制御信号（ＣＯＮＴ２）を生成することができる。ゲート制御信号（ＣＯＮＴ１）は、ゲートドライバ４００の動作を制御するための信号である。ゲート制御信号（ＣＯＮＴ１）は、ゲートドライバ４００の動作を開始する垂直開始信号（ＳＴＶ）、ゲートオン電圧の出力時期を決定するゲートクロック信号（ＣＰＶ）及びゲートオン電圧のパルス幅を決定する出力イネーブル信号（ＯＥ）などを含んでもよい。データ制御信号（ＣＯＮＴ２）は、データドライバ５００の動作を制御する信号である。データ制御信号（ＣＯＮＴ２）は、データドライバ５００の動作を開始する水平開始信号（ＳＴＨ）及び画像データ電圧の出力を指示する出力指示信号（ＴＰ）などを含んでもよい。

図５は、図３に示す画像信号処理部を説明するためのブロック図である。

図５を参照すると、画像信号処理部６００＿１は、第１画像補間チップ６２０、第２画像補間チップ６３０、第１ＦＲＣ（Ｆｒａｍｅ Ｒａｔｅ Ｃｏｍｐｅｎｓａｔｉｏｎ）メモリ６２８、及び第２ＦＲＣメモリ６３８を含む画像補間部（６２０、６２８、６３０、６３８）、画像信号リピーター（ｒｅｐｅａｔｅｒ）６１０、画像信号タイミング部６４０を含んでもよい。

画像信号リピーター６１０は、原映像信号（ＲＧＢ）の入力を受け、各画像補間チップ６２０、６３０に原映像信号（ＲＧＢ）を伝達することができる。

原映像信号（ＲＧＢ）が含む直前フレーム（ｆｒｍ１）は、第１ＦＲＣメモリ６２８と第２ＦＲＣメモリ６３８に保存することができる。

画像補間部（６２０、６２８、６３０、６３８）は、原映像信号を受信して前記原映像信号の第ｎ−１フレーム（ｆｒｍ１）と第ｎフレーム（ｆｒｍ２）との間に挿入される第１／４補間フレーム（ｆｒｍ１．２５）、第１／２補間フレーム（ｆｒｍ１．５）、及び第３／４補間フレーム（ｆｒｍ１．７５）と、前記第ｎ−１フレーム（ｆｒｍ１）を出力することができる。

ここで、第１画像補間チップ６２０と第２画像補間チップ６３０は、各々第ｎ−１フレーム（ｆｒｍ１）と第ｎフレーム（ｆｒｍ２）に対応する原映像信号（ＲＧＢ）の入力を受けて少なくとも１枚の補間フレームを含む２倍速映像信号を出力することができる。

具体的に第１画像補間チップ６２０は、画像信号リピーター６１０から現在フレーム（ｆｒｍ２）に対応する原映像信号（ＲＧＢ）を受信して第１ＦＲＣメモリ６２８に保存された直前フレーム（ｆｒｍ１）に対応する原映像信号（ＲＧＢ）を読出すことによって、第ｎ−１フレーム（ｆｒｍ１）と第ｎフレーム（ｆｒｍ２）に対応する原映像信号（ＲＧＢ）の入力を受けることができる。

第２画像補間チップ６３０は、画像信号リピーター６１０から現在フレーム（ｆｒｍ２）に対応する原映像信号（ＲＧＢ）を受信して第２ＦＲＣメモリ６３８に保存された直前フレーム（ｆｒｍ１）に対応する原映像信号（ＲＧＢ）を読出し、第ｎ−１フレーム（ｆｒｍ１）と第ｎフレーム（ｆｒｍ２）に対応する原映像信号（ＲＧＢ）の入力を受けることができる。

各画像補間チップ６２０、６３０は、第ｎ−１フレーム（ｆｒｍ１）、第１／２補間フレーム（ｆｒｍ１．５）、第１／４補間フレーム（ｆｒｍ１．２５）、及び第３／４補間フレーム（ｆｒｍ１．７５）のうち互いに異なる２枚のフレームに対応する画像信号を出力することができる。例えば、図５に図示するように、第１画像補間チップ６２０は、第ｎ−１フレーム（ｆｒｍ１）と第１／２補間フレーム（ｆｒｍ１．５）を出力、すなわち１枚の補間フレームを含む２つのフレームを出力することができる。また、第２画像補間チップ６３０は第１／４補間フレーム（ｆｒｍ１．２５）と第３／４補間フレーム（ｆｒｍ１．７５）を出力、すなわち第１画像補間チップ６２０で出力されなかった２つの補間フレームを出力することができる。

画像信号タイミング部６４０は、第１画像補間チップ及び第２画像補間チップ６２０、６３０から４枚のフレーム（ｆｒｍ１、ｆｒｍ１．２５、ｆｒｍ１．５、ｆｒｍ１．７５）を受信して第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）をデータドライバ（図１の５００参照）に伝達してもよい。

画像信号タイミング部６４０は、第１画像補間チップ及び第２画像補間チップ６２０、６３０から提供された４枚のフレーム（ｆｒｍ１、ｆｒｍ１．２５、ｆｒｍ１．５、ｆｒｍ１．７５）各々に対して直前フレームの階調と現在フレームの階調との関係に応じて現在フレームの階調を補正してもよい。また、画像信号タイミング部６４０は、４枚の補正されたフレーム（ｆｒｍ１’、ｆｒｍ１．２５’、ｆｒｍ１．５’、ｆｒｍ１．７５’。各フレームはそれぞれ補正係数を有する。）を第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）として出力してもよい。すなわち、画像信号タイミング部６４０が提供する第１及び第２の４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）の各フレームは補正係数を有してもよい。画像信号タイミング部６４０については図９を参照して後述する。

図６Ａは、図５の第１画像補間チップを説明するためのブロック図である。図６Ｂは、図５の第２画像補間チップを説明するためのブロック図である。

図６Ａ及び図６Ｂを参照すると、第１画像補間チップ６２０と第２画像補間チップ６３０は、第ｎ−１フレーム（ｆｒｍ１）と第ｎフレーム（ｆｒｍ２）を比較して同一の物体（ＯＢＪ）のモーションベクタ（ＭＶ）を算出し、算出されたモーションベクタ（ＭＶ）を利用して補間フレーム（ｆｒｍ１．２５、ｆｒｍ１．５、及びｆｒｍ１．７５）を出力してもよい。
第１画像補間チップ６２０は、輝度／クロミナンス分離部６２２とモーションベクタディテクタ６２４と、補間画像生成部６２６を含むことができ、第２画像補間チップ６３０は、輝度／クロミナンス分離部６２２、モーションベクタディテクタ６２４、補間画像生成部６３６を含んでもよい。

第１画像補間チップ６２０及び第２画像補間チップ６３０の輝度／クロミナンス分離部６２２は、第ｎ−１フレーム（ｆｒｍ１）の画像信号と第ｎフレーム（ｆｒｍ２）の画像信号を各々第１及び第２輝度成分（ｂｒ１、ｂｒ２）とクロミナンス成分で分離することができる。画像信号の輝度成分は、明るさに関する情報を有し、クロミナンス成分は色に関する情報を有する。

第１画像補間チップ６２０及び第２画像補間チップ６３０のモーションベクタディテクタ６２４は、第ｎ−１フレーム（ｆｒｍ１）と第ｎフレーム（ｆｒｍ２）を比較して同一の物体（ＯＢＪ）のモーションベクタ（ＭＶ）を算出する。例えば、モーションベクタディテクタ６２４は、第ｎ−１フレーム（ｆｒｍ１）の画像信号の輝度成分（ｂｒ１）と第ｎフレーム（ｆｒｍ２）の画像信号の第２輝度成分（ｂｒ２）の提供を受けて同一の物体（ＯＢＪ）のモーションベクタ（ＭＶ）を算出してもよい。

モーションベクタ（ＭＶ）は、画像が含むある物体（ＯＢＪ）の動きを示す物理量である。モーションベクタディテクタ６２４は、例えば、第ｎ−１フレーム（ｆｒｍ１）の画像信号の輝度成分（ｂｒ１）と第ｎフレーム（ｆｒｍ２）の画像信号の第２輝度成分（ｂｒ２）を分析し、輝度分布が最も一致する領域に同一の物体（ＯＢＪ）が表示されると判断してもよい。また、第ｎ−１フレーム（ｆｒｍ１）と第ｎフレーム（ｆｒｍ２）での前記物体（ＯＢＪ）の動きからモーションベクタ（ＭＶ）を抽出してもよい。モーションベクタ（ＭＶ）の抽出については図７を参照してより具体的に後述する。

第１画像補間チップ６２０の補間画像生成部６２６は、モーションベクタディテクタ６２４で算出したモーションベクタ（ＭＶ）を利用して第１／２補間フレーム（ｆｒｍ１．５）での前記物体（ＯＢＪ）の位置を計算してもよい。第２画像補間チップ６３０の補間画像生成部６３６は、モーションベクタディテクタ６２４で算出したモーションベクタ（ＭＶ）を利用して第１／４補間フレーム（ｆｒｍ１．２５）及び第３／４補間フレーム（ｆｒｍ１．７５）での前記物体（ＯＢＪ）の位置を計算してもよい。第１画像補間チップ６２０の補間画像生成部６２６は、第ｎ−１フレーム（ｆｒｍ１）と第１／２補間フレーム（ｆｒｍ１．５）を出力することができ、第２画像補間チップ６３０の補間画像生成部６３６は、第１／４補間フレーム（ｆｒｍ１．２５）及び第３／４補間フレーム（ｆｒｍ１．７５）を出力してもよい。

第１画像補間チップ６２０の補間画像生成部６２６と第２画像補間チップ６３０の補間画像生成部６３６は、例えば、算出されたモーションベクタ（ＭＶ）に互いに異なる加重値を付与して各補間フレーム（ｆｒｍ１．２５、ｆｒｍ１．５、ｆｒｍ１．７５）を生成してもよい。具体的には、第１画像補間チップ６２０の補間画像生成部６２６はモーションベクタ（ＭＶ）に１／２加重値を付与して第１／２補間フレーム（ｆｒｍ１．５）を生成し、第２画像補間チップ６３０の補間画像生成部６３６は、モーションベクタ（ＭＶ）に１／４加重値と３／４加重値を各々付与し、第１／４補間フレーム（ｆｒｍ１．２５）と第３／４補間フレーム（ｆｒｍ１．７５）を生成してもよい。

図７及び図８を参照して各補間画像生成部６２６、６３６がモーションベクタ（ＭＶ）を算出して算出されたモーションベクタ（ＭＶ）を利用して各補間フレーム（ｆｒｍ１．２５、ｆｒｍ１．５、ｆｒｍ１．７５）を生成することについてより具体的に説明する。

図７は、図５に示す各画像補間チップがモーションベクタを算出することを説明するための概念図である。図８は、図７で算出されたモーションベクタを利用して補間フレームを生成することを説明するための概念図である。

図７を参照すると、前述したように、表示パネル３００は、各表示ブロック（ＤＢ）がマトリックス形態で配列された複数のピクセル（ＰＸ）を含む表示ブロックで構成される。すなわち、表示パネル３００は、図７において点線で表示したように複数のブロック（ＤＢ）に分けられ、各ブロック（ＤＢ）は複数のピクセル（ＰＸ）を含んでもよい。

各画像補間チップ（図５の６２０及び６３０参照）は、各表示ブロック（ＤＢ）に対応する第ｎ−１フレームの原映像信号と、第ｎフレームに対応する原映像信号を比較して同一の物体（ＯＢＪ）を認識することができる。第ｎ−１フレームと第ｎフレームで同一の物体（ＯＢＪ）を認識できる方法としては、例えば、ＳＡＤ（Ｓｕｍ ｏｆ Ａｂｓｏｌｕｔｅ Ｄｉｆｆｅｒｅｎｃｅ）を用いることができる。ＳＡＤについては広く公知されているため、これに対する詳細な説明は省略する。

またここで、第ｎ−１フレームと第ｎフレームで一致するブロックを判断することは、検索ウィンドウ（Ｓｅａｒｃｈ Ｗｉｎｄｏｗ）単位で行われてもよい。すなわち、表示パネル３００上の複数の表示ブロック（ＤＢ）のうち検索ウィンドウが含む一部の表示ブロック（ＤＢ）のみを対象とし、第ｎ−１フレームと第ｎフレームで同一の物体を感知することができる。

図７において、円形の物体（ＯＢＪ）とＯＳＤ（ｏｎ ｓｃｒｅｅｎ ｄｉｓｐｌａｙ）画像（ＩＭＡＧＥ＿ＯＳＤ）が第ｎ−１フレームと第ｎフレームで同一の物体（ＯＢＪ）で認識されたものを図示している。円形の物体のモーションベクタ（ＭＶ）は矢印で図示されている。また、ＯＳＤ画像（ＩＭＡＧＥ＿ＯＳＤ）は、停止した物体や停止した文字の一例として図示したものである。停止した物体や停止した文字は、第ｎ−１フレームと第ｎフレームでモーションベクタ（ＭＶ）が０である。ＯＳＤ画像（ＩＭＡＧＥ＿ＯＳＤ）に対しては広く知られているため、これに対する詳細な説明は便宜上省略する。

図８を参照すると、第ｎ−１フレーム（ｆｒｍ１）と第ｎフレーム（ｆｒｍ２）から算出されたモーションベクタ（ＭＶ）に互いに異なる加重値を付与して、各補間フレーム（ｆｒｍ１．２５、ｆｒｍ１．５、ｆｒｍ１．７５）を生成することを図示している。前述したように、モーションベクタ（ＭＶ）に１／４加重値、１／２加重値、及び３／４加重値を各々付与し、第１／４補間フレーム（ｆｒｍ１．２５）と第１／２補間フレーム（ｆｒｍ１．５）、及び第３／４補間フレーム（ｆｒｍ１．７５）を各々生成することができる。

図９は、図５の画像信号タイミング部を説明するためのブロック図である。図９では説明の便宜上第１画像補間チップ６２０と第２画像補間チップ６３０を共に図示する。

図９を参照すると、画像信号タイミング部６４０は、第１タイミング部（６５０、６５２、６５４）と第２タイミング部（６６０、６６２、６６４）を含んでもよい。第１タイミング部（６５０、６５２、６５４）は、第１タイミングチップ６５０と２つのタイミングメモリ６５２、６５４を含んでもよく、第２タイミング部（６６０、６６２、６６４）は第２タイミングチップ６６０と２つのタイミングメモリ６６２、６６４を含んでもよい。

第１タイミング部（６５０、６５２、６５４）は、第１画像補間チップ６２０が出力する２つのフレーム（ｆｒｍ１、ｆｒｍ１．５）を受信して、第１領域に含まれたピクセルに第１の４倍速映像信号（ＩＤＡＴ＃１）を出力することができる。

第２タイミング部（６６０、６６２、６６４）は、第２画像補間チップ６３０が出力する他の２つの補間フレーム（ｆｒｍ１．２５、ｆｒｍ１．７５）を受信して、第２領域に含まれたピクセルに第２の４倍速映像信号（ＩＤＡＴ＃２）を出力することができる。

第１タイミング部（６５０、６５２、６５４）は、１周期（ｐｅｒｉｏｄ）の間前記２つのフレーム（ｆｒｍ１、ｆｒｍ１．５）を同時に受信し、第２タイミング部（６６０、６６２、６６４）は、前記異なる２つの補間フレーム（ｆｒｍ１．２５、ｆｒｍ１．７５）を各々同時に受信することができる。ここで、１周期は原映像信号の画像周波数の逆数に該当する時間であってもよい。

各々２つのフレームを受信した第１タイミング部（６５０、６５２、６５４）と第２タイミング部（６６０、６６２、６６４）は、互いに異なる領域（図１のＤＰＲ Ｉ及びＤＰＲ ＩＩ参照）に対するデータを交換することができる。具体的に第１タイミング部（６５０、６５２、６５４）は、第１画像補間チップ６２０から提供された前記２つのフレーム（ｆｒｍ１、ｆｒｍ１．５）の第２領域（図１のＤＰＲ ＩＩ参照）に関するデータを第２タイミング部（６６０、６６２、６６４）に伝送することができ、第２タイミング部（６６０、６６２、６６４）は、前記異なる２つの補間フレーム（ｆｒｍ１．２５、ｆｒｍ１．７５）の第１領域（図１のＤＰＲ Ｉ参照）に関するデータを第１タイミング部（６５０、６５２、６５４）に伝送することができる。

第１タイミング部（６５０、６５２、６５４）と第２タイミング部（６６０、６６２、６６４）が互いに異なる領域（図１のＤＰＲ Ｉ及びＤＰＲ ＩＩ参照）に対するデータを交換するために、第１タイミング部（６５０、６５２、６５４）と第２タイミング部（６６０、６６２、６６４）は各々４チャネルＴｘピン（４ｃｈ Ｔｘ）と４チャネルＲｘピン（４ｃｈ Ｒｘ）を含み得る。

図１０は、図８の第１タイミングチップと第２タイミングチップとの間のデータ交換を説明するためのタイミング図である。図１０で、ＤＥはデータが出力される区域を表示する信号である。

図９及び図１０を参照すると、第１タイミング部（６５０、６５２、６５４）と第２タイミング部（６６０、６６２、６６４）は、４チャネルＴｘピン（４ｃｈ Ｔｘ）と４チャネルＲｘピン（４ｃｈ Ｒｘ）を通じて必要なデータを選択的に受信するようにしてもよい。１フレームに対してＤＥがハイレベルである区間の一部を２つに分けて、前半部には第２領域（ＤＰＲ ＩＩ）に対するデータが含まれて、後半部には第１領域（ＤＰＲ Ｉ）に対するデータが含まれるようにする。このようにして、第２領域（ＤＰＲ ＩＩ）に対するデータを第２タイミングチップ６６０が選択的に受信して、第１領域（ＤＰＲ Ｉ）に対するデータを第１タイミングチップ６５０が選択的に受信することができる。

このようにデータを選択的に受信した後に第１タイミングチップ６５０は、第１領域（ＤＰＲ Ｉ）に対するデータを処理して第１の４倍速映像信号（ＩＤＡＴ＃１）を出力することができ、第２タイミングチップ６６０は、第２領域（ＤＰＲ ＩＩ）に対するデータを処理して第２の４倍速映像信号（ＩＤＡＴ＃２）を出力することができる。

再び図９を参照して第１タイミングチップ６５０が第１領域（ＤＰＲ Ｉ）に対するデータを処理することと、第２タイミングチップ６６０が第２領域（ＤＰＲ ＩＩ）に対するデータを処理することを具体的に説明する。

第１タイミング部（６５０、６５２、６５４）は、第１領域（ＤＰＲ Ｉ）の第ｎ−１フレーム、第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームについて直前フレームの階調と現在フレームの階調との関係に応じて、前記現在フレームの階調を補正することができる（以下、これを「現在フレームの階調補正」という）。また、各フレームが補正階調を有する補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレームを順次に再配置して前記１周期すなわち、原映像信号の画像周波数の逆数に該当する時間の間出力することができる（以下「順次再配置」という）。したがって、補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレーム各々は前記１周期の１／４すなわち、第１または第２の４倍速映像信号の画像周波数の逆数に該当する時間の間出力することができる。

第２タイミング部（６６０、６６２、６６４）は、第２領域（ＤＰＲ ＩＩ）の第ｎ−１フレーム、第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームに対して直前フレームの階調と現在フレームとの階調の関係に応じて、前記現在フレームの階調を補正することができる（現在フレームの階調補正）。また、各フレームが補正階調を有する補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレームを順次に再配置して前記１周期すなわち、原映像信号の画像周波数の逆数に該当する時間の間出力することができる（順次再配置）。したがって補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレーム各々は前記１周期の１／４すなわち、第１または第２の４倍速映像信号の画像周波数の逆数に該当する時間の間出力される。

図９、図１１及び図１２を参照して現在フレームの階調補正についてより具体的に説明する。図１１は、図８に示す各タイミングチップが現在フレームの階調を補正することを説明するための概念図である。図１２は、図８に示す各タイミングチップにおける補正前フレームと補正後フレームの関係を示す。

図１１は、現在フレームの補正前の階調（Ｇｒａｙ、Ｇｎ）と補正後の階調（Ｇｎ’）を図示する。図１１に図示するように、現在フレームの階調が直前フレームの階調より大きいとき、補正後の現在フレームの階調（Ｇｎ’）は補正前の階調（Ｇｎ）より大きいか同じであってもよい。または、図示していないが、現在フレームの階調が直前フレームの階調より小さいとき、補正後の現在フレームの階調は補正前の階調より小さいか同じであってもよい。

図１１において補正前の階調は第ｎフレームで大きく変わる。すなわち、補正前の階調は第ｎ−１フレームで第１グレイ（Ｇｒａｙ１）であり、第ｎフレーム及び第ｎ＋１フレームで第１グレイ（Ｇｒａｙ１）より大きい第２グレイ（Ｇｒａｙ２）である。補正後の階調は、第ｎフレームで補正前よりさらに大きい第３グレイ（Ｇｒａｙ３）となる。すなわち、補正後の階調は第ｎ−１フレーム及び第ｎ＋１フレームで各々第１グレイ（Ｇｒａｙ１）及び第２グレイ（Ｇｒａｙ２）であり、第ｎフレームで第２グレイ（Ｇｒａｙ２）より大きい第３グレイ（Ｇｒａｙ３）となる。

このように、第ｎフレームで第２グレイ（Ｇｒａｙ２）より大きい第３グレイ（Ｇｒａｙ３）を有するように画像信号を補正すると、補正前よりさらに大きい値を有する画像データ電圧が図２の液晶キャパシタ（Ｃｌｃ）に印加される。液晶キャパシタ（Ｃｌｃ）に印加される画像データ電圧のサイズが大きいほど、画像データ電圧が液晶キャパシタ（Ｃｌｃ）に充電される時間が短くなる。これをＤＣＣ（Ｄｙｎａｍｉｃ Ｃａｐａｃｉｔａｎｃｅ Ｃｏｍｐｅｎｓａｔｉｏｎ）動作と命名する。このように、画像データ電圧のサイズが大きいほど、液晶分子の応答速度が向上して表示品質が向上することができる。

図１１を参照して説明したＤＣＣ動作では、直前フレームと現在フレームの関係に応じて現在フレームの階調を補正する。図１２を参照すると、ｆｒｍ０．７５とｆｒｍ１から補正されたフレームｆｒｍ１’を出力し、ｆｒｍ１とｆｒｍ１．２５から補正されたフレームｆｒｍ１．２５’を出力し、ｆｒｍ１．２５とｆｒｍ１．５から補正されたフレームｆｒｍ１．５’を出力し、ｆｒｍ１．５とｆｒｍ１．７５から補正されたフレームｆｒｍ１．７５’を出力することができる。

本発明の一実施形態によれば、第１タイミングチップ６５０と第２タイミングチップ６６０には４枚のフレーム単位（ｆｒｍ１、ｆｒｍ１．２５、ｆｒｍ１．５、ｆｒｍ１．７５）で同時にデータが提供される。すなわち、第１タイミングチップ６５０と第２タイミングチップ６６０に、ある周期（例えば、原映像信号の画像周波数が６０Ｈｚであれば、１／６０秒）の間、４枚のフレーム（ｆｒｍ０、ｆｒｍ０．２５、ｆｒｍ０．５、ｆｒｍ０．７５）が同時に入力され、次周期の間（例えば、次の１／６０秒間）４枚のフレーム（ｆｒｍ１、ｆｒｍ１．２５、ｆｒｍ１．５、ｆｒｍ１．７５）が同時に入力され、次々周期（例えば、次々周期１／６０秒）間、４枚のフレーム（ｆｒｍ２、ｆｒｍ２．２５、ｆｒｍ２．５、ｆｒｍ２．７５）が同時に入力される。

図１２を参照して分かるようにｆｒｍ１’が出力されるためにはｆｒｍ０．７５とｆｒｍ１が同じ時間帯になければならず、ｆｒｍ２’が出力されるためにはｆｒｍ１．７５とｆｒｍ２が同じ時間帯になければならない。しかし、前述したように第１タイミングチップ６５０と第２タイミングチップ６６０にはある周期でｆｒｍ０、ｆｒｍ０．２５、ｆｒｍ０．５、ｆｒｍ０．７５が同時に入力され、次周期でｆｒｍ１、ｆｒｍ１．２５、ｆｒｍ１．５、ｆｒｍ１．７５が同時に入力され、次々周期でｆｒｍ２、ｆｒｍ２．２５、ｆｒｍ２．５、ｆｒｍ２．７５が同時に入力される。このように、ｆｒｍ０．７５とｆｒｍ１が同じ時間帯に入力されず、ｆｒｍ１．７５とｆｒｍ２が同じ時間帯に入力されないため、ｆｒａｍｅ＊．７５（例えば、ｆｒｍ０．７５、ｆｒｍ１．７５）をライトしてから再びリードしてｆｒａｍｅ＊．０（例えば、ｆｒｍ０、ｆｒｍ１）とのＤＣＣ動作のために使わなければならない。

図１３は、図８の各タイミングチップの２つのメモリへのリード動作及び２つのメモリからのライト動作を説明するためのタイミング図である。

図９及び図１３を参照してｆｒａｍｅ＊．７５をライトしてから再びリードしてｆｒａｍｅ＊．０とのＤＣＣ動作に使うことをより具体的に説明する。

各タイミング部は、現在フレームの階調補正に必要なメモリと、順次再配置に必要なメモリを次のような方法で共有することができる。

原映像信号の画像周波数の逆数に該当する時間を１周期（ｐｅｒｉｏｄ）と定義すると、前記１周期は第１タイミングチップ６５０と第２タイミングチップ６６０に４個のフレームすなわち第ｎ−１フレーム、第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームが同時に入力される時間に該当する。

第１タイミングチップ６５０は、各周期ごとに交互に第１タイミングメモリ（Ｔｉｍｉｎｇ ｍｅｍｏｒｙ Ｒ１、６５２）と第２タイミングメモリ６５４（Ｒ２）にライト動作とリード動作をすることができる。第２タイミングチップ６６０は、各周期ごとに交互に第１タイミングメモリ６６２（Ｌ１）と第２タイミングメモリ６６４（Ｌ２）にライト動作とリード動作をすることができる。

具体的に奇数番目の周期（１ｓｔ Ｐｅｒｉｏｄ、３ｒｄ Ｐｅｒｉｏｄ）で、各タイミングチップ（６５０または６６０）は、補正前の第３／４補間フレームと補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレームを第１タイミングメモリ（６５２または６６２）にライトすることができる。図面において、これを第１周期（１ｓｔ Ｐｅｒｉｏｄ）では１．０’Ｗｒｉｔｅ、１．２５’Ｗｒｉｔｅ、１．５Ｗｒｉｔｅ、１．７５’Ｗｒｉｔｅ、及び１．７５Ｗｒｉｔｅで、第３周期（３ｒｄ Ｐｅｒｉｏｄ）では３．０’Ｗｒｉｔｅ、３．２５’Ｗｒｉｔｅ、３．５’Ｗｒｉｔｅ、３．７５’Ｗｒｉｔｅ、及び３．７５Ｗｒｉｔｅで図示する。ここで補正前の第３／４補間フレームをライトすることは、次周期、すなわち偶数番目の周期（２ｎｄ Ｐｅｒｉｏｄ、４ｔｈ Ｐｅｒｉｏｄ）でのＤＣＣ動作に使うためにライトしておくのである。

また、偶数番目の周期（例えば、２ｎｄ Ｐｅｒｉｏｄ、４ｔｈ Ｐｅｒｉｏｄ）で、各タイミングチップ（６５０または６６０）は、第１タイミングメモリ（６５２または６６２）にライトされた補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレームを１周期の間順次にリードすることができる。したがって、補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレーム各々は前記１周期の１／４すなわち、４倍速映像信号の画像周波数の逆数に該当する時間（例えば、１／２４０秒）の間出力することができる。図面においては、これを第２周期（２ｎｄ Ｐｅｒｉｏｄ）では１．０’Ｒｅａｄ、１．２５’Ｒｅａｄ、１．５’Ｒｅａｄ、及び１．７５’Ｒｅａｄで、第４周期（４ｔｈ Ｐｅｒｉｏｄ）では３．０’Ｒｅａｄ、３．２５’Ｒｅａｄ、３．５’Ｒｅａｄ、及び３．７５’Ｒｅａｄで図示する。このとき、各タイミングチップ（６５０または６６０）は第１タイミングメモリ（６５２または６６２）にライトされた補正前の第３／４補間フレームを１周期にかけてリードすることを並行することができる。図面において、これを第２周期（２ｎｄ Ｐｅｒｉｏｄ）では１．７５Ｒｅａｄで、第４周期（４ｔｈ Ｐｅｒｉｏｄ）では３．７５Ｒｅａｄで図示する。ここで、補正前の第３／４補間フレームをリードすることはｆｒａｍｅ＊．０とのＤＣＣ動作を実行するためである。

同様に、偶数番目の周期（例えば、２ｎｄ Ｐｅｒｉｏｄ、４ｔｈ Ｐｅｒｉｏｄ）において、各タイミングチップ（６５０または６６０）は補正前の第３／４補間フレームと補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレームを第２タイミングメモリ（６５４または６６４）にライトすることができる。図面において、これを第２周期（２ｎｄ Ｐｅｒｉｏｄ）では２．０’Ｗｒｉｔｅ、２．２５’Ｗｒｉｔｅ、２．５’Ｗｒｉｔｅ、２．７５’Ｗｒｉｔｅ、及び２．７５Ｗｒｉｔｅで、第４周期（４ｔｈ Ｐｅｒｉｏｄ）では４．０’Ｗｒｉｔｅ、４．２５’Ｗｒｉｔｅ、４．５’Ｗｒｉｔｅ、４．７５’Ｗｒｉｔｅ、及び４．７５Ｗｒｉｔｅで図示する。ここで、補正前の第３／４補間フレームをライトするのは次周期、すなわち奇数番目の周期（３ｒｄ Ｐｅｒｉｏｄ、５ｔｈ Ｐｅｒｉｏｄ）（ただし、図面では５ｔｈ Ｐｅｒｉｏｄは図示せず）でＤＣＣ動作に使うためである。

また、奇数番目の周期（３ｒｄ Ｐｅｒｉｏｄ）で、第２タイミングメモリ（６５４または６６４）にライトされた補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレームを１周期の間順次にリードすることができる。したがって、補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレーム各々は前記１周期の１／４すなわち、４倍速映像信号の画像周波数の逆数に該当する時間（例えば、１／２４０秒）の間出力することができる。図面において、これを第３周期（３ｒｄ Ｐｅｒｉｏｄ）で２．０’Ｒｅａｄ、２．２５’Ｒｅａｄ、２．５’Ｒｅａｄ、及び２．７５’Ｒｅａｄで図示する。このとき、各タイミングチップ（６５０または６６０）は、第２タイミングメモリ（６５４または６６４）にライトされた補正前の第３／４補間フレームを１周期にかけてリードすることを並行することができる。図面ではこれを第３周期（３ｒｄ Ｐｅｒｉｏｄ）で２．７５Ｒｅａｄで図示する。ここで、補正前の第３／４補間フレームをリードすることはｆｒａｍｅ＊．０とのＤＣＣ動作を実行するためである。

前述したように第１タイミングメモリ（６５２または６６２）と第２タイミングメモリ（６５４または６６４）からリードしたデータを交互に出力させると「現在フレームの階調補正」及び「順次再配置」が完了した４倍速映像信号（ＩＤＡＴ＃１、ＩＤＡＴ＃２）を出力することができる。

図１４は、図１３のライト動作をより詳細に説明するためのタイミング図である。

図１４は１周期の間ライト動作をするときの各行別に細分化したライトタイミングを図示している。図１を参照して説明したように、ピクセルはマトリックス形態で配列されるが、ここでの各行は前記マトリックスの各行を意味する。図１４で１^ｓｔＬｉｎｅ〜１０８０^ｔｈＬｉｎｅは、前記マトリックスが１０８０個の行を有する場合の各行を意味する。

図１４を参照すると、ライト動作中にはＨＤＥ信号がハイレベルである各区間に対応して各行別に補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレームと、補正前の第３／４補間フレームのような５グループのデータをライトする。図１４では、ＨＤＥ信号の最初のハイレベル区間に対応して、第１行に対する前記５グループのデータ（「１．０’ １^ｓｔＬｉｎｅ」、「１．２５’ １^ｓｔＬｉｎｅ」、「１．５’ １^ｓｔＬｉｎｅ」、「１．７５’ １^ｓｔＬｉｎｅ」、「１．７５ １^ｓｔＬｉｎｅ」）がライトされて、２番目のハイレベル区間に対応して第２行に対する前記５グループのデータ（「１．０’ ２^ｎｄＬｉｎｅ」、「１．２５’ ２^ｎｄＬｉｎｅ」、「１．５’ ２^ｎｄＬｉｎｅ」、「１．７５’ ２^ｎｄＬｉｎｅ」、「１．７５ ２^ｎｄＬｉｎｅ」）がライトされ、１０８０番目のハイレベル区間に対応して、第１０８０行に対する前記５グループのデータ（「１．０’ １０８０^ｔｈＬｉｎｅ」、「１．２５’ １０８０^ｔｈＬｉｎｅ」、「１．５’ １^ｓｔＬｉｎｅ」、「１．７５’ １０８０^ｔｈＬｉｎｅ」、「１．７５ １０８０^ｔｈＬｉｎｅ」）がライトされることを図示する。

このとき、ＲＤＥ信号のハイレベルに対応する区間に図示するように補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレームと、補正前の第３／４補間フレームを前記マトリックスの各行ごとに直列化（ｓｅｒｉａｌｉｚｅ）してライトすることができる。図１４ではＲＤＥ信号の１番目のハイレベル区間に対応して第１行に対する前記５グループのデータ（「１．０’ １^ｓｔＬｉｎｅ」、「１．２５’ １^ｓｔＬｉｎｅ」、「１．５’ １^ｓｔＬｉｎｅ」、「１．７５’ １^ｓｔＬｉｎｅ」、「１．７５ １^ｓｔＬｉｎｅ」）を直列化してライトし、２番目のハイレベル区間に対応して第２行に対する前記５グループのデータ（「１．０’ ２^ｎｄＬｉｎｅ」、「１．２５’ ２^ｎｄＬｉｎｅ」、「１．５’ ２^ｎｄＬｉｎｅ」、「１．７５’ ２^ｎｄＬｉｎｅ」、「１．７５ ２^ｎｄＬｉｎｅ」）を直列化してライトすることを図示している。

図１５Ａ及び図１５Ｂは、図１３に示すリード動作をより詳細に説明するためのタイミング図である。

図１５Ａを参照すると、リード動作において、補正前の第３／４補間フレーム（１．７５ Ｄａｔａ）と、直前周期でライトされた補正第ｎ−１フレーム（１．０’Ｄａｔａ）、補正第１／４補間フレーム（１．２５’Ｄａｔａ）、補正第１／２補間フレーム（１．５’Ｄａｔａ）、及び補正第３／４補間フレーム（１．７５’Ｄａｔａ）に区分される２グループのデータをリードする。図１５において１．０’１^ｓｔ〜１．０’１０８０^ｔｈは、マトリックスの各行（１^ｓｔＬｉｎｅ〜１０８０^ｔｈＬｉｎｅ）に対応する第ｎ−１フレーム（１．０’Ｄａｔａ）のデータを意味し、１．２５’１^ｓｔ〜１．２５’１０８０^ｔｈは、マトリックスの各行（１^ｓｔＬｉｎｅ〜１０８０^ｔｈＬｉｎｅ）に対応する第１／４補間フレーム（１．２５’Ｄａｔａ）のデータを意味し、１．５’１^ｓｔ〜１．５’１０８０^ｔｈは、マトリックスの各行（１^ｓｔＬｉｎｅ〜１０８０^ｔｈＬｉｎｅ）に対応する第１／２補間フレーム（１．５’Ｄａｔａ）のデータを意味して、１．７５’１^ｓｔ〜１．７５’１０８０^ｔｈは、マトリックスの各行（１^ｓｔＬｉｎｅ〜１０８０^ｔｈＬｉｎｅ）に対応する第３／４補間フレーム（１．７５’Ｄａｔａ）のデータを意味する。

このとき、補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレーム各々の４個の行をリードする間、補正前の第３／４補間フレームの１行をリードすることができる。図１５Ｂには補正第ｎ−１フレーム（１．０’Ｄａｔａ）の４個の行をリードする間、補正前の第３／４補間フレーム（１．７５Ｄａｔａ）の１行をリードすることを図示している。具体的に補正第ｎ−１フレームの第１〜第４行（１．０’１^ｓｔ〜１．０’４^ｔｈ）をリードする間、補正前の第３／４補間フレームの第１行（１．７５ １^ｓｔ）をリードし、補正第ｎ−１フレームの第５〜第８行（１．０’５^ｔｈ〜１．０’８^ｔｈ）をリードする間、補正前の第３／４補間フレームの第２行（１．７５ ２^ｎｄ）をリードすることを図示している。このように４個の行に対応して１行ずつリードされて生成される１．７５Ｄａｔａは他のタイミングメモリでリードする２．０ＤａｔａとＤＣＣ動作に使用される。

前述したように、各タイミングチップ６５０、６６０は、補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレームを１周期の間順次にリードし、補正前の第３／４補間フレームを１周期にかけてリードすることを並行することができる。このような並行によって短くなるタイミングを正常なタイミングに復元するために各タイミングチップ６５０、６６０はリードバッファ（図１６の６７２参照）を含んでもよい。

図１６は、図８の各タイミングチップが含むラインメモリを説明するためのブロック図である。図１６を参照して第１タイミングチップ（図９の６５０参照）が含むメモリコントロールブロック６７０と第１及び第２タイミングブロック６５２、６５４のみを説明するが、第２タイミングチップ（図９の６６０参照）が含むメモリコントロールブロック（図示せず）と第１及び第２タイミングブロック（図９の６６２、６６４参照）にも実質的に同一の説明を適用することができる。

図１６を参照すると、第１タイミングチップはラインメモリを含むメモリコントロールブロック６７０を含んでもよい。ラインメモリは、第１タイミングチップがライト動作及びリード動作中にデータを一時的に保存する空間である。

ラインメモリは、リードバッファ６７２とライトバッファ６７４及び第３／４バッファ６７６を含んでもよい。リードバッファ６７２とライトバッファ６７４には各々補正第ｎ−１フレーム、補正第１／４補間フレーム、補正第１／２補間フレーム、及び補正第３／４補間フレームを一時的に保存することができ、第３／４バッファ６７６には補正前の３／４補間フレームを一時的に保存することができる。このように、リードバッファ６７２とライトバッファ６７４及び第３／４バッファ６７６にフレームを一時的に保存することによって、各タイミングチップ６５０、６６０は、第１及び第２タイミングメモリ６５２、６５４に保存されたフレームにアクセスするときよりはるかに速い速度で前記フレームにアクセスすることができるため、図１３〜図１５Ｂに図示するようなタイミングでデータをライト及びリードすることができる。

本発明の一実施形態による表示装置によると、前述したように、現在フレームの階調補正に必要なメモリと、順次再配置に必要なメモリを共有することによって必要なメモリ数字を減らすことができる。例えば、図９に図示するように４個のメモリ６５２、６５４、６６２、６６４を使用することができる。また各タイミングチップが現在フレームの階調補正と順次再配置を共に実行するため、チップの数字もまた減らすことができる。例えば、図９に図示するように２つのタイミングチップ６５０、６６０を使用することができる。このようにメモリ数字とチップの数字を減らし、コントロールＰＢＡ（Ｐａｎｅｌ Ｂｏａｒｄ Ａｓｓｅｍｂｌｙ）のサイズを減らすことができ、製造原価を節減することができる。

以上添付された図面を参照して本発明の実施形態について説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明が、その技術的思想や必須の特徴を変更しない範囲で他の具体的な形態で実施され得ることを理解することができる。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的でないものと理解しなければならない。

１０ 表示装置
１００ 第１表示板
２００ 第２表示板
３００ 表示パネル
４００ ゲートドライバ
５００ データドライバ
６００ 信号制御部
６１０ 画像信号リピーター
６２０ 第１画像補間チップ
６３０ 第２画像補間チップ
６４０ 画像信号タイミング部
６５０ 第１タイミングチップ
６６０ 第２タイミングチップ
７００ 階調電圧発生部

Claims (10)

1. 複数のピクセルを含み第１領域と第２領域を含む表示パネルと、
   原映像信号を受信して前記原映像信号の第ｎ−１フレーム及び前記第ｎ−１フレームと第ｎフレームとの間に挿入される第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームのうち何れか１つの補間フレームとを出力する第１画像補間チップと、
   原映像信号を受信して、前記第ｎ−１フレームと前記第ｎフレームとの間に挿入される第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームのうち２つの補間フレームを出力する第２画像補間チップと、
   前記第１画像補間チップが出力する前記第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームのうち何れか１つの補間フレームと、前記第ｎ−１フレームを受信して、前記第１領域に含まれたピクセルに第１の４倍速映像信号を出力する第１タイミング部と、
   前記第２画像補間チップが出力する前記第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームのうち２つの補間フレームを受信して前記第２領域に含まれたピクセルに第２の４倍速映像信号を出力する第２タイミング部と
   を含み、
   前記第１タイミング部は、前記第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームのうち何れか１つの補間フレームと前記第ｎ−１フレームに対応するデータを前記第２タイミング部に伝送し、
   前記第２タイミング部は、前記第１／４補間フレーム、第１／２補間フレーム、及び第３／４補間フレームのうち２つの補間フレームに対応するデータを前記第１タイミング部に伝送する
   ことを特徴とする表示装置。
2. 前記第１タイミング部は、１周期の間、前記第１／４補間フレーム、前記第１／２補間フレーム、及び前記第３／４補間フレームのうち何れか１つの補間フレームと前記第ｎ−１フレームを受信して、直前フレーム（前記第ｎ−１フレーム）の階調と現在フレーム（前記第ｎフレーム）の階調との関係に応じて前記第１領域の前記第ｎ−１フレーム、前記第１／４補間フレーム、前記第１／２補間フレーム、及び前記第３／４補間フレームの階調を補正し、第１補正第ｎ−１フレーム、第１補正第１／４補間フレーム、第１補正第１／２補間フレーム、及び第１補正第３／４補間フレームを各々出力し、前記第１補正第ｎ−１フレーム、前記第１補正第１／４補間フレーム、前記第１補正第１／２補間フレーム、及び前記第１補正第３／４補間フレームを順に再配置し、前記１周期の間前記第１補正第１／４補間フレーム、前記第１補正第１／２補間フレーム、及び前記第１補正第３／４補間フレームを出力し、
   前記第２タイミング部は、前記第１／４補間フレーム、前記第１／２補間フレーム、及び前記第３／４補間フレームのうち２つの補間フレームを前記１周期の間受信し、直前フレームの階調と現在フレームの階調との関係に応じて前記第２領域の前記第ｎ−１フレーム、前記第１／４補間フレーム、前記第１／２補間フレーム、及び前記第３／４補間フレームの階調を補正し、第２補正第１／４補間フレーム、第２補正第１／２補間フレーム、及び第２補正第３／４補間フレームのうち２つの補間フレームを各々出力し、前記第２補正第１／４補間フレーム、前記第２補正第１／２補間フレーム、及び前記第２補正第３／４補間フレームのうち２つの補間フレームを順に再配置し、前記１周期の間前記第２補正第１／４補間フレーム、前記第２補正第１／２補間フレーム、及び前記第２補正第３／４補間フレームのうち２つの補間フレームを出力することを特徴とする請求項１に記載の表示装置。
3. 前記第１タイミング部及び前記第２タイミング部は、各々同一のメモリを利用して前記現在フレームの階調を補正し、
   前記第１タイミング部及び前記第２タイミング部は、前記同一のメモリを利用して前記第１補正第ｎ−１フレーム、前記第１補正第１／４補間フレーム、前記第１補正第１／２補間フレーム、前記第１補正第３／４補間フレーム、第２補正第ｎ−１フレーム、前記第２補正１／４補間フレーム、前記第２補正第１／２補間フレーム、及び前記第２補正３／４補間フレームの各々を順に再配置することを特徴とする請求項２に記載の表示装置。
4. 前記第１タイミング部と前記第２タイミング部は、各々１つのタイミングチップと２つのタイミングメモリを含むことを特徴とする請求項２に記載の表示装置。
5. 前記第１タイミング部の前記タイミングチップは、
   奇数番目の周期で、
   前記第３／４補間フレームと前記第１補正第ｎ−１フレーム、前記第１補正第１／４補間フレーム、前記第１補正第１／２補間フレーム、及び前記第１補正第３／４補間フレームを第１タイミングメモリにライトし、
   偶数番目の周期で、
   前記第１タイミングメモリにライトされた前記第１補正第ｎ−１フレーム、前記第１補正第１／４補間フレーム、前記第１補正第１／２補間フレーム、及び前記第１補正第３／４補間フレームを前記１周期の間順次にリードすることと、前記第１タイミングメモリにライトされた前記第３／４補間フレームを前記１周期にかけてリードすることとを並行することを特徴とする請求項４に記載の表示装置。
6. 前記第２タイミング部の前記タイミングチップは、
   前記偶数番目の周期で、
   前記第３／４補間フレーム、前記第２補正第ｎ−１フレーム、前記第２補正第１／４補間フレーム、前記第２補正第１／２補間フレーム、及び前記第２補正第３／４補間フレームを第２タイミングメモリにライトし、
   前記奇数番目の周期で、
   前記第２タイミングメモリにライトされた前記第２補正第ｎ−１フレーム、前記第２補正第１／４補間フレーム、前記第２補正第１／２補間フレーム、及び前記第２補正第３／４補間フレームを前記１周期の間順次にリードすることと、前記第２タイミングメモリにライトされた前記第３／４補間フレームを前記１周期にかけてリードすることとを並行することを特徴とする請求項５に記載の表示装置。
7. 前記ピクセルは、マトリックス形態で配列され、
   前記第１補正第ｎ−１フレーム、前記第２補正ｎ−１フレーム、前記第１補正第１／４補間フレーム、前記第２補正第１／４補間フレーム、前記第１補正第１／２補間フレーム、前記第２補正第１／２補間フレーム、前記第１補正第３／４補間フレーム、前記第２補正第３／４補間フレーム、及び前記第３／４補間フレームが前記マトリックスの各行ごとに直列化してライトされることを特徴とする請求項５に記載の表示装置。
8. 前記第１補正第ｎ−１フレームと前記第２補正ｎ−１フレームのうち何れか１つ、前記第１補正第１／４補間フレームと前記第２補正第１／４補間フレームのうち何れか１つ、前記第１補正第１／２補間フレームと前記第２補正第１／２補間フレームのうち何れか１つ、及び前記第１補正第３／４補間フレームと前記第２補正第３／４補間フレームのうち何れか１つが前記マトリックスの第２行から第５行を各々リードする間、前記マトリックスの行のうち第１行の前記３／４補間フレームをリードすることを特徴とする請求項７に記載の表示装置。
9. 前記各タイミングチップは、前記ライト動作及び前記リード動作中に少なくとも１つの動作の間データを一時的に保存するラインメモリをさらに含むことを特徴とする請求項５に記載の表示装置。
10. 上記ラインメモリは、リードバッファとライトバッファ及び第３／４バッファを含み、
    前記リードバッファと前記ライトバッファには
    前記第１補正第ｎ−１フレームと前記第２補正ｎ−１フレームのうち何れか１つ、前記第１補正第１／４補間フレームと前記第２補正第１／４補間フレームのうち何れか１つ、前記第１補正第１／２補間フレームと前記第２補正第１／２補間フレームのうち何れか１つ、及び前記第１補正第３／４補間フレームと前記第２補正第３／４補間フレームのうち何れか１つが一時的に保存され、
    前記第３／４バッファには前記３／４補間フレームが一時的に保存されることを特徴とする請求項９に記載の表示装置。