JP2010118980A

JP2010118980A - 電子回路および電圧検出回路

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Publication number: JP2010118980A
Application number: JP2008291848A
Authority: JP
Inventors: Hirotaka Watanabe; 啓隆渡邊
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2008-11-14
Filing date: 2008-11-14
Publication date: 2010-05-27
Anticipated expiration: 2028-11-14
Also published as: JP5332528B2

Abstract

【課題】回路の動作電圧より低い電圧を用いた場合であっても出力が不定になるのを防止でき、チップ面積を小さくできコスト低減ができる電子回路を提供。
【解決手段】インバータ２２の入力がゲートに接続されたデプレッション型Ｐｃｈトランジスタ３２と、インバータ２２の出力がゲートに接続されたデプレッション型Ｎｃｈトランジスタ３１を設け、デプレッション型Ｎｃｈトランジスタ３１のソースをデプレッション型Ｐｃｈトランジスタ３２のソースに接続し、デプレッション型Ｐｃｈトランジスタ３２のドレインを第二の端子２に接続し、デプレッション型Ｎｃｈトランジスタ３１のドレインを第三の端子（出力端子）１０２が接続する。電源４の電圧が低下してインバータ２２を構成するエンハンスメント型Ｐｃｈトランジスタ５１とエンハンスメント型Ｎｃｈトランジスタ５２が動作できなくなっても回路の出力１０２をＬレベルとすることができる。
【選択図】図１

Description

本発明は、回路の動作電圧より低い電圧を用いた場合であっても出力が不定になるのを防止することができる電子回路および電圧検出回路に係り、特に電源電圧が回路の動作電圧より低い電圧の場合にも出力を不定にしない、インバータを含んだ電子回路、端子間の電圧が動作電圧より低電圧の場合にも該端子間の検出電圧の出力を不定にしない電圧検出回路に関する。

インバータ回路はロジック信号を伝達する回路として各種半導体装置や電子機器に広く使われている回路である。図８は、従来におけるインバータ回路の一例を示す図である。

同図に示す従来のインバータ回路は、電源４と、電源４のプラス側の第一の端子１と、電源４のマイナス側の第二の端子２と、第一の端子１と第二の端子２間に直列に接続されたエンハンスメント型Ｐｃｈトランジスタ５１およびエンハンスメント型Ｎｃｈトランジスタ５２と、エンハンスメント型Ｐｃｈトランジスタ５１のゲートとエンハンスメント型Ｎｃｈトランジスタ５２のゲートに共通接続された入力端子１０１と、エンハンスメント型Ｐｃｈトランジスタ５１のドレインとエンハンスメント型Ｎｃｈトランジスタ５２のドレインに共通接続された出力端子１０２とからなる。第一の端子１にエンハンスメント型Ｐｃｈトランジスタ５１のソースが接続され、第二の端子２にエンハンスメント型Ｎｃｈトランジスタ５２のソースが接続される。エンハンスメント型Ｐｃｈトランジスタ５１のドレインとエンハンスメント型Ｎｃｈトランジスタ５２によりインバータ２２を構成する。

図８のインバータ回路において、電源４の電源電圧（Ｖ４）が低下し、エンハンスメント型Ｐｃｈトランジスタ５１とエンハンスメント型Ｎｃｈトランジスタ５２の両方がオンできない状態になると、このようなインバータ回路においては、入力端子１０１の電圧にかかわらず出力端子１０２は不定となってしまう。そのため、電源４の電源電圧（Ｖ４）が低下しても出力端子１０２の電圧をＨレベルかＬレベルのいずれかに決めることができる信号伝達回路が必要であった。

図９は、従来における電圧検出回路の一例を示す図である。
同図に示す従来の電圧検出回路は、図８に示すインバータ回路の出力側に、エンハンスメント型Ｐｃｈトランジスタ５１のドレインとエンハンスメント型Ｎｃｈトランジスタ５２のドレインにゲートが接続され、前記第二の端子２にソースが接続されたエンハンスメント型Ｎｃｈトランジスタ５３ａを付加し、該エンハンスメント型Ｎｃｈトランジスタ５３ａのドレインを出力端子１０２としたものである。エンハンスメント型Ｐｃｈトランジスタ５１のドレインとエンハンスメント型Ｎｃｈトランジスタ５２によりインバータ２２を構成している。

図９の回路においても、図８と同様、電源電圧（Ｖ４）が低下し、エンハンスメント型Ｐｃｈトランジスタ５１とエンハンスメント型Ｎｃｈトランジスタ５２の両方がオンできなくなると、インバータの入力１０１の電圧にかかわらず、インバータの出力は不定となるため出力１０２も不定となる。そのため、電源電圧が低下しても出力をＨレベルかＬレベルに決めることができる信号伝達回路が必要であった。

電源電圧が低下した場合であっても出力をＨレベルかＬレベルに決めることを可能にした電圧検出回路として特開２００４―１６３３１５号公報（特許文献１）に開示されたものがある。

図１２−Ａは、特開２００４―１６３３１５号公報（特許文献１）の図１に開示された電圧検出回路を示す図である。この電圧検出回路は、同図に示すように、インバータ２２の出力を直列接続されたエンハンスメント型ＰｃｈＭＯＳトランジスタ３３ａとエンハンスメント型ＮｃｈＭＯＳトランジスタ３３を構成要素とするＣＭＯＳインバータ出力とし、さらに、第三の端子３（出力端子１０２）と第一の端子１または第二の端子２（図１２−Ａは第二の端子２の場合）の間に、デプレッション型Ｎｃｈトランジスタ３４とデプレッション型Ｐｃｈトランジスタ３５が直列に接続され、デプレッション型Ｐｃｈトランジスタ３５のゲートには第一の端子の電圧に基づいた電圧が入力され、デプレッション型Ｎｃｈトランジスタ３４のゲートには第二の端子の電圧に基づいた電圧が入力されている。

なお、図１２−Ａでは、インバータの出力を、エンハンスメント型ＰｃｈＭＯＳトランジスタ３３ａとエンハンスメント型ＮｃｈＭＯＳトランジスタ３３を構成要素とするＣＭＯＳインバータを用いたものであるが、上述した図９では、ＣＭＯＳ回路の構成要素であるエンハンスメント型ＰｃｈＭＯＳトランジスタを省略しエンハンスメント型ＮｃｈＭＯＳトランジスタのみを用い、エンハンスメント型ＮｃｈＭＯＳトランジスタのドレインを出力としたものである。図９のように、インバータ２２の出力がエンハンスメント型Ｎｃｈトランジスタ５３ａのゲートに入力され、エンハンスメント型Ｎｃｈトランジスタ５３ａのドレイン端子は抵抗（不図示）で任意の電圧にプルアップすることができるようにした回路構成はＮｃｈオープンドレイン出力と呼ばれる。

電圧検出回路にＣＭＯＳ出力のものとＮｃｈオープンドレイン出力のものがあることは一般によく知られており、必要に応じて採用する設計事項であるので、図９の構成については特開２００４−１６３３１５号公報には直接明記されていないが、本明細書では従来例として扱う。

しかし、デプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタだけでは第一の端子の電圧と第二の端子の電圧の差に基づいて出力端子に信号を出力することはできない。

第一の端子の電圧と第二の端子の電圧の差に基づいて出力端子から第一の端子の電圧か第二の端子の電圧のいずれかを出力するためには、図８（特開２００４−１６３３１５号公報（特許文献１）の図１参照）に示すように、第一の端子と第二の端子の間にエンハンスメント型Ｐｃｈトランジスタとエンハンスメント型Ｎｃｈトランジスタを直列に接続し、コンパレータ出力に基づいた信号をエンハンスメント型Ｐｃｈトランジスタ５１とエンハンスメント型Ｎｃｈトランジスタ５２のゲートに入力し、エンハンスメント型Ｐｃｈトランジスタ５１とエンハンスメント型Ｎｃｈトランジスタ５２の共通ドレインを出力端子１０２に接続した出力回路が必要であった。

また、第一の電圧と第二の電圧の差に基づいて出力端子から第二の電圧か任意の電圧を出力するためには、図９に示すように、第一の端子と第二の端子の間にエンハンスメント型Ｐｃｈトランジスタとエンハンスメント型Ｎｃｈトランジスタを直列に接続し、コンパレータ出力に基づいた信号をエンハンスメント型Ｐｃｈトランジスタとエンハンスメント型Ｎｃｈトランジスタのゲートに入力し、エンハンスメント型Ｐｃｈトランジスタとエンハンスメント型Ｎｃｈトランジスタの共通ドレインを、出力端子と第二の端子の間に接続したエンハンスメント型Ｎｃｈトランジスタ５３のゲートに入力し、そのエンハンスメント型Ｎｃｈトランジスタ５３のドレインを出力端子１０２に接続した出力回路が必要であった。

特開２００４−１６３３１５号公報

電子回路において、電源電圧が回路の動作電圧以下では正しい信号を出力、伝達できないという課題があった。また電圧検出回路では電池電圧を検出する際に、電池電圧が検出回路の動作電圧以下になると出力が不定となり誤った出力を出すという課題があった。

電圧検出回路の出力端子に接続される素子には大きな電流駆動能力が要求される。特に第一の電圧と第二の電圧の差に基づいて出力端子から第二の電圧か任意の電圧を出力する場合は、エンハンスメント型Ｎｃｈトランジスタは出力ドライバとして大きな電流駆動能力が要求されるので、Ｗ／Ｌ比が大きく、ＩＣチップに占める割合が大きかった。

したがって、図１２−Ａに示した如き特開２００４−１６３３１５号公報（特許文献１）の電圧検出回路のように、出力端子と第一の端子または第二の端子の間にデプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタを直列に接続した場合にはデプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタにも大きな電流駆動能力が要求される。

このため、デプレッション型Ｎｃｈトランジスタとデプレッション型ＰｃｈトランジスタもＩＣチップに占める割合が大きくならざるを得なかった。電流駆動能力が大きな素子は素子サイズも大きくなるため、ＩＣチップサイズも大きくなってしまい、コストアップになる。このため素子数の削減や素子サイズの縮小が望まれていた。

図１０は、従来の他の電圧検出回路の一例を示す図である。
同図において、抵抗１１，１２で分圧された電圧（ＶＡ）と基準電圧１３がコンパレータ２１で比較され、その出力がエンハンスメント型Ｐｃｈトランジスタ４２，エンハンスメント型Ｎｃｈトランジスタ４３で構成されるインバータ２２に入力され、インバータ２２の出力がＮｃｈ出力トランジスタ４１のゲートに入力されている。

この場合の検出電圧ＶＤは次の数式（１）で与えられる。
ＶＤ=（Ｒ１１+Ｒ１２）／Ｒ１２×ＶＢ・・・・・・・（１）

端子１の電圧がＶＤよりも大きければ出力端子３の電圧は高い電圧レベル（Ｈレベル）になる。また端子１の電圧がＶＤよりも小さければ出力端子３の電圧は低い電圧レベル（Ｌレベル）になる。さらに端子１の電圧が小さくなり、インバータ２２の動作電圧以下ではトランジスタ４２はオン状態を維持できなくなり、インバータ２２の出力は不定となる。

インバータ２２の出力が不定になった場合、Ｎｃｈ出力トランジスタ４１もオンを維持できなくなり、出力端子３の電圧はＨレベルになる。端子１の電圧は数式（１）で与えられる電圧よりも小さいので出力端子３はＬレベルでなければならないのにもかかわらず誤ってＨレベルを出力していることになる（図１１のＶ１=０〜Ｖｍｉｎの領域）。その場合、出力端子３を受けているシステムが誤動作する可能性が生じるので、動作電圧以下でも正確な出力をする電圧検出回路が必要であった。

図１２−Ｂは、図１２−Ａにおいてデプレッション型Ｐｃｈトランジスタ３３ａを省略してデプレッション型Ｎｃｈトランジスタ３３だけにし、出力を電源５とプルアップ抵抗６によりプルアップするようにした変形例であり、Ｎｃｈ出力トランジスタ（デプレッション型Ｎｃｈトランジスタ）３３がオンしていると出力端子３の電圧は低い電圧レベル（Ｌレベル）になり、Ｎｃｈ出力トランジスタ３３がオフしていると出力端子３の電圧は高い電圧レベル（Ｈレベル）になる。Ｎｃｈ出力トランジスタ３３の抵抗値が抵抗６の抵抗値に比べて充分小さくないと出力端子３がＬレベルにならないのは明らかである。

このため、プルアップ抵抗６の抵抗値が１ｋΩ程度の場合、Ｎｃｈ出力トランジスタ３３のチャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ）を大きくしないといけない。一般にチャネル長（Ｌ）の最小値は製造プロセスで制限されており、チャネル幅（Ｗ）を大きくせざるを得ないためトランジスタ面積が大きくなってしまい、ＩＣチップのコストを上げる要因になっていた。

本発明の目的は、回路の動作電圧より低い電圧を用いた場合であっても出力が不定になるのを防止することができ、かつチップ面積を小さくでき、コスト低減が可能な電子回路および電圧検出回路を提供することである。

本発明は、上記目的を達成するために、次のような構成を有している。
ａ）請求項１記載の発明は、第一の端子の電圧と第二の端子の電圧が供給されるインバータと、該インバータの入力がゲートに接続されたデプレッション型Ｐｃｈトランジスタと、前記インバータの出力がゲートに接続されたデプレッション型Ｎｃｈトランジスタとを備えた電子回路であって、前記デプレッション型Ｎｃｈトランジスタのソースが前記デプレッション型Ｐｃｈトランジスタのソースに接続され、前記デプレッション型Ｐｃｈトランジスタのドレインが第二の端子に接続され、前記デプレッション型Ｎｃｈトランジスタのドレインに第三の端子が接続されたことを特徴とする。

ｂ）請求項２記載の発明は、さらに、前記第一の端子にソースが接続され、前記デプレッション型Ｎｃｈトランジスタのドレインにドレインが接続され、前記インバータの出力にゲートが接続されたエンハンスメント型Ｐｃｈトランジスタを設けたことを特徴とする。

ｃ）請求項３記載の発明は、第一の端子の電圧と第二の端子の電圧の差に基づいた信号を出力するコンパレータと、該コンパレータの出力が入力されるインバータと、該インバータの出力に基づいて第三の端子に信号を出力する出力回路を備えた電圧検出回路であって、前記出力回路は、前記第三の端子と前記第一の端子または前記第二の端子の間に直列に接続されたデプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタを有し、前記デプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタの一方のゲートは前記インバータの入力に接続され、前記デプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタの他方のゲートは前記インバータの出力に接続されることを特徴とする。

ｄ）請求項４記載の発明は、請求項３記載の電圧検出回路において、前記デプレッション型Ｎｃｈトランジスタのソースと前記デプレッション型Ｐｃｈトランジスタのソースが接続され、前記デプレッション型Ｐｃｈトランジスタのドレインが前記第二の端子に接続され、前記デプレッション型Ｎｃｈトランジスタのゲートが前記インバータの出力に接続され、前記デプレッション型Ｐｃｈトランジスタのゲートが前記インバータの入力に接続され、前記デプレッション型Ｎｃｈトランジスタのドレインが前記第三の端子に接続されていることを特徴とする。

ｅ）請求項５記載の発明は、第一の端子の電圧と第二の端子の電圧の差に基づいた信号を出力するコンパレータと、該コンパレータの出力が入力されるインバータと、該インバータの出力に基づいて第三の端子に信号を出力する出力回路を備えた電圧検出回路であって、前記出力回路は、前記第三の端子と前記第一の端子または前記第二の端子の間に直列に接続されたデプレッション型Ｎｃｈトランジスタと第一のデプレッション型Ｐｃｈトランジスタと第二のデプレッション型Ｐｃｈトランジスタとを備え、前記デプレッション型Ｎｃｈトランジスタのソースと前記第一のデプレッション型Ｐｃｈトランジスタのソースが接続され、前記第一のデプレッション型Ｐｃｈトランジスタのドレインが前記第二の端子に接続され、前記デプレッション型Ｎｃｈトランジスタのゲートが前記インバータの出力に接続され、前記第一のデプレッション型Ｐｃｈトランジスタのゲートが前記インバータの入力に接続され、前記デプレッション型Ｎｃｈトランジスタのドレインが前記第二のデプレッション型Ｐｃｈトランジスタのドレインに接続され、前記第二のデプレッション型Ｐｃｈトランジスタのゲートが前記第二の端子に接続され、前記第二のデプレッション型Ｐｃｈトランジスタのソースが前記第三の端子に接続されていることを特徴とする。

ｆ）請求項６記載の発明は、請求項４または５に記載の電圧検出回路において、前記第三の端子が抵抗を介してプルアップされていることを特徴とする。

ｇ）請求項７記載の発明は、請求項３記載の電圧検出回路において、前記デプレッション型Ｎｃｈトランジスタのソースと前記デプレッション型Ｐｃｈトランジスタのソースが接続され、前記デプレッション型Ｎｃｈトランジスタのドレインが前記第一の端子に接続され、前記デプレッション型Ｎｃｈトランジスタのゲートが前記インバータの入力に接続され、前記デプレッション型Ｐｃｈトランジスタのゲートが前記インバータの出力に接続され、前記デプレッション型Ｐｃｈトランジスタのドレインが前記第三の端子に接続されていることを特徴とし、請求項８記載の発明は、前記第三の端子が抵抗を介してプルダウンされていることを特徴とする。

本発明は、上記目的を達成するために、次の如き構成を有する。
ａ）請求項１記載の発明によれば、デプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタを直列接続した回路でロジック信号を伝達しているので、電源電圧が低下しても出力レベルをＬレベルに固定でき、またチップ面積を小さくすることができ低コスト化に貢献できる。

ｂ）請求項２記載の発明によれば、デプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタを直列接続した回路でロジック信号を伝達しているので、出力を任意の電圧にプルアップした場合に電源電圧が低下しても出力レベルをＬレベルに固定でき、またチップ面積を小さくすることができ低コスト化に貢献できる。

ｃ）請求項３記載の発明によれば、電源電圧が低下しても出力レベルを固定でき、またデプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタだけで出力回路ドライバを構成することにより、チップ面積を小さくすることができ低コスト化した電圧検出回路を提供できる。

ｄ）請求項４〜８記載の発明によれば、請求項３と同様に、電源電圧が低下しても出力レベルを固定でき、デプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタで出力回路ドライバを構成することにより、チップ面積を小さくすることができ低コスト化に貢献した電圧検出回路を提供できる。また、請求項５記載の発明によれば、請求項４のデプレッション型Ｎｃｈトランジスタと出力端子の間に第二のデプレッション型Ｐｃｈトランジスタを挿入しているので、ＥＳＤ（Electro-Static discharge；静電気放電）耐圧の大きな出力回路ドライバを構成できる高性能化に貢献できる。

なお、請求項４〜６が出力端子（第三の端子）３と電源電圧Ｖ５の間に抵抗（６）を接続するプルアップタイプに関するものであるのに対して、請求項７〜８は出力端子（第三の端子）３とＧＮＤ（第二の端子）の間に抵抗（６）を接続するプルダウンタイプに関するものであり、電源電圧が低下してもＨレベルを維持することができ、また、請求項１と同様にデプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタで出力回路ドライバを構成しているので、チップ面積を小さくすることができ低コスト化に貢献できる。

以下、本発明の実施例を、図面を用いて詳細に説明する。
＜第一の実施例＞
図１は、本発明の第一の実施例を説明するための図である。
本実施例の電子回路は、電源４と、電源４のプラス側の第一の端子１と、電源４のマイナス側の第二の端子２と、第一の端子１と第二の端子２間に直列に接続されたエンハンスメント型Ｐｃｈトランジスタ５１およびエンハンスメント型Ｎｃｈトランジスタ５２からなるインバータ２２と、インバータ２２の入力がゲートに接続されたデプレッション型Ｐｃｈトランジスタ３２と、前記インバータ２２の出力がゲートに接続されたデプレッション型Ｎｃｈトランジスタ３１とを備えている。第一の端子１にＰｃｈトランジスタ５１のソースが接続され、第二の端子２にＮｃｈトランジスタ５２のソースが接続される。

また、デプレッション型Ｎｃｈトランジスタ３１のソースがデプレッション型Ｐｃｈトランジスタ３２のソースに接続され、デプレッション型Ｐｃｈトランジスタ３２のドレインが第二の端子２に接続され、デプレッション型Ｎｃｈトランジスタ３１のドレインに第三の端子（出力端子）１０２が接続されている。

図１の回路では、電源４の電圧Ｖ４が低下してエンハンスメント型Ｐｃｈトランジスタ５１，エンハンスメント型Ｎｃｈトランジスタ５２が動作できなくなっても回路の出力１０２はＬレベルとなる。この動作について説明する。

第一の端子の電圧（Ｖ４）がインバータ２２の動作電圧より大きいと、回路の入力１０１がＨレベルの場合、インバータ２２の出力はＬレベルである。この状態ではデプレッション型Ｎｃｈトランジスタ３１のソースとデプレッション型Ｐｃｈトランジスタ３２のソースの電圧ＶＣは第一の電圧と第二の電圧の間の電圧になり、デプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２の両方に基板バイアス効果が生じた状態になり、デプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２は共にゲート／ソース間電圧が閾値電圧よりも小さいのでオフし、出力端子３はＨレベルになる。

また、回路の入力１０１がＬレベルの場合、インバータ２２の出力はＨレベルである。この状態ではデプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２は共にゲート／ソース間電圧が閾値電圧よりも大きいのでオンしているので出力端子３はＬレベルになる。

次に、第一の電圧が低下し、インバータ２２の動作電圧以下になると、インバータ２２の出力電圧は不定になる。通常インバータ２２の入力には別のインバータの出力が入力されているので、インバータ２２の入力電圧も不定となる。つまりインバータ２２の入力電圧、出力電圧は第一の端子の電圧と第二の端子の電圧の間の電圧になるが、デプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２は共に“デプレッション型”であるのでインバータ２２の出力電圧が不定になっても、ゲート／ソース間電圧が閾値電圧よりも小さくなることがないようにデプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタの閾値を設定しておけばオンしつづけることができるから出力１０２はＬレベルに固定される。このように電源電圧が低下しても回路の出力電圧をＬレベルに固定できる。

＜第二の実施例＞
図２は、本発明の第二の実施例を説明するための図である。
本実施例の電子回路は、上記第一の実施例の電子回路において、さらに、第一の端子１にソースが接続され、デプレッション型Ｎｃｈトランジスタ３１のドレインにドレインが接続され、インバータ２２の出力にゲートが接続されたエンハンスメント型Ｐｃｈトランジスタ５３を設けたものである。

この回路構成によると、電源４の電圧Ｖ４（第一の端子の電圧）が低下してインバータ２２を構成するエンハンスメント型Ｐｃｈトランジスタ５１，エンハンスメント型Ｎｃｈトランジスタ５２が動作できなくなっても回路の出力１０２はＬレベルとなる。この動作について説明する。

第一の端子の電圧（Ｖ４）がインバータ２２の動作電圧より大きいと、回路の入力１０１がＨレベルの場合、インバータ２２の出力はＬレベルである。この状態ではデプレッション型Ｎｃｈトランジスタ３１のソースとデプレッション型Ｐｃｈトランジスタ３２のソースの電圧ＶＣは第一の電圧と第二の電圧の間の電圧になり、デプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２の両方に基板バイアス効果が生じた状態になり、デプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２は共にゲート／ソース間電圧が閾値電圧よりも小さいのでオフし、エンハンスメント型Ｐｃｈトランジスタ５３はオンしているので、出力端子３はＨレベルになる。また回路の入力１０１がＬレベルの場合、インバータ２２の出力はＨレベルである。

この状態ではデプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２は共にゲート／ソース間電圧が閾値電圧よりも大きいのでオンし、エンハンスメント型Ｐｃｈトランジスタ５３はオフしているので出力端子３はＬレベルになる。

次に、第一の電圧が低下し、インバータ２２の動作電圧以下になると、インバータ２２の出力電圧は不定になる。通常インバータ２２の入力には別のインバータの出力が入力されているのでインバータ２２の入力電圧も不定となる。つまりインバータ２２の入力電圧、出力電圧は第一の電圧と第二の電圧の間の電圧になるが、デプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２は共に“デプレッション型”であるのでインバータ２２の出力電圧が不定になっても、ゲート／ソース間電圧が閾値電圧よりも小さくなることがないようにデプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタの閾値を設定しておけばオンしつづけることができる。エンハンスメント型Ｐｃｈトランジスタ５３はオンしつづけることはできないから出力１０２はＬレベルに固定される。このように電源電圧が低下しても回路の出力電圧をＬレベルに固定できる。

＜第３の実施例＞
図３は、本発明の第三の実施例を説明するための図である。
同図において、４は電源、１は第一の端子、２は第二の端子、３は第三の端子、５は電源、６はプルアップ用の抵抗、１１と１２は分圧抵抗、２１は抵抗１１と１２で分圧された電圧ＶＡと基準電源１３による基準電圧ＶＢを比較するコンパレータ、２２はインバータ、３１はデプレッション型Ｎｃｈトランジスタ、３２はデプレッション型Ｐｃｈトランジスタである。

この回路において、電圧ＶＡと基準電圧ＶＢがコンパレータ２１で比較され、コンパレータ２１の出力がインバータ２２に入力され、インバータ２２の出力がデプレッション型Ｎｃｈトランジスタ３１のゲートに接続され、インバータ２２の入力がデプレッション型Ｐｃｈトランジスタ３２のゲートに接続され、デプレッション型Ｎｃｈトランジスタ３１のソースとデプレッション型Ｐｃｈトランジスタ３２のソースが接続され、デプレッション型Ｐｃｈトランジスタ３２のドレインが第二の端子２に接続され、デプレッション型Ｎｃｈトランジスタ３１のドレインが電源５とプルアップ用の抵抗６によってプルアップされている第三の端子３に接続されている。

図３の回路において、電圧ＶＡが基準電圧ＶＢよりも大きい場合、コンパレータ２１の出力はＨレベルであり、インバータ２２の出力はＬレベルである。この状態ではデプレッション型Ｎｃｈトランジスタ３１のソースとデプレッション型Ｐｃｈトランジスタ３２のソースの電圧ＶＣは第二の端子２の電圧とＩＣ外部の電源５の電圧Ｖ５の間の電圧になり、デプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２の両方に基板バイアス効果が生じた状態になり、デプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２は共にゲート／ソース間電圧が閾値電圧よりも小さいのでオフし、出力端子３はＨレベルになる。

また電圧ＶＡが基準電圧ＶＢよりも小さい場合、コンパレータ２１の出力はＬレベルであり、インバータ２２の出力はＨレベルである。この状態ではデプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２は共にゲート／ソース間電圧が閾値電圧よりも大きいのでオンし出力端子３はＬレベルになる。

また第一の端子１の電圧が低下し、コンパレータ２１、インバータ２２の動作電圧以下になると、コンパレータ２１、インバータ２２の出力電圧は不定になる。このときコンパレータ２１、インバータ２２の出力電圧は第一の端子１の電圧と第二の端子２の電圧の間の電圧になるが、デプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２は共に“デプレッション型”であるので、コンパレータ２１、インバータ２２の出力電圧が不定になっても、ゲート／ソース間電圧が閾値電圧よりも小さくなることがないようにデプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタの閾値を設定しておけばオンしつづけることができる。このため本発明の電圧検出回路の入力電圧と出力電圧の関係は、図４に示すように、Ｖ１=０〜Ｖｍｉｎの領域でも出力端子電圧はＬレベルを維持する。

このように、従来は図１２−Ａ，図１２−Ｂに示すように、デプレッション型Ｎｃｈトランジスタ３４とデプレッション型Ｐｃｈトランジスタ３５の他にエンハンスメント型Ｎｃｈトランジスタ３３やエンハンスメント型Ｐｃｈトランジスタ３３ａ（図１２−Ａの場合）が必要であり、デプレッション型Ｐｃｈトランジスタ３５のサイズ（Ｗ／Ｌ）を大きくしないといけなかったが、本発明ではエンハンスメント型Ｎｃｈトランジスタ３３やエンハンスメント型Ｐｃｈトランジスタ３３ａ（図１２−Ａの場合）に相当するトランジスタが不要になった。

＜第四の実施例＞
図５は、本発明の第四の実施例を説明するための図である。
本実施例は、上述した図３に示した第三の実施例の回路に第二のデプレッション型Ｐｃｈトランジスタを付加し、ＥＳＤ（Electro-Static discharge；静電気放電）耐圧を大きくした実施例である。以下、図５を用いて本実施例を詳細に説明する。

図５において、４は電源、１は第一の端子、２は第二の端子、３は第三の端子、５は電源、６はプルアップ用の抵抗、１１と１２は分圧抵抗、２１は抵抗１１と１２で分圧された電圧ＶＡと基準電源１３による基準電圧ＶＢを比較するコンパレータ、２２はインバータ、３０は第二のデプレッション型Ｐｃｈトランジスタ、３１はデプレッション型Ｎｃｈトランジスタ、３２は第一のデプレッション型Ｐｃｈトランジスタである。

また、同図に示すように、デプレッション型Ｎｃｈトランジスタ３１と第一のデプレッション型Ｐｃｈトランジスタ３２と第二のデプレッション型Ｐｃｈトランジスタ３０は、第三の端子３と第一の端子１または第二の端子２（図５の場合は第二の端子２）の間に直列に接続される。

また、デプレッション型Ｎｃｈトランジスタ３１のソースと第一のデプレッション型Ｐｃｈトランジスタ３２のソースが接続され、第一のデプレッション型Ｐｃｈトランジスタ３２のドレインが第二の端子２に接続され、デプレッション型Ｎｃｈトランジスタ３１のゲートがインバータ２２の出力に接続され、第一のデプレッション型Ｐｃｈトランジスタ３２のゲートがインバータ２２の入力に接続され、デプレッション型Ｎｃｈトランジスタ３１のドレインが第二のデプレッション型Ｐｃｈトランジスタ３０のドレインに接続され、第二のデプレッション型Ｐｃｈトランジスタ３０のゲートが第二の端子２に接続され、第二のデプレッション型Ｐｃｈトランジスタ３０のソースが第三の端子３に接続される。

この構成によると、第三の実施例に比較し、デプレッション型Ｎｃｈトランジスタと第三の端子（出力端子）の間に第二のデプレッション型Ｐｃｈトランジスタを挿入しているので、ＥＳＤ（Electro-Static discharge；静電気放電）耐圧の大きな出力回路ドライバを構成できる高性能化に貢献できる。

＜第五の実施例＞
図６は、本発明の第四の実施例を説明するための図である。
同図において、４は電源、１は第一の端子、２は第二の端子、３は第三の端子、６はプルダウン用の抵抗、１１と１２は分圧抵抗、２１は抵抗１１と１２で分圧された電圧ＶＡと基準電源１３による基準電圧ＶＢを比較するコンパレータ、２２はインバータ、３１はデプレッション型Ｎｃｈトランジスタ、３２はデプレッション型Ｐｃｈトランジスタである。

この回路において、電圧ＶＡと基準電圧ＶＢがコンパレータ２１で比較され、コンパレータ２１の出力がインバータ２２に入力され、インバータ２２の入力がデプレッション型Ｎｃｈトランジスタ３２のゲートに接続され、インバータ２２の出力がデプレッション型Ｐｃｈトランジスタ３２のゲートに接続され、デプレッション型Ｎｃｈトランジスタ３１のソースとデプレッション型Ｐｃｈトランジスタ３２のソースが接続され、デプレッション型Ｎｃｈトランジスタ３１のドレインが第一の端子１に接続され、デプレッション型Ｐｃｈトランジスタ３２のドレインがプルダウン用の抵抗６によってプルダウンされている第三の端子３３に接続されている。

図６の回路において、電圧ＶＡが基準電圧ＶＢよりも大きい場合、コンパレータ２１の出力はＬレベルであり、インバータ２２の出力はＨレベルである。この状態ではデプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２は共にオフでオフし、出力端子（第三の端子）３はＬレベルになる。

また電圧ＶＡが基準電圧ＶＢよりも小さい場合、コンパレータ２１の出力はＨレベルであり、インバータ２２の出力はＬベルである。この状態ではデプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２は共にオンし出力端子３はＨレベルになる。

また、第一の端子１の電圧が低下し、コンパレータ２１、インバータ２２の動作電圧以下になると、コンパレータ２１、インバータ２２の出力電圧は不定になる。このときコンパレータ２１、インバータ２２の出力電圧は第一の端子１の電圧と第二の端子２の電圧の間の電圧になるが、デプレッション型Ｎｃｈトランジスタ３１とデプレッション型Ｐｃｈトランジスタ３２は共に“デプレッション型”であるので、コンパレータ２１、インバータ２２の出力電圧が不定になっても、ゲート／ソース間電圧が閾値電圧よりも小さくなることがないようにデプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタの閾値を設定しておけばオンしつづけることができる。このため本発明の電圧検出回路の入力電圧と出力電圧の関係は、図７に示すように、Ｖ１=０〜Ｖｍｉｎの領域でも出力端子電圧はＨレベルを維持する。図１３に示す如き従来回路の場合、図１４に示すように、Ｖ１=０〜Ｖｍｉｎの領域で出力電圧がＬレベルになる。

図６に示した第五の実施例は、図３に示した第三の実施例と対象的な構成を有するものであり、同様な効果を有している。なお、説明を省略するが、図３と図６の関係と同様に、図１、２に示した第一、第二の実施例と対象的な回路構成も可能である。

なお、上記実施例において、デプレッション型Ｎｃｈトランジスタ、デプレッション型Ｐｃｈトランジスタの閾値の絶対値を、それぞれコンパレータ２１、インバータ２２を構成するエンハンスメント型Ｎｃｈトランジスタ、エンハンスメント型Ｐｃｈトランジスタの閾値の絶対値よりも大きくすることが望ましい。

本発明の第一の実施例を説明するための図である。本発明の第二の実施例を説明するための図である。本発明の第三の実施例を説明するための図である。本発明の第三の実施例の回路における電源電圧−出力端子電圧の特性を示す図である。本発明の第四の実施例を説明するための図である。本発明の第五の実施例を説明するための図である。本発明の第五の実施例の回路における電源電圧−出力端子電圧の特性を示す図である。従来におけるインバータ回路の一例を示す図である。従来における電圧検出回路の一例を示す図である。従来における電圧検出回路の他の例を示す図である。図１０の電圧検出回路における電源電圧−出力端子電圧の特性を示す図である。特許文献１に開示された電圧検出回路を示す図である。図１２−Ａに示した従来の電圧検出回路変形例を示す図である。従来回路を示す図である。図１３に示す従来回路における電源電圧−出力端子電圧の特性を示す図である。

符号の説明

１：第一の端子
２：第二の端子
３：第三の端子（または出力端子）
４，５：電源
６：抵抗
１１，１２：分圧抵抗
１３：基準電源
２１：コンパレータ
２２：インバータ
３０：デプレッション型Ｐｃｈトランジスタ（第二）
３１：デプレッション型Ｎｃｈトランジスタ
３２：デプレッション型Ｐｃｈトランジスタ（第一）
３３：エンハンスメント型ＮｃｈＭＯＳトランジスタ
３３ａ：エンハンスメント型ＰｃｈＭＯＳトランジスタ
３４：デプレッション型Ｎｃｈトランジスタ
３５：デプレッション型Ｐｃｈトランジスタ
５１，５３ａ：エンハンスメント型Ｐｃｈトランジス
５２，５３：エンハンスメント型Ｎｃｈトランジスタ
１０１：インバータの入力端子（または入力）
１０２：出力端子（または出力，第三の端子）

Claims

第一の端子の電圧と第二の端子の電圧が供給されるインバータと、該インバータの入力がゲートに接続されたデプレッション型Ｐｃｈトランジスタと、前記インバータの出力がゲートに接続されたデプレッション型Ｎｃｈトランジスタとを備えた電子回路であって、
前記デプレッション型Ｎｃｈトランジスタのソースが前記デプレッション型Ｐｃｈトランジスタのソースに接続され、前記デプレッション型Ｐｃｈトランジスタのドレインが第二の端子に接続され、前記デプレッション型Ｎｃｈトランジスタのドレインに第三の端子が接続されたことを特徴とする電子回路。
請求項１記載の電子回路において、さらに、
前記第一の端子にソースが接続され、前記デプレッション型Ｎｃｈトランジスタのドレインにドレインが接続され、前記インバータの出力にゲートが接続されたエンハンスメント型Ｐｃｈトランジスタを設けたことを特徴とする電子回路。
第一の端子の電圧と第二の端子の電圧の差に基づいた信号を出力するコンパレータと、該コンパレータの出力が入力されるインバータと、該インバータの出力に基づいて第三の端子に信号を出力する出力回路を備えた電圧検出回路であって、
前記出力回路は、前記第三の端子と前記第一の端子または前記第二の端子の間に直列に接続されたデプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタを有し、
前記デプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタの一方のゲートは前記インバータの入力に接続され、前記デプレッション型Ｎｃｈトランジスタとデプレッション型Ｐｃｈトランジスタの他方のゲートは前記インバータの出力に接続されることを特徴とする電圧検出回路。
請求項３記載の電圧検出回路において、
前記デプレッション型Ｎｃｈトランジスタのソースと前記デプレッション型Ｐｃｈトランジスタのソースが接続され、前記デプレッション型Ｐｃｈトランジスタのドレインが前記第二の端子に接続され、前記デプレッション型Ｎｃｈトランジスタのゲートが前記インバータの出力に接続され、前記デプレッション型Ｐｃｈトランジスタのゲートが前記インバータの入力に接続され、前記デプレッション型Ｎｃｈトランジスタのドレインが前記第三の端子に接続されていることを特徴とする電圧検出回路。
第一の端子の電圧と第二の端子の電圧の差に基づいた信号を出力するコンパレータと、該コンパレータの出力が入力されるインバータと、該インバータの出力に基づいて第三の端子に信号を出力する出力回路を備えた電圧検出回路であって、
前記出力回路は、前記第三の端子と前記第一の端子または前記第二の端子の間に直列に接続されたデプレッション型Ｎｃｈトランジスタと第一のデプレッション型Ｐｃｈトランジスタと第二のデプレッション型Ｐｃｈトランジスタとを備え、
前記デプレッション型Ｎｃｈトランジスタのソースと前記第一のデプレッション型Ｐｃｈトランジスタのソースが接続され、前記第一のデプレッション型Ｐｃｈトランジスタのドレインが前記第二の端子に接続され、前記デプレッション型Ｎｃｈトランジスタのゲートが前記インバータの出力に接続され、前記第一のデプレッション型Ｐｃｈトランジスタのゲートが前記インバータの入力に接続され、前記デプレッション型Ｎｃｈトランジスタのドレインが前記第二のデプレッション型Ｐｃｈトランジスタのドレインに接続され、前記第二のデプレッション型Ｐｃｈトランジスタのゲートが前記第二の端子に接続され、前記第二のデプレッション型Ｐｃｈトランジスタのソースが前記第三の端子に接続されていることを特徴とする電圧検出回路。
請求項４または５に記載の電圧検出回路において、
前記第三の端子は抵抗を介してプルアップされていることを特徴とする電圧検出回路。
請求項３記載の電圧検出回路において、
前記デプレッション型Ｎｃｈトランジスタのソースと前記デプレッション型Ｐｃｈトランジスタのソースが接続され、前記デプレッション型Ｎｃｈトランジスタのドレインが前記第一の端子に接続され、前記デプレッション型Ｎｃｈトランジスタのゲートが前記インバータの入力に接続され、前記デプレッション型Ｐｃｈトランジスタのゲートが前記インバータの出力に接続され、前記デプレッション型Ｐｃｈトランジスタのドレインが前記第三の端子に接続されていることを特徴とする電圧検出回路。
請求項７記載の電圧検出回路において、
前記第三の端子は抵抗を介してプルダウンされていることを特徴とする電圧検出回路。