JP2010117872A - 割込検出装置および情報処理システム - Google Patents
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Abstract
【解決手段】PCIデバイス#A(310)がMSIを送信すると(801)、メモリ220にMSIの内容がライトされる(802)。ブリッジ装置100は、PCIデバイス#A(310)からメモリ220へのメッセージのアドレス情報を監視しており、所定のアドレス領域に該当するMSIを検出する(803)。このMSI検出を契機として、ブリッジ装置100は、新たなMSIを発行する(804)。新たなMSIのアドレス情報に従ってPCIデバイス#B(320)は当該MSIを受信する(805)。これにより、プロセッサによる割込処理を経ることなくデバイスの起動処理が行われる(806)。
【選択図】図8
Description
1.第1の実施の形態(1台のブリッジ装置による情報処理システムの例)
2.第2の実施の形態(複数台のブリッジ装置による情報処理システムの例)
[1台のブリッジ装置による情報処理システムの構成例]
図1は、本発明の第1の実施の形態における情報処理システムの一構成例を示す図である。この情報処理システムは、ブリッジ装置100と、プロセッサシステム200と、PCI(Peripheral Component Interconnect)デバイス310乃至330とを備えている。
図8は、本発明の第1の実施の形態における情報処理システムのMSIの発行例を示す図である。ここでは、割込種類選択レジスタ124に「MSI」が設定されているものとする。
図11は、本発明の第1の実施の形態の変形例におけるブリッジ制御レジスタ120の一部の構成例を示す図である。この変形例では、ブリッジ制御レジスタ120の次MSIアドレスレジスタ126、次MSIデータレジスタ127および次MSIイネーブルレジスタ128を複数組、備えることを想定する。なお、これ以外のレジスタについては図5により説明したものと同様である。
図13は、本発明の第1の実施の形態の具体的な適用例を示す図である。この情報処理システムの例は、セル(Cell:Cell Broadband Engine)20と、セルブリッジ10と、PCIe(Peripheral Component Interconnect Express)デバイス31乃至34と、PCIeスイッチ35とを備えている。
[複数台のブリッジ装置による情報処理システムの構成例]
図14は、本発明の第2の実施の形態における情報処理システムの一構成例を示す図である。この情報処理システムは、3つのブリッジ装置#A乃至#C(101乃至103)と、2つのプロセッサシステム#Aおよび#B(201および202)と、4つのPCIデバイス310乃至340とを備えている。
図15は、本発明の第2の実施の形態における情報処理システムのMSIの発行例を示す図である。
11、100、101、102、103 ブリッジ装置
20 セル
31〜34 PCIeデバイス
35 PCIeスイッチ
110 MSI検出部
111 監視アドレスレジスタ
112、113 比較器
114 論理積演算器
120 ブリッジ制御レジスタ
121 MSIベースアドレスレジスタ
122 MSIリミットアドレスレジスタ
123 デバイスヒント情報レジスタ
124 割込種類選択レジスタ
125 割込処理中レジスタ
126 次MSIアドレスレジスタ
127 次MSIデータレジスタ
128 次MSIイネーブルレジスタ
130 MSI検出領域取得部
140 MSI発行デバイスヒント情報設定部
150 割込発行状態管理部
160 割込発行部
200、201、202 プロセッサシステム
210 プロセッサ
220 メモリ
300〜340 PCIデバイス
311 MSIレジスタ
317 メッセージ生成部
Claims (5)
- アドレス情報を有する第1の割込メッセージについて検出すべきアドレス領域を検出アドレス領域として保持する検出アドレス領域保持部と、
第2の割込メッセージのアドレス情報を発行割込情報として保持する発行割込情報保持部と、
前記第1の割込メッセージが前記検出アドレス領域に該当することを検出する割込メッセージ検出部と、
前記第1の割込メッセージが前記検出アドレス領域に該当することが検出された場合に前記発行割込情報を有する前記第2の割込メッセージを発行する割込発行部と
を具備する割込検出装置。 - 前記発行割込情報保持部は、前記発行割込情報を複数保持し、
前記割込発行部は、前記複数の発行割込情報に従って前記第2の割込メッセージを複数発行する
請求項1記載の割込検出装置。 - アドレス情報およびデータ情報を有する第1の割込メッセージについて検出すべきアドレス領域を検出アドレス領域として保持する検出アドレス領域保持部と、
第2の割込メッセージのアドレス情報およびデータ情報を発行割込情報として保持する発行割込情報保持部と、
前記第1の割込メッセージが前記検出アドレス領域に該当することを検出する割込メッセージ検出部と、
発行すべき割込の種類として前記第2の割込メッセージまたはプロセッサに対するプロセッサ割込信号の何れか一方を保持する割込種類保持部と、
前記第1の割込メッセージが前記検出アドレス領域に該当することが検出された場合に、前記割込種類保持部に保持される種類が前記第2の割込メッセージであれば前記発行アドレス情報を有する前記第2の割込メッセージを発行し、前記割込種類保持部に保持される種類が前記プロセッサ割込信号であれば前記プロセッサに対して前記プロセッサ割込信号を発行する割込発行部と
を具備する割込検出装置。 - プロセッサおよびメモリを含むプロセッサシステムと、周辺機器と、前記プロセッサシステムと前記周辺機器との間を接続するブリッジ装置とを具備する情報処理システムであって、
前記ブリッジ装置は、
前記周辺機器からのアドレス情報を有する第1の割込メッセージについて検出すべきアドレス領域を検出アドレス領域として保持する検出アドレス領域保持部と、
第2の割込メッセージのアドレス情報を発行割込情報として保持する発行割込情報保持部と、
前記第1の割込メッセージが前記検出アドレス領域に該当することを検出する割込メッセージ検出部と、
前記第1の割込メッセージが前記検出アドレス領域に該当することが検出された場合に前記発行割込情報を有する前記第2の割込メッセージを前記プロセッサシステムまたは前記周辺機器に対して発行する割込発行部とを備える
情報処理システム。 - プロセッサおよびメモリを含む少なくとも1つのプロセッサシステムと、少なくとも1つの周辺機器と、前記プロセッサシステムと前記周辺機器との間に直列または並列に複数接続されるブリッジ装置とを具備する情報処理システムであって、
前記ブリッジ装置は、
前記周辺機器からのアドレス情報を有する第1の割込メッセージについて検出すべきアドレス領域を検出アドレス領域として保持する検出アドレス領域保持部と、
第2の割込メッセージのアドレス情報を発行割込情報として保持する発行割込情報保持部と、
前記第1の割込メッセージが前記検出アドレス領域に該当することを検出する割込メッセージ検出部と、
前記第1の割込メッセージが前記検出アドレス領域に該当することが検出された場合に前記発行割込情報を有する前記第2の割込メッセージを前記プロセッサシステムまたは前記周辺機器に対して発行する割込発行部とを備える
情報処理システム。
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