JP2010109328A - 半導体素子搭載部材とそれを用いた半導体装置 - Google Patents

半導体素子搭載部材とそれを用いた半導体装置 Download PDF

Info

Publication number
JP2010109328A
JP2010109328A JP2009181629A JP2009181629A JP2010109328A JP 2010109328 A JP2010109328 A JP 2010109328A JP 2009181629 A JP2009181629 A JP 2009181629A JP 2009181629 A JP2009181629 A JP 2009181629A JP 2010109328 A JP2010109328 A JP 2010109328A
Authority
JP
Japan
Prior art keywords
plated
bump
area
element mounting
semiconductor element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009181629A
Other languages
English (en)
Inventor
Yoshiyuki Hirose
義幸 広瀬
Koji Miyazato
幸司 宮里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Allied Material Corp
Original Assignee
Allied Material Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Allied Material Corp filed Critical Allied Material Corp
Priority to JP2009181629A priority Critical patent/JP2010109328A/ja
Publication of JP2010109328A publication Critical patent/JP2010109328A/ja
Priority to JP2011525835A priority patent/JPWO2011016300A1/ja
Priority to PCT/JP2010/060850 priority patent/WO2011016300A1/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Device Packages (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】めっきＡｕバンプを介して半導体素子搭載部材に逃がすことができる熱量をこれまでよりも大幅に増加できる半導体素子搭載部材と、前記半導体素子搭載部材を用いた半導体装置を提供する。
【解決手段】半導体素子搭載部材１は、基材３の素子搭載面２に形成した少なくとも１つの薄膜状のめっきＡｕバンプ４の面方向の面積を１００００μｍ２以上、ビッカース硬さを８０未満、表面の平坦度を５μｍ以下とした。半導体装置１２は、前記半導体素子搭載部材１の素子搭載面２に、前記めっきＡｕバンプ４を介して半導体素子１１を搭載した。
【選択図】図４

Description

本発明は、例えば発光素子等の半導体素子を搭載するための半導体素子搭載部材と、前記半導体素子搭載部材に半導体素子を搭載した半導体装置に関するものである。
例えば発光ダイオード（ＬＥＤ）や半導体レーザ等の発光素子を、半導体素子搭載部材に設けた素子搭載面に搭載するために、従来は、片面に電極を設けるとともに前記片面を光の取り出し面、前記片面と背向する反対面を前記素子搭載面への接合面とした発光素子を用意し、前記発光素子を、前記接合面が素子搭載面と向き合うようにはんだ接合等によって固定するとともに、前記発光素子の電極と、素子搭載面に設けた電極との間をワイヤボンディング等によって電気的に接続するのが一般的であった。
しかしはんだ接合では、組成にもよるがはんだの熱伝導率がおよそ１００Ｗ／ｍＫ以下と小さいことから、発光素子の動作時に発生する熱を半導体素子搭載部材に逃がして除去させることで、前記発光素子の、熱による発光効率の低下等を抑制する効果が十分に得られないという問題があった。
そこで発光素子として、接合面にＡｕ製の電極を設けたものを用い、前記電極を、半導体素子搭載部材の素子搭載面に設けた電極上に設けたＡｕバンプと圧着接合、すなわちＡｕバンプと発光素子の電極とを超音波をかけながら圧力を加えて接合（Ａｕ−Ａｕ圧着という）させることで、前記発光素子を、前記Ａｕバンプを介して前記素子搭載面上に機械的に固定するとともに熱的に接続する、いわゆるＡｕバンプ実装によって搭載するのが主流となりつつある。
前記Ａｕバンプ実装によれば、Ａｕの熱伝導率がはんだのおよそ３倍の３００Ｗ／ｍＫ程度と高い値を示すため、発光素子の動作時に発生する熱を、Ａｕバンプを介して半導体素子搭載部材に効率よく逃がして、前記発光素子の、熱による発光効率の低下等を良好に抑制することができる。
また半導体素子搭載部材の電極と、発光素子のＡｕ電極との間を、前記Ａｕバンプを介して電気的に接続できるので、先に説明したワイヤボンディングの数を少なくしたり、全く省略したりすることも可能である。そしてその場合には、前記接合面と反対面である光の取り出し面の面積をその分だけ大きくするとともに、ワイヤボンディングが光の取り出し面から放射される光に対して陰になるのを防いで、発光素子の発光効率を向上することもできる。
しかし近年、発光素子の高輝度化に伴って前記発熱量がこれまでよりも増加する傾向にあり、Ａｕバンプを介して半導体素子搭載部材に逃がすことができる熱量を現状よりもさらに増加させることが求められつつある。
前記熱量を増加させるためには、発光素子等の半導体素子と半導体素子搭載部材との間の、Ａｕバンプによる、素子搭載面の面方向の接合面積を大きくすればよい。
ところがＡｕバンプの現在の主流である、Ａｕの細線を電極上で溶融させて形成されるいわゆるスタッドバンプは直径φ１００μｍ程度が大きさの限界である。複数個のスタッドバンプをできるだけ密接に配列して前記複数個のバンプ全体での接合面積を増大させることも考えられるが、バンプ間の間隔を詰めることにも限界があり、さらなる接合面積の増加は困難である。
特許文献１には、まず素子搭載面にスタッドバンプである小型バンプを形成し、前記小型バンプと電極とを圧着接合したのち、Ａｕを電気めっきして小型バンプを面方向に成長させることで接合面積を増加させることが記載されている。
しかし半導体素子をめっき液に浸漬したり、浸漬した状態で電界をかけたりするのは、たとえマスキングする等して半導体素子がめっき液と直接に接触しないように配慮したとしても、前記半導体素子の動作特性上、あるいは品質管理上の観点から決して望ましいことではない。また工程が複雑化して工程数が増加する分、生産性が著しく低下するという問題もある。
素子搭載面上に、電気めっきによって所定の平面形状と厚みとを有するＡｕ薄膜を形成してＡｕバンプとして用いるいわゆるめっきＡｕバンプは、スタッドバンプに比べて１つずつの面積を大きくできる利点がある。めっきＡｕバンプは、例えばフォトリソグラフ法等によって形成される。
前記フォトリソグラフ法では、例えば半導体素子搭載部材のもとになる基材の素子搭載面に電極を含む導体配線を形成した上に、前記素子搭載面を覆うように感光性を有するレジスト層を積層し、前記レジスト層を露光したのち現像して、前記電極上のレジスト層を選択的に除去することで、前記めっきＡｕバンプの平面形状に対応する開口を形成して電極の少なくとも一部を露出させた状態で、前記電極を陰極としてＡｕを電気めっきすることにより、前記電極上に、開口に対応する平面形状と所定の厚みとを有するめっきＡｕバンプを形成することができる。
しかし前記工程を経て形成されるめっきＡｕバンプは、一般に電気めっき時の電界集中により、素子搭載面の面方向の中央部よりレジスト層の開口縁部と接する周縁部の厚みが大きくなり、その表面が、前記中央部で周縁部よりも凹んだ形状となる傾向がある。また前記凹みは、めっきＡｕバンプの面方向の面積が大きいほど大きくなる傾向がある。つまり電気めっき時の電流が、前記中央部より周縁部においてより多く流れる結果、電流密度の高い周縁部の厚みが、中央部より大きくなるのである。
前記凹みを生じためっきＡｕバンプと、半導体素子の電極とを圧着接合しても、前記両者を面方向の全面に亘って隙間なく接合させることはできず、両者間に、前記凹みに基づく隙間が生じやすい。
めっきＡｕバンプの表面の凹みを極力小さくして、電極に対して隙間なく圧着接合できるようにするためには、前記めっきＡｕバンプの、素子搭載面の面方向の面積をおよそ１６００μｍ２以下程度にしなければならない。
この範囲を超えてめっきＡｕバンプの面積を大きくしたとしても、実際の接合面積は、前記凹みによる隙間が生じることで前記面積の増加分を満足することができず、そのため前記増加分に見合う熱量を半導体素子搭載部材に逃がすことはできない。
めっきＡｕバンプは、例えば特許文献２に記載されているように１つの電極に対して複数個ずつ配列して、前記複数個のバンプ全体で所定の接合面積を確保するのが一般的である。
そのため、個々のめっきＡｕバンプの面積は前記のように小面積を維持しながら、なおかつ複数個のバンプ全体での接合面積を増大させるために、隣り合うめっきＡｕバンプ間の間隔を詰めて、１つの電極に対してできるだけ数多くのめっきＡｕバンプを配列することが考えられる。
しかし、先に説明したフォトリソグラフ法等によって形成できる複数個のめっきＡｕバンプの隣り合う間隔はおよそ５０μｍ程度が限界であり、バンプ間の間隔をそれ以上詰めることは困難である。そのため前記小面積のめっきＡｕバンプでは、配列する個数を増加させて接合面積を増大させ、それによって半導体素子搭載部材に逃がすことができる熱量を増加させる効果にも自ずと限界がある。
特開２００３−２１８４０３号公報 特開２００９−８８１９０号公報
本発明の目的は、めっきＡｕバンプを介して半導体素子搭載部材に逃がすことができる熱量をこれまでよりも大幅に増加できる半導体素子搭載部材と、前記半導体素子搭載部材を用いた半導体装置を提供することにある。
本発明は、素子搭載面を有する基材と、前記基材の前記素子搭載面に形成した少なくとも１つの薄膜状のめっきＡｕバンプとを含み、前記めっきＡｕバンプは、前記素子搭載面の面方向の面積が１００００μｍ２以上、ビッカース硬さが８０未満で、かつ表面の平坦度が５μｍ以下であることを特徴とする半導体素子搭載部材である。
ここで表面の平坦度とは、めっきＡｕバンプの表面の、前記素子搭載面の面方向と直交する厚み方向の、前記面方向と平行な任意の基準面からの距離（高さ）の最大値と最小値との差を表す数値であり、前記数値が小さいほど、めっきＡｕバンプは表面の平坦性が高いことを表している。
前記課題を解決するため、発明者は、めっきＡｕバンプの物性について検討をした。その結果、めっきＡｕバンプのビッカース硬さが従来は８０以上であったものを８０未満として、前記めっきＡｕバンプをこれまでより軟らかくすればよいことを見出した。
すなわち、前記のように軟らかいめっきＡｕバンプは、フォトリソグラフ法を利用した電気めっきによる成長時に数μｍの微小な結晶粒が均一に成長して形成され、先に説明した電界集中の影響を受けにくいため、前記面方向の面積を例えば１６００μｍ２より大きくしても、それに伴って平坦度の数値が増加して表面の平坦性が低下する度合いをこれまでよりも抑制できる。
そして従来の硬いめっきＡｕバンプと比べて、同じ面積のめっきＡｕバンプを形成した際に、その表面の平坦度を大幅に小さくして平坦性を向上できる。具体的にはめっきＡｕバンプの、素子搭載面の面方向の面積を１００００μｍ２以上とした際に、前記めっきＡｕバンプの表面の平坦度を５μｍ以下の範囲に抑制できる。
しかも前記のように軟らかいめっきＡｕバンプは、圧着接合時に、厚み方向に比較的容易に塑性変形させることもでき、表面の平坦度が前記５μｍ以下の範囲内であれば、前記めっきＡｕバンプと半導体素子の電極とを隙間なく圧着接合できる。
そのため本発明によれば、個々のめっきＡｕバンプの、素子搭載面の面方向の面積と、複数個のバンプ全体での接合面積とを飛躍的に増加させて、めっきＡｕバンプを介して半導体素子搭載部材に逃がすことができる熱量をこれまでよりも大幅に増加できる。
したがって、例えば発光素子の高輝度化等に伴う、前記発光素子等の半導体素子からの発熱量の増加に十分に対応して前記熱を速やかに除去して、半導体素子の動作効率の低下（発光素子の場合は発光効率の低下）や、前記半導体素子の熱による早期の劣化といった問題が生じるのを確実に防止することが可能となる。具体的には、例えば出力が３〜５Ｗといった高出力のＬＥＤに対しても十分な熱除去性能を確保することができる。
前記めっきＡｕバンプとともに半導体素子搭載部材を構成する基材は、ＡｌＮによって形成するのが好ましい。前記ＡｌＮからなる基材は高い熱伝導性を有するため、半導体素子からの熱をさらに速やかに除去できる上、前記基材は半導体素子を形成する半導体材料との熱膨張係数の差が小さいため、前記半導体素子の動作効率の低下や熱による早期の劣化といった問題が生じるのをより一層確実に防止できる。
本発明の半導体装置は、前記本発明の半導体素子搭載部材の素子搭載面に、前記めっきＡｕバンプを介して半導体素子を搭載したものであるため、前記半導体素子の動作効率の低下や熱による早期の劣化といった問題が生じるのを確実に防止できる。
なおめっきＡｕバンプのビッカース硬さを、本発明では、マイクロビッカース硬度計を用いて、日本工業規格ＪＩＳ Ｚ２２４４：２００９「ビッカース硬さ試験−試験方法」所載の測定方法に準拠して、試験荷重：１０ｇ、保持時間：１５秒、圧子形状：四角錐（対角面１３６°）、測定温度：室温（１５〜３５℃）の条件で測定した値でもって表すこととする。
まためっきＡｕバンプの表面の平坦度を、本発明では、非接触表面形状測定機〔米国Ｚｙｇｏ社製の登録商標ＮｅｗＶｉｅｗ６００〕を用いて測定した前記基準面からの高さの最大値と最小値との差でもって表すこととする。
本発明によれば、めっきＡｕバンプを介して半導体素子搭載部材に逃がすことができる熱量をこれまでよりも大幅に増加できる半導体素子搭載部材と、前記半導体素子搭載部材を用いた半導体装置を提供できる。
本発明の半導体素子搭載部材の、実施の形態の一例の一部を拡大して示す断面図である。 図１の例の半導体素子搭載部材を製造する途中の工程を示す断面図である。 図２の工程によりめっきＡｕバンプを形成した状態を拡大して示す断面図である。 図１の例の半導体素子搭載部材に半導体素子としての発光素子を搭載して構成した、本発明の半導体装置の一例の一部を拡大して示す断面図である。 本発明の半導体装置の、他の例の一部を拡大して示す断面図である。
図１は、本発明の半導体素子搭載部材の、実施の形態の一例の一部を拡大して示す断面図である。
図１を参照して、この例の半導体素子搭載部材１は、平板状に形成され、その片面（図において上面）が素子搭載面２とされた基材３と、前記基材３の素子搭載面２上に形成した複数個のめっきＡｕバンプ４とを備えている。
前記複数個のめっきＡｕバンプ４は、それぞれ基材３の素子搭載面に設けた導体配線５の少なくとも一部を構成する電極６、７上に形成されている。
基材３は、例えばＡｌＮ、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、ＳｉＣ、ＢｅＯ、ＢＮ等の絶縁性セラミック、または絶縁性のＳｉ等によって形成でき、特にＡｌＮによって形成するのが好ましい。
前記ＡｌＮからなる基材は高い熱伝導性を有するため、半導体素子からの熱をさらに速やかに除去できる上、前記基材は半導体素子を形成する半導体材料との熱膨張係数の差が小さいため、前記半導体素子の動作効率の低下や熱による早期の劣化といった問題が生じるのをより一層確実に防止できる。
基材３の、素子搭載面２の表面粗さは、日本工業規格ＪＩＳ Ｂ０６０１：２００１「製品の幾何特性仕様（ＧＰＳ）−表面性状：輪郭曲線方式−用語，定義及び表面性状パラメータ」において規定された粗さ曲線の算術平均粗さＲａで表して０．０１μｍ以上、特に０．０２μｍ以上であるのが好ましく、１μｍ以下、特に０．５μｍ以下であるのが好ましい。
素子搭載面２の算術平均粗さＲａが前記範囲未満では、いわゆるアンカー効果による、導体配線５の基材３への密着性を向上する効果が十分に得られず、半導体素子の動作による発熱、およびその後の冷却等によって前記半導体素子や基材３が膨張収縮したり反りを生じたりした際に、導体配線５が基材３から剥離しやすくなるおそれがある。導体配線５が基材３から剥離した場合には、当然ながら前記導体配線５上に接合しためっきＡｕバンプ４、ひいては半導体素子が基材３から脱落してしまう。
導体配線５は、半導体素子が発光素子である場合、その表面を発光素子からの光を反射する反射面として利用することがあるが、素子搭載面２の算術平均粗さＲａが前記範囲を超える場合には、前記表面における光の反射率が低下して、前記反射面として十分に機能させることができないおそれがある。これに対し、算術平均粗さＲａを０．０２μｍ以上、０．５μｍ以下の範囲内としたとき、光の反射率を最も高くすることができる。
平板状の基材３の厚み、すなわち素子搭載面２と、前記素子搭載面２と背向する裏面８との間の距離は０．１ｍｍ以上、特に０．１５ｍｍ以上であるのが好ましく、１ｍｍ以下、特に０．５ｍｍ以下であるのが好ましい。
厚みが前記範囲未満では基材３の強度が不足して、半導体素子の動作時の熱によって大きな反りを生じたり、割れたりしやすくなるおそれがある。また厚みが前記範囲を超える場合には、前記基材３の素子搭載面２に、めっきＡｕバンプ４を介して半導体素子を搭載した半導体装置の全体の容積が大きくなって、前記半導体装置の小型化の要求に十分に対応できないおそれがある。
ＡｌＮ等のセラミックからなる基材は、従来同様にその前駆体を焼結して形成すればよい。基材の素子搭載面の表面粗さを前記範囲内に調整するためには、通常の研磨方法によって素子搭載面を研磨すればよい。
導体配線５は、互いに離間させた前記電極６、７を少なくとも含む所定の平面形状にパターン形成されている。前記導体配線５は単層であってもよいし、２層以上の複数層からなる積層構造を有していてもよい。
積層構造を有する導体配線５としては、例えば素子搭載面２上に形成した、Ｔｉ、Ｃｒ、ＮｉＣｒ、Ｔａ、Ｎｂ、ＴｉＷ、またはこれらを含む化合物等からなる厚み０．１μｍ以上、１．０μｍ以下程度の密着層と、前記密着層上に積層した、Ａｇ、Ａｌ、Ａｕ等からなる厚み０．１μｍ以上、１０μｍ以下程度の電極層とを備えたもの等が挙げられる。
また前記密着層と電極層との間に、Ｐｔ、Ｐｄ、Ｃｕ、Ｎｉ、Ｍｏ、ＮｉＣｒ等からなる１層または２層以上の拡散防止層を介在させてもよい。
導体配線５を構成する各層は、例えば蒸着法、スパッタリング法等の物理蒸着法やめっき法等によって形成でき、フォトリソグラフ法によって所定の平面形状にパターン形成できる。すなわち先に形成した各層を、フォトリソグラフ法を利用したいわゆるサブトラクト法によってあとからパターン形成したり、前記各層を、いわゆるアディティブ法によって、形成と同時にパターン形成したりできる。
また、例えばＣｕやＡｕの層は、前記金属の粉体を含むペーストを印刷等によってパターン形成する、いわゆる厚膜法によって形成することもでき、前記厚膜法によって形成した、例えばＣｕからなる拡散防止層上に、電気めっき等によって他の拡散防止層や電極層を積層することもできる。
図２は、前記図１の例の半導体素子搭載部材を製造する途中の工程を示す断面図である。また図３は、図２の工程によりめっきＡｕバンプを形成した状態を拡大して示す断面図である。図１ないし図３を参照して、めっきＡｕバンプ４は、前記導体配線５のうち電極６、７上に、従来同様にフォトリソグラフ法（アディティブ法）によって形成する。
すなわち、前記導体配線５を形成した基材３の素子搭載面２を覆うように感光性を有するレジスト層９を積層し、前記レジスト層９を露光したのち現像して、電極６、７上のレジスト層９を選択的に除去することで、前記めっきＡｕバンプ４の平面形状に対応する開口１０を形成して電極の少なくとも一部を露出させた状態とする（図２）。
次いで、前記電極６、７を陰極としてＡｕを電気めっきすると、前記開口１０に対応する平面形状と所定の厚みとを有するめっきＡｕバンプ４を形成できる（図３）。なお図３は電極７上の１つのめっきＡｕバンプ４の部分を拡大して示しているが、他のめっきＡｕバンプ４も同様であることはいうまでもない。
この際、先に説明したように電気めっき時の電界集中によって、めっきＡｕバンプ４は、素子搭載面２の面方向の中央部の厚みｔ１よりもレジスト層９の開口１０の縁部と接する周縁部の厚みｔ２が大きくなって、その表面が、図中に強調して示したように前記中央部で周縁部よりも凹んだ形状（ｔ１＜ｔ２）となる傾向がある。
特に従来の、ビッカース硬さ８０以上という硬いめっきＡｕバンプは、先に説明した電界集中によって前記凹みが大きくなる傾向があり、その上硬いため、圧着接合時に、厚み方向に容易に塑性変形させることもできない。
これに対し本発明における、ビッカース硬さ８０未満の軟らかいめっきＡｕバンプは、前記電気めっきによる成長時に、数μｍの微小な結晶粒が均一に成長して形成され、電界集中の影響を受けにくいため、素子搭載面の面方向の面積を大きくしても、それに伴って平坦度の数値が増加して表面の平坦性が低下する度合いを抑制できる。
具体的にはめっきＡｕバンプの、素子搭載面の面方向の面積を１００００μｍ２以上とした際に、前記めっきＡｕバンプの表面の平坦度を５μｍ以下の範囲に抑制できる。
しかも前記のように軟らかいめっきＡｕバンプは、圧着接合時に、厚み方向に比較的容易に塑性変形させることもでき、表面の平坦度が前記５μｍ以下の範囲内であれば、前記めっきＡｕバンプと半導体素子の電極とを隙間なく圧着接合できる。
したがって個々のめっきＡｕバンプの、素子搭載面の面方向の面積と、複数個のバンプ全体での接合面積とを飛躍的に増加させて、めっきＡｕバンプを介して半導体素子搭載部材に逃がすことができる熱量をこれまでよりも大幅に増加できる。
めっきＡｕバンプは、通常は、その厚みが５μｍ以上と大きいことから、かかる厚みの大きいめっきＡｕバンプを、前記フォトリソグラフ法を利用した電気めっきによって基材上に形成する際には、前記基材を比較的長い時間に亘ってめっき浴に浸漬し続けなければならない。
そのため電気Ａｕめっき浴として一般的なシアン浴を採用した場合には、前記シアン浴がレジスト層を攻撃して基材から剥離させてしまうおそれがあり、めっきＡｕバンプを形成するための電気Ａｕめっき浴としてはノンシアン系のＡｕめっき浴、特に亜硫酸Ａｕめっき浴が好ましい。
前記亜硫酸Ａｕめっき浴は、例えばＡｕの供給源としての亜硫酸金（Ｉ）ナトリウム、めっき浴に導電性を付与する導電塩としての亜硫酸ナトリウムまたはクエン酸ナトリウム、めっき浴のｐＨの変動を抑制する緩衝剤としての四ホウ酸ナトリウム等を純水に加える等して調製される。また亜硫酸Ａｕめっき浴には酸化防止剤や平滑剤、界面活性剤等を適宜添加してもよい。
亜硫酸金（Ｉ）ナトリウムの添加量は、亜硫酸めっき浴１リットルあたりの濃度で表して１０ｇ／Ｌ以上、２０ｇ／Ｌ以下程度であるのが好ましい。また導電塩の添加量は、３０ｇ／Ｌ以上、８０ｇ／Ｌ以下程度であるのが好ましい。さらに四ホウ酸ナトリウムの添加量は１０ｇ／Ｌ程度であるのが好ましい。
前記亜硫酸Ａｕめっき浴を用いた電気めっきによって、先に説明したようにビッカース硬さが８０未満の軟らかいめっきＡｕバンプを形成するためには、前記亜硫酸Ａｕめっき浴に、Ａｕの結晶粒を微小化してめっきＡｕバンプの硬さを低下させるための調整剤を添加したり、電気めっきの条件、特に電流密度を調整したりすればよい。
このうち調整剤としては、例えば亜硫酸カリウム等が挙げられる。
亜硫酸カリウムの添加量は、亜硫酸めっき浴１リットルあたりの濃度で表して１ｇ／Ｌ以上、１０ｇ／Ｌ以下である必要があり、中でも２ｇ／Ｌ以上、７ｇ／Ｌ以下であるのが好ましい。
亜硫酸カリウムの添加量が前記範囲未満では、前記亜硫酸カリウムを調整剤として添加したことによる、析出するＡｕの結晶粒を微小化する効果が得られないため、ビッカース硬さが８０未満の軟らかいめっきＡｕバンプを形成することができない。一方、添加量が前記範囲を超える場合には、析出するＡｕの結晶粒が却って粗くなるため、やはりビッカース硬さが８０未満の軟らかいめっきＡｕバンプを形成することができない。
また電流密度は、高くするほどめっきＡｕバンプが硬く、かつ光沢性の高いものとなり、逆に低くするほど結晶粒が微小化してめっきＡｕバンプが軟らかくなる傾向があるが、例えば亜硫酸カリウムを前記の割合で含む亜硫酸Ａｕめっき浴を、液温６０℃で電気めっきに用いる場合には、前記電流密度は０．５Ａ／ｄｍ２以上、２．０Ａ／ｄｍ２以下である必要がある。
電流密度が前記範囲を超える場合には、前記のようにめっきＡｕバンプが硬く、かつ光沢性の高いものとなるため、ビッカース硬さが８０未満の軟らかいめっきＡｕバンプを形成することができない。一方、電流密度が前記範囲未満では、析出するＡｕの結晶粒が却って粗くなるため、やはりビッカース硬さが８０未満の軟らかいめっきＡｕバンプを形成することができない。なお亜硫酸めっき浴の組成や液温等が異なる場合、電流密度は前記範囲外であってもよい。
また本発明では、特にめっきＡｕバンプの素子搭載面の面方向の面積が、前記１００００μｍ２以上の範囲内でも大きいほど、前記めっきＡｕバンプのビッカース硬さが前記８０以下の範囲内でもできるだけ小さくなるように、前記亜硫酸Ａｕめっき浴の組成や電気めっきの条件等を調整するのが好ましい。
これにより、特に電気めっき時に、めっき浴の経時変化やかく拌状態のばらつき等によって平坦度が５μｍを超えるのを抑制し、前記平坦度をできるだけ小さくして表面の平坦性を維持することができる。
例えばビッカース硬さを６０以下とした場合には、前記めっきＡｕバンプの面積を５００００μｍ２以上としても、その表面の平坦度を５μｍ以下の範囲に抑制することができる。またビッカース硬さを５０以下とした場合には、前記めっきＡｕバンプの面積を１０００００μｍ２以上としても、前記表面の平坦度を５μｍ以下の範囲に抑制することができる。
ただし、前記亜硫酸Ａｕめっき浴の組成や電気めっきの条件等を調整しても、めっきＡｕバンプのビッカース硬さを３５未満とすることは困難である。そのためビッカース硬さは３５以上であるのが好ましい。
なお本発明では、めっきＡｕバンプのビッカース硬さを前記範囲内でもさらに小さくするため、前記工程を経てめっきＡｕバンプを形成した後に、例えば２００℃以上、４００℃以下程度の温度でおよそ５分以上、３時間以下程度のアニール処理を施してもよい。
本発明において、めっきＡｕバンプは、１つの基材上に１つだけ形成してもよいし、２つ以上の複数個を配列してもよい。特に半導体素子の１つの電極ごとに、従来同様に複数個のめっきＡｕバンプを配列し、前記複数個のバンプ全体で所定の接合面積を確保するようにするのが好ましい。
例えば半導体素子が発光素子である場合、前記発光素子は通常、ｎ電極とｐ電極の２つの電極を有するため、前記２つの電極それぞれに対して複数個のめっきＡｕバンプを配列すればよい。
この際、本発明によれば、先に説明したように個々のめっきＡｕバンプの、素子搭載面の面方向の面積を１００００μｍ２以上とすることにより、前記複数個のバンプ全体での接合面積を飛躍的に増加させて、めっきＡｕバンプを介して半導体素子搭載部材に逃がすことができる熱量をこれまでよりも大幅に増加できる。
例えば現在の一般的なＬＥＤチップのサイズは縦０．５ｍｍ×横０．５ｍｍ以上であるが、例えば縦１．０ｍｍ×横１．０ｍｍのＬＥＤチップを、従来の、前記面方向の面積が１６００μｍ２以下である小面積のめっきＡｕバンプを介してＡｕバンプ実装する場合、先に説明したように、複数個のめっきＡｕバンプの隣り合う間隔は縦横それぞれ５０μｍ程度が限界であるため、前記ＬＥＤチップの面内に配列できるめっきＡｕバンプの個数はおよそ１３０個程度、バンプ全体での接合面積は、単純計算しておよそ２０８０００μｍ２程度、前記ＬＥＤチップの全接合面積（＝１００００００μｍ２）に占めるバンプ全体での接合面積の割合は約２０％が限界である。
これに対し本発明によれば、例えば面積が１００００μｍ２であるめっきＡｕバンプを、従来と同じ縦横それぞれ５０μｍ程度の形成間隔で、同じＬＥＤチップの面内に配列する場合を考えると、その個数は４０個程度と少なくなるものの、隣り合うめっきＡｕバンプ間の隙間を大幅になくすることができるため、接合面積は、単純計算しておよそ４００００００μｍ２程度、前記ＬＥＤチップの全接合面積（＝１００００００μｍ２）に占めるバンプ全体での接合面積の割合は４０％程度となり、前記接合面積を、従来に比べて飛躍的に増加できることが明らかである。
なお現状ではＬＥＤチップの出力はおよそ１Ｗ程度が一般的であるが、今後さらに３Ｗ、５Ｗといった高出力のＬＥＤチップが実用化されて一般化するようになると、前記接合面積をさらに増加させるために、個々の面積が前記１００００μｍ２以上の範囲内でも５００００μｍ２程度、あるいは１０００００μｍ２程度といったさらに大面積のめっきＡｕバンプが必要になることが予想される。
しかし本発明によれば、かかる大面積のめっきＡｕバンプであっても、先に説明したようにビッカース硬さを小さくすることによって平坦度を５μｍ以下の範囲内に維持するとともに、圧着接合時に、厚み方向に比較的容易に塑性変形できるようにして、前記ＬＥＤチップの電極との間に隙間を生じることなく圧着接合させることが可能である。
ただし個々のめっきＡｕバンプの面積が１００００００μｍ２を超える場合には、たとえそのビッカース硬さを８０以下の範囲内でもできるだけ小さくしたとしても、めっき浴の経時変化やかく拌状態のばらつき等によって、前記めっきＡｕバンプの表面の平坦度を安定して５μｍ以下の範囲に抑制できないおそれがある。
また圧着接合時に、前記めっきＡｕバンプを厚み方向に十分に塑性変形できないおそれもあり、前記めっきＡｕバンプを電極に対して隙間なく圧着接合できなくなるおそれがある。そのため個々のめっきＡｕバンプの面積は、前記範囲内でも１００００００μｍ２以下であるのが好ましい。
めっきＡｕバンプの平坦度は、前記めっきＡｕバンプを電極に対して隙間なく圧着接合することを考慮すると、前記５μｍ以下の範囲内でも特に３μｍ以下であるのが好ましい。平坦度の下限は、言うまでもなく０μｍである。平坦度が０μｍでめっきＡｕバンプの表面が完全に平坦であるのが理想的であるが、前記範囲内であれば、平坦度が０μｍのときと同等の効果を得ることができる。
めっきＡｕバンプの厚みは、圧着接合時に、前記めっきＡｕバンプを厚み方向に十分に塑性変形させて、電極に対して良好に圧着接合することを考慮すると５μｍ以上であるのが好ましい。
またＡｕの使用量を極力少なくするとともに電気めっきに要する時間を短縮してめっきＡｕバンプ形成のコストを低減し、生産性を向上するとともに、半導体装置の全体の容積を小さくして小型化の要求に対応することを考慮すると、前記めっきＡｕバンプの厚みは３０μｍ以下であるのが好ましい。
図４は、図１の例の半導体素子搭載部材１に半導体素子としての発光素子１１を搭載して構成した、本発明の半導体装置１２の一例の一部を拡大して示す断面図である。
図４を参照して、前記発光素子１１は、片面１３を光の取り出し面とするとともに前記片面１３と背向する反対面１４に２つの電極１５、１６を設けたものである。前記電極１５は基材３の素子搭載面２上の電極６に対応し、電極１６は電極７に対応している。
前記両電極１５、１６は、電極６、７上に形成した複数個ずつのめっきＡｕバンプ４と圧着接合（Ａｕ−Ａｕ圧着）させるために、少なくともＡｕを含む金属により形成されている。
そして前記圧着接合により、すなわちめっきＡｕバンプ４と電極１５、１６とを超音波をかけながら圧力を加えて接合させることにより、発光素子１１が、前記基材３上に機械的に固定されるとともに熱的、および電気的に接続されている。
かかるＡｕバンプ実装では、前記本発明の半導体素子搭載部材１の構成により、めっきＡｕバンプ４の、素子搭載面２の面方向の面積と、複数個のバンプ全体での、発光素子１１と半導体素子搭載部材１との間の接合面積とを、従来に比べて飛躍的に増加できるため、前記発光素子１１の高輝度化、高出力化に伴う発熱量の増加に十分に対応して、前記発光素子１１の動作効率の低下や熱による早期の劣化といった問題が生じるのを確実に防止できる。
図５は、本発明の半導体装置１２の、他の例の一部を拡大して示す断面図である。
図５を参照して、この例では発光素子１１として、光の取り出し面である片面１３にワイヤボンディング接続用の１つの電極１５を設け、反対面１４にＡｕバンプ実装用の１つの電極１６を設けたものを用いている。
また半導体素子搭載部材１としては、基材３の素子搭載面２上に、前記電極１５に対応したワイヤボンディング接続用の電極６と、前記電極１６に対応したＡｕバンプ実装用の電極７とを設け、前記電極７上に複数個ずつのめっきＡｕバンプ４を形成したものを用いている。
そして圧着接合により、すなわちめっきＡｕバンプ４と電極１６とを超音波をかけながら圧力を加えて接合させることにより、発光素子１１が、前記基材３上に機械的に固定されるとともに電極７と電極１６とが熱的、および電気的に接続され、さらにワイヤボンディング１７により、電極６と電極１５とが電気的に接続されている。
かかる実装でも、前記本発明の半導体素子搭載部材１の構成により、めっきＡｕバンプ４の、素子搭載面２の面方向の面積と、複数個のバンプ全体での、発光素子１１と半導体素子搭載部材１との間の接合面積とを、従来に比べて飛躍的に増加できるため、前記発光素子１１の高輝度化、高出力化に伴う発熱量の増加に十分に対応して、前記発光素子１１の動作効率の低下や熱による早期の劣化といった問題が生じるのを確実に防止できる。
なお本発明の構成は、以上で説明した例には限定されない。
例えば半導体素子搭載部材においては、基材上に形成する全てのめっきＡｕバンプの面積を１００００μｍ２以上とする必要はなく、基材上の主要な接合領域においてめっきＡｕバンプの面積を１００００μｍ２以上として十分な接合面積を確保するとともに、前記範囲より面積の小さいめっきＡｕバンプを混在させてもよい。
また図１〜図４の例、ならびに図５の例は、いずれも半導体素子搭載部材の素子搭載面上の、１つの発光素子を搭載する領域を拡大して示しているが、前記領域は１つには限られず、１つの半導体素子搭載部材上に複数の領域を設けて、それぞれの領域に発光素子等の半導体素子を搭載してもよい。
また製造工程上は、１つの基材の素子搭載面上に複数の前記領域を設けて、そのそれぞれに半導体素子を搭載した後、個々の領域ごと、あるいは所定の複数の領域ごとに切り出して半導体装置を製造できる。
半導体素子は、図１〜図４の例のように全ての電極がめっきＡｕバンプを介して素子搭載面上の電極に接続されるものや、図５の例のように一部の電極がめっきＡｕバンプ、残りの電極がワイヤボンディングを介して素子搭載面上の電極に接続されるものには限定されない。例えば全ての電極はワイヤボンディングによって接続され、めっきＡｕバンプは、半導体素子を素子搭載面上に機械的に固定するとともに熱的に接続するためにのみ利用する構造の半導体素子を排除するものではない。
かかる構造を有する半導体素子を搭載する場合でも、前記本発明の構成により、めっきＡｕバンプを介して半導体素子搭載部材に逃がすことができる熱量を、これまでよりも大幅に増加させることが可能である。
その他、本発明の要旨を変更しない範囲で種々の設計変更を施すことができる。
〈実施例１〉
（基材およびＬＥＤチップ）
基材としては、表裏両面を算術平均粗さＲａ＝０．５μｍとなるまで研磨した縦１００ｍｍ×横１００ｍｍ×厚み０．５ｍｍの平板状の、ＡｌＮ製の基材を用意した。前記基材は、面内に縦３ｍｍ×横３ｍｍの、個々の半導体素子搭載部材の基材となる個片領域を縦２８個×横２８個、計７８４個配列するためのものである。前記各個片領域内には、それぞれ縦１ｍｍ×横１ｍｍの平板状のＬＥＤチップが４個ずつ搭載される。
前記ＬＥＤチップとしては、図５に示すように片面１３が光の取り出し面、前記片面１３と背向する反対面１４が基材３内の個片領域への接合面とされ、前記接合面の全面に、前記個片領域上に設ける２極の電極６、７のうち一方の電極７とめっきＡｕバンプ４を介して接合される、縦１ｍｍ×横１ｍｍの１つの電極１６を備えるとともに、前記光の取り出し面に、前記電極１６と対をなし、個片領域上に設ける他方の電極６とワイヤボンディング１７によって接続される電極１５を備えたものを用意した。
先に説明したように、かかる構造を有するＬＥＤチップを搭載する場合でも、本発明の構成により、めっきＡｕバンプを介して半導体素子搭載部材に逃がすことができる熱量を、これまでよりも大幅に増加させることが可能である。以下に、これを検証する。
（導体配線の形成）
前記基材をイソプロピルアルコール（ＩＰＡ）に浸漬して超音波洗浄し、エアブローして前記ＩＰＡを飛散させた後、オーブン中で１００℃×１０分間乾燥させた。
次いで前記基材をスパッタリング装置内にセットし、１×１０−４Ｐａの雰囲気下、基材を２００℃×５分間加熱し、さらにＡｒプラズマによるドライ洗浄をした後、引き続きスパッタリング装置内で、前記基材の表裏両面に、スパッタリング法によって厚み０．１μｍのＴｉ層と厚み１μｍのＣｕ層とをこの順に連続形成した。
次いでスパッタリング装置から取り出した前記基材の表裏両面にフォトレジストをスピンコートし、乾燥させて厚み５μｍのレジスト層を形成し、片面のレジスト層にフォトマスクを重ねて露光後、３０℃に保温した現像液に５分間浸漬し、さらにリンス液に５分間、純水に１０分間、それぞれ浸漬して現像して、前記片面のレジスト層に、先に説明した２極の電極を含む導体配線の平面形状に対応する開口を、前記７８４個の個片領域に対応させてパターン形成した。
次いで前記基材の、前記開口の部分で露出したＣｕ層の表面を、前記基材を酸性脱脂液中に２分間浸漬して脱脂し、硫酸に１分間浸漬して酸洗浄し、さらにソフトエッチング液に浸漬して約０．２μｍ程度エッチングした後、再び硫酸に０．５分間浸漬して酸洗浄した。
次いで前記基材を硫酸銅めっき浴、Ｎｉめっき浴、およびＡｕめっき浴に順に浸漬して、レジスト層の開口の部分で露出されたＣｕ層を陰極とする電気めっきをすることで、前記Ｃｕ層の表面に選択的に、厚み１μｍのＣｕ層と、厚み１μｍのＮｉ層と、厚み０．５μｍのＡｕ層とを順に積層した。
次いで基材を８０℃に保温したレジスト剥離液に３分間浸漬し、さらにリンス液に５分間、純水に１０分間、それぞれ浸漬してレジスト層を除去した。
（めっきＡｕバンプ用めっき浴の調製）
Ａｕの供給源としての亜硫酸金（Ｉ）ナトリウム、めっき浴に導電性を付与するための導電塩としての亜硫酸ナトリウム、析出するＡｕの結晶粒を微小化してめっきＡｕバンプの硬さを低下させるための調整剤としての亜硫酸カリウム、およびめっき浴のｐＨの変動を抑制するための緩衝剤としての四ホウ酸ナトリウムを純水に加えて、めっきＡｕバンプ形成用の亜硫酸Ａｕめっき浴を調製した。
各成分の添加量は、亜硫酸金（Ｉ）ナトリウムをＡｕ濃度で表して１５ｇ／Ｌ、亜硫酸ナトリウムを５０ｇ／Ｌ、亜硫酸カリウムを５．０ｇ／Ｌ、四ホウ酸ナトリウムを１０ｇ／Ｌとした。
（めっきＡｕバンプの形成）
導体配線のもとになる前記各層が積層された基材の片面にフォトレジストをスピンコートし、乾燥させて厚み４０μｍのレジスト層を形成し、フォトマスクを重ねて露光後、３０℃に保温した現像液に５分間浸漬し、さらにリンス液に５分間、純水に１０分間、それぞれ浸漬して現像して、前記片面のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ４０箇所ずつ、めっきＡｕバンプの平面形状に対応する縦２００μｍ×横５０μｍ、面積１００００μｍ２の開口をパターン形成した。各開口の隣り合う間隔は、縦横いずれの方向も５０μｍとした。
次いで、前記基材を６０℃に保温した先の亜硫酸Ａｕめっき浴に浸漬し、前記開口の部分で露出した最表面のＡｕ層を陰極として、電流密度１Ａ／ｄｍ２の条件で電気めっきをすることで、前記Ａｕ層の表面に選択的に、厚み２０μｍめっきＡｕバンプを形成した。
次いで基材を８０℃に保温したレジスト剥離液に３分間浸漬し、さらにリンス液に５分間、純水に１０分間、それぞれ浸漬してレジスト層を除去した。
そして、スパッタリング法によって基材の表面に最初に形成したＴｉ層およびＣｕ層のうち、導体配線を構成する各層で覆われていない領域（シード層）をウエットエッチングによって除去して個々の導体配線を独立させて、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
ウエットエッチングに用いるＣｕ層用のエッチャントとしては塩化第二鉄溶液、Ｔｉ層用のエッチャントとしてはフッ酸を用いた。
各個片領域の電極上に形成しためっきＡｕバンプの面積は１００００μｍ２、厚みは２０μｍであった。また、前記めっきＡｕバンプのビッカース硬さＨｖを、マイクロビッカース硬度計を用いて前記測定条件で測定したところ４９であった。
なお測定は、前記前駆体上の任意の２０個のめっきＡｕバンプについて行い、前記２０個の測定値の平均値をビッカース硬さＨｖとした。
また基材の片面（素子搭載面）を基準面として非接触表面形状測定機を用いて測定した、前記基準面からの高さの最大値と最小値との差を、めっきＡｕバンプの表面の平坦度として求めたところ２．２μｍであった。
なお測定は、前記前駆体上の任意の２０個のめっきＡｕバンプについて行い、前記２０個の測定値の最大値を平坦度とした。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ４０００００μｍ２、前記縦１．０ｍｍ×横１．０ｍｍのＬＥＤチップの接合面の全面に形成した電極によって規定される全接合面積（＝１００００００μｍ２）に占める、バンプ全体での接合面積の割合（以下「接合面積率」とする）は４０％であった。
〈実施例２〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ８箇所ずつ、縦２００μｍ×横４５０μｍ、面積９００００μｍ２の開口をパターン形成（各開口の隣り合う間隔は、縦横いずれの方向も５０μｍ）するとともに、前記レジスト層を形成した基材を、実施例１と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み６μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は９００００μｍ２、厚みは６μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは４９、前記めっきＡｕバンプの表面の平坦度は１．８μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ７２００００μｍ２、接合面積率は７２％であった。
〈実施例３〉
めっきＡｕバンプ形成用のレジスト層に、実施例２と同寸法の開口を同間隔で同数パターン形成するとともに、前記レジスト層を形成した基材を、実施例１と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み１０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は９００００μｍ２、厚みは１０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは４９、前記めっきＡｕバンプの表面の平坦度は２．０μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ７２００００μｍ２、接合面積率は７２％であった。
〈実施例４〉
めっきＡｕバンプ形成用のレジスト層に、実施例２と同寸法の開口を同間隔で同数パターン形成するとともに、前記レジスト層を形成した基材を、実施例１と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は９００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは４９、前記めっきＡｕバンプの表面の平坦度は２．３μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ７２００００μｍ２、接合面積率は７２％であった。
〈実施例５〉
めっきＡｕバンプ形成用のレジスト層に、実施例２と同寸法の開口を同間隔で同数パターン形成するとともに、前記レジスト層を形成した基材を、実施例１と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２８μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は９００００μｍ２、厚みは２３μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは４９、前記めっきＡｕバンプの表面の平坦度は２．６μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ７２００００μｍ２、接合面積率は７２％であった。
〈実施例６〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ８箇所ずつ、縦２００μｍ×横５１０μｍ、面積１０２０００μｍ２の開口をパターン形成（各開口の隣り合う間隔は、縦横いずれの方向も５０μｍ）するとともに、前記レジスト層を形成した基材を、実施例１と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は１０２０００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは４９、前記めっきＡｕバンプの表面の平坦度は２．４μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから単純に計算される接合面積は８１６０００μｍ２であるが、ＬＥＤチップの接合面の全接合面積が先に説明したように１００００００μｍ２であって、前記接合面の外周縁部に位置するめっきＡｕバンプの一部が前記接合面から外にはみ出すこと、各めっきＡｕバンプ間に幅５０μｍの領域が存在することから、想定される接合面積は７６００００μｍ２、接合面積率は７６％であった。
〈実施例７〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ２箇所ずつ、縦４５０μｍ×横１０００μｍ、面積４５００００μｍ２の開口をパターン形成（両開口の隣り合う間隔は５０μｍ）するとともに、前記レジスト層を形成した基材を、実施例１と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は４５００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは４９、前記めっきＡｕバンプの表面の平坦度は２．６μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ９０００００μｍ２、接合面積率は９０％であった。
〈実施例８〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ２箇所ずつ、縦５１０μｍ×横１０００μｍ、面積５１００００μｍ２の開口をパターン形成（両開口の隣り合う間隔は５０μｍ）するとともに、前記レジスト層を形成した基材を、実施例１と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は５１００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは４９、前記めっきＡｕバンプの表面の平坦度は２．７μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから単純に計算される接合面積は１０２００００μｍ２であるが、ＬＥＤチップの接合面の全接合面積が先に説明したように１００００００μｍ２であって、両めっきＡｕバンプの一部が前記接合面から外にはみ出すこと、２つのめっきＡｕバンプ間に幅５０μｍの領域が存在することから、想定される接合面積は９５００００μｍ２、接合面積率は９５％であった。
〈実施例９〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ１箇所ずつ、縦１０００μｍ×横１０００μｍ、面積１００００００μｍ２の開口をパターン形成するとともに、前記レジスト層を形成した基材を、実施例１と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は１００００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは４９、前記めっきＡｕバンプの表面の平坦度は２．９μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ１００００００μｍ２、接合面積率は１００％であった。
以上の結果を表１にまとめた。
Figure 2010109328
〈実施例１０〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ４０箇所ずつ、縦２００μｍ×横５０μｍ、面積１００００μｍ２の開口をパターン形成（各開口の隣り合う間隔は、縦横いずれの方向も５０μｍ）するとともに、前記レジスト層を形成した基材を、６０℃に保温した実施例１と同じ亜硫酸Ａｕめっき浴に浸漬し、前記開口の部分で露出した最表面のＡｕ層を陰極として、電流密度０．５Ａ／ｄｍ２の条件で電気めっきをすることで、前記Ａｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は１００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは３９、前記めっきＡｕバンプの表面の平坦度は２．０μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ４０００００μｍ２、接合面積率は４０％であった。
〈実施例１１〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ８箇所ずつ、縦２００μｍ×横４５０μｍ、面積９００００μｍ２の開口をパターン形成（各開口の隣り合う間隔は、縦横いずれの方向も５０μｍ）するとともに、前記レジスト層を形成した基材を、実施例１０と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１０と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は９００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは３９、前記めっきＡｕバンプの表面の平坦度は２．１μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ７２００００μｍ２、接合面積率は７２％であった。
〈実施例１２〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ２箇所ずつ、縦５１０μｍ×横１０００μｍ、面積５１００００μｍ２の開口をパターン形成（両開口の隣り合う間隔は５０μｍ）するとともに、前記レジスト層を形成した基材を、実施例１０と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１０と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は５１００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは３９、前記めっきＡｕバンプの表面の平坦度は２．５μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから単純に計算される接合面積は１０２００００μｍ２であるが、ＬＥＤチップの接合面の全接合面積が先に説明したように１００００００μｍ２であって、両めっきＡｕバンプの一部が前記接合面から外にはみ出すこと、２つのめっきＡｕバンプ間に幅５０μｍの領域が存在することから、想定される接合面積は９５００００μｍ２、接合面積率は９５％であった。
〈実施例１３〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ１箇所ずつ、縦１０００μｍ×横１０００μｍ、面積１００００００μｍ２の開口をパターン形成するとともに、前記レジスト層を形成した基材を、実施例１０と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１０と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は１００００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは３９、前記めっきＡｕバンプの表面の平坦度は２．７μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ１００００００μｍ２、接合面積率は１００％であった。
以上の結果を表２にまとめた。
Figure 2010109328
〈実施例１４〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ４０箇所ずつ、縦２００μｍ×横５０μｍ、面積１００００μｍ２の開口をパターン形成（各開口の隣り合う間隔は、縦横いずれの方向も５０μｍ）するとともに、前記レジスト層を形成した基材を、６０℃に保温した実施例１と同じ亜硫酸Ａｕめっき浴に浸漬し、前記開口の部分で露出した最表面のＡｕ層を陰極として、電流密度１．２Ａ／ｄｍ２の条件で電気めっきをすることで、前記Ａｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は１００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは５８、前記めっきＡｕバンプの表面の平坦度は２．８μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ４０００００μｍ２、接合面積率は４０％であった。
〈実施例１５〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ８箇所ずつ、縦２００μｍ×横４５０μｍ、面積９００００μｍ２の開口をパターン形成（各開口の隣り合う間隔は、縦横いずれの方向も５０μｍ）するとともに、前記レジスト層を形成した基材を、実施例１４と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１４と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は９００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは５８、前記めっきＡｕバンプの表面の平坦度は３．０μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ７２００００μｍ２、接合面積率は７２％であった。
〈実施例１６〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ８箇所ずつ、縦２００μｍ×横５１０μｍ、面積１０２０００μｍ２の開口をパターン形成（各開口の隣り合う間隔は、縦横いずれの方向も５０μｍ）するとともに、前記レジスト層を形成した基材を、実施例１４と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１４と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は１０２０００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは５８、前記めっきＡｕバンプの表面の平坦度は３．１μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから単純に計算される接合面積は８１６０００μｍ２であるが、ＬＥＤチップの接合面の全接合面積が先に説明したように１００００００μｍ２であって、前記接合面の外周縁部に位置するめっきＡｕバンプの一部が前記接合面から外にはみ出すこと、各めっきＡｕバンプ間に幅５０μｍの領域が存在することから、想定される接合面積は７６００００μｍ２、接合面積率は７６％であった。
〈実施例１７〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ２箇所ずつ、縦４５０μｍ×横１０００μｍ、面積４５００００μｍ２の開口をパターン形成（両開口の隣り合う間隔は５０μｍ）するとともに、前記レジスト層を形成した基材を、実施例１４と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１４と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は４５００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは５８、前記めっきＡｕバンプの表面の平坦度は３．５μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ９０００００μｍ２、接合面積率は９０％であった。
以上の結果を表３にまとめた。
Figure 2010109328
〈実施例１８〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ４０箇所ずつ、縦２００μｍ×横５０μｍ、面積１００００μｍ２の開口をパターン形成（各開口の隣り合う間隔は、縦横いずれの方向も５０μｍ）するとともに、前記レジスト層を形成した基材を、６０℃に保温した実施例１と同じ亜硫酸Ａｕめっき浴に浸漬し、前記開口の部分で露出した最表面のＡｕ層を陰極として、電流密度１．８Ａ／ｄｍ２の条件で電気めっきをすることで、前記Ａｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は１００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは７６、前記めっきＡｕバンプの表面の平坦度は４．１μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ４０００００μｍ２、接合面積率は４０％であった。
〈実施例１９〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ８箇所ずつ、縦２００μｍ×横４５０μｍ、面積９００００μｍ２の開口をパターン形成（各開口の隣り合う間隔は、縦横いずれの方向も５０μｍ）するとともに、前記レジスト層を形成した基材を、実施例１８と同じ亜硫酸Ａｕめっき浴に浸漬し、実施例１８と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は９００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは７６、前記めっきＡｕバンプの表面の平坦度は４．５μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ７２００００μｍ２、接合面積率は７２％であった。
〈実施例２０〉
めっきＡｕバンプ形成用のレジスト層に、実施例１９と同寸法の開口を同間隔で同数パターン形成するとともに、前記レジスト層を形成した基材を、調整剤としての亜硫酸カリウムの配合割合を１．５ｇ／Ｌとしたこと以外は実施例１と同様にして調製し、６０℃に保温した亜硫酸Ａｕめっき浴に浸漬し、前記開口の部分で露出した最表面のＡｕ層を陰極として、電流密度０．５Ａ／ｄｍ２の条件で電気めっきをすることで、前記Ａｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は９００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは７２、前記めっきＡｕバンプの表面の平坦度は４．４μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ７２００００μｍ２、接合面積率は７２％であった。
〈実施例２１〉
めっきＡｕバンプ形成用のレジスト層に、実施例１９と同寸法の開口を同間隔で同数パターン形成するとともに、前記レジスト層を形成した基材を、調整剤としての亜硫酸カリウムの配合割合を８．０ｇ／Ｌとしたこと以外は実施例１と同様にして調製し、６０℃に保温した亜硫酸Ａｕめっき浴に浸漬し、前記開口の部分で露出した最表面のＡｕ層を陰極として、電流密度１．０Ａ／ｄｍ２の条件で電気めっきをすることで、前記Ａｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は９００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは５４、前記めっきＡｕバンプの表面の平坦度は３．０μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ７２００００μｍ２、接合面積率は７２％であった。
以上の結果を表４にまとめた。
Figure 2010109328
〈比較例１〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ４０箇所ずつ、縦２００μｍ×横５０μｍ、面積１００００μｍ２の開口をパターン形成（各開口の隣り合う間隔は、縦横いずれの方向も５０μｍ）するとともに、前記レジスト層を形成した基材を、調整剤としての亜硫酸カリウムを配合しなかったこと以外は実施例１と同様にして調製し、６０℃に保温した亜硫酸Ａｕめっき浴に浸漬し、前記開口の部分で露出した最表面のＡｕ層を陰極として、電流密度１．５Ａ／ｄｍ２の条件で電気めっきをすることで、前記Ａｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は１００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは８８、前記めっきＡｕバンプの表面の平坦度は５．３μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ４０００００μｍ２、接合面積率は４０％であった。
〈比較例２〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ８箇所ずつ、縦２００μｍ×横４５０μｍ、面積９００００μｍ２の開口をパターン形成（各開口の隣り合う間隔は、縦横いずれの方向も５０μｍ）するとともに、前記レジスト層を形成した基材を、比較例１と同じ亜硫酸Ａｕめっき浴に浸漬し、比較例１と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は９００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは８８、前記めっきＡｕバンプの表面の平坦度は５．８μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ７２００００μｍ２、接合面積率は７２％であった。
〈比較例３〉
めっきＡｕバンプ形成用のレジスト層に、比較例２と同寸法の開口を同間隔で同数パターン形成するとともに、前記レジスト層を形成した基材を、調整剤としての亜硫酸カリウムの配合割合を０．５ｇ／Ｌとしたこと以外は実施例１と同様にして調製し、６０℃に保温した亜硫酸Ａｕめっき浴に浸漬し、前記開口の部分で露出した最表面のＡｕ層を陰極として、電流密度１．０Ａ／ｄｍ２の条件で電気めっきをすることで、前記Ａｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は９００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは８５、前記めっきＡｕバンプの表面の平坦度は５．７μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ７２００００μｍ２、接合面積率は７２％であった。
〈比較例４〉
めっきＡｕバンプ形成用のレジスト層に、比較例２と同寸法の開口を同間隔で同数パターン形成するとともに、前記レジスト層を形成した基材を、調整剤としての亜硫酸カリウムの配合割合を１１．０ｇ／Ｌとしたこと以外は実施例１と同様にして調製し、６０℃に保温した亜硫酸Ａｕめっき浴に浸漬し、前記開口の部分で露出した最表面のＡｕ層を陰極として、電流密度１．０Ａ／ｄｍ２の条件で電気めっきをすることで、前記Ａｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は９００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは８６、前記めっきＡｕバンプの表面の平坦度は５．７μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ７２００００μｍ２、接合面積率は７２％であった。
〈比較例５〉
めっきＡｕバンプ形成用のレジスト層に、比較例２と同寸法の開口を同間隔で同数パターン形成するとともに、前記レジスト層を形成した基材を、６０℃に保温した実施例１と同じ亜硫酸Ａｕめっき浴に浸漬し、前記開口の部分で露出した最表面のＡｕ層を陰極として、電流密度０．２Ａ／ｄｍ２の条件で電気めっきをすることで、前記Ａｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は９００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは８１、前記めっきＡｕバンプの表面の平坦度は５．２μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ７２００００μｍ２、接合面積率は７２％であった。
〈比較例６〉
めっきＡｕバンプ形成用のレジスト層に、比較例２と同寸法の開口を同間隔で同数パターン形成するとともに、前記レジスト層を形成した基材を、６０℃に保温した実施例１と同じ亜硫酸Ａｕめっき浴に浸漬し、前記開口の部分で露出した最表面のＡｕ層を陰極として、電流密度２．５Ａ／ｄｍ２の条件で電気めっきをすることで、前記Ａｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は９００００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは８７、前記めっきＡｕバンプの表面の平坦度は５．８μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから、想定される接合面積を求めたところ７２００００μｍ２、接合面積率は７２％であった。
〈従来例１〉
めっきＡｕバンプ形成用のレジスト層のうち、７８４個の個片領域内の個々の電極上の、それぞれ１つずつのＬＥＤチップに対応する縦１．０ｍｍ×横１．０ｍｍの領域ごとに、それぞれ１３０箇所ずつ、縦５０μｍ×横３２μｍ、面積１６００μｍ２の開口をパターン形成（各開口の隣り合う間隔は、縦横いずれの方向も５０μｍ）するとともに、前記レジスト層を形成した基材を、比較例１と同じ亜硫酸Ａｕめっき浴に浸漬し、比較例１と同条件で、前記開口の部分で露出した最表面のＡｕ層の表面に選択的に、厚み２０μｍのめっきＡｕバンプを形成したこと以外は実施例１と同様にして、半導体素子搭載部材となる前記７８４個の個片領域が繋がれた前駆体を製造した。
各個片領域の電極上に形成しためっきＡｕバンプの面積は１６００μｍ２、厚みは２０μｍであった。また、実施例１と同様にして測定しためっきＡｕバンプのビッカース硬さＨｖは８８、前記めっきＡｕバンプの表面の平坦度は２．１μｍであった。
さらに個々のめっきＡｕバンプの面積と個数とから単純に計算される接合面積は２０８０００μｍ２であるが、ＬＥＤチップの接合面の全接合面積が先に説明したように１００００００μｍ２であって、前記接合面の外周縁部に位置するめっきＡｕバンプの一部が前記接合面から外にはみ出すこと、各めっきＡｕバンプ間に幅５０μｍの領域が存在することから、想定される接合面積は２０００００μｍ２、接合面積率は２０％であった。
以上の結果を表５にまとめた。
Figure 2010109328
前記表１〜５の各実施例、および従来例１の結果から、個々のめっきＡｕバンプの面積を１００００μｍ２以上としたとき、複数個のバンプ全体での接合面積を飛躍的に増加できることが判った。
また前記各実施例、および比較例の結果から、めっきＡｕバンプのビッカース硬さを８０未満とすることで、前記めっきＡｕバンプの表面の平坦度を５μｍ以下として、前記接合面積の増加を実効性あるものにできることが判った。
また前記各実施例の結果から、めっきＡｕバンプのビッカース硬さは、８０未満の範囲内でも６０以下、特に５０以下であるとき、同じ面積のめっきＡｕバンプの平坦度をさらに小さくして、前記めっきＡｕバンプの表面の平坦性をより一層向上できることが判った。
また前記各実施例、比較例の結果から、めっきＡｕバンプのビッカース硬さを８０未満の範囲内とするためには、亜硫酸Ａｕめっき浴中に添加する亜硫酸カリウムの量が１ｇ／Ｌ以上、１０ｇ／Ｌ以下である必要があり、中でも２ｇ／Ｌ以上、７ｇ／Ｌ以下であるのが好ましいこと、前記亜硫酸Ａｕめっき浴の液温を６０℃に設定する場合、電流密度が０．５Ａ／ｄｍ２以上、２．０Ａ／ｄｍ２以下である必要があることが判った。
〈温度上昇率の測定〉
図５を参照して、前記各実施例、比較例で製造した半導体素子搭載部材１の前駆体上の各個片領域内の電極７上に、めっきＡｕバンプ４を介して４個ずつのＬＥＤチップ（発光素子）１１を実装するとともに、各ＬＥＤチップ１１の光の取り出し面１３側の電極１５を、ワイヤボンディング１７を介して、前記各個片領域内の電極６と接続した。
そして温度２３±１℃、相対湿度５５±１％の環境下、前記ＬＥＤチップに１Ａの電流を流して発光させて、発光開始から１分後のＬＥＤチップの温度Ｔ１、および３分後の温度Ｔ３を、それぞれ非接触式の放射温度計を用いて測定した。
そして式(1)：
温度上昇率（％）＝（Ｔ３−Ｔ１）／Ｔ１×１００ (1)
により、ＬＥＤチップの温度上昇率を求め、下記の基準で、めっきＡｕバンプを介して半導体素子搭載基板に逃がすことができた熱量の多寡を評価した。
○○○：温度上昇率は５％以下であった。
○○：温度上昇率は５％を超え、１０％未満であった。
○：温度上昇率は１０％以上、２０％未満であった。
×：温度上昇率は２０％以上であった。
結果を表６に示す。
Figure 2010109328
前記表６の各実施例、比較例の結果から、個々のめっきＡｕバンプの面方向の面積が１００００μｍ２以上、ビッカース硬さＨｖが８０未満で、かつ表面の平坦度が５μｍ以下であるとき、めっきＡｕバンプを介して半導体素子搭載基板に逃がすことができる熱量を大幅に増加させて、ＬＥＤチップの温度上昇を抑制できることが判った。
また各実施例の結果から、個々のめっきＡｕバンプの面方向の面積を大きくするほど、めっきＡｕバンプを介して半導体素子搭載基板に逃がすことができる熱量を増加させて、ＬＥＤチップの温度上昇をより一層良好に抑制できることが判った。
１ 半導体素子搭載部材
２ 素子搭載面
３ 基材
４ めっきＡｕバンプ
５ 導体配線
６、７ 電極
８ 裏面
９ レジスト層
１０ 開口
１１ 発光素子（半導体素子）
１２ 半導体装置
１３ 片面（光の取り出し面）
１４ 反対面
１５、１６ 電極
１７ ワイヤボンディング

Claims (3)

  1. 素子搭載面を有する基材と、前記基材の前記素子搭載面に形成した少なくとも１つの薄膜状のめっきＡｕバンプとを含み、前記めっきＡｕバンプは、前記素子搭載面の面方向の面積が１００００μｍ２以上、ビッカース硬さが８０未満で、かつ表面の平坦度が５μｍ以下であることを特徴とする半導体素子搭載部材。
  2. 前記基材をＡｌＮによって形成した請求項１に記載の半導体素子搭載部材。
  3. 請求項１または２に記載の半導体素子搭載部材の前記素子搭載面に、めっきＡｕバンプを介して半導体素子を搭載したことを特徴とする半導体装置。
JP2009181629A 2009-08-04 2009-08-04 半導体素子搭載部材とそれを用いた半導体装置 Pending JP2010109328A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2009181629A JP2010109328A (ja) 2009-08-04 2009-08-04 半導体素子搭載部材とそれを用いた半導体装置
JP2011525835A JPWO2011016300A1 (ja) 2009-08-04 2010-06-25 半導体素子搭載部材とそれを用いた半導体装置
PCT/JP2010/060850 WO2011016300A1 (ja) 2009-08-04 2010-06-25 半導体素子搭載部材とそれを用いた半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009181629A JP2010109328A (ja) 2009-08-04 2009-08-04 半導体素子搭載部材とそれを用いた半導体装置

Publications (1)

Publication Number Publication Date
JP2010109328A true JP2010109328A (ja) 2010-05-13

Family

ID=42298431

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2009181629A Pending JP2010109328A (ja) 2009-08-04 2009-08-04 半導体素子搭載部材とそれを用いた半導体装置
JP2011525835A Pending JPWO2011016300A1 (ja) 2009-08-04 2010-06-25 半導体素子搭載部材とそれを用いた半導体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2011525835A Pending JPWO2011016300A1 (ja) 2009-08-04 2010-06-25 半導体素子搭載部材とそれを用いた半導体装置

Country Status (2)

Country Link
JP (2) JP2010109328A (ja)
WO (1) WO2011016300A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013108547A1 (ja) * 2012-01-16 2013-07-25 富士フイルム株式会社 Ｌｅｄ発光素子用反射基板およびｌｅｄパッケージ
JP2017224691A (ja) * 2016-06-14 2017-12-21 日亜化学工業株式会社 発光装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015204665A1 (de) * 2015-03-16 2016-09-22 Zumtobel Lighting Gmbh Optisches Element zur Beeinflussung der Lichtabgabe von Leuchtmitteln

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005029185A2 (en) * 2003-09-16 2005-03-31 Matsushita Electric Industrial Co., Ltd. Led lighting source and led lighting apparatus
JP2009062584A (ja) * 2007-09-06 2009-03-26 Ne Chemcat Corp バンプ形成用非シアン系電解金めっき浴及びバンプ形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013108547A1 (ja) * 2012-01-16 2013-07-25 富士フイルム株式会社 Ｌｅｄ発光素子用反射基板およびｌｅｄパッケージ
JP2017224691A (ja) * 2016-06-14 2017-12-21 日亜化学工業株式会社 発光装置

Also Published As

Publication number Publication date
WO2011016300A1 (ja) 2011-02-10
JPWO2011016300A1 (ja) 2013-01-10

Similar Documents

Publication Publication Date Title
JP5413707B2 (ja) 金属−セラミック複合基板及びその製造方法
JP2006261569A (ja) サブマウントおよびその製造方法
JP5549066B2 (ja) リードフレーム型基板とその製造方法、及び半導体装置
JP7204637B2 (ja) セラミックス金属回路基板およびそれを用いた半導体装置
KR20200112658A (ko) 리드 프레임
WO2011016300A1 (ja) 半導体素子搭載部材とそれを用いた半導体装置
JP2505065B2 (ja) 半導体装置およびその製造方法
JP2008227395A (ja) サブマウントおよびその製造方法
JP2013038407A (ja) 薄膜電極セラミック基板及びその製造方法
JP2013145825A (ja) 半導体装置用リードフレーム
US20150188016A1 (en) Electric conductive heat dissipation substrate
JP2009056706A (ja) メタルマスク版及びその製造方法
JP2000133763A (ja) 樹脂封止型半導体装置用の回路部材およびその製造方法
JP2018022817A (ja) リードフレーム、樹脂付きリードフレーム、光半導体装置、及びリードフレームの製造方法
JPH08250823A (ja) セラミックス回路基板
JP2011233395A (ja) バックライトユニットおよび液晶表示装置
JP2009194241A (ja) 半導体素子搭載基板とそれを用いた半導体装置
JP2006286944A (ja) サブマウント及びその製造方法
JP5416674B2 (ja) 絶縁基板およびその製造方法ならびにそれを用いた光源モジュールおよび液晶表示装置
JP2019207977A (ja) 配線基板
TWI820313B (zh) 導線架
TWI831943B (zh) 導線架
US20200312752A1 (en) Substrate for mounting semiconductor element
KR101902254B1 (ko) 고출력 led용 방열 기판
TW200428631A (en) Chip scale package and method of fabricating the same