JP2010103869A - Ｉｑミスマッチ補正回路 - Google Patents

Abstract

【課題】 受信処理を連続的に実行しながら周波数依存のＩＱミスマッチを補正するＩＱミスマッチ補正回路を提供する。
【解決手段】 Ｉ相及びＱ相の入力信号に対して１次以上の１対のディジタルフィルタ１１、１２を用いて補正処理を行う補正回路と、ディジタルフィルタの各伝達関数の２以上の係数を導出するための２以上の制御変数を各別に生成する２以上の制御回路１９、２０と、補正後のＩ相及びＱ相の出力信号に対して、夫々原信号とは異なる周波数特性となるように周波数特性を変化させる１対以上の分析フィルタ１７、１８を備え、第１の制御回路が、Ｉ相及びＱ相出力信号間の時間的に平均化されたＩＱ位相ミスマッチ状態を測定して第１の制御変数とし、第２の制御回路が、１対の分析フィルタのＩ相及びＱ相側の各出力信号間の時間的に平均化されたＩＱ位相ミスマッチ状態を測定して第２の制御変数として、夫々各ディジタルフィルタにフィードバックする。
【選択図】 図２

Description

本発明は、ディジタル通信システムにおける直交受信機から出力されるＩ相（Ｉｎ−ｐｈａｓｅ：同相）信号及びＱ相（Ｑｕａｄｒａｔｕｒｅ：直交位相）信号間のミスマッチ（位相誤差及び振幅誤差）を補正する回路に関する。

無線或いは有線ディジタル通信システムにおける標準的な受信機において、変調された情報を含む高周波信号は、所期の情報信号を抽出するために復調される。抽出される情報信号は、ベースバンド信号と呼ばれ、一般的に複素値で、Ｉ相（Ｉｎ−ｐｈａｓｅ）成分と、Ｑ相（Ｑｕａｄｒａｔｕｒｅ）成分を有する。Ｉ相及びＱ相信号は、送信機側において、位相が９０°離れて直交性が確保されるように搬送波上に変調されている。更に、Ｉ相及びＱ相信号は、通常同じ電力特性を備え、正規直交性を有している。受信信号からベースバンド信号を抽出するために、一般に直交受信機が用いられる。

直交受信機１００は、図９に示すように、送信機側から無線或いは有線の通信チャンネルを介して送信された送信信号を受信するための受信インターフェース１０１、受信インターフェース１０１から出力される受信信号ＳＲを、２つの直交するＩ相受信信号ＳＲＩとＱ相受信信号ＳＲＱに分離するための回路１０２と、Ｉ相受信信号ＳＲＩとＱ相受信信号ＳＲＱの高周波成分を除去するローパスフィルタ１０７、１０８を備える。また、回路１０２は、２つの混合器（ミキサ）１０３、１０４、局部発振器１０５、及び、局部発振器の発振信号ＳＯＬの位相を９０°シフトする位相シフタ１０６を備えて構成され、混合器１０３は、受信信号ＳＲと局部発振器１０５の発振信号ＳＬを乗算してＩ相受信信号ＳＲＩを生成し、混合器１０４は、受信信号ＳＲと位相シフタ１０６の発振信号ＳＬＱを乗算してＱ相受信信号ＳＲＱを生成する。ローパスフィルタ１０７、１０８から出力されるＩ相ベースバンド信号ＳＩ及びＱ相ベースバンド信号ＳＱは、夫々、ＡＤコンバータ１０９、１１０でディジタル化され、Ｉ相及びＱ相の各ディジタルベースバンド信号ＳＤＩ、ＳＤＱが生成される。

理想的な通信リンクでは理論上、ディジタルベースバンド信号ＳＤＩ、ＳＤＱは、完全に正規直交性を有し、所定の通信リンクに対し適切な復調回路によって直接に処理可能な状態である。

しかしながら、実際の回路では、伝送経路上に存在する送信機、受信機、或いは、その両方での種々の欠陥により、Ｉ相ベースバンド信号ＳＩ及びＱ相ベースバンド信号ＳＱ間の正規直交性が損なわれる。正規直交性の損失（「ＩＱミスマッチ」と称す）は、Ｉ相ベースバンド信号ＳＩ及びＱ相ベースバンド信号ＳＱが相互に信号干渉していると見なされる。このＩＱミスマッチによって、送信機側での本来のベースバンド信号と受信機から出力されるベースバンド信号の間に、深刻な歪みが生じる。通信リンクの品質及び有用性を損なう当該歪み、直交性の損失（位相ミスマッチ或いは位相誤差）、及び、エネルギの差異（ゲインミスマッチ或いは振幅誤差）は、受信機の出力端での歪みのレベルが許容範囲内に維持され、通信リンクの品質及び有用性を損なわないように、補正される必要がある。

図１０に、ＩＱミスマッチによる受信信号の品質劣化の一例を示す。図１０は、ＰＡＬビデオ信号におけるＩＱミスマッチによる品質劣化を示しており、同図（Ａ）が、ＩＱミスマッチが生じる前の理想的な信号の電力スペクトラム密度（ＰＳＤ）を、同図（Ｂ）が、ＩＱミスマッチが生じた後の信号の電力スペクトラム密度を、夫々示している。図１０（Ａ）では、ビデオキャリア信号２０１と音声キャリア信号２０２のピークが確認できる。これに対し、図１０（Ｂ）では、上記２つのピーク以外の干渉スペクトラム要素２０３、２０４の存在により、信号品質の劣化が確認できる。

実際のシステム設計において、上記ＩＱミスマッチは、容易に制御できない電子部品や電子装置に固有の要因によって生じる。通信リンク性能を良好に維持するためには、ＩＱミスマッチを補正するための回路（ＩＱミスマッチ補正回路）が、所望の動作条件下で、所定の設計によって生じる可能性のあるＩＱ障害に対処できる十分な能力を備えていることが必須となる。

通常、実際のシステムで使用されるＩＱミスマッチ補正回路は、通信信号帯域の全体に亘って一定のミスマッチ（位相ミスマッチとゲインミスマッチ）を補正できる。換言すれば、従来のＩＱミスマッチ補正回路は、周波数依存の位相ＩＱミスマッチは補正できない。マルチキャリア通信システムに関する受信機、或いは、追加の調整回路を備えたシステム等において、周波数依存のＩＱミスマッチを或る程度緩和できるシステムが開示されている。しかしながら、当該システムは、伝送信号の性質上の幾つかの仮定を設けること、或いは、システムの複雑性やコストを高騰の要因となる大規模な追加回路を要するため、一般的な受信機には十分に適合していない。

ＩＱミスマッチ補正回路の問題は、受信機の設計者等の当業者には周知であり、種々の応用において、ＩＱミスマッチを除去或いは減衰させるための幾つかの方法や回路が考案されている。しかしながら、これらの方法や回路の殆どは、ＩＱミスマッチが周波数依存しないことを前提としている。つまり、ＩＱミスマッチは、所定の通信信号帯域の全体に亘って一定となっている。当該前提の主たる欠点として、対応する回路及びシステムは、周波数依存のＩＱミスマッチを補正できない。通信経路帯域に亘って変動が大き過ぎて周波数依存でないとは考えられないＩＱミスマッチ特性となる装置や部品を特徴とする多くの通信リンクが、実験的に観察できる。即ち、周波数依存のＩＱミスマッチをうまく補正できるＩＱミスマッチ補正回路が要望されている。ここで、周波数依存のＩＱミスマッチの方が一般的で、周波数依存でないＩＱミスマッチは寧ろ特殊で限定的であると理解すべきである。尚、周波数依存のＩＱミスマッチを補正できる補正回路は、周波数依存でないＩＱミスマッチも同様に補正できる。

従来のＩＱミスマッチの補正技術或いは方法として、下記の特許文献１〜７及び非特許文献１に開示されているものがある。例えば、特許文献２には、受信機の他の部分との接続を必要とせずに、周波数依存でないＩＱミスマッチを補正できるディジタル回路設計についての開示がある。また、特許文献３、特許文献４、或いは、非特許文献１には、周波数依存のＩＱミスマッチを補正するために、受信機のアナログ回路、或いは、送信機側において調整用の信号を生成する技術、つまり、受信機側のディジタル信号処理以外に付加的な回路が必要な技術が開示されている。また、当該従来技術では、付加的な回路が必要であることに加えて、受信機のアナログ回路とＩＱミスマッチを補正するディジタル回路が、例えば異なる製造メーカから供給される等の理由で分離しているシステムには、適用できないという欠点がある。更に、当該従来技術は、ミスマッチ条件が変化した場合には、再調整のために受信を停止することなく当該条件変化に対応できないという欠点がある。つまり、アナログ回路に導入された調整信号では、所定の通信信号を受信しながらミスマッチ条件の変化に追従できない。

米国特許第５１５７６９７号明細書 米国特許第５７０５９４９号明細書 米国特許第６３３０２９０号明細書 米国特許第６８９８２５２号明細書 米国特許第７１５８５８６号明細書 米国特許第７２７４７５０号明細書 米国特許第７２９８７９３号明細書 Ｋｏｊｉ Ｍａｅｄａ他、"ＷｉｄｅＢａｎｄ Ｉｍａｇｅ−Ｒｅｊｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ ｆｏｒ Ｌｏｗ−ＩＦ Ｒｅｃｅｉｖｅｒｓ"、 ＩＳＳＣＣ ２００６、２６．１

本発明は、上記従来のＩＱミスマッチ補正技術の問題点に鑑みてなされたものであり、その目的は、受信機側のディジタル信号処理以外に付加的な回路を必要としない自己充足型回路であって、直交受信機の他の部分から独立して、周波数依存のＩＱミスマッチを補正可能で、連続的に受信処理を実行しながらＩＱミスマッチ条件の調整が可能なＩＱミスマッチ補正回路を提供する点にある。

上記目的を達成するための本発明に係るＩＱ位相ミスマッチ補正回路は、Ｉ相及びＱ相のディジタルベースバンド信号間のＩＱ位相ミスマッチを補正するＩＱ位相ミスマッチ補正回路であって、時間領域のＩ相入力信号に対して１次以上のディジタルフィルタ処理を行う第１ディジタルフィルタと、時間領域のＱ相入力信号に対して１次以上のディジタルフィルタ処理を行う第２ディジタルフィルタと、時間領域において、前記第１及び第２ディジタルフィルタの各伝達関数の２以上の係数を導出するための２以上の制御変数を各別に生成して、前記第１及び第２ディジタルフィルタに供給する２以上の制御回路と、前記Ｉ相入力信号の遅延信号と前記第２ディジタルフィルタの出力信号の差分または合成信号であるＩ相出力信号と、前記Ｑ相入力信号の遅延信号と前記第１ディジタルフィルタの出力信号の差分または合成信号であるＱ相出力信号に対して、夫々原信号とは異なる周波数特性となるように周波数特性を変化させる１対以上の分析フィルタと、を備えて構成され、前記２以上の制御回路の内の１つの第１制御回路が、前記Ｉ相出力信号と前記Ｑ相出力信号間の時間的に平均化されたＩＱ位相ミスマッチ状態を測定して、前記２以上の制御変数の１つである第１変数として前記第１及び第２ディジタルフィルタにフィードバックするように構成され、前記２以上の制御回路の内の前記第１制御回路以外の１つの第２制御回路が、前記１対以上の分析フィルタの内の対応する１対の分析フィルタのＩ相側とＱ相側の各出力信号間の時間的に平均化されたＩＱ位相ミスマッチ状態を測定して、前記２以上の制御変数の他の１つである第２変数として前記第１及び第２ディジタルフィルタにフィードバックするように構成されていることを第１の特徴とする。

上記目的を達成するための本発明に係るＩＱゲインミスマッチ補正回路は、Ｉ相及びＱ相のディジタルベースバンド信号間のＩＱゲインミスマッチを補正するＩＱゲインミスマッチ補正回路であって、時間領域のＩ相入力信号に対して１次以上のディジタルフィルタ処理を行う第１ディジタルフィルタと、時間領域のＱ相入力信号に対して１次以上のディジタルフィルタ処理を行う前記第１ディジタルフィルタと伝達関数が異なる第２ディジタルフィルタと、時間領域において、前記第１及び第２ディジタルフィルタの各伝達関数の２以上の係数を導出するための２以上の制御変数を各別に生成して、前記第１及び第２ディジタルフィルタにフィードバックする２以上の制御回路と、前記第１ディジタルフィルタの出力信号であるＩ相出力信号と、前記Ｑ相入力信号の出力信号であるＱ相出力信号に対して、夫々原信号とは異なる周波数特性となるように周波数特性を変化させる１対以上の分析フィルタと、を備えて構成され、前記２以上の制御回路の内の１つの第１制御回路が、前記Ｉ相出力信号と前記Ｑ相出力信号間の時間的に平均化されたＩＱゲインミスマッチ状態を測定して、前記２以上の制御変数の１つである第１変数として前記第１及び第２ディジタルフィルタにフィードバックするように構成され、前記２以上の制御回路の内の前記第１制御回路以外の１つの第２制御回路が、前記１対以上の分析フィルタの内の対応する１対の分析フィルタのＩ相側とＱ相側の各出力信号間の時間的に平均化されたＩＱゲインミスマッチ状態を測定して、前記２以上の制御変数の他の１つである第２変数として前記第１及び第２ディジタルフィルタにフィードバックするように構成されていることを第１の特徴とする。

上記第１の特徴のＩＱ位相ミスマッチ補正回路及びＩＱゲインミスマッチ補正回路は、何れも、Ｉ相及びＱ相の各入力信号に対して、第１及び第２ディジタルフィルタを用いてフィルタリング処理を行い、Ｉ相及びＱ相入力信号間のＩＱ位相ミスマッチ或いはＩＱゲインミスマッチを補正して、Ｉ相及びＱ相出力信号として出力する構成で、更に、第１及び第２ディジタルフィルタの伝達関数を決定する２以上の係数が、Ｉ相及びＱ相出力信号から第１制御回路を経由する第１のフィードバックループと、Ｉ相及びＱ相出力信号から分析フィルタで周波数特性が変化した後、第２制御回路を経由する第２のフィードバックループで決定する構成となっており、第１及び第２ディジタルフィルタは２系統のフィードバックループによって夫々適応フィルタとして構成されることになる。

或る周波数におけるＩＱ位相ミスマッチ或いはＩＱゲインミスマッチの補正は、当該周波数での第１及び第２ディジタルフィルタの周波数応答特性に依存し、補正量と周波数応答特性の関係は線形ではないが、周波数応答が大きいほど、補正量は大きくなる。ここで、第１及び第２ディジタルフィルタが０次のディジタルフィルタ（つまり、ゲイン調整のみを行う）場合は、周波数応答特性は平坦で、つまり、周波数依存がないのであるが、本発明では、伝達関数の係数が２以上、つまり、１次以上のディジタルフィルタであるため、周波数応答は、周波数によって変化することになる。つまり、第１及び第２ディジタルフィルタを適応化することで、周波数依存のＩＱ位相ミスマッチ或いはＩＱゲインミスマッチを補正できることになる。

更に詳述すれば、ＩＱ位相ミスマッチ補正回路の場合は、Ｉ相とＱ相の一方側の入力信号が、他方側のディジタルフィルタ処理された入力信号との差分或いは合成により補正後のＩ相及びＱ相の各出力信号が出力される構成であるため、また、ＩＱ位相ミスマッチの補正は、Ｉ相側とＱ相側の各入力信号に相手側の信号成分が混入しているのを相殺する作業であるため、第１及び第２ディジタルフィルタ間で周波数応答特性が同じでも相違していても、ＩＱ位相ミスマッチの補正量は第１及び第２ディジタルフィルタの周波数応答特性に依存する。これに対して、ＩＱゲインミスマッチ補正回路の場合は、ＩＱゲインミスマッチの補正が、Ｉ相側とＱ相側の各入力信号の振幅が同じでないことを補正する作業であるので、第１及び第２ディジタルフィルタ間で周波数応答の比が周波数依存性を有する必要があり、第１及び第２ディジタルフィルタ間で伝達関数が相互に異なっている。

更に、第１及び第２ディジタルフィルタを適応フィルタとして構成するにあたっては、夫々の伝達関数の係数が独立して適応化されることが重要である。つまり、ＩＱ位相ミスマッチ補正回路及びＩＱゲインミスマッチ補正回路において、各ミスマッチ回路の２以上の制御回路の夫々は、Ｉ相側とＱ相側の各被処理信号間の時間的に平均化されたＩＱミスマッチ状態（ＩＱ位相ミスマッチ状態或いはＩＱゲインミスマッチ状態）を測定して、制御変数として第１及び第２ディジタルフィルタにフィードバックするという共通の処理を実行するため、各制御回路の処理対象となるＩ相側とＱ相側の各被処理信号は、同じ信号内容であってはならない。つまり、２以上の制御回路に入力される各対の被処理信号間で、信号のダイバーシティ（ｄｉｖｅｒｓｉｔｙ）が必要となる。本発明では、分析フィルタによる周波数特性の変化によって、被処理信号間の信号のダイバーシティが実現されている。この結果、２つの異なる周波数での異なるＩＱミスマッチ状態を個別に独立して補正でき、結果として、周波数依存のＩＱ位相ミスマッチ及びＩＱゲインミスマッチが、夫々補正されることになる。

更に、上記第１の特徴のＩＱ位相ミスマッチ補正回路及びＩＱゲインミスマッチ補正回路は、第１及び第２ディジタルフィルタ、各制御回路、及び、各分析フィルタが、時間領域において、逐次入力される信号を処理するため、ディジタルベースバンド信号の受信を中断することなく、つまり、受信機側での受信処理や復調処理を中断することなく、実時間で連続的にＩＱミスマッチの補正処理を実行できる。

上記第１の特徴のＩＱ位相ミスマッチ補正回路及びＩＱゲインミスマッチ補正回路は、更に、夫々において、前記制御変数の数が３以上で、前記分析フィルタが２対以上の場合、１対の前記分析フィルタと他の対の前記分析フィルタの伝達関数が相互に異なることを第２の特徴とする。

上記第２の特徴のＩＱ位相ミスマッチ補正回路及びＩＱゲインミスマッチ補正回路では、制御変数の数が３以上であるので、より高次の適応フィルタの実現が可能となり、より高性能に、周波数依存のＩＱミスマッチの補正処理を実行できるようになるが、上述の通り、３以上の制御変数は独立して導出される必要から、制御変数の数と同数の制御回路に入力する各対の被処理信号間のダイバーシティが確保される必要があるところ、２対以上の分析フィルタにおいて、１対の分析フィルタと他の対の分析フィルタの伝達関数が相互に異なることで、当該信号のダイバーシティが全ての対の被処理信号間で確実に実現され、周波数依存のＩＱミスマッチの補正処理をより高精度に実行できるようなる。

上記第１または第２の特徴のＩＱ位相ミスマッチ補正回路は、更に、前記２以上の制御回路の夫々が、Ｉ相及びＱ相の各被処理信号に対して、時間領域での乗算処理を行い、当該乗算結果を用いて最小２乗平均アルゴリズムによる前記制御変数の適応化処理を逐次実行することを第３の特徴とし、上記第１または第２の特徴のＩＱゲインミスマッチ補正回路は、更に、前記２以上の制御回路の夫々が、Ｉ相及びＱ相の各被処理信号に対して、時間領域での減算処理と加算処理、及び、当該減算結果と加算結果に対する乗算処理を行い、当該乗算結果を用いて最小２乗平均アルゴリズムによる前記制御変数の適応化処理を逐次実行することを第３の特徴とする。

上記第３の特徴のＩＱ位相ミスマッチ補正回路では、各制御回路に入力する被処理信号は本来直交性を有しているので、各対の被処理信号に対する乗算処理結果（個々の処理時刻でのＩＱ位相ミスマッチ状態を表している）を用いて各対の被処理信号間の時間的に平均化されたＩＱ位相ミスマッチ状態を測定して、最小２乗平均アルゴリズムによる制御変数の適応化処理を逐次実行することができる。尚、Ｉ相及びＱ相出力信号において、ＩＱ位相ミスマッチが完全に補正されている場合、両出力信号の積の時間的な平均は０となる。一方、上記第３の特徴のＩＱゲインミスマッチ補正回路では、各制御回路に入力する被処理信号は本来正規化されているので、各対の被処理信号に対する減算処理結果と加算処理結果に対する乗算処理結果（個々の処理時刻でのＩＱゲインミスマッチ状態を表している）を用いて各対の被処理信号間の平均化されたＩＱゲインミスマッチ状態を測定して、最小２乗平均アルゴリズムによる制御変数の適応化処理を逐次実行することができる。尚、Ｉ相及びＱ相出力信号において、ＩＱゲインミスマッチが完全に補正されている場合、両出力信号の差と和の積（夫々の２乗の差、つまり電力差）の時間的な平均は０となる。更に、制御変数の適応化アルゴリズムとしては、最小２乗平均（ＬＭＳ：Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）アルゴリズム以外のアルゴリズム（例えば、再帰最小２乗（ＲＬＳ：Ｒｅｃｕｒｓｉｖｅ Ｌｅａｓｔ Ｓｑｕａｒｅ）アルゴリズム、ＰＩＤ（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｉｎｔｅｇｒａｌ Ｄｅｒｉｖａｔｉｖｅ）アルゴリズム、最尤（ＭＬ：Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）アルゴリズム等）も利用可能であるが、最小２乗平均アルゴリズムは、他と比較して、非常に頑強且つ安定で、小規模な回路構成で実現可能であるという利点を有する。

上記何れかの特徴のＩＱ位相ミスマッチ補正回路及びＩＱゲインミスマッチ補正回路は、更に、夫々の前記第１及び第２ディジタルフィルタが、２次以上の対称構造の有限長インパルス応答フィルタであることを第４の特徴とする。

上記第４の特徴のＩＱ位相ミスマッチ補正回路及びＩＱゲインミスマッチ補正回路によれば、少ない制御変数の数で、つまり、より小さい回路規模により、高次の第１及び第２ディジタルフィルタが実現でき、周波数依存のＩＱミスマッチをより高精度に補正できるようになる。また、第１及び第２ディジタルフィルタは、無限長インパルス応答フィルタで構成可能であるが後述する不利益があるため、有限長インパルス応答フィルタで構成されるのが好ましい。

無限長インパルス応答フィルタは、群遅延特性が良好でないため、当該群遅延特性を後で補正する必要があるが、第１及び第２ディジタルフィルタが適応フィルタとして構成されるため、当該補正回路も適応フィルタとして構成される必要が生じ、回路構成が複雑化する。また、無限長インパルス応答フィルタは、制御変数に対する応答が、有限長インパルス応答フィルタに比べてより無秩序となるため、実用的な安定性と収束性を備えた応答性の良い無限長インパルス応答フィルタの設計が困難である。更に、無限長インパルス応答フィルタは、内部にフィードバック遅延が存在するため、実時間での連続的な適応フィルタ処理が困難である。このことは、伝達関数のフィードバック項の係数が更新される毎に、フィルタ内のメモリをリセットする必要が生じ、更に、それに起因する雑音が増加することになる。以上より、第１及び第２ディジタルフィルタの伝達関数を連続的に更新するには、無限長インパルス応答フィルタは好ましくない。

上記何れかの特徴のＩＱ位相ミスマッチ補正回路及びＩＱゲインミスマッチ補正回路は、更に、夫々の前記分析フィルタが無限長インパルス応答フィルタであることを第５の特徴とする。

上記第５の特徴のＩＱ位相ミスマッチ補正回路及びＩＱゲインミスマッチ補正回路によれば、分析フィルタを無限長インパルス応答フィルタで構成することで、回路の小型化及び低消費電力化が図れる。尚、分析フィルタは、ＩＱ位相ミスマッチ補正回路及びＩＱゲインミスマッチ補正回路のデータ伝送経路上に存在しないため、つまり、分析フィルタの出力は外部に出力されないため、更に、分析フィルタは適応型ではなく、伝達関数が完全に固定されているので、上述した第１及び第２ディジタルフィルタに適用する場合の無限長インパルス応答フィルタの問題点は分析フィルタには該当しない。

上記目的を達成するための本発明に係るＩＱミスマッチ補正回路は、上記何れかの特徴のＩＱ位相ミスマッチ補正回路とＩＱゲインミスマッチ補正回路の一方を前段に他方を後段に縦列に接続し、Ｉ相及びＱ相のディジタルベースバンド信号を前段回路のＩ相及びＱ相入力信号として入力し、前記前段回路のＩ相及びＱ相出力信号を後段回路のＩ相及びＱ相入力信号として入力し、前記後段回路のＩ相及びＱ相出力信号を、ＩＱミスマッチ補正後のＩ相及びＱ相のディジタルベースバンド信号として出力することを第１の特徴とする。

上記第１の特徴のＩＱミスマッチ補正回路によれば、上記特徴のＩＱ位相ミスマッチ補正回路及びＩＱゲインミスマッチ補正回路を備えているため、入力するＩ相及びＱ相のディジタルベースバンド信号に対して、周波数依存のＩＱ位相ミスマッチとＩＱゲインミスマッチの両方を実時間で連続的に補正することができる。

上記第１の特徴のＩＱミスマッチ補正回路は、更に、前記後段回路の前記１対以上の分析フィルタを、前記前段回路の前記１対以上の分析フィルタとして共通に利用する構成であることを第２の特徴とする。

上記第２の特徴のＩＱミスマッチ補正回路によれば、前段に配置するＩＱ位相ミスマッチ補正回路及びＩＱゲインミスマッチ補正回路の何れか一方の分析フィルタを省略できるため、回路規模の縮小化、低消費電力化が図れる。

また、本発明に係る受信装置は、直交受信機の後段に、上記何れかの特徴のＩＱ位相ミスマッチ補正回路、ＩＱゲインミスマッチ補正回路、或いは、ＩＱミスマッチ補正回路を備えてなることを特徴とする。

上記特徴の受信装置によれば、上記特徴のＩＱ位相ミスマッチ補正回路、ＩＱゲインミスマッチ補正回路、或いは、ＩＱミスマッチ補正回路を備えているため、直交受信機から出力されるＩ相及びＱ相のディジタルベースバンド信号に対して、周波数依存のＩＱ位相ミスマッチとＩＱゲインミスマッチの少なくとも何れか一方を実時間で連続的に補正することができる。

以下、本発明に係るＩＱ位相ミスマッチ補正回路及びＩＱゲインミスマッチ補正回路、並びに、これらを備えたＩＱミスマッチ補正回路及び受信装置の実施形態を図面に基づいて説明する。

〈ＩＱミスマッチ補正回路の実施形態〉
本実施形態では、ＩＱミスマッチ補正回路２は、図１に示すように、直交受信機１００の後段に設けられたＡＤコンバータ１０９、１１０から出力されるＩ相及びＱ相の各ディジタルベースバンド信号ＳＤＩ、ＳＤＱに対して、両信号間の周波数依存のＩＱミスマッチを補正するように構成され、ＩＱ位相ミスマッチを補正するＩＱ位相ミスマッチ補正回路３とＩＱゲインミスマッチを補正するＩＱゲインミスマッチ補正回路４の一方が他方に縦列接続した構成となっている。ＩＱ位相ミスマッチ補正回路３とＩＱゲインミスマッチ補正回路４は、幾つかの共通の性質を共有しており、各回路構成等については後述する。尚、図１では、前段にＩＱ位相ミスマッチ補正回路３を、後段にＩＱゲインミスマッチ補正回路４を配置しているが、当該配置は一例であり、前後の配置は逆転しても良く、それによって本発明の概念、効果、性能等が損なわれることはない。受信装置１は、直交受信機１００の後段にＩＱミスマッチ補正回路２を配した構成となっており、ＩＱミスマッチ補正回路２で補正されたＩ相及びＱ相の各ディジタルベースバンド信号ＳＤｃＩ、ＳＤｃＱは、その後段に配置された復調回路（不図示）により処理される。

直交受信機１００は、図９に示す直交受信機と同じ構成であり、送信機側から無線或いは有線の通信チャンネルを介して送信された送信信号を受信するための受信インターフェース１０１を備える。受信インターフェース１０１は、直交受信機１００により規定されるフィルタ、増幅器、混合器（ミキサ）、アンテナ等の電子部品を備えて構成されるが、公知の回路構成が利用可能なため、詳細な記載は省略している。受信インターフェース１０１の後段には、受信インターフェース１０１から出力される受信信号ＳＲを２つの直交するＩ相受信信号ＳＲＩとＱ相受信信号ＳＲＱに分離するための分離回路１０２が設けられている。分離回路１０２は、２つの混合器（ミキサ）１０３、１０４、局部発振器１０５、及び、局部発振器の発振信号ＳＯＬの位相を９０°シフトする位相シフタ１０６を備えて構成され、受信信号ＳＲはＩ相側とＱ相側の２系統に分離され、混合器１０３は、Ｉ相側の受信信号ＳＲと局部発振器１０５の発振信号ＳＯＬを乗算してＩ相受信信号ＳＲＩを生成し、混合器１０４は、Ｑ相側の受信信号ＳＲと位相シフタ１０６の発振信号ＳＬＱを乗算してＱ相受信信号ＳＲＩを生成する。ローパスフィルタ１０７、１０８から出力されるＩ相ベースバンド信号ＳＩ及びＱ相ベースバンド信号ＳＱは、夫々、ＡＤコンバータ１０９、１１０でディジタル化され、Ｉ相及びＱ相の各ディジタルベースバンド信号ＳＤＩ、ＳＤＱが生成され、ＩＱミスマッチ補正回路２に入力される。ここで、ディジタルベースバンド信号ＳＤＩ、ＳＤＱは、複素ディジタルベースバンド信号で、信号ＳＤＩが実成分で、信号ＳＤＱが虚成分となる。

上述の通り、理想的な通信リンクでは理論上、ディジタルベースバンド信号ＳＤＩ、ＳＤＱは、完全に正規直交性を有し、所定の通信リンクに対し適切な復調回路によって直接に処理可能な状態である。しかし、実際の回路では、伝送経路上に存在する種々の電子部品や電子装置の不完全性によって、他のタイプの歪みの中に、或る程度の位相歪みが生じることになり、その結果、ディジタルベースバンド信号ＳＤＩ、ＳＤＱ間に信号電力に差異が生じる。この現象によって受信信号の品質が低下するため、ディジタルベースバンド信号ＳＤＩ、ＳＤＱの復調処理を行う前に、ＩＱミスマッチ補正回路２が、ディジタルベースバンド信号ＳＤＩ、ＳＤＱに対して当該ＩＱミスマッチの補正処理を実行する。尚、本実施形態では、処理対象のディジタルベースバンド信号ＳＤＩ、ＳＤＱは、一定間隔でサンプリングされた離散的な時系列データであり、ＩＱ位相ミスマッチ補正回路３及びＩＱゲインミスマッチ補正回路４を構成する各回路は、当該時系列データを時間領域で処理する構成となっている。以下の説明では、必要に応じて、信号名の後ろに離散的な時間（つまり、時系列の順序）を示す表示（例えば、［ｎ］、［ｎ＋１］等）を付して説明する。

〈ＩＱ位相ミスマッチ補正回路の実施形態〉
図２に、ＩＱ位相ミスマッチ補正回路３の好適な一実施例を示す。本実施形態では、ＩＱ位相ミスマッチ補正回路３は、１対のディジタルフィルタ１１、１２と、１対の遅延ライン１３、１４と、１対の減算器１５、１６と、１対の分析フィルタ１７、１８と、２つのＬＭＳ（最小２乗平均：Ｌｅａｓｔ Ｍｅａｎ Ｓｑｕａｒｅ）アルゴリズムを実行する制御回路１９、２０を備えて構成される。ＩＱ位相ミスマッチ補正回路３は、２つの入力信号ＸＩｉｎとＸＱｉｎの間のＩＱ位相ミスマッチ（位相誤差）を補正するために、入力信号ＸＩｉｎ、ＸＱｉｎを次数が１以上のディジタルフィルタ１１、１２で夫々フィルタリングした２つのクロスオーバー信号ＳＩｘ、ＳＱｘを生成する。遅延ライン１３を通過した入力信号ＸＩｉｎからクロスオーバー信号ＳＱｘを減算器１５で減算して出力信号ＸＩｏｕｔを生成し、遅延ライン１４を通過した入力信号ＸＱｉｎからクロスオーバー信号ＳＩｘを減算器１６で減算して出力信号ＸＱｏｕｔを生成する。当該２系統のフィルタリングと減算処理により、２つの入力信号ＸＩｉｎとＸＱｉｎの間の直交性が向上し、理想的には、９０°の位相関係が再構築されることにより、両入力信号間のＩＱ位相ミスマッチが消滅或いは大幅に減衰する。尚、１対の遅延ライン１３、１４は、説明の便宜上、独立した形態で図示しているが、ディジタルフィルタ１１、１２と夫々一体化することで回路サイズが削減される。尚、減算器１５、１６による減算処理は、ディジタルフィルタ１１、１２の出力信号ＳＩｘ、ＳＱｘの符号を正負反転させると、加算器による加算処理と置き換えられる。

図２において、入力信号ＸＩｉｎ、ＸＱｉｎは、図１に示す前段にＩＱ位相ミスマッチ補正回路３を、後段にＩＱゲインミスマッチ補正回路４を配置した構成の場合は、ディジタルベースバンド信号ＳＤＩ、ＳＤＱであり、ＩＱ位相ミスマッチ補正回路３をＩＱゲインミスマッチ補正回路４の後段に配置した構成の場合は、ＩＱゲインミスマッチ補正回路４のＩ相及びＱ相の各出力信号である。

ディジタルフィルタ１１、１２は、２つの入力信号ＸＩｉｎとＸＱｉｎの間の周波数依存のＩＱ位相ミスマッチを適応的に補正するために、信号条件及び回路条件を反映するように調整される必要がある。そのために、ＩＱ位相ミスマッチ補正回路３は、ディジタルフィルタ１１、１２に対して制御変数を提供する特別な測定回路を備える。本実施形態では、ディジタルフィルタ１１、１２は、２つの制御変数Ｐｏ、Ｐｓを用いる２次フィルタとして構成される。尚、ディジタルフィルタ１１、１２をより高次のフィルタで構成する場合には、制御変数の数が増えるだけで、以下に説明する本発明の趣旨から逸脱するものではない。図２に示す好適例では、本発明の概念を簡単に説明するために、簡単な構成を例示するものである。以下、ディジタルフィルタ１１、１２が２次フィルタの場合を想定して説明するが、当該説明は容易に高次のフィルタに拡張可能である。

ディジタルフィルタ１１、１２を調整し、ＩＱミスマッチ条件上の変化を即座に追跡するために、２以上の制御変数が必要となる。本実施形態では、良好な安定性とシステム性能を確保するために、ＬＭＳアルゴリズムに基づく帰還計画を採用する。第１の制御回路１９は、出力信号ＸＩｏｕｔ、ＸＱｏｕｔから第１の制御変数Ｐｏを生成し、第２の制御回路２０は、分析フィルタ１７、１８の各出力信号から第２の制御変数Ｐｓを生成する。ここで、第２の制御変数Ｐｓを第１の制御変数Ｐｏから独立して生成するためには、２つの制御回路１９、２０で処理される信号間に信号のダイバーシティ（ｄｉｖｅｒｓｉｔｙ）が必要となる。例えば、上記非特許文献１では、例えば異なる周波数の種々の調整用信号を用いて信号のダイバーシティを実現している。本実施形態では、信号のダイバーシティは、２つの分析フィルタ１７、１８によって実現している。分析フィルタ１７、１８は、出力信号ＸＩｏｕｔ、ＸＱｏｕｔの周波数特性に対して各別に元の周波数特性とは異なるように変調を施すことで、第２の制御回路２０に対し、第２の制御変数Ｐｓを生成できるようにする。尚、ディジタルフィルタ１１、１２として高次のものを使用するシステムでは、当該分析フィルタを追加することで、追加の制御変数を生成することができる。

ディジタルフィルタ１１、１２の伝達関数の各係数に第１及び第２の制御変数Ｐｏ、Ｐｓを用いた場合の２つの具体例を、以下の数１及び数２に示す。数１及び数２に示す伝達関数は、何れも０次と２次の係数が等しい対称構造の有限長インパルス応答（ＦＩＲ：Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタを構成している。従って、数１及び数２に示す伝達関数は、２つの制御変数Ｐｏ、Ｐｓだけで規定される。尚、数１及び数２に示す対称構造の伝達関数以外にも種々の伝達関数が利用可能であり、本発明の基本原理から外れずに同様の作用効果を奏し得ることは、当業者にとって明白である。

［数１］
Ｈ（ｚ）＝Ｐｏ×ｚ^−１＋Ｐｓ×（１＋ｚ^−２）
［数２］
Ｈ（ｚ）＝（Ｐｏ＋２×Ｐｓ）×ｚ^−１＋Ｐｓ×（１＋ｚ^−２）

尚、上記では、ディジタルフィルタ１１、１２は同一の伝達関数を有する場合を想定したが、ディジタルフィルタ１１、１２の伝達関数は必ずしも同一でなくてもよい。

本実施形態では、ＩＱ位相ミスマッチ補正回路３は、制御回路１９、２０による帰還構造を有するため、経時的なＩＱミスマッチ条件上の変化は、制御回路１９、２０によって追跡され、出力信号ＸＩｏｕｔ、ＸＱｏｕｔが連続的に生成されるように、入力信号ＸＩｉｎ、ＸＱｉｎに供給される。

図３に、ＩＱ位相ミスマッチ補正回路３のより詳細な回路構成例を示す。図３に示す実施例では、ディジタルフィルタ１１、１２の伝達関数は、数２に示す伝達関数であり、遅延ライン１３、１４は、夫々ディジタルフィルタ１１、１２内の遅延要素（ｚ^−１）を利用して構成されている。また、制御回路１９は、出力信号ＸＩｏｕｔ、ＸＱｏｕｔを乗算した信号にステップサイズパラメータμ０を乗じ、１サンプリング期間前に処理された制御変数Ｐｏ［ｎ］を加算した後、遅延要素（ｚ^−１）を通過して制御変数Ｐｏ［ｎ＋１］を生成する。同様に、制御回路２０は、分析フィルタ１７、１８のＩ相側とＱ相側の各出力信号ＸＩｍ、ＸＱｍを乗算した信号にステップサイズパラメータμ１を乗じ、１サンプリング期間前に処理された制御変数Ｐｓ［ｎ］を加算した後、遅延要素（ｚ^−１）を通過して制御変数Ｐｓ［ｎ＋１］を生成する。図３に示す制御回路１９、２０のＬＭＳアルゴリズムによる処理は、以下の数３及び数４で表わされる。

［数３］
Ｐｏ［ｎ＋１］＝Ｐｏ［ｎ］＋μ０×（ＸＩｏｕｔ［ｎ］×ＸＱｏｕｔ［ｎ］）
［数４］
Ｐｓ［ｎ＋１］＝Ｐｓ［ｎ］＋μ１×（ＸＩｍ［ｎ］×ＸＱｍ［ｎ］）

図３に示す実施例では、分析フィルタ１７、１８は、互いに全く同じ回路構成で、内部に帰還ループを有する再帰型フィルタである無限長インパルス応答（ＩＩＲ：Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタで構成されており、その伝達関数Ｈａ（ｚ）は、以下の数５で表わされる。分析フィルタ１７、１８は、原信号に対して特定の周波数領域を増幅し、他の周波数領域を減衰させるように周波数特性を変化させる。ＩＩＲフィルタで構成された分析フィルタ１７、１８は、回路の小型化、低消費電力化が実現できるとともに、滑らかな減衰特性が得られるため、様々な周波数での信号電力を変調でき、原信号の周波数帯域内の何れの周波数成分も完全には除去されない、つまり、信号のダイバーシティの生成によって信号情報が欠落しないことを意味する。

［数５］
Ｈａ（ｚ）＝（１＋ｚ^−１）／（１−０．２×ｚ^−１）

上述のように、制御回路１９、２０は時間領域で動作するので、制御変数Ｐｏ、Ｐｓは、夫々の被処理信号の周波数特性の情報を必要とせず、各対の被処理信号のＩＱ位相ミスマッチ状態（上記乗算処理の結果）の時間的な平均が得られることになる。また、分析フィルタ１７、１８も同様に時間領域で動作するので、制御変数Ｐｏ、Ｐｓで異なる重み付けによる平均化が行われたことになる。

図３に示す実施例では、上記回路構成により、出力信号ＸＩｏｕｔ、ＸＱｏｕｔは、夫々、入力信号ＸＩｉｎとＸＱｉｎに対し、以下の数６及び数７に示すように、ＩＱ位相ミスマッチが時間領域で順次補正される。数６及び数７の夫々右辺第２項がＩＱ位相ミスマッチの補正項である。

［数６］
ＸＩｏｕｔ［ｎ］＝ＸＩｉｎ［ｎ−１］
−（（Ｐｏ［ｎ］＋２×Ｐｓ［ｎ］）×ＸＱｉｎ［ｎ−１］
＋Ｐｓ［ｎ］（ＸＱｉｎ［ｎ］＋ＸＱｉｎ［ｎ−２］）
［数７］
ＸＱｏｕｔ［ｎ］＝ＸＱｉｎ［ｎ−１］
−（（Ｐｏ［ｎ］＋２×Ｐｓ［ｎ］）×ＸＩｉｎ［ｎ−１］
＋Ｐｓ［ｎ］（ＸＩｉｎ［ｎ］＋ＸＩｉｎ［ｎ−２］）

本実施形態では、ディジタルフィルタ１１、１２の次数は２であるが、通信リンクがそれに耐え得ると期待されるＩＱミスマッチのタイプとＩＱミスマッチ補正回路に要求される性能等の要請によって、適宜変更可能である。

図４に、図２に示すＩＱ位相ミスマッチ補正回路３の別実施例を示す。図４に示すＩＱ位相ミスマッチ補正回路３’は、１対のディジタルフィルタ２１、２２と、１対の遅延ライン１３、１４と、１対の減算器１５、１６と、２対の分析フィルタ２３〜２６と、ＬＭＳアルゴリズムを実行する３つの制御回路２７〜２９を備えて構成される。ディジタルフィルタ２１、２２は、図２に示すＩＱ位相ミスマッチ補正回路３のディジタルフィルタ１１、１２より高次で、３つの制御変数Ｐｏ、Ｐｓ、Ｐｎを用いる対称構造の４次フィルタとして構成される。図２に示すＩＱ位相ミスマッチ補正回路３と比較すると、追加の制御変数Ｐｎを生成するために、１対の分析フィルタ２５、２６と１つの制御回路２９が追加されている。

ディジタルフィルタ２１、２２の伝達関数の各係数に第１乃至第３の制御変数Ｐｏ、Ｐｓ、Ｐｎを用いた場合の具体例を、以下の数８に示す。

［数８］
Ｈ（ｚ）＝（Ｐｏ＋２×Ｐｓ＋２×Ｐｎ）×ｚ^−２＋Ｐｓ×（ｚ^−１＋ｚ^−３）
＋Ｐｎ×（１＋ｚ^−４）

分析フィルタ１７、１８、２３〜２６の目的は、３つの制御回路２７〜２９に入力する各対の被処理信号に対して信号のダイバーシティを実現することであり、それ故、信号のダイバーシティを実現できる限りにおいて、分析フィルタのアーキテクチャに対する設計自由度は極めて高い。更に、分析フィルタの構成は、本質的に同じタスクを実行し、同じ結果を生成しながらも、多様に変化し得る。例えば、１対の分析フィルタ２３、２４と他の１対の分析フィルタ２５、２６は相互に並列に配置されているが、夫々の分析フィルタの基本的な動作や回路性能を変化させることなく、１対の分析フィルタ２３、２４の各入力を、出力信号ＸＩｏｕｔ、ＸＱｏｕｔではなく、１対の分析フィルタ２５、２６の各出力として、縦列に配置するようにしても良い。

〈ＩＱゲインミスマッチ補正回路の実施形態〉
図５に、ＩＱゲインミスマッチ補正回路４の好適な一実施例を示す。本実施形態では、ＩＱゲインミスマッチ補正回路４は、１対のディジタルフィルタ３１、３２と、１対の分析フィルタ３３、３４と、２つのＬＭＳアルゴリズムを実行する制御回路３５、３６を備えて構成される。ディジタルフィルタ３１、３２は、夫々入力信号ＸＩｉｎとＸＱｉｎに対して両信号間のＩＱゲインミスマッチ（振幅誤差）を補正する処理を行い、出力信号ＸＩｏｕｔ、出力信号ＸＱｏｕｔを生成する。入力信号ＸＩｉｎ、ＸＱｉｎは、図１に示す前段にＩＱ位相ミスマッチ補正回路３を、後段にＩＱゲインミスマッチ補正回路４を配置した構成の場合は、ＩＱ位相ミスマッチ補正回路３のＩ相及びＱ相の各出力信号であり、ＩＱ位相ミスマッチ補正回路３をＩＱゲインミスマッチ補正回路４の後段に配置した構成の場合は、ディジタルベースバンド信号ＳＤＩ、ＳＤＱである。

ディジタルフィルタ３１、３２は、２つの入力信号ＸＩｉｎとＸＱｉｎの間の周波数依存のＩＱゲインミスマッチを適応的に補正するために、信号条件及び回路条件を反映するように調整される必要がある。そのために、ＩＱゲインミスマッチ補正回路４は、ディジタルフィルタ３１、３２に対して制御変数を提供する特別な測定回路を備える。本実施形態では、ディジタルフィルタ３１、３２は、２つの制御変数Ｇｏ、Ｇｓを用いる２次フィルタとして構成され、当該２つの制御変数Ｇｏ、Ｇｓによって制御される。第１の制御回路３５は、出力信号ＸＩｏｕｔ、ＸＱｏｕｔから第１の制御変数Ｇｏを生成し、第２の制御回路３６は、分析フィルタ３３、３４の各出力信号から第２の制御変数Ｇｓを生成する。制御変数Ｇｓの生成に使用する出力信号ＸＩｏｕｔ、ＸＱｏｕｔの周波数特性を変調する分析フィルタ３３、３４を使用して、信号のダイバーシティが実現される。

ディジタルフィルタ３１、３２の伝達関数の各係数に第１及び第２の制御変数Ｇｏ、Ｇｓを用いた場合の２つの具体例を、以下の数９及び数１０に示す。数９及び数１０において、Ｈｉ（ｚ）はＩ相のディジタルフィルタ３１の伝達関数、Ｈｑ（ｚ）はＱ相のディジタルフィルタ３２の伝達関数を夫々示す。ディジタルフィルタ３１、３２の周波数応答特性が同じ場合は、当該周波数応答特性の比は周波数に依存せず一定となるため、周波数依存のＩＱゲインミスマッチが適正に補正されない。従って、本実施形態では、ディジタルフィルタ３１、３２の伝達関数は、Ｉ相とＱ相間で夫々異なるように設定されている。具体的には、回路設計を容易にするために、制御変数Ｇｏ、Ｇｓの符号を正負反転させた内容となっている。また、数７及び数８に示す伝達関数は、何れも０次と２次の係数が等しい対称構造の有限長インパルス応答（ＦＩＲ）フィルタを構成している。従って、数９及び数１０に示す伝達関数は、２つの制御変数Ｇｏ、Ｇｓだけで規定される。尚、数９及び数１０に示す伝達関数以外にも種々の伝達関数が利用可能であり、本発明の基本原理から外れずに同様の作用効果を奏し得ることは、当業者にとって明白である。

［数９］
Ｈｉ（ｚ）＝（１−Ｇｏ）×ｚ^−１−（１−Ｇｏ）×Ｇｓ×（１＋ｚ^−２）
Ｈｑ（ｚ）＝（１＋Ｇｏ）×ｚ^−１−（１＋Ｇｏ）×Ｇｓ×（１＋ｚ^−２）
［数１０］
Ｈｉ（ｚ）＝（１−Ｇｏ−２×Ｇｓ）×ｚ^−１−Ｇｓ×（１＋ｚ^−２）
Ｈｑ（ｚ）＝（１＋Ｇｏ＋２×Ｇｓ）×ｚ^−１＋Ｇｓ×（１＋ｚ^−２）

ＩＱ位相ミスマッチ補正回路３と同様に、ＩＱゲインミスマッチ補正回路４は、制御回路３５、３６による帰還構造を有するため、出力信号ＸＩｏｕｔ、ＸＱｏｕｔを連続的に生成しながら、経時的なＩＱミスマッチ条件上の変化を追跡可能である。

図６に、ＩＱゲインミスマッチ補正回路４のより詳細な回路構成例を示す。図６に示す実施例では、ディジタルフィルタ３１、３２の伝達関数は、数１０に示す伝達関数であり、制御回路３５は、出力信号ＸＩｏｕｔ、ＸＱｏｕｔを加算した信号と減算した信号を乗算した信号にステップサイズパラメータν０を乗じ、１サンプリング期間前に処理された制御変数Ｇｏ［ｎ］を加算した後、遅延要素（ｚ^−１）を通過して制御変数Ｇｏ［ｎ＋１］を生成する。同様に、制御回路３６は、分析フィルタ３３、３４のＩ相側とＱ相側の各出力信号ＸＩｍ、ＸＱｍを乗算した信号にステップサイズパラメータν１を乗じ、１サンプリング期間前に処理された制御変数Ｇｓ［ｎ］を加算した後、遅延要素（ｚ^−１）を通過して制御変数Ｇｓ［ｎ＋１］を生成する。図６に示す制御回路３５、３６のＬＭＳアルゴリズムによる処理は、以下の数１１及び数１２で表わされる。

［数１１］
Ｇｏ［ｎ＋１］＝Ｇｏ［ｎ］＋ν０×（ＸＩｏｕｔ［ｎ］^２−ＸＱｏｕｔ［ｎ］^２）
［数１２］
Ｇｓ［ｎ＋１］＝Ｇｓ［ｎ］＋ν１×（ＸＩｍ［ｎ］^２−ＸＱｍ［ｎ］^２）

図６に示す実施例では、分析フィルタ３３、３４は、互いに全く同じ回路構成であり、ＩＱ位相ミスマッチ補正回路３で使用される分析フィルタ１７、１８と同じ回路構成である。従って、分析フィルタ３３、３４は、内部に帰還ループを有する再帰型フィルタである無限長インパルス応答（ＩＩＲ）フィルタで構成されており、その伝達関数Ｈａ（ｚ）も、分析フィルタ１７、１８と同じく上記の数５で表わされる。分析フィルタ３３、３４の機能及び特徴については、分析フィルタ１７、１８と同様であり、重複する説明は割愛する。

上述のように、制御回路３５、３６は時間領域で動作するので、制御変数Ｇｏ、Ｇｓは、夫々の被処理信号の周波数特性の情報を必要とせず、各対の被処理信号のＩＱゲインミスマッチ状態（上記加算信号と減算信号の乗算処理の結果）の時間的な平均が得られることになる。また、分析フィルタ３３、３４も同様に時間領域で動作するので、制御変数Ｇｏ、Ｇｓで異なる重み付けによる平均化が行われたことになる。

図６に示す実施例では、上記回路構成により、出力信号ＸＩｏｕｔ、ＸＱｏｕｔは、夫々、入力信号ＸＩｉｎとＸＱｉｎに対し、以下の数１３及び数１４に示すように、ＩＱゲインミスマッチが時間領域で順次補正される。

［数１３］
ＸＩｏｕｔ［ｎ］＝（１−Ｇｏ［ｎ］−２×Ｇｓ［ｎ］）×ＸＩｉｎ［ｎ−１］
−Ｇｓ［ｎ］×（ＸＩｉｎ［ｎ］＋ＸＩｉｎ［ｎ−２］）
［数１４］
ＸＱｏｕｔ［ｎ］＝（１＋Ｇｏ［ｎ］＋２×Ｇｓ［ｎ］）×ＸＱｉｎ［ｎ−１］
＋Ｇｓ［ｎ］×（ＸＱｉｎ［ｎ］＋ＸＱｉｎ［ｎ−２］）

本実施形態では、ディジタルフィルタ３１、３２の次数は２であるが、通信リンクがそれに耐え得ると期待されるＩＱミスマッチのタイプとＩＱミスマッチ補正回路に要求される性能等の要請によって、適宜変更可能である。

図７に、図５に示すＩＱゲインミスマッチ補正回路４の別実施例を示す。図７に示すＩＱゲインミスマッチ補正回路４’は、１対のディジタルフィルタ４１、４２と、２対の分析フィルタ４３〜４６と、ＬＭＳアルゴリズムを実行する３つの制御回路４７〜４９を備えて構成される。ディジタルフィルタ４１、４２は、図５に示すＩＱゲインミスマッチ補正回路４のディジタルフィルタ３１、３２より高次で、３つの制御変数Ｇｏ、Ｇｓ、Ｇｎを用いる対称構造の４次フィルタとして構成される。図５に示すＩＱゲインミスマッチ補正回路４と比較すると、追加の制御変数Ｇｎを生成するために、１対の分析フィルタ４５、４６と１つの制御回路４９が追加され、信号のダイバーシティが分析フィルタ４５、４６によって更に生成される。上述したように、分析フィルタ３３、３４、４３〜４６の目的は、信号のダイバーシティを生成することであり、それ故、信号のダイバーシティを実現できる限りにおいて、分析フィルタのアーキテクチャに対する設計自由度は極めて高い。更に、分析フィルタの構成は、本質的に同じタスクを実行し、同じ結果を生成しながらも、多様に変化し得る。ディジタルフィルタ４１、４２の伝達関数の各係数に第１乃至第３の制御変数Ｇｏ、Ｇｓ、Ｇｎを用いた場合の具体例を、以下の数１５に示す。

［数１５］
Ｈｉ（ｚ）＝（１−Ｇｏ＋２×Ｇｎ）×ｚ^−２−Ｇｓ×（ｚ^−１＋ｚ^−３）
−Ｇｎ×（１＋ｚ^−４）
Ｈｑ（ｚ）＝（１＋Ｇｏ−２×Ｇｎ）×ｚ^−２＋Ｇｓ×（ｚ^−１＋ｚ^−３）
＋Ｇｎ×（１＋ｚ^−４）

〈ＩＱミスマッチ補正回路の別実施形態〉
図２に示すＩＱ位相ミスマッチ補正回路３と図５に示すＩＱゲインミスマッチ補正回路４、或いは、図４に示すＩＱ位相ミスマッチ補正回路３’と図７に示すＩＱゲインミスマッチ補正回路４’を比較すると、夫々のＩＱ位相ミスマッチ補正回路３、３’とＩＱゲインミスマッチ補正回路４、４’は、同様の分析フィルタとＬＭＳアルゴリズムを実行する制御回路を備えた回路構成を有する。そこで、更に、回路規模の低減及び動作時の低消費電力化を図るために、ＩＱ位相ミスマッチ補正回路３、３’とＩＱゲインミスマッチ補正回路４、４’間で分析フィルタ群を共用して、共通の信号ダイバーシティを実現することも可能である。

ＩＱ位相ミスマッチ補正回路３、３’及びＩＱゲインミスマッチ補正回路４、４’で使用する制御変数の数に制限はなく、回路設計上或いは性能上の要請に応じて調整可能である。本発明の１つの利点は、回路の複雑性つまり回路規模は、制御変数の数に概ね比例する点である。つまり、制御変数の数が増加しても、その２乗或いは指数関数的には回路規模が増大しないという利点がある。

図８に、ＩＱミスマッチ補正回路２の他の回路構成例を示す。図８に示す実施例では、ＩＱゲインミスマッチ補正回路４”を前段に配置し、その後段にＩＱ位相ミスマッチ補正回路３”を配置している。ＩＱゲインミスマッチ補正回路４”は、１対のディジタルフィルタ５１、５２と、Ｎ個（Ｎは２以上の自然数）のＬＭＳアルゴリズムを実行する制御回路５３（０）〜５３（Ｎ−１）を備えて構成される。ＩＱ位相ミスマッチ補正回路３”は、１対のディジタルフィルタ６１、６２と、１対の遅延ライン６３、６４と、１対の減算器６５、６６と、Ｎ個のＬＭＳアルゴリズムを実行する制御回路６７（０）〜６７（Ｎ−１）と、（Ｎ−１）対の分析フィルタ６８（１）〜６８（Ｎ−１）、６９（１）〜６９（Ｎ−１）を備えて構成される。入力信号ＸＩｉｎ、ＸＱｉｎは、ＩＱゲインミスマッチ補正回路４”の １対のディジタルフィルタ５１、５２に各別に入力し、出力信号ＸＩｏｕｔ、ＸＱｏｕｔは、ＩＱ位相ミスマッチ補正回路３”の減算器６５、６６から各別に出力する。

図８に示す実施例では、ＩＱゲインミスマッチ補正回路４”はＮ個の制御変数Ｇ_０〜Ｇ_Ｎ−１を使用し、ＩＱ位相ミスマッチ補正回路３”はＮ個の制御変数Ｐ_０〜Ｐ_Ｎ−１を使用する。また、ＩＱゲインミスマッチ補正回路４”は、ＩＱ位相ミスマッチ補正回路３”と同じ分析フィルタ６８（１）〜６８（Ｎ−１）、６９（１）〜６９（Ｎ−１）を共用する構成となっている。本実施例では、ＩＱゲインミスマッチ補正回路４”の１段目の制御回路５３（０）とＩＱ位相ミスマッチ補正回路３”の１段目の制御回路６７（０）に、出力信号ＸＩｏｕｔ、ＸＱｏｕｔが夫々入力し、１番目の制御変数Ｇ_０、Ｐ_０が生成される。（Ｎ−１）対の分析フィルタ６８（１）〜６８（Ｎ−１）、６９（１）〜６９（Ｎ−１）は、順番に縦列接続され、１番目の分析フィルタ対６８（１）、６９（１）には、出力信号ＸＩｏｕｔ、ＸＱｏｕｔが夫々入力し、信号ダイバーシティの生成されたＩ相側及びＱ相側の各出力信号は、ＩＱゲインミスマッチ補正回路４”の２段目の制御回路５３（１）とＩＱ位相ミスマッチ補正回路３”の２段目の制御回路６７（１）に夫々入力し、２番目の制御変数Ｇ_１、Ｐ_１が生成される。同様に、ｉ（ｉ＝２〜Ｎ−１）番目の分析フィルタ対６８（ｉ）、６９（ｉ）には、（ｉ−１）番目の分析フィルタ対６８（ｉ−１）、６９（ｉ−１）の出力信号が夫々入力し、信号ダイバーシティの生成されたＩ相側及びＱ相側の各出力信号は、ＩＱゲインミスマッチ補正回路４”の（ｉ＋１）段目の制御回路５３（ｉ）とＩＱ位相ミスマッチ補正回路３”の（ｉ＋１）段目の制御回路６７（ｉ）に夫々入力し、（ｉ＋１）番目の制御変数Ｇｉ、Ｐｉが生成される。

〈別実施形態〉
上記実施形態において、ＩＱ位相ミスマッチ補正回路３のディジタルフィルタの次数とＩＱゲインミスマッチ補正回路４のディジタルフィルタの次数は、必ずしも同じである必要はない。例えば、図８に示す実施例において、前段のＩＱゲインミスマッチ補正回路４”のディジタルフィルタ５１、５２の次数を、後段のＩＱ位相ミスマッチ補正回路３”のディジタルフィルタ６１、６２の次数より少なくしても良い。この場合、前段のＩＱゲインミスマッチ補正回路４”で使用する制御変数の個数をＮ未満とし、制御回路５３（０）〜５３（Ｎ−１）の一部を省略し、後段のＩＱ位相ミスマッチ補正回路３”の（Ｎ−１）対の分析フィルタ６８（１）〜６８（Ｎ−１）、６９（１）〜６９（Ｎ−１）の一部だけを使用する構成としても良い。

更に、上記実施形態では、ＩＱミスマッチ補正回路２及び受信装置１は、ＩＱ位相ミスマッチ補正回路３とＩＱゲインミスマッチ補正回路４の両方を備える構成を説明したが、ＩＱミスマッチ補正回路に要求される性能等の要請によって、ＩＱ位相ミスマッチ補正回路３とＩＱゲインミスマッチ補正回路４の何れか一方だけを備える構成であっても構わない。

本発明は、ディジタル通信システムにおける直交受信機から出力されるＩ相及びＱ相の各ディジタルベースバンド信号間のＩＱミスマッチの補正に利用可能である。

本発明に係るＩＱミスマッチ補正回路及びそれを用いた受信装置の一実施形態の概略構成を示すブロック図 本発明に係るＩＱ位相ミスマッチ補正回路の一実施形態の概略構成を示すブロック図 本発明に係るＩＱ位相ミスマッチ補正回路の一実施形態の詳細な回路構成を示す回路図 本発明に係るＩＱ位相ミスマッチ補正回路の別実施形態の概略構成を示すブロック図 本発明に係るＩＱゲインミスマッチ補正回路の一実施形態の概略構成を示すブロック図 本発明に係るＩＱゲインミスマッチ補正回路の一実施形態の詳細な回路構成を示す回路図 本発明に係るＩＱゲインミスマッチ補正回路の別実施形態の概略構成を示すブロック図 本発明に係るＩＱミスマッチ補正回路の別実施形態の概略構成を示すブロック図 直交受信機の一般的な回路構成を示す回路図 ＩＱミスマッチによる受信信号の品質劣化の一例を示す図

符号の説明

１： 受信装置
２： ＩＱミスマッチ補正回路
３、３’、３”： ＩＱ位相ミスマッチ補正回路
４、４’、４”： ＩＱゲインミスマッチ補正回路
１１、１２、２１、２２、５１、５２： ディジタルフィルタ
３１、３２、４１、４２、６１、６２： ディジタルフィルタ
１３、１４、６３、６４： 遅延ライン
１５、１６、６５、６６： 減算器
１７、１８、２３〜２６： 分析フィルタ
３３、３４、４３〜４６： 分析フィルタ
６８（１）〜６８（Ｎ−１）、６９（１）〜６９（Ｎ−１）： 分析フィルタ
１９、２０、２７〜２９、６７（０）〜６７（Ｎ−１）： 制御回路
３５、３６、４７〜４９、５３（０）〜５３（Ｎ−１）： 制御回路
１００： 直交受信機
１０１： 受信インターフェース
１０２： 分離回路
１０３、１０４： 混合器（ミキサ）
１０５： 局部発振器
１０６： 位相シフタ
１０７、１０８： ローパスフィルタ
１０９、１１０： ＡＤコンバータ
２０１： ビデオキャリア信号
２０２： 音声キャリア信号
２０３、２０４： 干渉スペクトラム要素

Claims (13)

1. Ｉ相及びＱ相のディジタルベースバンド信号間のＩＱ位相ミスマッチを補正するＩＱ位相ミスマッチ補正回路であって、
   時間領域のＩ相入力信号に対して１次以上のディジタルフィルタ処理を行う第１ディジタルフィルタと、
   時間領域のＱ相入力信号に対して１次以上のディジタルフィルタ処理を行う第２ディジタルフィルタと、
   時間領域において、前記第１及び第２ディジタルフィルタの各伝達関数の２以上の係数を導出するための２以上の制御変数を各別に生成して、前記第１及び第２ディジタルフィルタに供給する２以上の制御回路と、
   前記Ｉ相入力信号の遅延信号と前記第２ディジタルフィルタの出力信号の差分または合成信号であるＩ相出力信号と、前記Ｑ相入力信号の遅延信号と前記第１ディジタルフィルタの出力信号の差分または合成信号であるＱ相出力信号に対して、夫々原信号とは異なる周波数特性となるように周波数特性を変化させる１対以上の分析フィルタと、を備えて構成され、
   前記２以上の制御回路の内の１つの第１制御回路が、前記Ｉ相出力信号と前記Ｑ相出力信号間の時間的に平均化されたＩＱ位相ミスマッチ状態を測定して、前記２以上の制御変数の１つである第１変数として前記第１及び第２ディジタルフィルタにフィードバックするように構成され、
   前記２以上の制御回路の内の前記第１制御回路以外の１つの第２制御回路が、前記１対以上の分析フィルタの内の対応する１対の分析フィルタのＩ相側とＱ相側の各出力信号間の時間的に平均化されたＩＱ位相ミスマッチ状態を測定して、前記２以上の制御変数の他の１つである第２変数として前記第１及び第２ディジタルフィルタにフィードバックするように構成されていることを特徴とするＩＱ位相ミスマッチ補正回路。
2. 前記制御変数の数が３以上で、前記分析フィルタが２対以上の場合、１対の前記分析フィルタと他の対の前記分析フィルタの伝達関数が相互に異なることを特徴とする請求項１に記載のＩＱ位相ミスマッチ補正回路。
3. 前記２以上の制御回路の夫々が、Ｉ相及びＱ相の各被処理信号に対して、時間領域での乗算処理を行い、当該乗算結果を用いて最小２乗平均アルゴリズムによる前記制御変数の適応化処理を逐次実行することを特徴とする請求項１または２に記載のＩＱ位相ミスマッチ補正回路。
4. 前記第１及び第２ディジタルフィルタが、２次以上の対称構造の有限長インパルス応答フィルタであることを特徴とする請求項１〜３の何れか１項に記載のＩＱ位相ミスマッチ補正回路。
5. 前記分析フィルタが無限長インパルス応答フィルタであることを特徴とする請求項１〜４の何れか１項に記載のＩＱ位相ミスマッチ補正回路。
6. Ｉ相及びＱ相のディジタルベースバンド信号間のＩＱゲインミスマッチを補正するＩＱゲインミスマッチ補正回路であって、
   時間領域のＩ相入力信号に対して１次以上のディジタルフィルタ処理を行う第１ディジタルフィルタと、
   時間領域のＱ相入力信号に対して１次以上のディジタルフィルタ処理を行う前記第１ディジタルフィルタと伝達関数が異なる第２ディジタルフィルタと、
   時間領域において、前記第１及び第２ディジタルフィルタの各伝達関数の２以上の係数を導出するための２以上の制御変数を各別に生成して、前記第１及び第２ディジタルフィルタにフィードバックする２以上の制御回路と、
   前記第１ディジタルフィルタの出力信号であるＩ相出力信号と、前記Ｑ相入力信号の出力信号であるＱ相出力信号に対して、夫々原信号とは異なる周波数特性となるように周波数特性を変化させる１対以上の分析フィルタと、を備えて構成され、
   前記２以上の制御回路の内の１つの第１制御回路が、前記Ｉ相出力信号と前記Ｑ相出力信号間の時間的に平均化されたＩＱゲインミスマッチ状態を測定して、前記２以上の制御変数の１つである第１変数として前記第１及び第２ディジタルフィルタにフィードバックするように構成され、
   前記２以上の制御回路の内の前記第１制御回路以外の１つの第２制御回路が、前記１対以上の分析フィルタの内の対応する１対の分析フィルタのＩ相側とＱ相側の各出力信号間の時間的に平均化されたＩＱゲインミスマッチ状態を測定して、前記２以上の制御変数の他の１つである第２変数として前記第１及び第２ディジタルフィルタにフィードバックするように構成されていることを特徴とするＩＱゲインミスマッチ補正回路。
7. 前記制御変数の数が３以上で、前記分析フィルタが２対以上の場合、１対の前記分析フィルタと他の対の前記分析フィルタの伝達関数が相互に異なることを特徴とする請求項６に記載のＩＱゲインミスマッチ補正回路。
8. 前記２以上の制御回路の夫々が、Ｉ相及びＱ相の各被処理信号に対して、時間領域での減算処理と加算処理、及び、当該減算結果と加算結果に対する乗算処理を行い、当該乗算結果を用いて最小２乗平均アルゴリズムによる前記制御変数の適応化処理を逐次実行することを特徴とする請求項６または７に記載のＩＱゲインミスマッチ補正回路。
9. 前記第１及び第２ディジタルフィルタが、２次以上の対称構造の有限長インパルス応答フィルタであることを特徴とする請求項６〜８の何れか１項に記載のＩＱゲインミスマッチ補正回路。
10. 前記分析フィルタが無限長インパルス応答フィルタであることを特徴とする請求項６〜９の何れか１項に記載のＩＱゲインミスマッチ補正回路。
11. 請求項１〜５の何れか１項に記載のＩＱ位相ミスマッチ補正回路と請求項６〜１０の何れか１項に記載のＩＱゲインミスマッチ補正回路の一方を前段に他方を後段に縦列に接続し、
    Ｉ相及びＱ相のディジタルベースバンド信号を前段回路のＩ相及びＱ相入力信号として入力し、
    前記前段回路のＩ相及びＱ相出力信号を後段回路のＩ相及びＱ相入力信号として入力し、
    前記後段回路のＩ相及びＱ相出力信号を、ＩＱミスマッチ補正後のＩ相及びＱ相のディジタルベースバンド信号として出力することを特徴とするＩＱミスマッチ補正回路。
12. 前記後段回路の前記１対以上の分析フィルタを、前記前段回路の前記１対以上の分析フィルタとして共通に利用する構成であることを特徴とする請求項１１に記載のＩＱミスマッチ補正回路。
13. 直交受信機の後段に、請求項１〜５の何れか１項に記載のＩＱ位相ミスマッチ補正回路、請求項６〜１０の何れか１項に記載のＩＱゲインミスマッチ補正回路、或いは、請求項１１または１２に記載のＩＱミスマッチ補正回路を備えてなることを特徴とする受信装置。