JP2010093560A

JP2010093560A - 帯域通過フィルタ

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Publication number: JP2010093560A
Application number: JP2008261717A
Authority: JP
Inventors: Toshio Adachi; 敏男安達
Original assignee: Asahi Kasei Electronics Co Ltd
Current assignee: Asahi Kasei Electronics Co Ltd
Priority date: 2008-10-08
Filing date: 2008-10-08
Publication date: 2010-04-22

Abstract

【課題】ソースフォロワ回路をベースにした帯域通過フィルタを提供する。
【解決手段】入力信号を入力するＭＯＳトランジスタ１０１、１０２、ドレインがＭＯＳトランジスタ１０１のソースに接続されるＭＯＳトランジスタ１０３、ドレインがＭＯＳトランジスタ１０２のソースに接続されるＭＯＳトランジスタ１０４を含み、ＭＯＳトランジスタ１０３のゲートがＭＯＳトランジスタ１０４のドレインに接続し、ＭＯＳトランジスタ１０４のゲートがＭＯＳトランジスタ１０３のドレインに接続されるトランジスタ対、電流源１０５、１０６、コンデンサ１０７、１０８、ＭＯＳトランジスタ１０１のソースの出力信号とＭＯＳトランジスタ１０３のソースの出力信号とを加算する加算器１０９、ＭＯＳトランジスタ１０２のソース端子の出力信号とＭＯＳトランジスタ１０４のソース端子の出力信号とを加算して出力する加算器１１０とによって帯域通過フィルタを構成する。
【選択図】図１

Description

本発明は、帯域通過フィルタにかかり、特にソースフォロワ回路をベースにした帯域通過フィルタに関する。

時間連続フィルタは、ＳＣＦ（スイッチド・キャパシタ・フィルタ）等の時間離散系のフィルタよりも高速動作に適している。しかし、ＳＣＦよりも線形性能が劣るという欠点がある。この欠点を解消するため、ソースフォロワ回路をベースにした時間連続フィルタが提案されている。このような時間連続フィルタの従来技術としては、例えば、非特許文献１、特許文献１がある。

なお、ソースフォロワ回路とは、ＭＯＳトランジスタをはじめとする電界効果型トランジスタ（ＦＥＴ）のゲートに信号を印加してソースから出力信号を取り出すもので、ソースの電圧がゲートの電圧に追従（follow）するのでソースフォロワ回路と呼ばれている。同様に、バイポーラトランジスタのベースに信号を印加してエミッタから出力信号を取り出すものをエミッタフォロワ回路という。

図５は、ソースフォロワ回路をベースにした低域通過特性を有する時間連続フィルタ（低域通過フィルタ）の回路を例示するための図である。図示した低域通過フィルタは、Ｐ型ＭＯＳトランジスタ１〜４と、電流源５、６と、コンデンサ７、８と、差動入力端子１１、１２と、端子１３〜１８とを備えている。端子１３〜１８のうち、端子１７はアースに接続される負電源端子であり、端子１８は正の電源を供給するための正電源端子である。

一般的に、フィルタ回路の特性は、入力端子から出力端子までの伝達関数を求めることによって得ることができる。図５の低域通過フィルタの入力端子である端子１１、１２から出力端子である端子１５、１６までの伝達関数Ｈ０（ｓ）は、非特許文献１に記載されているように以下の式（１）によって求めることができる。
Ｈ０（ｓ）＝−ｇｍ²／（Ｃ１・Ｃ２・ｓ²＋ｇｍ・Ｃ１・ｓ＋ｇｍ²） …式（１）

式（１）において、Ｃ１はコンデンサ８の２倍の容量値、Ｃ２はコンデンサ７の２倍の容量値である。（言い換えると、コンデンサ８、７の容量はそれぞれＣ１／２、Ｃ２／２である。）ｓはｔ関数をラプラス変換して得られるｓ関数である。ｇｍはＭＯＳトランジスタ１〜４のトランスコンダクタンス値であって、ＭＯＳトランジスタを流れる電流とＭＯＳトランジスタのサイズによって決まる。図５の例ではＭＯＳトランジスタ１〜４のサイズを等しいものとする。

式（１）を使って伝達関数の周波数特性を求めるには、式（１）においてｓ＝ｉ２πｆ（ｉは複素数）とし、周波数ｆに関する特性を計算する。式（１）の分子においてｓおよびｓ²の項がゼロである場合、低域通過フィルタ特性を有することが知られている。つまり、式（１）にｓ＝ｉ２πｆを代入すると、ｆが大きくなるに従い分母が大きくなり、伝達関数の絶対値は小さくなることがわかる。

反対に、低い周波数、すなわちｆが十分小さいとき、伝達関数の絶対値は１に等しくなる。従って、特性が式（１）によって表されるフィルタは、周波数が高いと信号が小さく、周波数が低いと入力信号と同じ大きさの信号を出力する特性を示すことがわかる。このような低域通過フィルタは、ソースフォロワ回路をベースにしているので線形性能に優れ、高速でかつ低消費電流特性を容易に実現できる。
Stefano D'Amico、Matteo Conta、Andrea Baschirotto著 IEEE Journal of Solid State Circuits、 41巻、12号、2713〜2719ページ。論文タイトル「A 4.1-mW 10-MHz Fourth-Order Source Follower-Based Continuous-Time Filter With 79-dB DR」ＵＳ２００８１５７８６４号公報

しかしながら、従来技術では、ソースフォロワ回路をベースにして実現できるフィルタは低域通過フィルタのみであった。通信分野では、低域通過フィルタばかりでなく、帯域通過フィルタも広く使用されている。帯域通過フィルタは、割り当てられた周波数帯から必要な信号周波数成分のみ抽出するフィルタであり、通信技術に欠かせないものである。このため、通信の分野では、ソースフォロワ回路をベースにした時間連続フィルタにより、帯域通過フィルタを実現することが要求されていた。
また、受信される信号の大きさは基地局から受信位置までの距離に大きく依存しているため、帯域通過フィルタには、大きなダイナミックレンジ特性が要求される。
本発明は、以上の点に鑑みてなされたものであり、ソースフォロワ回路をベースにした低域通過フィルタ回路と同様に、高速でかつ低消費電流であり、大きな入力信号においても良好な線形性を有する帯域通過フィルタを提供することを目的とする。

以上の課題を解決するため、本発明の請求項１の帯域通過フィルタは、第１端子、当該第１端子に入力される信号によって互いの電気的な導通状態が制御される第２端子及び第３端子を有する第１トランジスタないし第４トランジスタを含む帯域通過フィルタであって、第１入力信号を入力する第１端子を有する第１トランジスタと、第２入力信号を入力する第１端子を有する第２トランジスタとを含む第１トランジスタ対と、前記第１トランジスタの第２端子に接続される第３端子を有する第３トランジスタと、前記第２トランジスタの第２端子に接続される第３端子を有する第４トランジスタと、を含み、前記第３トランジスタの第１端子が前記第４トランジスタの第３端子に接続し、前記第４トランジスタの第１端子が前記第３トランジスタの第３端子に接続される第２トランジスタ対と、前記第３トランジスタの第２端子に接続される電流源及び前記第４トランジスタの第２端子に接続される電流源を含む電流源対と、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタの第２端子に接続される容量と、前記第１トランジスタの第２端子から出力される信号と前記第３トランジスタの第２端子から出力される信号とを加算して第１出力端子に出力する第１加算器と、前記第２トランジスタの第２端子から出力される信号と前記第４トランジスタの第２端子から出力される信号とを加算して第２出力端子に出力する第２加算器とを含む加算器対と、を含み、前記第１出力端子と前記第２出力端子の差信号が出力信号として出力されることを特徴とする。
また、本発明の請求項２の帯域通過フィルタは、請求項１に記載の発明において、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタがいずれもＭＯＳトランジスタであって、前記第１端子がゲート端子、前記第２端子がソース端子、前記第３端子がドレイン端子であることを特徴とする。

本発明によれば、第１トランジスタないし第４トランジスタを使ってソースフォロワ回路或はエミッタフォロワ回路で構成することができるので、高速でかつ低消費電流であり、大きな入力信号においても良好な線形性を有するフィルタを提供することができる。また、このようなフィルタにおいて、第１トランジスタ、第２トランジスタのいずれの第１端子から入力信号が入力された場合にも入力信号が入力された第１端子から別々の２つの第２端子までの回路の伝達関数を加算して出力特性が表わされるようになる。この結果、伝達関数がフィルタに通過される周波数がピークを持つ形になって帯域フィルタ特性を得ることができる。
また、本発明によれば、上記の効果が得られる帯域通過フィルタを、高集積、低コストのＭＯＳトランジスタを使って実現することができる。

以下、図を参照して本発明の帯域通過フィルタの実施形態１、実施形態２について説明する。
（実施形態１）
・回路構成
図１は、実施形態１のソースフォロワ回路をベースにした帯域通過フィルタ（Band-pass filter）の回路図である。実施形態１の帯域通過フィルタは、第１端子、当該第１端子に入力される信号によって互いの電気的な導通状態が制御される第２端子及び第３端子を有する第１トランジスタないし第４トランジスタを含んでいる。実施形態１では、各トランジスタをいずれもＭＯＳトランジスタとし、第１端子をゲート端子、第２端子をソース端子、第３端子をドレイン端子とする。なお、実施形態１は、各トランジスタとしてＭＯＳトランジスタを使用する構成に限定されるものでなく、例えば、バイポーラトランジスタ等、他のトランジスタを使用しても実現することができる。

図示した帯域通過フィルタは、回路１００と、加算回路１０９、１１０とを含んでいる。回路１００は、ＭＯＳトランジスタ１０１、１０２、１０３、１０４、電流源１０５、１０６、コンデンサ１０７、１０８、加算回路１０９、１１０、入力端子１１１、１１２、端子１１３、１１４、１１５、１１６、正の電源と接続される正電源端子１１８、アースと接続される負電源端子１１７と、を備えている。ＭＯＳトランジスタ１０１〜１０４は、いずれもＰ型のＭＯＳトランジスタである。

ＭＯＳトランジスタ１０１のゲートは入力端子１１１と接続され、ドレインは負電源端子１１７と接続される。また、ＭＯＳトランジスタ１０１のソースは、ＭＯＳトランジスタ１０３のドレイン、ＭＯＳトランジスタ１０４のゲート、コンデンサ１０８の一端に接続されている。また、ＭＯＳトランジスタ１０２のゲートは入力端子１１２と接続され、ドレインは負電源端子１１７と接続されている。ＭＯＳトランジスタ１０２のソ−スは、ＭＯＳトランジスタ１０４のドレイン、ＭＯＳトランジスタ１０３のゲート、コンデンサ１０８の他方の一端に接続されている。

ＭＯＳトランジスタ１０３のソースは電流源１０５の一端、コンデンサ１０７の一端、端子１１５に接続されている。ＭＯＳトランジスタ１０４のソースは電流源１０６の一端、コンデンサ１０７の他方の一端、端子１１６に接続されている。電流源１０５、１０６の他方の端子は正電源端子１１８に接続されている。
以上の回路１００の構成は、従来技術で図５を使って説明した回路と同様のものである。すなわち、実施形態１の帯域通過フィルタは、２つの加算回路１０９、１１０を備える点で従来技術と相違する。

加算回路１０９、加算回路１１０は、それぞれ、出力端子１１９、１２０を備えている。また、それぞれ２つの入力端子を備えている。加算回路１０９の入力端子１０９ａ及び入力端子１０９ｂには、端子１１５と端子１１３がそれぞれ接続されている。加算回路１１０の入力端子１１０ａ及び入力端子１１０ｂには、端子１１６と端子１１４がそれぞれ接続されている。
入力端子１１１、１１２には、互いに位相が１８０度ずれる差動信号が入力されていて、加算回路１０９、１１０の出力端子１１９、１２０には、帯域通過フィルタの差動出力が供給される。

以上の構成において、ＭＯＳトランジスタ１０１が第１トランジスタ、ＭＯＳトランジスタ１０２が第２トランジスタに相当し、ＭＯＳトランジスタ１０１、ＭＯＳトランジスタ１０２が第１トランジスタ対を構成する。また、ＭＯＳトランジスタ１０３が第３トランジスタ、ＭＯＳトランジスタ１０４が第４トランジスタに相当し、ＭＯＳトランジスタ１０３、ＭＯＳトランジスタ１０４が第２トランジスタ対を構成する。電流源１０５、１０６は実施形態１の電流源対を構成し、コンデンサ１０７、１０８は実施形態１の容量に相当する。加算器１０９、加算器１１０は加算器対を構成する。さらに、出力端子１１９、１２０は、それぞれが第１出力端子、前記第２出力端子に相当する。

図２は、図１に示した加算回路１０９、１１０に用いられる回路を例示した図である。なお、加算回路１０９、１１０は、同様の構成を有している。このため、図２に加算回路１０９の構成を示し、加算回路１１０の図示及び説明に代えるものとする。
加算回路１０９は、入力端子２０１、２０２、電圧・電流変換器２０３、２０４、抵抗２０５、出力端子２０６を備えている。電圧・電流変換器２０３の入力端子は入力端子２０１に接続され、出力端子には抵抗２０５の一端、電圧・電流変換器２０４の出力端子、出力端子２０６に接続されている。電圧・電流変換器２０４の入力端子には入力端子２０２が接続されている。抵抗２０５の一端は負電源端子２０７に接続されている。

このような加算回路１０９では、入力端子２０１に入力電圧Ｖ１が与えられると、電圧・電流変換器２０３からは電流Ｉ１が出力される。また、入力端子２０２に入力電圧Ｖ２が与えられると、電圧・電流変換器２０４からは電流Ｉ２が出力される。電流Ｉ１、電流Ｉ２は、それぞれ以下の式（２）、（３）によって表わされる。
Ｉ１＝ａ・Ｖ１ …式（２）
Ｉ２＝ａ・Ｖ２ …式（３）
式（２）、（３）中のａは、電圧を電流に変換する変換係数となる定数である。
電圧・電流変換器２０３、２０４から出力された電流は、抵抗値Ｒの抵抗２０５を介して負電源端子２０７に流れ込む。以上の動作により、出力端子２０６には式（４）に示す出力電圧Ｖ３が発生する。
Ｖ３＝（Ｉ１＋Ｉ２）・Ｒ＝ａ・Ｒ（Ｖ１＋Ｖ２） …式（４）
式（４）から、出力電圧Ｖ３は、２つの入力電圧Ｖ１とＶ２の和に比例したものになっていて、図２の回路が加算回路として動作していることがわかる。

・特性
次に、以上説明した帯域通過フィルタの特性について説明する。
図１に示した帯域通過フィルタの特性は、図示した入力端子１１１、１１２から出力端子１１９、１２０までの伝達関数Ｈ１（ｓ）によって表わされる。伝達関数Ｈ１（ｓ）は、入力端子１１１、１１２から端子１１３、１１４までの伝達関数Ｈ1.1（ｓ）と、入力端子１１１、１１２から端子１１５、１１６までの伝達関数Ｈ1.2（ｓ）とを加算したものになる。伝達関数Ｈ1.2（ｓ）は、従来技術で説明した式（１）で与えられる伝達関数Ｈ０（ｓ）と同様である。
Ｈ1.2（ｓ）＝−ｇｍ²／（Ｃ１・Ｃ２・ｓ²＋ｇｍ・Ｃ１・ｓ＋ｇｍ²）…式（１）'

一方、入力端子１１１、１１２から端子１１３、１１４までの伝達関数Ｈ1.1（ｓ）は、以下のようにして求めることができる。
図３は、図１の回路１００の左半分の回路（所謂半回路）の信号解析用の小信号等価回路を示した図である。図３に示した小信号等価回路は、容量がＣ１のコンデンサ、Ｃ２のコンデンサを含んでいる。ｇｍ１、ｇｍ２は、ＭＯＳトランジスタ１０１とＭＯＳトランジスタ１０３のトランスコンダクタンス値である。なお、ＭＯＳトランジスタの出力抵抗はトランスコンダクタンスに比べて十分小さいので省略している。

このような小信号等価回路に図１の入力端子１１１から電圧Ｖ１を入力した結果、中間端子Ａに電圧Ｖ２がかかり、中間端子Ｂに電圧Ｖ３がかかったものとする。このような状態で、中間端子Ａ、中間端子Ｂに関してキルヒホッフの式を求めると、式（５）、式（６）式が得られる。
ｇｍ１（Ｖ１−Ｖ２）−ｓ・Ｃ１・Ｖ２−ｇｍ２（−Ｖ２−Ｖ３）＝０ …式（５）
ｇｍ２（−Ｖ２−Ｖ３）−ｓ・Ｃ２・Ｖ３＝０ …式（６）
簡単のためｇｍ１＝ｇｍ２として、以上の式（５）、（６）を整理してＶ３を消去し、Ｖ２／Ｖ１をとると、入力端子１１１、１１２から端子１１３、１１４までの伝達関数Ｈ1.1（ｓ）を得ることができる
Ｈ1.1（ｓ）＝Ｖ２／Ｖ１
＝ｇｍ（ｇｍ＋Ｃ２・ｓ）／（Ｃ１・Ｃ２・ｓ²＋ｇｍ・Ｃ１・ｓ＋ｇｍ²）…式（７）
伝達関数Ｈ１（ｓ）は、式（１）と式（７）を加算して得られる式（８）で表わされる。
Ｈ１（ｓ）＝Ｈ1.1（ｓ）＋Ｈ1.2（ｓ）
＝ｇｍ・Ｃ２・ｓ／（Ｃ１・Ｃ２・ｓ²＋ｇｍ・Ｃ１・ｓ＋ｇｍ²） …式（８）

式（８）の伝達関数は、分子においてｓの一次の項のみが残っていて、分母にはｓの二次の項が残っている。このような伝達関数は、２次帯域通過フィルタの特性を示している。このように、実施形態１では、従来の低域通過フィルタの図１に示した入力端子１１１、１１２から端子１１５、１１６までの間に加算回路を設けたことにより、フィルタの特性を示す伝達関数が２つの伝達関数を加算したものになる。この結果、特定の範囲の周波数の通過率だけを高めることが可能な帯域通過フィルタを実現することが可能になる。なお、通過される周波数の中心周波数ｆｏは式（９）で、その範囲を表すＱ値ならびに中心周波数における通過率を表す利得（ゲイン）Ａｏはそれぞれ式（１０）および式（１１）で決定される。
ｆｏ＝（１／２π）√（ｇｍ²／Ｃ１・Ｃ２） …式（９）
Ｑ＝√（Ｃ２／Ｃ１） …式（１０）
Ａｏ＝Ｃ２／Ｃ１ …式（１１）
なお、（７）〜（１１）式は簡単の為にｇｍ１＝ｇｍ２として求めたが、ｇｍ１≠ｇｍ２として式（５）、式（６）を展開すると、式（９）〜（１１）に相当する中心周波数、Ｑ値、ゲインは、Ｃ１、Ｃ２、ｇｍ１、ｇｍ２の関数になる、よって、Ｑ値と利得（ゲイン）を独立に設定できる。

なお、図１においてＰＭＯＳを非特許文献１のようにＮＭＯＳに置換えても同様な結果が得られるのは明らかである。さらにはＭＯＳトランジスタでなくバイポーラトランジスタに置換えても同様な結果が得られる。
また図１の実施形態では容量値がＣ１／２である容量１０８を端子１１３と端子１１４の間に設けていたが、その代わりに容量値がＣ１である容量を端子１１３とアナロググランド（例えば電源１１８または電源１１７）の間に、および容量値がＣ１である容量を端子１１４とアナロググランド（例えば電源１１８または電源１１７）の間に設けても同じ特性を実現できる。また容量１０７についても同様にしても構わない。

（実施形態２）
次に、本発明の実施形態２の帯域通過フィルタを説明する。実施形態２の帯域通過フィルタは、実施形態１の帯域通過フィルタがＭＯＳトランジスタを２段に積層した構成であるのに対し、ＭＯＳトランジスタの電流パスを２つにしてＭＯＳトランジスタの積層を解消した。このような構成により、実施形態２は、実施形態１よりもＭＯＳトランジスタ１個分のゲート・ソース間電圧Ｖｇｓだけ低い電源電圧で動作することが可能になる。

・回路構成
図４は、本発明の実施形態２のソースフォロワ回路をベースにした帯域通過フィルタを説明するための回路図である。なお、図４において、図１に示した構成と同様の構成の一部については同様の符号を付して示し、説明を一部略すものとする。
図示した帯域通過フィルタは、回路４００と、加算回路１０９、１１０とを含んでいる。回路４００は、ＭＯＳトランジスタ４０１、４０２、４０３、４０４、電流源４０５、４０６、４０９、４１０、コンデンサ４０７、４０８、入力端子４１１、４１２、端子４２０、４２１、４１５、４１６、正電源端子４１８、負電源端子４１７を備えている。

ＭＯＳトランジスタ４０１は、そのゲートが入力端子４１１に接続され、ドレインは正電源端子４１８と接続され、ソースはＭＯＳトランジスタ４０３のドレイン、ＭＯＳトランジスタ４０４のゲート、コンデンサ４０８の一端、電流源４０９の一端、端子４２０と接続されている。
ＭＯＳトランジスタ４０２は、ゲートが入力端子４１２と接続され、ドレインが正電源端子４１８と接続されている。ＭＯＳトランジスタ４０２は、ソ−スがＭＯＳトランジスタ４０４のドレイン、ＭＯＳトランジスタ４０３のゲート、コンデンサ４０８の他方の一端、電流源４１０の一端、端子４２１に接続されている。ＭＯＳトランジスタ４０３は、ソースが電流源４０５の一端、コンデンサ４０７の一端、端子４１５に接続されている。ＭＯＳトランジスタ４０２は、ソースが電流源４０６の一端、コンデンサ４０７の他の一端、端子４１６に接続されている。

電流源４０５、４０６の他の一端は正電源を供給する正電源端子４１８に接続されている。電流源４０９、４１０の他の一端はアースである負電源端子４１７に接続されている。
加算回路１０９、加算回路１１０は実施形態１と同様の回路であって、加算回路１０９は出力端子１１９を、加算回路１１０は出力端子１２０を備えている。また、加算回路１０９は２つの入力端子１０９ａ、１０９ｂを、加算回路１１０は２つの入力端子１１０ａ、１１０ｂを備えている。

加算回路１０９の入力端子１０９ａには端子４１５が、入力端子１０９ｂには端子４２０が接続されている。加算回路１１０の入力端子１１０ａには端子４１６が、入力端子１１０ｂには端子４２１が接続されている。このような構成により、出力端子１１９、１２０には、帯域通過フィルタの差動出力が供給される。
実施形態２において、ＭＯＳトランジスタ４０１は第１トランジスタ、ＭＯＳトランジスタ４０２は第２トランジスタ、ＭＯＳトランジスタ４０３は第３トランジスタ、ＭＯＳトランジスタ４０４は第４トランジスタにそれぞれ相当する。

・特性
実施形態２の帯域通過フィルタの入力端子４１１、４１２から出力端子１１９、１２０までの伝達関数Ｈ２（ｓ）は、入力端子４１１、４１２から端子４２０、端子４２１までの伝達関数Ｈ2.1（Ｓ）と、入力端子４１１、４１２から端子４１５、４１６までの伝達関数Ｈ2.2（Ｓ）とを加算した伝達関数として与えられる。
回路４００の入力端子４１１、４１２から端子４１５、４１６までの伝達関数Ｈ2.2（Ｓ）は、式（１）で与えられる伝達関数Ｈ０（ｓ）と同様である。
Ｈ2.2（ｓ）＝−ｇｍ²／（Ｃ１・Ｃ２・ｓ²＋ｇｍ・Ｃ１・ｓ＋ｇｍ²）…式（１）''
一方、入力端子４１１、４１２から端子４２０、４２１までの伝達関数Ｈ2.1（ｓ）は、実施形態１の式（７）で求められた伝達関数Ｈ1.1（ｓ）と同じ式で与えられる。
Ｈ1.1（ｓ）
＝ｇｍ（ｇｍ＋Ｃ２・ｓ）／（Ｃ１・Ｃ２・ｓ²＋ｇｍ・Ｃ１・ｓ＋ｇｍ²）…式（７）’

したがって、入力端子４１１、４１２から出力端子１１９、１２０までの伝達関数Ｈ２（ｓ）は、式（８）’に示すように、実施形態１で得られた伝達関数Ｈ（ｓ）１を表す式（８）と同様の式で与えられる。このことから、図４に示したフィルタ回路も帯域通過フィルタの特性を有することがわかる。
Ｈ２（ｓ）＝Ｈ2.1（ｓ）＋Ｈ2.2（ｓ）
＝ｇｍ・Ｃ２・ｓ／（Ｃ１・Ｃ２・ｓ²＋ｇｍ・Ｃ１・ｓ＋ｇｍ²） …式（８）’
なお、図４において全ての回路について上下反転させた構成にした上でＰＭＯＳをＮＭＯＳに置換えると共にＮＭＯＳをＰＭＯＳに置換えても同様な結果が得られるのは明らかである。さらにはＭＯＳトランジスタでなくバイポーラトランジスタに置換えても同様な結果が得られる。

本発明の帯域通過フィルタは、帯域通過時間連続フィルタ全般に適用される。そして、ソースフォロワ回路またはエミッタフォロワ回路をベースにして構成されているので、線形性能に優れかつ高速でかつ低消費電流特性を有している。

本発明の帯域通過フィルタの第一の実施形態を表す回路図である。本発明の帯域通過フィルタに用いている加算回路である。図１に示した回路の信号解析用の小信号等価回路を示した図である。本発明の帯域通過フィルタの第二の実施形態を表す回路図である。ソースフォロワ回路をベースにした低域通過特性を有する時間連続フィルタの回路を例示するための図である。

符号の説明

１００,４００回路
１０１,１０２,１０３,１０４,４０１,４０２,４０３,４０４ＭＯＳトランジスタ
１０５,１０６,４０５,４０６,４０９,４１０電流源
１０７,１０８,４０７,４０８コンデンサ
１０９,１１０加算回路
１１１,１１２,２０１,２０２,４１１,４１２入力端子
１１４,１１５,１１６,４１５,４１６,４２０,４２１端子
１１７,２０７,」４１７負電源端子
１１８,４１８正電源端子
１１９出力端子
２０３,２０４電圧・電流変換器
２０５抵抗
２０６出力端子

Claims

第１端子、当該第１端子に入力される信号によって互いの電気的な導通状態が制御される第２端子及び第３端子を有する第１トランジスタないし第４トランジスタを含む帯域通過フィルタであって、
第１入力信号を入力する第１端子を有する第１トランジスタと、第２入力信号を入力する第１端子を有する第２トランジスタとを含む第１トランジスタ対と、
前記第１トランジスタの第２端子に接続される第３端子を有する第３トランジスタと、前記第２トランジスタの第２端子に接続される第３端子を有する第４トランジスタと、を含み、前記第３トランジスタの第１端子が前記第４トランジスタの第３端子に接続し、前記第４トランジスタの第１端子が前記第３トランジスタの第３端子に接続される第２トランジスタ対と、
前記第３トランジスタの第２端子に接続される電流源及び前記第４トランジスタの第２端子に接続される電流源を含む電流源対と、
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタの第２端子に接続される容量と、
前記第１トランジスタの第２端子から出力される信号と前記第３トランジスタの第２端子から出力される信号とを加算して第１出力端子に出力する第１加算器と、前記第２トランジスタの第２端子から出力される信号と前記第４トランジスタの第２端子から出力される信号とを加算して第２出力端子に出力する第２加算器とを含む加算器対と、を含み、前記第１出力端子と前記第２出力端子の差信号が出力信号として出力されることを特徴とする帯域通過フィルタ。
前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ、前記第４トランジスタがいずれもＭＯＳトランジスタであって、前記第１端子がゲート端子、前記第２端子がソース端子、前記第３端子がドレイン端子であることを特徴とする請求項１に記載の帯域通過フィルタ。