JP2010093155A - 半導体装置及びその製造方法、積層配線基板 - Google Patents

Abstract

【課題】部品点数を増やさずに、チップ回路素子を実装できると共に、特性劣化を低減できる信号伝送路を備えた半導体装置及びその製造方法、積層配線基板を提供する。
【解決手段】半導体装置１０は、積層配線基板２０上に実装された第１の回路３０と第２の回路４０とを接続する信号伝送路５０を備える。信号伝送路５０は、第１〜３の配線部分５１，５２，５３を有する。第１及び第２の配線部分５１，５２は、それぞれ一端が第１及び第２の回路３０，４０に接続され、他端が基板表面に形成された第１及び第２のパッド２５，２６に接続され、一端から他端までの間で、基板内部の内層導体２１及び基板表面の表層導体２２を順次に経由する。第３の配線部分５３は、一端が第１のパッド２５に接続され、他端が第２のパッド２６に接続され、基板表面の表層導体２２で構成される。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法、積層配線基板に関し、更に詳しくは、信号伝送路を備えた半導体装置及びその製造方法、積層配線基板に関する。

積層配線基板（プリント配線基板）は、積層配線基板上に実装された所定の回路間を接続する信号伝送路を有する。積層配線基板では、基板上に所定の回路を実装した後に、ダンピング抵抗器等のチップ回路素子を実装可能な構造を有するものが知られている（例えば、特許文献１）。

特許文献１に記載の積層配線基板では、信号伝送路は、所定距離を隔てて設けられた２つのピン挿入孔を有する。２つのピン挿入孔には、例えばダンピング抵抗器の接続ピンを抜き差し可能に保持できる一対のジャンパピンが取り付けられている。ダンピング抵抗器の接続ピンをジャンパピンで保持した際には、信号伝送路は、２つのピン挿入孔の間で切断される。

特許文献１に記載の信号伝送路では、積層配線基板上に所定の回路を実装した後に、適切な抵抗値のダンピング抵抗器を実装することで、信号伝送路の伝送特性を補正している。

再公表特許ＷＯ２００３／０８４２９６号公報

特許文献１に記載の信号伝送路では、ジャンパピンが必要であるので、部品点数が増えるという問題があった。また、ジャンパピンを２つのピン挿入孔に設けることで、ジャンパピンがスタブとして見えてしまい、特性が劣化することも考えられる。

本発明は、部品点数を増やさずに、チップ回路素子を実装できると共に、特性劣化を低減できる信号伝送路を備えた半導体装置及びその製造方法、積層配線基板を提供することを目的とする。

上記目的を達成するために、本発明は、積層配線基板上に実装された第１の回路と第２の回路とを接続する信号伝送路を備える半導体装置であって、
前記信号伝送路が、
一端が前記第１の回路に接続され、他端が基板表面に形成された第１のパッドに接続され、前記一端から前記他端までの間で、基板内部の内層導体及び基板表面の表層導体を順次に経由する第１の配線部分と、
一端が前記第２の回路に接続され、他端が基板表面に形成された第２のパッドに接続され、前記一端から前記他端までの間で、基板内部の内層導体及び基板表面の表層導体を順次に経由する第２の配線部分と、
一端が前記第１のパッドに接続され、他端が前記第２のパッドに接続され、基板表面の表層導体で構成される第３の配線部分とを有することを特徴とする半導体装置を提供する。

また、本発明は、上述の半導体装置の製造方法であって、
前記信号伝送路の特性インピーダンスを測定するステップと、
前記測定された信号伝送路の特性インピーダンスと、設計上の特性インピーダンスとを比較するステップと、
前記比較ステップにおける比較結果に従って、前記第１のパッドと前記第２のパッドとの間にチップ回路素子を挿入し、前記第３の配線部分を切断するステップを実行すべきか否かを判定するステップとを有することを特徴とする半導体装置の製造方法を提供する。

さらに、本発明は、第１のエリアに形成された第１の表面端子と、第２のエリアに形成された第２の表面端子とを接続する信号伝送路を有する積層配線基板であって、
前記信号伝送路が、
一端が前記第１の表面端子に接続され、他端が基板表面に形成された第１のパッドに接続され、前記一端から前記他端までの間で、基板内部の内層導体及び基板表面の表層導体を順次に経由する第１の配線部分と、
一端が前記第２の表面端子に接続され、他端が基板表面に形成された第２のパッドに接続され、前記一端から前記他端までの間で、基板内部の内層導体及び基板表面の表層導体を順次に経由する第２の配線部分と、
一端が前記第１のパッドに接続され、他端が前記第２のパッドに接続され、基板表面の表層導体で構成される第３の配線部分とを有することを特徴とする積層配線基板を提供する。

本発明の半導体装置及びその製造方法、積層配線基板では、部品点数を増やさずに、チップ回路素子を実装できると共に、特性劣化を低減できる。

以下、図面を参照して、本発明の例示的な実施の形態について詳細に説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す図である。図１（ａ）は、半導体装置の断面を示し、図１（ｂ）は、半導体装置の上面を示す。図２は、図１（ｂ）に示す領域Ａを拡大して示す図である。半導体装置１０は、積層配線基板２０と、積層配線基板２０上に実装されたドライバ回路３０及びレシーバ回路４０と、ドライバ回路３０とレシーバ回路４０との間を接続する信号伝送路５０とを備えている。

積層配線基板２０は、信号伝送に適したマイクロストリップ構造を有する。積層配線基板２０は、図１に破線で示した基板内部の内層導体２１と、基板表面の表層導体２２とを含む。また、積層配線基板２０は、図１に示すように、ドライバ回路３０及びレシーバ回路４０が実装される所定のエリアにそれぞれ形成された第１の表面端子２３と第２の表面端子２４とを有する。さらに、積層配線基板２０は、図２に示すように、基板表面にそれぞれ形成された第１のパッド２５と第２のパッド２６とを有する。

ドライバ回路３０及びレシーバ回路４０は、共にＢＧＡ（ball grid array）構造を有し、図１に示すように、パッケージの下面に配列された複数の外部入出力用の外部端子３１，４１を備える。ドライバ回路３０及びレシーバ回路４０は、積層配線基板２０上の所定のエリアにそれぞれ実装されると、ドライバ回路３０の外部端子３１が第１の表面端子２３に接続され、レシーバ回路４０の外部端子４１が第２の表面端子２４に接続される。

信号伝送路５０は、第１の配線部分５１と、第２の配線部分５２と、第３の配線部分５３とを有する。第１の配線部分５１は、図１に示すように一端が第１の表面端子２３に接続され、図２に示すように他端が第１のパッド２５に接続されている。また、第１の配線部分５１は、一端から他端までの間で、基板内部の内層導体２１及び基板表面の表層導体２２を順次に経由する。このとき、第１の配線部分５１は、内層導体２１から表層導体２２に向かってビア６１を経由して垂直に立ち上がっている。

第２の配線部分５２は、図１に示すように一端が第２の表面端子２４に接続され、図２に示すように他端が第２のパッド２６に接続されている。また、第２の配線部分５２は、一端から他端までの間で、基板内部の内層導体２１及び基板表面の表層導体２２を順次に経由する。このとき、第２の配線部分５２は、内層導体２１から表層導体２２に向かってビア６２を経由して垂直に立ち上がっている。

第３の配線部分５３は、基板表面の表層導体２２で構成されており、図２に示すように、一端が第１のパッド２５に接続され、他端が第２のパッド２６に接続されている。また、第３の配線部分５３は、ドライバ回路３０及びレシーバ回路４０の実装後に、ダンピング抵抗器等のチップ回路素子が必要であれば、カッター等で切断される。

次に、ドライバ回路３０及びレシーバ回路４０の実装後に、チップ回路素子が必要か否かを判定する方法について説明する。一例として、半導体装置１０に接続された測定装置が、第１及び第２のパッド２５，２６をモニターポイントとして、信号伝送路５０の特性インピーダンスを測定する。次に、測定装置は、測定された信号伝送路５０の特性インピーダンスと、設計上の特性インピーダンスとを比較する。続いて、測定装置は、比較結果である両者の特性インピーダンスの差が許容範囲か否かを判定し、許容範囲外であれば、第１のパッド２５と第２のパッド２６との間にチップ回路素子を挿入し、第３の配線部分５３を切断する処理を実行すべきとの判定を行う。このような方法により、信号伝送路５０の特性インピーダンスを補正する必要があるか否か、即ち、チップ回路素子を挿入し、第３の配線部分５３を切断すべきか否かを判定できる。

図１（ｂ）及び図２に示す領域Ａは、ダンピング抵抗器が不要であると判定された場合の信号伝送路５０を示している。領域Ａには、第１及び第２の配線部分５１，５２のうち、ビア６１，６２を経由して表層導体２２に引き出された配線部分と、第１及び第２のパッド２５，２６と、第３の配線部分５３とが示されている。ここで、第３の配線部分５３は、第１及び第２のパッド２５，２６の間を接続している。このため、ダンピング抵抗器が不要であれば、信号伝送路５０は、ドライバ回路３０とレシーバ回路４０とを第１〜第３の配線部分５１，５２，５３でそのまま接続できる。

図３は、ダンピング抵抗器が必要である場合の信号伝送路５０を示す図である。ダンピング抵抗器が必要であると判定されると、第３の配線部分５３は、図３（ａ）に示すように、カッター等で削られる。その上で、ダンピング抵抗器７０が、半田ゴテ等を用いて第１及び第２のパッド２５，２６上に搭載される。ダンピング抵抗器７０は、例えば、信号伝送路５０の特性インピーダンスを補正するために適切な抵抗値を有し、さらに、第１及び第２のパッド２５，２６の間の距離ｘと同程度のサイズを有する。このようにして、信号伝送路５０は、図３（ｂ）に示すように、第１及び第２のパッド２５，２６の間がダンピング抵抗器７０で接続された状態となり、特性インピーダンスが補正される。

また、信号伝送路５０は、第１〜第３の配線部分５１，５２，５３の全体が、積層配線基板２０と垂直な面に沿って延在している。例えば、信号伝送路５０は、図２及び図３（ｂ）に示すように、第１及び第２のパッド２５，２６の間で分岐せずに延在しており、図中の矢印Ｂ，Ｃに沿った電流が流れる。即ち、信号伝送路５０では、ダンピング抵抗器７０の有無に係わらず、電流の伝送経路が殆ど変化しない。このため、信号伝送路５０では、第１〜第３の配線部分５１，５２，５３を省スペースで配置でき、配線効率を向上できる。その結果として、高密度配線や高密度部品実装に対応可能となる。

以下、図４〜図６を参照して比較例について説明する。なお、図４〜図６に示す半導体装置の断面形状は図１（ａ）に示す形状と略同一である。図４に示す半導体装置１０Ａは、積層配線基板２０Ａ上の基板表面にそれぞれ形成されたパッド２５Ａ，２６Ａ間に抵抗値０Ωのダンピング抵抗器（０Ω抵抗器）７０Ａを予め搭載している点で、上記半導体装置１０と異なる。半導体装置１０Ａの信号伝送路５０Ａでは、ドライバ回路３０及びレシーバ回路４０の実装後に、ダンピング抵抗器が不要である場合であっても、０Ω抵抗器７０Ａが搭載されることになる。このため、半導体装置１０Ａでは、部品点数が増加して、製造コストが高くなってしまう。

また、図５に示す半導体装置１０Ｂは、領域Ｄに示すように、ビア６１，６２間を最短で接続する通常配線部５４と、この通常配線部５４から分岐して一端がそれぞれパッド２５Ｂ，２６Ｂに接続された迂回配線部５５，５６とを備えた点で、上記半導体装置１０と異なる。

図６は、図５の領域Ｄを拡大して示す図である。半導体装置１０Ｂの信号伝送路５０Ｂは、図６（ａ）に示すようにダンピング抵抗器が不要である場合には、図中の矢印Ｅに沿った電流が通常配線部５４に流れると共に、迂回配線部５５，５６により反射波８１，８２が発生する。この反射波８１，８２の影響により、信号伝送路５０Ｂには波形劣化が生じてしまう。

また、信号伝送路５０Ｂは、図６（ｂ）に示すようにダンピング抵抗器が必要である場合には、通常配線部５４が切断され、パッド２５Ｂ，２６Ｂ上に、適切な抵抗値を有するダンピング抵抗器７０Ｂが搭載される。信号伝送路５０Ｂでは、図中の矢印Ｆに沿った電流が迂回配線部５５，５６に流れるが、迂回配線部５５，５６の形状が原因で波形劣化が生じてしまう。

さらに、信号伝送路５０Ｂでは、通常配線部５４とは別に迂回配線部５５，５６を設けるので、配線スペースが余分に必要となる。このため、配線効率が低下し、高密度配線や高密度部品実装への対応が困難となる。

これに対して、本実施形態の半導体装置は、積層配線基板上に実装された第１の回路と第２の回路とを接続する信号伝送路を備え、信号伝送路が、一端が第１の回路に接続され、他端が基板表面に形成された第１のパッドに接続され、一端から他端までの間で、基板内部の内層導体及び基板表面の表層導体を順次に経由する第１の配線部分と、一端が第２の回路に接続され、他端が基板表面に形成された第２のパッドに接続され、一端から他端までの間で、基板内部の内層導体及び基板表面の表層導体を順次に経由する第２の配線部分と、一端が第１のパッドに接続され、他端が第２のパッドに接続され、基板表面の表層導体で構成される第３の配線部分とを有する。

上記構成を採用することによって、ダンピング抵抗器等のチップ回路素子が必要であるか否かが不明であっても、信号伝送路にチップ回路素子を予め搭載する必要がない。例えば、ダンピング抵抗器が不要であれば、第１の回路と第２の回路とを、第１〜第３の配線部分でそのまま接続できる。また、ダンピング抵抗器が必要であれば、第３の配線部分を切断した上で、適切な抵抗値を持つダンピング抵抗器を第１及び第２のパッド上に搭載できる。さらに、第１及び第２の配線部分の他端が第１及び第２のパッドに直接接続され、第３の配線部分の一端と他端とが第１及び第２のパッドにそれぞれ接続されている。このため、第１〜第３の配線部分は、分岐せずに延在しており、反射波が生じることがない。従って、部品点数を増やさずに、チップ回路素子を実装できると共に、特性劣化を低減できる。

本実施形態の半導体装置の製造方法は、信号伝送路の特性インピーダンスを測定するステップと、測定された信号伝送路の特性インピーダンスと、設計上の特性インピーダンスとを比較するステップと、比較ステップにおける比較結果に従って、第１のパッドと第２のパッドとの間にチップ回路素子を挿入し、第３の配線部分を切断するステップを実行すべきか否かを判定するステップとを有する。この構成を採用することによって、信号伝送路の特性インピーダンスを補正する必要があるか否かを判定できる。特性インピーダンスの補正が必要であれば、チップ回路素子を挿入し、第３の配線部分を切断すればよい。

本実施形態の積層配線基板は、第１のエリアに形成された第１の表面端子と、第２のエリアに形成された第２の表面端子とを接続する信号伝送路を有し、信号伝送路が、一端が第１の表面端子に接続され、他端が基板表面に形成された第１のパッドに接続され、一端から他端までの間で、基板内部の内層導体及び基板表面の表層導体を順次に経由する第１の配線部分と、一端が第２の表面端子に接続され、他端が基板表面に形成された第２のパッドに接続され、一端から他端までの間で、基板内部の内層導体及び基板表面の表層導体を順次に経由する第２の配線部分と、一端が第１のパッドに接続され、他端が第２のパッドに接続され、基板表面の表層導体で構成される第３の配線部分とを有する。この構成を採用することによって、第１のエリアに第１の回路が実装され、第２のエリアに第２の回路が実装された後に、上述の半導体装置と同様に、部品点数を増やさずに、チップ回路素子を実装できると共に、特性劣化を低減できる。

本実施形態では、内層導体２１から表層導体２２に引き出した第１及び第２の配線部分５１，５２の他端に第１及び第２のパッド２５，２６を接続し、第１及び第２のパッド２５，２６の間を第３の配線部分５３で導体接続した。このため、ドライバ回路３０及びレシーバ回路４０の実装後に、ダンピング抵抗器７０が不要である場合には、ドライバ回路３０及びレシーバ回路４０の間は、第１〜第３の配線部分５１，５２，５３で接続できる。また、ダンピング抵抗器７０が必要である場合には、第３の配線部分５３を切断して、適切な抵抗値のダンピング抵抗器７０を第１及び第２のパッド２５，２６上に搭載することで、信号伝送路５０の特性インピーダンスを補正できる。

従って、信号伝送路５０を備えた半導体装置１０では、ダンピング抵抗器７０が必要であるか否かが不明であっても、図４に示した比較例のように、予め０Ω抵抗器７０Ａを搭載する必要がなく、部品点数が低減でき、コスト削減を図ることができる。また、図５及び図６に示した比較例のように、迂回配線部５５，５６が不要であるから、第１〜第３の配線部分５１，５２，５３を省スペースで配置できる。その結果として、半導体装置１０では、信号波形劣化の影響を抑えられると共に、配線効率を向上させて、高密度配線や高密度部品実装に対応可能となる。

上記実施形態では、第１及び第２のパッド２５，２６上に搭載されるチップ回路素子をダンピング抵抗器７０としたが、これに限定されず、第１及び第２のパッド２５，２６間の距離と同等のサイズを有するのであれば、コンデンサ、コイル等であってもよい。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体装置及びその製造方法、積層配線基板は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

（ａ）及び（ｂ）は、本発明の一実施形態に係る半導体装置の構成を示す図である。 図１（ｂ）に示す領域を拡大して示す図である。 （ａ）及び（ｂ）は、ダンピング抵抗器が必要である場合の信号伝送路を示す図である。 比較例である半導体装置の上面を示す図である。 他の比較例である半導体装置の上面を示す図である。 （ａ）及び（ｂ）は、図５に示す半導体装置の信号伝送路を示す図である。

符号の説明

１０：半導体装置
２０：積層配線基板
２１：内層導体
２２：表層導体
２３：第１の表面端子
２４：第２の表面端子
２５：第１のパッド
２６：第２のパッド
３０：ドライバ回路（第１の回路）
３１：外部端子
４０：レシーバ回路（第２の回路）
４１：外部端子
５０：信号伝送路
５１：第１の配線部分
５２：第２の配線部分
５３：第３の配線部分
６１，６２：ビア
７０：ダンピング抵抗器（チップ回路素子）

Claims (7)

1. 積層配線基板上に実装された第１の回路と第２の回路とを接続する信号伝送路を備える半導体装置であって、
   前記信号伝送路が、
   一端が前記第１の回路に接続され、他端が基板表面に形成された第１のパッドに接続され、前記一端から前記他端までの間で、基板内部の内層導体及び基板表面の表層導体を順次に経由する第１の配線部分と、
   一端が前記第２の回路に接続され、他端が基板表面に形成された第２のパッドに接続され、前記一端から前記他端までの間で、基板内部の内層導体及び基板表面の表層導体を順次に経由する第２の配線部分と、
   一端が前記第１のパッドに接続され、他端が前記第２のパッドに接続され、基板表面の表層導体で構成される第３の配線部分とを有することを特徴とする半導体装置。
2. 前記第１のパッドと前記第２のパッドとを接続するチップ回路素子を更に有し、前記第３の配線部分が切断されている、請求項１に記載の半導体装置。
3. 前記第１及び第２の配線部分のそれぞれが、前記内層導体から前記表層導体に向かって垂直に立ち上がる立上り部分を有する、請求項１又は２に記載の半導体装置。
4. 前記第１〜第３の配線部分の全体が、積層配線基板と垂直な面に沿って延在している、請求項１〜３の何れか一に記載の半導体装置。
5. 前記チップ回路素子は、ダンピング抵抗である、請求項２に記載の半導体装置。
6. 請求項１〜５の何れか一に記載の半導体装置の製造方法であって、
   前記信号伝送路の特性インピーダンスを測定するステップと、
   前記測定された信号伝送路の特性インピーダンスと、設計上の特性インピーダンスとを比較するステップと、
   前記比較ステップにおける比較結果に従って、前記第１のパッドと前記第２のパッドとの間にチップ回路素子を挿入し、前記第３の配線部分を切断するステップを実行すべきか否かを判定するステップとを有することを特徴とする半導体装置の製造方法。
7. 第１のエリアに形成された第１の表面端子と、第２のエリアに形成された第２の表面端子とを接続する信号伝送路を有する積層配線基板であって、
   前記信号伝送路が、
   一端が前記第１の表面端子に接続され、他端が基板表面に形成された第１のパッドに接続され、前記一端から前記他端までの間で、基板内部の内層導体及び基板表面の表層導体を順次に経由する第１の配線部分と、
   一端が前記第２の表面端子に接続され、他端が基板表面に形成された第２のパッドに接続され、前記一端から前記他端までの間で、基板内部の内層導体及び基板表面の表層導体を順次に経由する第２の配線部分と、
   一端が前記第１のパッドに接続され、他端が前記第２のパッドに接続され、基板表面の表層導体で構成される第３の配線部分とを有することを特徴とする積層配線基板。

Images