JP2010092995A - Semiconductor device and method of inspecting the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that is easily inspected without actually operating a semiconductor constitution body buried in the semiconductor device, and to provide a method of inspecting the semiconductor device. <P>SOLUTION: The semiconductor device 1 has, on a base plate 2, the semiconductor constitution body 4 having a semiconductor substrate 5 and a plurality of electrodes 6 for external connection, an insulating layer 10 provided on the base plate 2 at a periphery of the semiconductor constitution body 4 and on the semiconductor constitution body 4, at least one upper-layer wiring line 14 provided on the insulating layer 10 while connected to the electrodes 6 for external connection of the semiconductor constitution body 4, and connection terminals 22 and 23 for external connection provided in a surface layer, and the semiconductor constitution body 4 has a test circuit portion 20. Connection of lead-out wiring lines and whether an input buffer 25 or output buffer 26 is broken can be confirmed using at least a part of the semiconductor constitution body 4, preferably, the test circuit portion 20. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は半導体装置とその検査方法に係り、特にＬＳＩ等をウェハ上に埋め込んだ半導体構成体を備えた半導体装置及びその検査方法に関する。   The present invention relates to a semiconductor device and an inspection method thereof, and more particularly to a semiconductor device including a semiconductor structure in which an LSI or the like is embedded on a wafer and an inspection method thereof.

半導体基板上に形成された大規模集積回路（ＬＳＩ）はパッケージに実装され、ＬＳＩを内蔵したパッケージの外部端子が回路基板に形成された配線に半田付けによって搭載される。従来は、ＬＳＩとなる半導体チップの各ボンディングパッドからパッケージの端子へ金線等の細線を用いて接続されていたので、パッケージの寸法は半導体チップよりも大きいものであった。   A large-scale integrated circuit (LSI) formed on a semiconductor substrate is mounted on a package, and external terminals of the package containing the LSI are mounted on wiring formed on the circuit substrate by soldering. Conventionally, since the bonding pads of the semiconductor chip that is an LSI are connected to the terminals of the package using fine wires such as gold wires, the dimensions of the package are larger than those of the semiconductor chip.

ＬＳＩを携帯電話のような携帯機器に用いる場合には、小型化や軽量化のために回路基板への実装面積を小さくすることが要求され、半導体チップの大きさ程度のパッケージ、所謂ＣＳＰ（Chip Size Package）やＷＬＰ（Wafer Level Package）等と呼ばれる小型化したパッケージが開発されている。この場合、前工程で製造した半導体チップは、従来の後工程では使用しなかったパッケージ化のための接続電極やバンプ形成のための加工工程が必要となる。ＣＳＰ等の小型化したパッケージのために接続電極やバンプが形成された半導体チップを、以下では半導体構成体と呼ぶことにする。   When an LSI is used in a portable device such as a mobile phone, it is required to reduce a mounting area on a circuit board in order to reduce the size and weight, and a package about the size of a semiconductor chip, a so-called CSP (Chip). Miniaturized packages called Size Package (WLP) and Wafer Level Package (WLP) have been developed. In this case, the semiconductor chip manufactured in the previous process requires a connecting electrode for packaging and a processing process for forming bumps, which were not used in the conventional subsequent process. A semiconductor chip in which connection electrodes and bumps are formed for a miniaturized package such as a CSP will be referred to as a semiconductor structure hereinafter.

図８は従来の半導体構成体を備えた半導体装置の一例の構成を示す概略断面図である。図８において、半導体装置１００は、ベース板１０２と、ベース板１０２上に設けられた半導体構成体１０３と、半導体構成体１０３の周囲におけるベース板１０２上及び半導体構成体１０３上に設けられた絶縁膜１０４と、絶縁膜１０４上に半導体構成体１０３の外部接続用電極１０５に接続して設けられた少なくとも一つの上層配線１０６と、最上層を構成する最上層絶縁膜１０７と、最上層絶縁膜１０７上に設けられた外部との接続端子１０８と、最下層を構成する最下層絶縁膜１１０と、最下層絶縁膜１１０上に設けられた外部との接続端子１１１と、を備えている。   FIG. 8 is a schematic cross-sectional view showing a configuration of an example of a semiconductor device provided with a conventional semiconductor structure. In FIG. 8, the semiconductor device 100 includes a base plate 102, a semiconductor structure 103 provided on the base plate 102, and insulation provided on the base plate 102 and the semiconductor structure 103 around the semiconductor structure 103. A film 104; at least one upper wiring 106 provided on the insulating film 104 so as to be connected to the external connection electrode 105 of the semiconductor structure 103; an uppermost insulating film 107 constituting the uppermost layer; and an uppermost insulating film An external connection terminal 108 provided on 107, a lowermost layer insulating film 110 constituting the lowermost layer, and an external connection terminal 111 provided on the lowermost layer insulating film 110 are provided.

半導体構成体１０３は、例えばＬＳＩ等であって、半導体基板１１２及びその上に設けられた複数の柱状の外部接続用電極１０５を有している。半導体基板１１２の上面側には図示はしないが、所定の機能を有する集積回路が形成されている。集積回路は外部引出用のアルミニウム系金属からなるパッド部（図示せず）を有しており、上述の外部接続用電極１０５は、該パッド部上に形成されている。半導体基板１１２上における柱状電極間にはポリイミド系樹脂等からなる封止膜１０４ａが形成されている。絶縁膜１０４は３つの絶縁樹脂シートが積層されて形成されており、上層の２つの絶縁樹脂シートには、上層配線１０６と外部接続用電極１０５を導通するビア１０６ａが設けられている。また、最上層絶縁膜１０７には、ビア１０７ａが設けられており、半導体端子１０８と上層配線１０６が接続されている。従って、図８における右側の外部接続用電極１０５は、ビア１０６ａ、上層配線１０６、ビア１０８ａを介して接続端子１０８に接続されている。また、絶縁膜１０４には、全体を貫通する上下導通部が設けられており、この上下導通部１０６ｂにより、上層配線１０６はベース板１０２の下面に設けられた下層配線１０２ａに接続されている。さらに、最下層絶縁膜１１０には、下層配線１０２ａと接続端子１１１を接続するビア１１０ａが設けられている。従って、図８における左側の外部接続用電極１０５は、ビア１０６ａ、上層配線１０６、上下導通部１０６ｂ、下層配線１０２ａビア１１０ａを介して接続端子１１１に接続されている。   The semiconductor structure 103 is, for example, an LSI or the like, and includes a semiconductor substrate 112 and a plurality of columnar external connection electrodes 105 provided thereon. Although not shown, an integrated circuit having a predetermined function is formed on the upper surface side of the semiconductor substrate 112. The integrated circuit has a pad portion (not shown) made of an aluminum-based metal for external extraction, and the external connection electrode 105 is formed on the pad portion. A sealing film 104 a made of polyimide resin or the like is formed between the columnar electrodes on the semiconductor substrate 112. The insulating film 104 is formed by laminating three insulating resin sheets, and the upper two insulating resin sheets are provided with vias 106 a that connect the upper wiring 106 and the external connection electrode 105. The uppermost insulating film 107 is provided with a via 107a, and the semiconductor terminal 108 and the upper wiring 106 are connected. Therefore, the right external connection electrode 105 in FIG. 8 is connected to the connection terminal 108 via the via 106a, the upper layer wiring 106, and the via 108a. Further, the insulating film 104 is provided with a vertical conduction portion penetrating the whole, and the upper wiring 106 is connected to a lower wiring 102 a provided on the lower surface of the base plate 102 by the vertical conduction portion 106 b. Further, the lowermost insulating film 110 is provided with a via 110 a that connects the lower wiring 102 a and the connection terminal 111. Therefore, the left external connection electrode 105 in FIG. 8 is connected to the connection terminal 111 via the via 106a, the upper layer wiring 106, the vertical conduction portion 106b, and the lower layer wiring 102a via 110a.

また、ベース板１０２の下面には、別体の半導体構成体１１４が搭載されている。この半導体構成体１１４は、シリコン基板１１５上に層間絶縁膜１１６が形成され、層間絶縁膜の所定箇所が開口され、この開口箇所に接続用電極１１７が形成されている。層間絶縁膜１１６の上面に露出した接続用電極１１７が半田ボール１１８を介して、半導体装置１００の部品接続用の接続端子１１１に接合された状態で、最下層絶縁膜１１０の下に搭載されている。   In addition, a separate semiconductor structure 114 is mounted on the lower surface of the base plate 102. In the semiconductor structure 114, an interlayer insulating film 116 is formed on a silicon substrate 115, a predetermined portion of the interlayer insulating film is opened, and a connection electrode 117 is formed in the opening portion. The connection electrode 117 exposed on the upper surface of the interlayer insulating film 116 is mounted under the lowermost insulating film 110 in a state where the connection electrode 117 is bonded to the connection terminal 111 for component connection of the semiconductor device 100 via the solder ball 118. Yes.

ところで、このような半導体装置１００においては、別体の半導体構成体１１４が搭載されない状態で検査を行なうためには、通常、ベース板１０２の配線部分を確認すると共に、内部に埋め込まれた半導体構成体１０３からの引出し配線部分、即ち半導体構成体１０３の外部接続用電極１０５から接続端子１０８あるいは接続端子１１１までの配線とビアとの接続を確認すると共に、半導体構成体１０３が半導体装置１００の加工工程で破壊していないかを確認する必要がある。   By the way, in such a semiconductor device 100, in order to perform an inspection in a state where the separate semiconductor structure 114 is not mounted, the wiring structure of the base plate 102 is usually confirmed and the semiconductor structure embedded inside is confirmed. The connection between the lead wiring portion from the body 103, that is, the wiring from the external connection electrode 105 to the connection terminal 108 or the connection terminal 111 of the semiconductor structure 103 and the via is confirmed, and the semiconductor structure 103 is processed into the semiconductor device 100. It is necessary to confirm whether it has been destroyed in the process.

このような半導体装置１００の検査方法としては、光学的に外観を検査するものと、プロービングしながら高電圧を印加して配線やビアの二点間の導通及び絶縁を電気的に検査する方法等がある。
しかしながら、上述した半導体装置１００においては、埋め込まれた半導体構成体１０３を破壊しないように、高電圧を印加して検査を行なう一般的な検査方法を採用することができない。従って、従来は、埋め込んだ半導体構成体１０３を実動作させた状態で、半導体装置１００のファンクションチェックを行なうことにより、引出し配線の導通を確認していた。 As an inspection method of such a semiconductor device 100, an optical appearance inspection method, a method of applying a high voltage while probing, and an electrical inspection of conduction and insulation between two points of wiring and vias, etc. There is.
However, in the semiconductor device 100 described above, a general inspection method in which an inspection is performed by applying a high voltage so as not to destroy the embedded semiconductor structure 103 cannot be employed. Therefore, conventionally, the conduction of the lead-out wiring has been confirmed by performing a function check of the semiconductor device 100 in a state where the embedded semiconductor structure 103 is actually operated.

上面に複数の接続パッドを有する半導体基板（ＬＳＩ）には、種々の製品用としての汎用品と特定製品用としての専用品とがある。特許文献１においては、汎用品としての半導体構成体を備えた半導体装置を特定製品用として使用する際のファンクションテストを行なう方法が開示されており、当該接続パッドに半田ボールを形成する前に、半導体構成体の実際には使用しない検査用の接続端子を含む全ての接続端子に柱状電極等を介して電気的に接続された全ての上層配線の接続端子にそれぞれプローブを接触させて、導通の確認を行なうようにする方法が記載されている。   Semiconductor substrates (LSIs) having a plurality of connection pads on the upper surface include general-purpose products for various products and dedicated products for specific products. Patent Document 1 discloses a method for performing a function test when a semiconductor device including a semiconductor structure as a general-purpose product is used for a specific product, and before forming solder balls on the connection pads, The probe is brought into contact with all the connection terminals of all upper layer wirings electrically connected via columnar electrodes etc. to all the connection terminals including the connection terminals for inspection that are not actually used in the semiconductor structure. A method for confirming is described.

特開２００７−３１１５８３号公報JP 2007-311583 A

ところで、上述した半導体装置においては、検査の際に、半導体構成体の破壊を回避するためには、半導体構成体を実動作させた状態で、ファンクションテスターを使用する必要がある。このため、高価なファンクションテスターを使用しなければならず、簡便に検査を行なうことは困難である。   By the way, in the semiconductor device described above, it is necessary to use a function tester in a state where the semiconductor structure is actually operated in order to avoid destruction of the semiconductor structure during the inspection. For this reason, it is necessary to use an expensive function tester, and it is difficult to perform an inspection simply.

また、特許文献１による検査方法では、一般的な基板検査環境では扱わないＡＣ信号をプロービングを介して半導体装置に対して入力又は出力する必要がある。従って、複数の信号に関する減衰対策等が必要となり、同様に簡便に検査を行なうことは困難である。   In the inspection method according to Patent Document 1, it is necessary to input or output an AC signal, which is not handled in a general substrate inspection environment, to the semiconductor device via probing. Accordingly, it is necessary to take measures against attenuation with respect to a plurality of signals, and similarly, it is difficult to simply perform the inspection.

上記課題に鑑み、本発明は、ファンクションテスター等の特殊な装置を使用することなく、簡便に引出し配線の接続確認や入力バッファ及び出力バッファの破壊の有無を確認できるようにした半導体構成体を埋め込んだ半導体装置を提供することを第１の目的としている。本発明の第２の目的は、この半導体装置の検査方法を提供することにある。   In view of the above problems, the present invention embeds a semiconductor structure that can easily confirm the connection of the lead wiring and the presence or absence of destruction of the input buffer and the output buffer without using a special device such as a function tester. The first object is to provide a semiconductor device. A second object of the present invention is to provide an inspection method for this semiconductor device.

上記第１の目的を達成するため、本発明は、ベース板と、ベース板上に設けられ、テスト回路部を含む集積回路を有する半導体基板及び該半導体基板に設けられた複数の外部接続用電極を有する半導体構成体と、半導体構成体の周囲におけるベース板上及び半導体構成体上に設けられた絶縁層と、絶縁層上に半導体構成体の外部接続用電極に接続して設けられた上層配線と、を備えた半導体装置であって、テスト回路部は、入力パッド、出力パッド、検査用のパッドを備え、表面側又は裏面側に、上層配線及び外部接続用電極を介して入力パッド、出力パッド、検査用のパッドに接続された接続端子が外部に表出されていることを特徴とする。
上記構成において、テスト回路部は、好ましくは内部に比較一致回路を有している。 To achieve the first object, the present invention provides a base plate, a semiconductor substrate provided on the base plate and having an integrated circuit including a test circuit unit, and a plurality of external connection electrodes provided on the semiconductor substrate. A semiconductor structure including: an insulating layer provided on the base plate and the semiconductor structure around the semiconductor structure; and an upper wiring provided on the insulating layer connected to an external connection electrode of the semiconductor structure The test circuit unit includes an input pad, an output pad, and a test pad, and the input pad and the output are provided on the front side or the back side through the upper layer wiring and the external connection electrode. A connection terminal connected to the pad and the inspection pad is exposed to the outside.
In the above configuration, the test circuit section preferably has a comparison coincidence circuit therein.

上記第２の目的を達成するため、本発明は、入力パッド、出力パッド、検査用のパッドを有するテスト回路部を含む集積回路を半導体基板に形成すると共に、該半導体基板上に入力パッド、出力パッド及び検査用のパッドに接続された複数の外部接続用電極を形成することで半導体構成体を形成し、該半導体構成体をベース板の上面に搭載し、半導体構成体の周囲及び上面を絶縁層で覆い、絶縁層の上面及びベース板の下面に配線を形成すると共に各配線に接続された接続端子を外部に表出して設けた半導体装置の動作確認の検査方法であって、テスト回路部に、接続端子に入力した信号を、配線、外部接続用電極を介して入力する入力バッファ及び入力バッファからの出力を外部に出力するための手段を設け、接続端子に入力した信号に基づいて当該信号経路における配線と外部接続用電極との接続状態の確認、及び入力バッファ及び出力バッファの破壊有無の確認とを行なうことを特徴とする。
好ましくは、テスト回路は、半導体構成体の各出力端子に併設された入力バッファを有しており、検査時に、各出力端子に設けられた出力バッファを無効にした状態で、全入力端子及び出力端子に直流信号を印加して、入力された直流信号を測定することにより、引出し配線の接続確認を行なう。
好ましくは、検査時に、各出力端子に設けられた出力バッファを有効にした状態で、出力する直流信号を設定し、出力バッファの出力を併設された入力バッファを介して内部に取り込んで、出力された直流信号を測定することにより、出力バッファの破壊有無の確認を行なう。
好ましくは、直流信号の測定が、外部からシリアルインターフェース回路を介して行なわれる。
好ましくは、テスト回路部は内部に比較一致回路を有しており、検査時に、比較一致回路を介して、引出し配線の接続確認そして入力バッファ及び出力バッファの破壊有無の確認を行なう。 In order to achieve the second object, the present invention forms an integrated circuit including a test circuit unit having an input pad, an output pad, and an inspection pad on a semiconductor substrate, and the input pad and output on the semiconductor substrate. A semiconductor structure is formed by forming a plurality of external connection electrodes connected to the pad and the inspection pad, the semiconductor structure is mounted on the upper surface of the base plate, and the periphery and the upper surface of the semiconductor structure are insulated. An inspection method for confirming the operation of a semiconductor device in which wiring is formed on an upper surface of an insulating layer and a lower surface of a base plate and a connection terminal connected to each wiring is exposed to the outside. In addition, a signal input to the connection terminal is provided via the wiring, the input buffer via the external connection electrode, and a means for outputting the output from the input buffer to the outside, and based on the signal input to the connection terminal. There to check the connection state between the wiring and the external connection electrodes in the signal path, and characterized by performing the confirmation of the destruction presence of the input and output buffers.
Preferably, the test circuit has an input buffer attached to each output terminal of the semiconductor structure, and all input terminals and outputs are in a state in which the output buffer provided in each output terminal is invalidated at the time of inspection. The connection of the lead wiring is confirmed by applying a DC signal to the terminal and measuring the input DC signal.
Preferably, at the time of inspection, with the output buffer provided at each output terminal enabled, a DC signal to be output is set, and the output of the output buffer is taken in via the provided input buffer and output. By checking the direct current signal, it is confirmed whether or not the output buffer is destroyed.
Preferably, the measurement of the DC signal is performed from the outside via a serial interface circuit.
Preferably, the test circuit section has a comparison coincidence circuit inside, and at the time of inspection, the connection of the lead wiring and the presence / absence of destruction of the input buffer and the output buffer are confirmed via the comparison coincidence circuit.

本発明の半導体装置及びその検査方法によれば、検査の際に、半導体装置に埋め込まれた半導体構成体内のテスト回路部又は半導体構成体の少なくとも一部を使用して、接続端子に入力した信号に基づいて当該信号経路における配線と外部接続用電極との接続状態の確認並びに入力バッファ及び出力バッファの破壊有無の確認検査を行なうことができる。このため、従来のように、半導体構成体を実動作させる必要がなく、また高価なファンクションテスターを使用する必要もなく、簡便な検査が可能になる。   According to the semiconductor device and the inspection method of the present invention, at the time of inspection, a signal input to the connection terminal using at least a part of the test circuit portion or the semiconductor structure in the semiconductor structure embedded in the semiconductor device. Based on the above, it is possible to confirm the connection state between the wiring in the signal path and the external connection electrode and confirm whether or not the input buffer and the output buffer are broken. For this reason, unlike the conventional case, it is not necessary to actually operate the semiconductor structure, and it is not necessary to use an expensive function tester.

以下、図面を参照してこの発明の実施の形態を詳細に説明する。各図において同一又は対応する部材には同一符号を用いる。
（第１の実施形態）
図１は本発明の半導体装置１の第１の実施形態の構成を示す概略断面図であり、図２は本発明の半導体装置１における入力端子２２及び出力端子２３に関するテスト回路部２０の構成を示している。
図１に示すように、本発明の半導体装置１は、ベース板２と、ベース板２上に設けられた半導体構成体４と、半導体構成体４の周囲におけるベース板２上及び半導体構成体４上に設けられた絶縁層１０と、絶縁層１０上に半導体構成体４の外部接続用電極６に接続して設けられた少なくとも一つの上層配線１４と、最上層に設けられた最上層絶縁膜１５及び最下層に設けられた最下層絶縁膜１６と、を備えている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In each figure, the same or corresponding members are denoted by the same reference numerals.
(First embodiment)
FIG. 1 is a schematic cross-sectional view showing a configuration of a first embodiment of a semiconductor device 1 of the present invention, and FIG. 2 shows a configuration of a test circuit unit 20 related to an input terminal 22 and an output terminal 23 in the semiconductor device 1 of the present invention. Show.
As shown in FIG. 1, the semiconductor device 1 of the present invention includes a base plate 2, a semiconductor structure 4 provided on the base plate 2, the base plate 2 around the semiconductor structure 4, and the semiconductor structure 4. Insulating layer 10 provided on top, at least one upper layer wiring 14 provided on insulating layer 10 connected to external connection electrode 6 of semiconductor structure 4, and top layer insulating film provided on the top layer 15 and a lowermost insulating film 16 provided in the lowermost layer.

本発明の半導体装置１の特徴は、半導体構成体４を構成する半導体基板５が、例えば大規模集積回路（以下、ＬＳＩとも呼ぶ）からなり、大規模集積回路が、本来の機能の集積回路の他に、後述する入力端子２２及び出力端子２３に関するテスト回路部２０を有していることを特徴としている。   The semiconductor device 1 of the present invention is characterized in that the semiconductor substrate 5 constituting the semiconductor structure 4 is made of, for example, a large-scale integrated circuit (hereinafter also referred to as LSI), and the large-scale integrated circuit is an integrated circuit having an original function. In addition, a test circuit unit 20 related to an input terminal 22 and an output terminal 23 described later is provided.

最初に、半導体装置１の構成について説明する。
ベース板２は、例えばガラス布基材やエポキシ樹脂等から成る平面方形状であって、その上面には銅箔から成るグランド層（図示せず）がべた状に設けられている。 First, the configuration of the semiconductor device 1 will be described.
The base plate 2 has a planar rectangular shape made of, for example, a glass cloth base material or an epoxy resin, and a ground layer (not shown) made of copper foil is provided on the upper surface thereof in a solid shape.

半導体構成体４は、例えばＬＳＩ等であって、半導体基板５及びその上に設けられた入力側の外部接続用電極６ａ、出力側の外部接続用電極６ｂ及び半導体基板５上における外部接続用電極６ａ間に設けられた封止膜７を有している。   The semiconductor structure 4 is, for example, an LSI or the like, and includes a semiconductor substrate 5, an input-side external connection electrode 6 a, an output-side external connection electrode 6 b, and an external connection electrode on the semiconductor substrate 5. It has the sealing film 7 provided between 6a.

半導体基板５は、ベース板２のグランド層よりもある程度小さいサイズの平面方形状に構成されており、このグランド層の上面に、ダイボンド材から成る接着層（図示せず）を介して接着されている。   The semiconductor substrate 5 is configured in a planar rectangular shape having a size somewhat smaller than the ground layer of the base plate 2, and is bonded to the upper surface of the ground layer via an adhesive layer (not shown) made of a die bond material. Yes.

半導体基板５の上面側には、図示はしないが、後述する検査回路を含む所定の機能の集積回路（図示せず）が設けられている。集積回路は外部引出用のアルミニウム系金属等からなるパッド部（図示せず）を有しており、このパッド部上に銅等から成る入力側の外部接続用電極６ａ、出力側の外部接続用電極６ｂが設けられている。この場合、入力側の外部接続用電極６ａ、出力側の外部接続用電極６ｂは、柱状電極として構成されている。   Although not shown, an integrated circuit (not shown) having a predetermined function including an inspection circuit to be described later is provided on the upper surface side of the semiconductor substrate 5. The integrated circuit has a pad portion (not shown) made of an aluminum-based metal or the like for external drawing, and an input-side external connection electrode 6a made of copper or the like and an output-side external connection electrode on the pad portion. An electrode 6b is provided. In this case, the input-side external connection electrode 6a and the output-side external connection electrode 6b are configured as columnar electrodes.

これらの外部接続用電極６ａ、６ｂを除く半導体基板５の上面には、エポキシ系樹脂等から成る封止膜７が設けられ、外部接続用電極６は、封止膜７に設けられた開口部７ａを介して、封止膜７の上面に露出している。   A sealing film 7 made of an epoxy resin or the like is provided on the upper surface of the semiconductor substrate 5 excluding these external connection electrodes 6a and 6b, and the external connection electrode 6 has an opening provided in the sealing film 7 It is exposed on the upper surface of the sealing film 7 via 7a.

絶縁層１０は半導体構成体４の周囲側面を覆う側面部１１及び該側面部１１の上面及び半導体構成体４の上面に積層された上面部１２とから構成されている。絶縁層１０の側面部１１は、方形枠状の絶縁層である。絶縁層１０の上面部１２は開口部１２ａを備え、この開口部１２ａにビア１３を備えている。半導体構成体４の外部接続用電極６とビア１３とが接続されている。
ここで、絶縁層１０の側面部１１及び上面部１２は、例えば、エポキシ系樹脂等の熱硬化性樹脂を、ガラス繊維等の無機材料に含浸させたものからなっている。 The insulating layer 10 includes a side surface portion 11 that covers the peripheral side surface of the semiconductor structure 4, an upper surface of the side surface portion 11, and an upper surface portion 12 that is stacked on the upper surface of the semiconductor structure 4. The side surface portion 11 of the insulating layer 10 is a rectangular frame-shaped insulating layer. The upper surface portion 12 of the insulating layer 10 includes an opening 12a, and the opening 12a includes a via 13. The external connection electrode 6 of the semiconductor structure 4 and the via 13 are connected.
Here, the side surface portion 11 and the upper surface portion 12 of the insulating layer 10 are made, for example, by impregnating a thermosetting resin such as an epoxy resin into an inorganic material such as glass fiber.

絶縁層１０の上面には、上層絶縁膜１７が設けられている。この上層絶縁膜１７の上面には、銅等から成る上層配線１４が形成されている。   An upper insulating film 17 is provided on the upper surface of the insulating layer 10. On the upper surface of the upper insulating film 17, an upper wiring 14 made of copper or the like is formed.

上層配線１４は、上層絶縁膜１７に設けられたビア１７ａと絶縁層１０の上面部１２に設けられたビア１３とを介して、半導体構成体４の入力側の外部接続用電極６ａ、出力側の外部接続用電極６ｂと接続されている。   The upper wiring 14 is connected to the external connection electrode 6a on the input side and the output side of the semiconductor structure 4 via the via 17a provided in the upper insulating film 17 and the via 13 provided in the upper surface portion 12 of the insulating layer 10. Are connected to the external connection electrode 6b.

上層絶縁膜１７の上面には、最上層絶縁膜１５が形成されている。この最上層絶縁膜１５の上面には、銅等から成る外部との出力端子２３が設けられており、出力端子２３は、ビア１５ｂを介して、上層配線１４と接続されている。従って、出力端子２３は、絶縁層１０の上面部１２に設けられたビア１３と、上層絶縁膜１７に設けられたビア１７ａと、上層配線１４と、最上層絶縁膜１５に設けられたビア１５ｂと、を介して半導体構成体４の出力側の外部接続用電極６ｂに電気的に接続されている。以降、外部接続用電極と接続端子間の介在された各配線及びビアを全て含めて引出し配線という。   An uppermost insulating film 15 is formed on the upper surface of the upper insulating film 17. An external output terminal 23 made of copper or the like is provided on the upper surface of the uppermost insulating film 15, and the output terminal 23 is connected to the upper layer wiring 14 through a via 15b. Therefore, the output terminal 23 includes the via 13 provided in the upper surface portion 12 of the insulating layer 10, the via 17 a provided in the upper insulating film 17, the upper wiring 14, and the via 15 b provided in the uppermost insulating film 15. And electrically connected to the external connection electrode 6b on the output side of the semiconductor structure 4. Hereinafter, all of the intervening wirings and vias between the external connection electrodes and the connection terminals are referred to as lead-out wirings.

ベース板２の下面には、最下層絶縁膜１６が形成されている。この最下層絶縁膜１６の下面には、銅等から成る入力端子２２が設けられており、入力端子２２は、ビア１６ｂを介してベース板２の下面に設けられた下層配線３と接続されている。   A lowermost insulating film 16 is formed on the lower surface of the base plate 2. An input terminal 22 made of copper or the like is provided on the lower surface of the lowermost insulating film 16, and the input terminal 22 is connected to the lower layer wiring 3 provided on the lower surface of the base plate 2 through a via 16b. Yes.

また、上層配線１４の一部が、貫通スルーホール１８を介して、ベース板２の下面に設けられた下層配線３と接続されている。従って、入力端子２２は、ビア１６ｂ、下層配線３、貫通スルーホール１８、上層配線１４、ビア１７ａ、ビア１３を介して、入力側の外部接続用電極６ａに電気的に接続されている。
なお、上記においては、説明の便宜上、入力端子２２を最下層に、出力端子２３を最上層に各１つずつ図示されているが、端子数は複数あるのが普通であり、また端子位置についても特定するものではない。また、入力端子２２及び出力端子２３は、最上層絶縁膜１５側又は最下層絶縁膜１６側のどちらに設けてもよい。また、図示はしないが、最上層絶縁膜１５側又は最下層絶縁膜１６側には、後述するテストモード端子等、入力端子２２及び出力端子２３以外の接続端子が、やはり、図示はしない半導体構成体４に設けられた外部接続用電極に接続して設けられている。 Further, a part of the upper layer wiring 14 is connected to the lower layer wiring 3 provided on the lower surface of the base plate 2 through the through through hole 18. Accordingly, the input terminal 22 is electrically connected to the input-side external connection electrode 6a through the via 16b, the lower layer wiring 3, the through-through hole 18, the upper layer wiring 14, the via 17a, and the via 13.
In the above, for convenience of explanation, one input terminal 22 is shown in the lowermost layer and one output terminal 23 is shown in the uppermost layer. However, there are usually a plurality of terminals, and the positions of the terminals. It does not specify. Further, the input terminal 22 and the output terminal 23 may be provided on either the uppermost insulating film 15 side or the lowermost insulating film 16 side. Although not shown, on the uppermost insulating film 15 side or the lowermost insulating film 16 side, connection terminals other than the input terminal 22 and the output terminal 23 such as a test mode terminal, which will be described later, are also not shown. It is provided in connection with an external connection electrode provided on the body 4.

次に、半導体装置１の上面側に形成された大規模集積回路に含まれるテスト回路部２０について、入力端子２２及び出力端子２３との関連を含めて説明する。
図２に示すように、テスト回路部２０は、半導体構成体４の入力端子２２及び出力端子２３に関して、上述した各配線及び各ビアの接続確認と、入力バッファ２５及び出力バッファ２６の破壊有無の確認と、を行なうように、構成されている。なお、入力バッファ２５及び出力バッファ２６は、図示はしない機能ブロックの入出力バッファとして備えられているものである。 Next, the test circuit unit 20 included in the large-scale integrated circuit formed on the upper surface side of the semiconductor device 1 will be described including the relationship with the input terminal 22 and the output terminal 23.
As shown in FIG. 2, the test circuit unit 20 confirms the connection of each wiring and each via described above with respect to the input terminal 22 and the output terminal 23 of the semiconductor structure 4 and whether or not the input buffer 25 and the output buffer 26 are destroyed. It is configured to perform confirmation. The input buffer 25 and the output buffer 26 are provided as input / output buffers of functional blocks (not shown).

図２では、説明の便宜上、半導体装置１の入力端子２２がｍ個、出力端子２３がｎ個あるとし、入力端子２２及び出力端子２３には、それぞれ、テスト回路部２０の入力パッド６２、出力パッド６３が接続される。
最初に、テスト回路部２０において、出力パッド６３に接続される回路について説明する。
具体的には、テスト回路部２０は、出力パッド６３ｉ（１≦ｉ≦ｎ）に接続される入力バッファ２７ｉ（１≦ｉ≦ｎ）及び出力バッファ２６ｉ（１≦ｉ≦ｎ）と、出力バッファ２７ｉ（１≦ｉ≦ｎ）に接続されるオア回路２８ｉ（１≦ｉ≦ｎ）と、オア回路２８ｉ（１≦ｉ≦ｎ）に接続される第１のアンド回路２９ｉ（１≦ｉ≦ｎ）及び第２のアンド回路３０ｉ（１≦ｉ≦ｎ）と、第２のアンド回路３０ｉ（１≦ｉ≦ｎ）に接続されるフリップフロップ回路３１ｉ（１≦ｉ≦ｎ）と、フリップフロップ回路３１ｉ（１≦ｉ≦ｎ）に出力を送出するシリアルインターフェース回路３２と、入力バッファｉ（１≦ｉ≦ｎ）の出力が送出されるパラレル／シリアル変換回路３３と、から構成されている。
なお、上記において、何れもｉ番目の出力パッド６３ｉ、出力バッファ２６ｉ、オア回路２８ｉ、第１のアンド回路２９ｉ、第２のアンド回路３０ｉ、及びフリップフロップ回路３１ｉの接続関係について説明した。ｉ番目以外の回路構成も同様な機能及び構成であるので、以降の説明においては、適宜、それぞれ、出力パッド６３、出力バッファ２６、オア回路２８、第１のアンド回路２９、第２のアンド回路３０、フリップフロップ回路３１として説明する。 In FIG. 2, for convenience of explanation, it is assumed that the semiconductor device 1 has m input terminals 22 and n output terminals 23, and the input terminal 22 and the output terminal 23 include the input pad 62 and the output of the test circuit unit 20, respectively. Pad 63 is connected.
First, a circuit connected to the output pad 63 in the test circuit unit 20 will be described.
Specifically, the test circuit unit 20 includes an input buffer 27i (1 ≦ i ≦ n) and an output buffer 26i (1 ≦ i ≦ n) connected to the output pad 63i (1 ≦ i ≦ n), and an output buffer. OR circuit 28i (1 ≦ i ≦ n) connected to 27i (1 ≦ i ≦ n) and a first AND circuit 29i (1 ≦ i ≦ n) connected to the OR circuit 28i (1 ≦ i ≦ n) ) And the second AND circuit 30i (1 ≦ i ≦ n), the flip-flop circuit 31i (1 ≦ i ≦ n) connected to the second AND circuit 30i (1 ≦ i ≦ n), and the flip-flop circuit The serial interface circuit 32 sends output to 31i (1 ≦ i ≦ n), and the parallel / serial conversion circuit 33 sends output from the input buffer i (1 ≦ i ≦ n).
In the above description, the connection relationship among the i-th output pad 63i, the output buffer 26i, the OR circuit 28i, the first AND circuit 29i, the second AND circuit 30i, and the flip-flop circuit 31i has been described. Since the circuit configuration other than the i-th has the same function and configuration, in the following description, the output pad 63, the output buffer 26, the OR circuit 28, the first AND circuit 29, and the second AND circuit will be appropriately described. 30 and flip-flop circuit 31.

各出力パッド６３に接続される入力バッファ２７は、出力バッファ２６と並列且つ逆向きに、即ち出力バッファ２６の出力側に入力バッファ２７の入力側が接続されている。出力バッファ２６の制御入力には、後述する第１の検査時に、ハイレベルの信号Ｔｅｓｔ１が反転入力される。これにより、出力バッファ２６が有効ではない状態、すなわちディスエーブルとなる。   The input buffer 27 connected to each output pad 63 is connected in parallel with and opposite to the output buffer 26, that is, the input side of the input buffer 27 is connected to the output side of the output buffer 26. A high-level signal Test1 is inverted and input to the control input of the output buffer 26 at the time of a first inspection described later. As a result, the output buffer 26 is not valid, that is, is disabled.

出力バッファ２６の入力側には、オア回路２８の出力が接続されている。このオア回路２８の二つの入力には、それぞれ、第１のアンド回路２９と第２のアンド回路３０の出力が接続されている。   The output of the OR circuit 28 is connected to the input side of the output buffer 26. The two inputs of the OR circuit 28 are connected to the outputs of the first AND circuit 29 and the second AND circuit 30, respectively.

第１のアンド回路２９において、一方の入力には機能ブロック（図示せず）からの信号７１１〜７１ｎの中、対応する１つの信号７１１〜７１ｎが入力される。すなわち、第１のアンド回路２９１には信号７１１が入力され、第１のアンド回路２９ｎには信号７１ｎが入力される。以降は、適宜、第１のアンド回路２９に信号７１が入力される、と表現する。また、第１のアンド回路２９１〜２９ｎの他方の入力には後述する第２の検査の時にハイレベルの信号Ｔｅｓｔ２が反転入力される。   In the first AND circuit 29, one of the signals 711 to 71n from the functional block (not shown) is input to one input. That is, the signal 711 is input to the first AND circuit 291 and the signal 71n is input to the first AND circuit 29n. Hereinafter, the signal 71 is appropriately input to the first AND circuit 29. In addition, a high-level signal Test2 is inverted and input to the other inputs of the first AND circuits 291 to 29n at the time of a second inspection described later.

第２のアンド回路３０において、一方の入力にはフリップフロップ回路３１からの信号が入力され、他方の入力には第２の検査時にハイレベルの信号Ｔｅｓｔ２が入力される。   In the second AND circuit 30, the signal from the flip-flop circuit 31 is input to one input, and the high-level signal Test2 is input to the other input during the second inspection.

ここで、フリップフロップ回路３１ａには、テスト用クロック信号ｃｋ１が入力されると共に、後述するシリアルインターフェース回路３２からの信号が入力されることにより、出力信号を第２のアンド回路３０の一方の入力に対して送出すると共に、次の出力パッド６３に関連するフリップフロップ回路３１ｂに送出する。   Here, the test clock signal ck1 is input to the flip-flop circuit 31a, and a signal from a serial interface circuit 32 (to be described later) is input, whereby the output signal is input to one input of the second AND circuit 30. And to the flip-flop circuit 31b associated with the next output pad 63.

フリップフロップ回路３１は、シフトレジスタとして構成されており、書き込まれた直流信号がテスト用クロックｃｋ１のタイミングで、順次に次の出力パッド６３のフリップフロップ回路３１までシフトされ、最終的にフリップフロップ回路３１ｎに入力される。   The flip-flop circuit 31 is configured as a shift register, and the written DC signal is sequentially shifted to the flip-flop circuit 31 of the next output pad 63 at the timing of the test clock ck1, and finally the flip-flop circuit. It is input to 31n.

次に、テスト回路部２０において入力パッド６２に接続される回路について説明する。
入力パッド６２ｊ（１≦ｊ≦ｍ）は、入力バッファ２５ｊ（１≦ｊ≦ｍ）の入力に接続されている。入力バッファの出力信号７０ｊ（１≦ｊ≦ｍ）は、機能ブロック（図示せず）に出力されるとともに、パラレル／シリアル変換回路３３に入力される。このパラレル／シリアル変換回路３３は、入力されるテスト用クロック信号ｃｋ２，ｃｋ３に基づいて、順次に信号７０ｊ（１≦ｊ≦ｍ）をシリアルインターフェース回路３２に出力する。通常、半導体装置１の入力端子２２及び出力端子２３には、機能ブロック（図示せず）からの信号７０ｊ（１≦ｊ≦ｍ）及び７１ｉ（１≦ｉ≦ｎ）が入出力されていて、検査のモード時のみ、テスト回路部２０は動作する。
なお、入力パッド６２ｊ（１≦ｊ≦ｍ）、入力バッファ２５ｊ（１≦ｊ≦ｍ）、出力信号７０ｊ（１≦ｊ≦ｍ）に関しては、これらを代表して、以降において適宜、入力パッド６２、入力バッファ２５、信号７０として説明する。 Next, a circuit connected to the input pad 62 in the test circuit unit 20 will be described.
The input pad 62j (1 ≦ j ≦ m) is connected to the input of the input buffer 25j (1 ≦ j ≦ m). An output signal 70j (1 ≦ j ≦ m) of the input buffer is output to a functional block (not shown) and also input to the parallel / serial conversion circuit 33. The parallel / serial conversion circuit 33 sequentially outputs a signal 70j (1 ≦ j ≦ m) to the serial interface circuit 32 based on the input test clock signals ck2 and ck3. Normally, signals 70j (1 ≦ j ≦ m) and 71i (1 ≦ i ≦ n) from a functional block (not shown) are input and output to the input terminal 22 and the output terminal 23 of the semiconductor device 1, Only in the inspection mode, the test circuit unit 20 operates.
It should be noted that the input pad 62j (1 ≦ j ≦ m), the input buffer 25j (1 ≦ j ≦ m), and the output signal 70j (1 ≦ j ≦ m) are representative of these, and the input pad 62 is appropriately used thereafter. The input buffer 25 and the signal 70 will be described.

シリアルインターフェース回路３２は、テスト用クロック信号ｓｃｋ及びデータｓｄａｔａに基づいて、テスト信号を第１の出力パッド６３のフリップフロップ回路３１に送出する。また、シリアルインターフェース回路３２からの出力信号をデータｓｄａｔａに掃きだす。
上述の説明において、テスト用クロック信号ｓｃｋ及びデータｓｄａｔａ、Ｔｅｓｔ１及びＴｅｓｔ２は、外部から入力される。即ち、図１には示していないが、入力パッド６２、出力パッド６３と同様に、上記各信号が送出されるパッド上及び検査用のパッド上には、それぞれ外部接続用電極６が形成されており、各外部接続用電極６は、上述の接続端子となる入力端子２２又は出力端子２３と同様に、配線及びビアを介して外部に表出する接続端子に接続されている。 The serial interface circuit 32 sends a test signal to the flip-flop circuit 31 of the first output pad 63 based on the test clock signal sck and the data sdata. Further, the output signal from the serial interface circuit 32 is swept out to data sdata.
In the above description, the test clock signal sck and the data sdata, Test1, and Test2 are input from the outside. That is, although not shown in FIG. 1, external connection electrodes 6 are formed on the pads to which the above signals are sent and the inspection pads, respectively, like the input pads 62 and the output pads 63. Each of the external connection electrodes 6 is connected to a connection terminal exposed to the outside through a wiring and a via in the same manner as the input terminal 22 or the output terminal 23 serving as the above-described connection terminal.

（第１の検査）
次に、半導体装置１の検査方法について説明する。
先ず、第１の検査では、半導体構成体４のテスト回路部２０を、本発明の特徴である新規に設けられたテストモード等（図示せず）を利用して、第１の検査時のモード、即ちテスト１のモードに切り替える。
このとき、テストモード端子は、このモード切り替え動作により、検査が行なわれることになるので、導通検査は不要である。 (First inspection)
Next, an inspection method for the semiconductor device 1 will be described.
First, in the first inspection, the test circuit unit 20 of the semiconductor structure 4 is subjected to a first inspection mode using a newly provided test mode or the like (not shown) that is a feature of the present invention. That is, the mode is switched to the test 1 mode.
At this time, the test mode terminal is inspected by this mode switching operation, so that the continuity inspection is unnecessary.

テスト１へのモード切り替えによって、出力パッド６３に接続された出力バッファ２６は、制御入力端にハイレベルの信号Ｔｅｓｔ１が反転入力されて、ディスエーブルとなる。また、テスト１へのモード切り替えに伴い、外部から各出力端子２３に直流信号を印加すると、この直流信号は、出力パッド６３及び入力バッファ２７を介して、パラレル／シリアル変換回路３３に入力される。   By switching the mode to the test 1, the output buffer 26 connected to the output pad 63 is disabled when the high-level signal Test1 is inverted and input to the control input terminal. Further, when a DC signal is applied from the outside to each output terminal 23 in accordance with the mode switching to the test 1, this DC signal is input to the parallel / serial conversion circuit 33 via the output pad 63 and the input buffer 27. .

入力端子２２についても、同様に外部から直流信号が印加され、入力パッド６２及び入力バッファ２５を介して、パラレル／シリアル変換回路３３に入力される。   Similarly, a DC signal is also applied to the input terminal 22 from the outside and is input to the parallel / serial conversion circuit 33 via the input pad 62 and the input buffer 25.

図３は、図２のテスト回路部２０における第１の検査時の各信号の波形を示すタイムチャートである。
図３に示すように、外部からシリアルインターフェース回路３２に対して、テスト用クロック信号ｓｃｋ及びデータｓｄａｔａが入力されると、シリアルインターフェース回路３２は、データｓｄａｔａのリード信号Ｒバー／Ｗ（以下、−Ｒ／Ｗと表記する。）を検出して、テスト用クロック信号ｃｋ２を生成して、パラレル／シリアル変換回路３３に入力する。
これにより、パラレル／シリアル変換回路３３は、テスト用クロック信号ｃｋ２の立上りのタイミングで、上述した直流信号をラッチする。
続いて、シリアルインターフェース回路３２は、次のテスト用クロック信号ｓｃｋで、テスト用クロックｃｋ３を生成して、パラレル／シリアル変換回路３３に入力する。
これにより、パラレル／シリアル変換回路３３は、テスト用クロック信号ｃｋ３の立上りのタイミングで、ラッチした直流信号をシリアルデータとして外部へ出力する。 FIG. 3 is a time chart showing waveforms of signals at the time of the first inspection in the test circuit unit 20 of FIG.
As shown in FIG. 3, when a test clock signal sck and data sdata are input to the serial interface circuit 32 from the outside, the serial interface circuit 32 reads the read signal R bar / W (hereinafter, − R / W.) Is detected, and a test clock signal ck 2 is generated and input to the parallel / serial conversion circuit 33.
As a result, the parallel / serial conversion circuit 33 latches the DC signal described above at the rising timing of the test clock signal ck2.
Subsequently, the serial interface circuit 32 generates a test clock ck3 with the next test clock signal sck and inputs it to the parallel / serial conversion circuit 33.
Accordingly, the parallel / serial conversion circuit 33 outputs the latched DC signal to the outside as serial data at the rising timing of the test clock signal ck3.

以上の動作を繰返し行なうことにより、図３のデータｓｄａｔａに示すように、順次に入力端子２２の直流信号及び出力端子２３の直流信号が順次に外部に出力される。
なお、図３において、データｓｄａｔａにおけるＩＮＤ１，ＩＮＤ２，・・・は、各入力端子２２のデータを示し、ＯＵＴＤ１，ＯＵＴＤ２，・・・は、各出力端子２３のデータを示している。 By repeating the above operation, as shown in the data sdata in FIG. 3, the DC signal at the input terminal 22 and the DC signal at the output terminal 23 are sequentially output to the outside.
In FIG. 3, IND1, IND2,... In the data sdata indicate data at each input terminal 22, and OUTD1, OUTD2,.

従って、シリアルインターフェース回路３２から順次に出力される直流信号を、外部に接続された検査装置を用いて入力した直流信号と比較することにより、これらの直流信号が同じであれば、入力端子２２及び出力端子２３の引出し配線の導通及び入力バッファ２５の非破壊を確認することができる。   Therefore, by comparing the direct current signal sequentially output from the serial interface circuit 32 with the direct current signal input using an inspection device connected to the outside, if these direct current signals are the same, the input terminal 22 and It is possible to confirm the continuity of the lead-out wiring of the output terminal 23 and the non-destruction of the input buffer 25.

（第２の検査）
次に、上述した半導体装置１の第２の検査について説明する。
第２の検査では、半導体構成体４の前述したテストモード端子等を利用して、第２の検査時のモード、即ちテスト２のモードに切り替える。テスト２へのモード切り替えによって、出力パッド６３に接続された出力バッファ２６は、動作状態、つまり、イネーブルとなる。この状態では、フリップフロップ回路３１からの出力は第２のアンド回路３０、オア回路２８及び出力バッファ２６を介して接続パッド６３に送出されるが、機能ブロック（図示せず）からの信号７１は第１のアンド回路２９によって遮断される。 (Second inspection)
Next, the second inspection of the semiconductor device 1 described above will be described.
In the second inspection, the test mode terminal or the like of the semiconductor structure 4 is used to switch to the second inspection mode, that is, the test 2 mode. By switching the mode to test 2, the output buffer 26 connected to the output pad 63 is in an operating state, that is, enabled. In this state, the output from the flip-flop circuit 31 is sent to the connection pad 63 via the second AND circuit 30, the OR circuit 28, and the output buffer 26, but the signal 71 from the functional block (not shown) is It is blocked by the first AND circuit 29.

図４は、図２のテスト回路部２０における第２の検査時の各信号の波形を示すタイムチャートである。
図４に示すように、外部からシリアルインターフェース回路３２に対して、テスト用クロック信号ｓｃｋ及びデータｓｄａｔａが入力されると、シリアルインターフェース回路３２は、データｓｄａｔａのライト信号−Ｒ／Ｗを検出してテスト用クロック信号ｃｋ１を生成し、出力パッド６３からテスト用直流信号を出力させるために、このテスト用クロック信号ｃｋ１で、フリップフロップ回路３１に書込を行なう。 FIG. 4 is a time chart showing waveforms of signals at the time of the second inspection in the test circuit unit 20 of FIG.
As shown in FIG. 4, when a test clock signal sck and data sdata are input to the serial interface circuit 32 from the outside, the serial interface circuit 32 detects the write signal -R / W of the data sdata. In order to generate the test clock signal ck1 and output the test DC signal from the output pad 63, the flip-flop circuit 31 is written with the test clock signal ck1.

全てのフリップフロップ回路３１に直流信号が書き込まれると、これらの直流信号が第２のアンド回路３０、オア回路２８及び出力バッファ２６を介して出力され、さらに入力バッファ２７を介して、パラレル／シリアル変換回路３３に入力される。
これにより、前述したテスト１の場合と同様にして、シリアルインターフェース回路３２が、パラレル／シリアル変換回路３３からのシリアルデータを読み込んで、外部へ出力する。 When DC signals are written to all the flip-flop circuits 31, these DC signals are output via the second AND circuit 30, the OR circuit 28, and the output buffer 26, and further, parallel / serial via the input buffer 27. Input to the conversion circuit 33.
Thereby, the serial interface circuit 32 reads the serial data from the parallel / serial conversion circuit 33 and outputs it to the outside in the same manner as in the case of the test 1 described above.

従って、シリアルインターフェース回路３２から順次に出力される直流信号を外部に接続された検査装置を用い、測定した直流信号のデータを、入力した直流信号と比較することにより、これらの直流信号が同じであれば、出力バッファ２６が破壊されていないことを確認することができる。
第１及び第２の検査の実施は、半導体構成体４内の構成要素と同時に形成されたテスト回路部２０を利用しているので、半導体構成体４を実動作させずに、つまり高価なファンクションテスターを使用する必要もなく、半導体装置１に埋め込まれた半導体構成体４からの引出し配線の接続確認と、入力バッファ２５及び出力バッファ２６の破壊有無の検査と、を簡便に行なうことができる。 Therefore, by using the inspection device connected to the outside of the DC signal sequentially output from the serial interface circuit 32, the measured DC signal data is compared with the input DC signal, so that these DC signals are the same. If so, it can be confirmed that the output buffer 26 is not destroyed.
Since the first and second inspections use the test circuit unit 20 formed simultaneously with the components in the semiconductor structure 4, the semiconductor structure 4 is not actually operated, that is, an expensive function. It is not necessary to use a tester, and it is possible to easily check the connection of the lead-out wiring from the semiconductor structure 4 embedded in the semiconductor device 1 and check whether the input buffer 25 and the output buffer 26 are broken.

（第２の実施形態）
図５は、本発明による半導体装置１の第２の実施形態における入力端子２２及び出力端子２３に関するテスト回路部４０の構成を示す図である。
図５においては、テスト回路部４０は、図２に示したテスト回路部２０におけるシリアルインターフェース回路３２及びパラレル／シリアル変換回路３３の代わりに、比較一致回路４１を備えており、また、第２のアンド回路３０において、一方の入力端に、信号ＴＥＳＴ２１が入力される点でのみ異なる構成になっている。 (Second Embodiment)
FIG. 5 is a diagram showing a configuration of the test circuit unit 40 related to the input terminal 22 and the output terminal 23 in the second embodiment of the semiconductor device 1 according to the present invention.
In FIG. 5, the test circuit unit 40 includes a comparison and coincidence circuit 41 instead of the serial interface circuit 32 and the parallel / serial conversion circuit 33 in the test circuit unit 20 shown in FIG. The AND circuit 30 has a different configuration only in that the signal TEST21 is input to one input terminal.

このような構成のテスト回路部４０を備えた半導体装置１によれば、本発明の半導体装置１の検査方法に従って、テスト１の場合には、入力端子２２及び出力端子２３にハイレベルの信号を印加する。
このとき各入力パッド６２及び出力パッド６３を介して、比較一致回路４１の全ての入力端にハイレベルの信号が入力された場合には、比較一致回路４１の出力端子４１ａから外部にハイレベルの一致信号を出力する。もし、比較一致回路４１の入力端の１つにでもハイレベルの信号以外の信号が入力されれば、比較一致回路４１から一致信号は出力されない。出力端子４１ａは、図示はしないが、一致又は不一致信号が送出される検査用のパッドに接続されており、該検査用のパッドに接続されて形成された柱状の外部接続用電極及び上層配線、ビア等を介して外部に表出するように形成された接続端子に接続されている。 According to the semiconductor device 1 including the test circuit unit 40 having such a configuration, a high level signal is applied to the input terminal 22 and the output terminal 23 in the case of the test 1 according to the inspection method of the semiconductor device 1 of the present invention. Apply.
At this time, when a high level signal is input to all the input terminals of the comparison match circuit 41 via each input pad 62 and the output pad 63, the high level signal is output from the output terminal 41a of the comparison match circuit 41 to the outside. Output a coincidence signal. If a signal other than a high level signal is input to one of the input terminals of the comparison match circuit 41, no match signal is output from the comparison match circuit 41. Although not shown, the output terminal 41a is connected to an inspection pad to which a match or mismatch signal is sent, and is formed with a columnar external connection electrode and an upper layer wiring connected to the inspection pad, It is connected to a connection terminal formed so as to be exposed to the outside through a via or the like.

テスト２の場合には、各出力パッド６３からハイレベルの信号が出力されるように、各出力バッファ２６に、アンド回路３０を介したハイレベルの信号ＴＥＳＴ２１を印加して、出力端子４１ａから外部にハイレベルの一致信号を出力する。
これにより、半導体構成体４の入力端子２２及び出力端子２３に接続される配線とビアとの導通の確認と、入力バッファ２５及び出力バッファ２６の破壊有無の確認と、が行なわれる。 In the case of the test 2, a high level signal TEST21 via the AND circuit 30 is applied to each output buffer 26 so that a high level signal is output from each output pad 63, and an external signal is output from the output terminal 41a. Outputs a high level coincidence signal.
Thereby, the continuity between the wiring connected to the input terminal 22 and the output terminal 23 of the semiconductor structure 4 and the via is confirmed, and the presence or absence of the destruction of the input buffer 25 and the output buffer 26 is confirmed.

なお、上述した比較一致回路４１は、全ての信号がハイレベルのとき、比較一致回路４１の出力端子４１ａから外部にハイレベルの一致信号を出力するように構成されている。これに限らず、全ての信号がローレベルのとき、比較一致回路４１の出力端子４１ａから外部にハイレベルの一致信号を出力するようにしてもよい。
また、上述した比較一致回路４１は、全ての信号が一致したとき、出力端子４１ａからハイレベルの一致信号を出力するようになっているが、これに限らず、全ての信号が一致したとき、出力端子４１ａからローレベルの信号を出力するようにしてもよい。 The above-described comparison and coincidence circuit 41 is configured to output a high-level coincidence signal to the outside from the output terminal 41a of the comparison and coincidence circuit 41 when all the signals are at a high level. However, the present invention is not limited to this, and when all signals are at a low level, a high-level match signal may be output to the outside from the output terminal 41a of the comparison match circuit 41.
The above-described comparison and coincidence circuit 41 outputs a high-level coincidence signal from the output terminal 41a when all the signals coincide with each other. However, the present invention is not limited to this, and when all the signals coincide with each other, A low level signal may be output from the output terminal 41a.

このようにして、テスト回路部４０が内部に比較一致回路４１を有していることにより、上述した入力された直流信号の確認及び出力された直流信号の確認を、テスト回路部４０内の比較一致回路４１を介して行なうことができる。   Thus, since the test circuit unit 40 includes the comparison and coincidence circuit 41, the confirmation of the input DC signal and the confirmation of the output DC signal are compared in the test circuit unit 40. This can be done via the matching circuit 41.

第１の実施形態では、半導体装置１のどこのラインの出力端子２３と出力パッド６３間が不良であるかを検査できるが、第２の実施形態では、半導体装置１全体として不良があるか否かの検査ができる。
上記のテスト回路部２０，４０の構成は、何れも半導体基板５に形成されるＬＳＩの回路規模に比較すると無視できる位のトランジスタ数で構成することができるので容易に形成することができる。 In the first embodiment, it is possible to inspect which line of the semiconductor device 1 the output terminal 23 and the output pad 63 are defective. In the second embodiment, whether the semiconductor device 1 as a whole has a defect or not. Can be inspected.
The configuration of the test circuit sections 20 and 40 can be easily formed because it can be configured with a negligible number of transistors as compared with the circuit scale of the LSI formed on the semiconductor substrate 5.

本発明は上記実施形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。例えば、テスト回路部２０におけるシリアルインターフェース回路３２については、他の構成及び動作のシリアルインターフェース回路を使用することも可能である。さらに、半導体装置１における半導体構成体４及びその上部配線等は、回路規模に応じて複数の上層絶縁膜及び複数の上層配線等を備えていてもよい。   The present invention is not limited to the above-described embodiments, and various modifications are possible within the scope of the invention described in the claims, and it goes without saying that these are also included in the scope of the present invention. For example, as the serial interface circuit 32 in the test circuit unit 20, a serial interface circuit having another configuration and operation can be used. Further, the semiconductor structure 4 and the upper wiring thereof in the semiconductor device 1 may include a plurality of upper insulating films, a plurality of upper wirings, and the like according to the circuit scale.

本発明の半導体装置の第１の実施形態の構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of 1st Embodiment of the semiconductor device of this invention. 本発明の半導体装置における入力端子及び出力端子に関するテスト回路部の構成を示す図である。It is a figure which shows the structure of the test circuit part regarding the input terminal and output terminal in the semiconductor device of this invention. 図２のテスト回路部における第１の検査時の各信号の波形を示すタイムチャートである。3 is a time chart showing waveforms of signals at the time of a first inspection in the test circuit unit of FIG. 2. 図２のテスト回路部における第２の検査時の各信号の波形を示すタイムチャートである。3 is a time chart showing waveforms of signals at the time of a second inspection in the test circuit unit of FIG. 2. 本発明の半導体装置の第２の実施形態における入力端子及び出力端子に関するテスト回路部の構成を示すブロック図である。It is a block diagram which shows the structure of the test circuit part regarding the input terminal and output terminal in 2nd Embodiment of the semiconductor device of this invention. 従来の半導体構成体を備えた半導体装置の一例の構成を示す概略断面図である。It is a schematic sectional drawing which shows the structure of an example of the semiconductor device provided with the conventional semiconductor structure.

符号の説明Explanation of symbols

１：半導体装置
２：ベース板
３：下層配線
４：半導体構成体
５：半導体基板
６ａ：入力側の外部接続用電極
６ｂ：出力側の外部接続用電極
７：封止膜
７ａ：開口部
１０：絶縁層
１１：側面部
１２：上面部
１２ａ：開口部
１３：ビア
１４：上層配線
１５：最上層絶縁膜
１６：最下層絶縁膜
１６ａ：接続パッド部
１７：上層絶縁膜
１７ａ：ビア
１８：貫通スルーホール
２０，４０：テスト回路部
２２：入力端子
２３：出力端子
２５：入力バッファ
２６：出力バッファ
２７：出力バッファに接続される入力バッファ
２８：オア回路
２９：第１のアンド回路
３０：第２のアンド回路
３１：フリップフロップ回路
３２：シリアルインターフェース回路
３３：パラレル／シリアル変換回路
４０：半導体装置
４１：比較一致回路
４１ａ：比較一致回路の出力端子
６２：テスト回路の入力パッド
６３：テスト回路の出力パッド
７０：入力バッファの出力信号
７１：機能ブロックからの信号 1: Semiconductor device 2: Base plate 3: Lower layer wiring 4: Semiconductor structure 5: Semiconductor substrate 6a: External connection electrode 6b on input side: External connection electrode on output side 7: Sealing film 7a: Opening 10: Insulating layer 11: Side surface portion 12: Upper surface portion 12a: Opening portion 13: Via 14: Upper layer wiring 15: Uppermost layer insulating film 16: Lowermost layer insulating film 16a: Connection pad portion 17: Upper layer insulating film 17a: Via 18: Through-through Halls 20 and 40: test circuit unit 22: input terminal 23: output terminal 25: input buffer 26: output buffer 27: input buffer 28 connected to the output buffer: OR circuit 29: first AND circuit 30: second AND circuit 31: flip-flop circuit 32: serial interface circuit 33: parallel / serial conversion circuit 40: semiconductor device 41: comparison coincidence circuit 41a: comparison coincidence circuit Power terminal 62: input pad 63 of the test circuit: test circuit output pad 70: Input Buffer output signal 71: a signal from the functional block

Claims (12)

ベース板と、
前記ベース板上に設けられ、テスト回路部を含む集積回路を有する半導体基板及び該半導体基板に設けられた複数の外部接続用電極を有する半導体構成体と、
前記半導体構成体の周囲における前記ベース板上及び前記半導体構成体上に設けられた絶縁層と、
前記絶縁層上に前記半導体構成体の外部接続用電極に接続して設けられた上層配線と、を備えた半導体装置であって、
前記テスト回路部は、入力パッド、出力パッド、検査用のパッドを備え、表面側又は裏面側に、前記上層配線及び前記外部接続用電極を介して前記入力パッド、前記出力パッド、前記検査用のパッドに接続された接続端子が外部に表出されていることを特徴とする、半導体装置。 A base plate,
A semiconductor substrate having an integrated circuit including a test circuit portion provided on the base plate, and a semiconductor structure having a plurality of external connection electrodes provided on the semiconductor substrate;
An insulating layer provided on the base plate and the semiconductor structure around the semiconductor structure;
An upper layer wiring connected to the external connection electrode of the semiconductor structure on the insulating layer, and a semiconductor device comprising:
The test circuit unit includes an input pad, an output pad, and a test pad, and the input pad, the output pad, and the test pad are provided on the front side or the back side via the upper layer wiring and the external connection electrode. A semiconductor device, wherein a connection terminal connected to a pad is exposed to the outside. 前記テスト回路部が、前記出力パッドに接続された出力バッファ及び前記出力バッファと並列に前記出力パッドに接続された入力バッファを備えたことを特徴とする、請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the test circuit unit includes an output buffer connected to the output pad and an input buffer connected to the output pad in parallel with the output buffer. 前記テスト回路部が、前記出力バッファをディスエーブルにした状態で前記入力バッファを駆動するモード切り替え手段を備えたことを特徴とする、請求項２に記載の半導体装置。   3. The semiconductor device according to claim 2, wherein the test circuit unit includes mode switching means for driving the input buffer in a state where the output buffer is disabled. 前記テスト回路部が、
前記複数の出力用の外部接続用電極を介して前記入力バッファから入力された外部信号を前記入力バッファを介して入力するパラレル／シリアル変換回路と、
該パラレル／シリアル変換回路から送出される信号を前記接続端子を介して外部に送出するためのシリアルインターフェース回路と、
を備えたことを特徴とする、請求項３に記載の半導体装置。 The test circuit unit is
A parallel / serial conversion circuit for inputting an external signal input from the input buffer via the plurality of output external connection electrodes;
A serial interface circuit for transmitting a signal transmitted from the parallel / serial conversion circuit to the outside via the connection terminal;
The semiconductor device according to claim 3, further comprising: 前記テスト回路部が、前記複数の出力用の外部接続電極を介して前記複数の入力バッファから入力された外部信号のレベルを相互に比較して一致信号又は不一致信号を出力する比較一致回路を備えたことを特徴とする、請求項３に記載の半導体装置。     The test circuit unit includes a comparison and coincidence circuit that compares the levels of external signals input from the plurality of input buffers via the plurality of output external connection electrodes and outputs a match signal or a mismatch signal. The semiconductor device according to claim 3, wherein: 前記テスト回路部が、
前記入力パッドに接続された入力バッファ及び前記出力パッドに接続された出力バッファと、
前記入力パッドに接続された入力バッファ及び前記出力パッドに接続された出力バッファを介して入力された全ての信号が一致するか否かを比較する比較一致回路と、
を備えたことを特徴とする、請求項１に記載の半導体装置。 The test circuit unit is
An input buffer connected to the input pad and an output buffer connected to the output pad;
A comparison coincidence circuit for comparing whether or not all signals inputted through the input buffer connected to the input pad and the output buffer connected to the output pad match,
The semiconductor device according to claim 1, further comprising: 入力パッド、出力パッド、検査用のパッドを有するテスト回路部を含む集積回路を半導体基板に形成すると共に、該半導体基板上に前記入力パッド、前記出力パッド及び検査用のパッドに接続された複数の外部接続用電極を形成することで半導体構成体を形成し、該半導体構成体をベース板の上面に搭載し、前記半導体構成体の周囲及び上面を絶縁層で覆い、前記絶縁層の上面及び前記ベース板の下面に配線を形成すると共に前記各配線に接続された接続端子を外部に表出して設けた半導体装置の動作確認の検査方法であって、
前記テスト回路部に、前記接続端子に入力した信号を、前記配線、前記外部接続用電極を介して入力する入力バッファ及び前記入力バッファからの出力を外部に出力するための手段を設け、
前記接続端子に入力した信号に基づいて当該信号経路における前記配線と前記外部接続用電極との接続状態、及び前記入力バッファの状態を検査することを特徴とする、半導体装置の検査方法。 An integrated circuit including a test circuit unit having an input pad, an output pad, and an inspection pad is formed on a semiconductor substrate, and a plurality of the input pad, the output pad, and the inspection pad connected to the semiconductor substrate on the semiconductor substrate A semiconductor structure is formed by forming an external connection electrode, the semiconductor structure is mounted on the upper surface of the base plate, the periphery and the upper surface of the semiconductor structure are covered with an insulating layer, the upper surface of the insulating layer and the An inspection method for confirming the operation of a semiconductor device in which wiring is formed on the lower surface of a base plate and connection terminals connected to the respective wirings are exposed to the outside.
In the test circuit unit, a signal input to the connection terminal is provided with an input buffer for inputting the signal via the wiring, the external connection electrode, and a means for outputting an output from the input buffer to the outside.
A method for inspecting a semiconductor device, comprising: inspecting a connection state between the wiring and the external connection electrode in the signal path and a state of the input buffer based on a signal input to the connection terminal. 前記テスト回路部に、前記出力パッドに接続された前記入力バッファ及び前記入力バッファと並列に前記出力パッドに接続された出力バッファを設け、
前記検査用のパッドから入力される外部信号に基づいて、前記出力バッファ、前記外部接続用電極、前記配線及び前記接続端子を介して信号を出力し、
当該信号の経路における前記外部接続用電極、前記配線及び前記接続端子の相互間の接続状態、及び前記出力バッファの状態を検査することを特徴とする、請求項７に記載の半導体装置の検査方法。 The test circuit unit is provided with the input buffer connected to the output pad and an output buffer connected to the output pad in parallel with the input buffer,
Based on an external signal input from the inspection pad, a signal is output through the output buffer, the external connection electrode, the wiring, and the connection terminal.
8. The method for inspecting a semiconductor device according to claim 7, wherein the state of connection between the external connection electrode, the wiring and the connection terminal in the signal path, and the state of the output buffer are inspected. . 前記テスト回路部が、前記出力バッファをディスエーブルにした状態で前記入力バッファを駆動するモードに切り替えることを特徴とする、請求項８に記載の半導体装置の検査方法。   9. The semiconductor device inspection method according to claim 8, wherein the test circuit unit switches to a mode in which the input buffer is driven in a state where the output buffer is disabled. 検査時に、各出力パッドに設けられた出力バッファを有効にした状態で、出力する直流信号を設定する工程と、
信号及びデータを外部から入力し、直流信号を出力バッファを介して出力パッドから出力する工程と、
上記出力バッファの出力を前記併設された入力バッファを介して内部に取り込んで、出力された直流信号を測定する工程と、
を、備え、
測定した直流信号のデータを入力した直流信号と比較することにより、出力バッファの破壊の有無の確認を行なうことを特徴とする、請求項８に記載の半導体装置の検査方法。 A step of setting a DC signal to be output in a state in which an output buffer provided in each output pad is enabled at the time of inspection;
A step of inputting a signal and data from the outside and outputting a DC signal from an output pad via an output buffer;
Taking the output of the output buffer through the provided input buffer and measuring the output DC signal; and
With
9. The method for inspecting a semiconductor device according to claim 8, wherein whether or not the output buffer is destroyed is confirmed by comparing measured DC signal data with the input DC signal. 前記テスト回路部に、前記入力バッファから入力された外部信号を、前記入力バッファを介して入力するパラレル／シリアル変換回路と、該パラレル／シリアル変換回路から送出される信号を、前記接続端子を介して外部に送出するためのシリアルインターフェース回路と、を設けることを特徴とする、請求項８に記載の半導体装置の検査方法。   A parallel / serial conversion circuit for inputting an external signal input from the input buffer to the test circuit unit via the input buffer, and a signal sent from the parallel / serial conversion circuit via the connection terminal 9. A method for inspecting a semiconductor device according to claim 8, further comprising: a serial interface circuit for sending out to the outside. 前記テスト回路部に、比較一致回路を設け、
前記複数の入力バッファから入力された外部信号のレベルを、相互に比較して検査を行なうことを特徴とする、請求項７に記載の半導体装置の検査方法。 In the test circuit unit, a comparison matching circuit is provided,
8. The semiconductor device inspection method according to claim 7, wherein the inspection is performed by comparing the levels of the external signals input from the plurality of input buffers with each other.
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